JPH0844531A - ディジタルデータのフォーマッチング／ディフォーマッチング回路 - Google Patents
ディジタルデータのフォーマッチング／ディフォーマッチング回路Info
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- JPH0844531A JPH0844531A JP7101060A JP10106095A JPH0844531A JP H0844531 A JPH0844531 A JP H0844531A JP 7101060 A JP7101060 A JP 7101060A JP 10106095 A JP10106095 A JP 10106095A JP H0844531 A JPH0844531 A JP H0844531A
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ディジタルデータのフォーマッチ
ング／ディフォーマッチング回路に関し、ディジタルデ
ータのフォーマッチング／ディフォーマッチングの動作
をディジタル信号プロセッサーから分離して別途に行
い、フォーマッチング／ディフォーマッチング時の所要
時間及びパワーの消耗を減らすことを目的とする。 【構成】 フォーマッチングするデータを貯蔵するデー
タＲＡＭと、アドレスの発生を制御するプログラムの貯
蔵されたプログラムＲＯＭと、アドレスを発生しデータ
ＲＡＭから出力する並列データを直列データに変換する
アドレス発生及び並列／直列変換部と、アドレス発生及
び並列／直列変換部から出力する直列データを貯蔵する
データ貯蔵部と、データ貯蔵部から直列に出力するデー
タを所定ビット単位に分割し出力するデータ出力部とに
より構成される。
ング／ディフォーマッチング回路に関し、ディジタルデ
ータのフォーマッチング／ディフォーマッチングの動作
をディジタル信号プロセッサーから分離して別途に行
い、フォーマッチング／ディフォーマッチング時の所要
時間及びパワーの消耗を減らすことを目的とする。 【構成】 フォーマッチングするデータを貯蔵するデー
タＲＡＭと、アドレスの発生を制御するプログラムの貯
蔵されたプログラムＲＯＭと、アドレスを発生しデータ
ＲＡＭから出力する並列データを直列データに変換する
アドレス発生及び並列／直列変換部と、アドレス発生及
び並列／直列変換部から出力する直列データを貯蔵する
データ貯蔵部と、データ貯蔵部から直列に出力するデー
タを所定ビット単位に分割し出力するデータ出力部とに
より構成される。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルデータのフ
ォーマッチング／ディフォーマッチング回路に関し、特
に、ディジタルデータのフォーマッチング／ディフォー
マッチング動作をディジタル信号プロセッサー（ＤＳ
Ｐ）から分離して別途に行い、フォーマッチング／ディ
フォーマッチング時の所要時間及びパワーの消耗を減ら
し得るディジタルデータのフォーマッチング／ディフォ
ーマッチング回路に関するものである。
ォーマッチング／ディフォーマッチング回路に関し、特
に、ディジタルデータのフォーマッチング／ディフォー
マッチング動作をディジタル信号プロセッサー（ＤＳ
Ｐ）から分離して別途に行い、フォーマッチング／ディ
フォーマッチング時の所要時間及びパワーの消耗を減ら
し得るディジタルデータのフォーマッチング／ディフォ
ーマッチング回路に関するものである。
【０００２】
【従来の技術】一般に、ディジタルデータを伝送、又は
記録するにおいては、伝送媒体の帯域幅の制限及び記録
媒体の容量の制限等の要因のため、ディジタルデータを
圧縮する必要がある。ディジタルデータを圧縮するため
には多くの段階のデータ処理過程が行われるが、その中
の１つの段階が符号化されたデータを量子化する過程で
あって、このように量子化されたデータは所定の規格に
フォーマッチングされた後伝送叉は記録される。しか
も、このような量子化過程では多くの演算が行われるの
で、演算を迅速に行うため、ディジタル信号プロセッサ
ー（ＤＳＰ）が使用されていた。
記録するにおいては、伝送媒体の帯域幅の制限及び記録
媒体の容量の制限等の要因のため、ディジタルデータを
圧縮する必要がある。ディジタルデータを圧縮するため
には多くの段階のデータ処理過程が行われるが、その中
の１つの段階が符号化されたデータを量子化する過程で
あって、このように量子化されたデータは所定の規格に
フォーマッチングされた後伝送叉は記録される。しか
も、このような量子化過程では多くの演算が行われるの
で、演算を迅速に行うため、ディジタル信号プロセッサ
ー（ＤＳＰ）が使用されていた。
【０００３】そして、従来のディジタルデータを圧縮す
る回路に於ては、量子化過程及びフォーマッチング過程
が前記ディジタル信号プロセッサーにより行われてい
た。図４はディジタルデータを量子化し、その量子化さ
れたデータをフォーマッチングする従来のブロックを示
したものであって、量子化過程を行うべきディジタルデ
ータをユニット単位に貯蔵し、ディジタルデータユニッ
トのワード長さ（ＷＬ）及びスケールファクター（Ｓ
Ｆ）を貯蔵し、量子化過程の行われたディジタルデータ
を貯蔵するデータＲＡＭ１０と、該データＲＡＭ１０に
貯蔵された量子化すべきディジタルデータを量子化する
ためのプログラムを貯蔵したプログラムＲＯＭ３０と、
該プログラムＲＯＭ３０の量子化プログラムにより前記
データＲＡＭ１０の量子化すべきディジタルデータを量
子化して、その量子化されたデータをデータＲＡＭ１０
に出力し、該量子化されたディジタルデータを所定規格
にフォーマッチングするディジタル信号プロセッサー２
０とを備えていた。
る回路に於ては、量子化過程及びフォーマッチング過程
が前記ディジタル信号プロセッサーにより行われてい
た。図４はディジタルデータを量子化し、その量子化さ
れたデータをフォーマッチングする従来のブロックを示
したものであって、量子化過程を行うべきディジタルデ
ータをユニット単位に貯蔵し、ディジタルデータユニッ
トのワード長さ（ＷＬ）及びスケールファクター（Ｓ
Ｆ）を貯蔵し、量子化過程の行われたディジタルデータ
を貯蔵するデータＲＡＭ１０と、該データＲＡＭ１０に
貯蔵された量子化すべきディジタルデータを量子化する
ためのプログラムを貯蔵したプログラムＲＯＭ３０と、
該プログラムＲＯＭ３０の量子化プログラムにより前記
データＲＡＭ１０の量子化すべきディジタルデータを量
子化して、その量子化されたデータをデータＲＡＭ１０
に出力し、該量子化されたディジタルデータを所定規格
にフォーマッチングするディジタル信号プロセッサー２
０とを備えていた。
【０００４】このように構成された従来のディジタルデ
ータ圧縮回路の作用を図４を用いて説明する。例えば、
量子化すべきデータが５１２個で、このディジタルデー
タが５２個のユニットに割付されるとすると、前記５１
２個のディジタルデータはビット割当過程により５２個
のユニットに割付される。該割付過程において各ユニッ
トに割付されたディジタルデータの個数はプログラムＲ
ＯＭ３０の量子化プログラムに従いプログラムＲＯＭ３
０に貯蔵される。且つ、データＲＡＭ１０にはビット割
付過程で求められた各ユニットのワード長さ（ＷＬ）と
スケールファクター（ＳＦ）とが貯蔵されている。
ータ圧縮回路の作用を図４を用いて説明する。例えば、
量子化すべきデータが５１２個で、このディジタルデー
タが５２個のユニットに割付されるとすると、前記５１
２個のディジタルデータはビット割当過程により５２個
のユニットに割付される。該割付過程において各ユニッ
トに割付されたディジタルデータの個数はプログラムＲ
ＯＭ３０の量子化プログラムに従いプログラムＲＯＭ３
０に貯蔵される。且つ、データＲＡＭ１０にはビット割
付過程で求められた各ユニットのワード長さ（ＷＬ）と
スケールファクター（ＳＦ）とが貯蔵されている。
【０００５】叉、ビット割付過程が終わると、ディジタ
ル信号プロセッサー２０は、前記データＲＡＭ１０に貯
蔵された各ユニットのディジタルデータを、前記プログ
ラムＲＯＭ３０に貯蔵されている量子化プログラムによ
り量子化する。即ち、ディジタル信号プロセッサー２０
は、ユニット単位のディジタルデータとユニットに該当
するワード長さ及びスケールファクターとを読み取った
後、量子化プログラムによりそれらを利用して該当ユニ
ットのディジタルデータを量子化する。次いで、前記デ
ィジタル信号プロセッサー２０は該量子化されたデータ
ＱＤをデータＲＡＭ１０の所定位置（ａｒｅａ）に貯蔵
する。
ル信号プロセッサー２０は、前記データＲＡＭ１０に貯
蔵された各ユニットのディジタルデータを、前記プログ
ラムＲＯＭ３０に貯蔵されている量子化プログラムによ
り量子化する。即ち、ディジタル信号プロセッサー２０
は、ユニット単位のディジタルデータとユニットに該当
するワード長さ及びスケールファクターとを読み取った
後、量子化プログラムによりそれらを利用して該当ユニ
ットのディジタルデータを量子化する。次いで、前記デ
ィジタル信号プロセッサー２０は該量子化されたデータ
ＱＤをデータＲＡＭ１０の所定位置（ａｒｅａ）に貯蔵
する。
【０００６】図５は前記ディジタル信号プロセッサー２
０により量子化された量子化データが、データＲＡＭ１
０に貯蔵された場合の量子化ブロックを示した図面であ
る。データの個数が８で、ワード長さＷＬが５であるユ
ニット０と、データの個数が２０で、ワード長さＷＬが
３であるユニット５１と、を各々例示したものである。
０により量子化された量子化データが、データＲＡＭ１
０に貯蔵された場合の量子化ブロックを示した図面であ
る。データの個数が８で、ワード長さＷＬが５であるユ
ニット０と、データの個数が２０で、ワード長さＷＬが
３であるユニット５１と、を各々例示したものである。
【０００７】このように量子化過程が終わると、ディジ
タル信号プロセッサー２０は前記量子化データ、ワード
長さＷＬ及びスケールファクターＳＦを所定規格により
フォーマッチングさせ、それらフォーマッチングされた
ディジタルデータは伝送または記録される。図１はディ
ジタル信号プロセッサー２０がワード長さ、スケールフ
ァクター及び量子化データを、各々８ビットの長さにフ
ォーマッチングする場合の例示図である。
タル信号プロセッサー２０は前記量子化データ、ワード
長さＷＬ及びスケールファクターＳＦを所定規格により
フォーマッチングさせ、それらフォーマッチングされた
ディジタルデータは伝送または記録される。図１はディ
ジタル信号プロセッサー２０がワード長さ、スケールフ
ァクター及び量子化データを、各々８ビットの長さにフ
ォーマッチングする場合の例示図である。
【０００８】ここで、図１（Ａ）はワード長さ（ＷＬ）
が４ビット、スケールファクター（ＳＦ）が６ビットの
場合を示したもので、ワード長さＷＬとスケールファク
ターＳＦには、図５に示した５２個のデータユニットに
対する各ワード長さＷＬとスケールファクターＳＦとが
順次記録されている。フォーマッチング過程とは、図１
（Ａ）に示した形態のデータＲＡＭ１０に存在するワー
ド長さＷＬ、スケールファクターＳＦ及び量子化された
データＱＤを、図１（Ｂ）に示した８ビットずつ順次整
列させることである。このためには、ワード長さが１番
目ユニットのものから最後のユニットのものまで順次整
列され、その後、スケールファクターが順次整列される
べきである。且つ、量子化データが１番目のユニットか
ら最後のユニットまで順次整列される。即ち、６ビット
単位のスケールファクターの場合、あるスケールファク
ターが最上位のビットから６番目のビットまで整列され
たとすると、次の６ビットのスケールファクター中の２
ビットだけ、前記スケールファクターに繋がって整列さ
れ、残りの４ビットのスケールファクターはその次のラ
インに整列される。このような方法によりフォーマッチ
ングされた前記ワード長さ、スケールファクター及び量
子化データは伝送媒体を通って伝送されるか、叉は記録
媒体に記録される。一方、ディフォーマッチング過程は
前述の説明した過程と逆の順序に行われる。
が４ビット、スケールファクター（ＳＦ）が６ビットの
場合を示したもので、ワード長さＷＬとスケールファク
ターＳＦには、図５に示した５２個のデータユニットに
対する各ワード長さＷＬとスケールファクターＳＦとが
順次記録されている。フォーマッチング過程とは、図１
（Ａ）に示した形態のデータＲＡＭ１０に存在するワー
ド長さＷＬ、スケールファクターＳＦ及び量子化された
データＱＤを、図１（Ｂ）に示した８ビットずつ順次整
列させることである。このためには、ワード長さが１番
目ユニットのものから最後のユニットのものまで順次整
列され、その後、スケールファクターが順次整列される
べきである。且つ、量子化データが１番目のユニットか
ら最後のユニットまで順次整列される。即ち、６ビット
単位のスケールファクターの場合、あるスケールファク
ターが最上位のビットから６番目のビットまで整列され
たとすると、次の６ビットのスケールファクター中の２
ビットだけ、前記スケールファクターに繋がって整列さ
れ、残りの４ビットのスケールファクターはその次のラ
インに整列される。このような方法によりフォーマッチ
ングされた前記ワード長さ、スケールファクター及び量
子化データは伝送媒体を通って伝送されるか、叉は記録
媒体に記録される。一方、ディフォーマッチング過程は
前述の説明した過程と逆の順序に行われる。
【０００９】
【発明が解決しようとする課題】然るに、このような従
来のディジタルデータを圧縮する回路においては、量子
化されたディジタルデータをフォーマッチングするディ
ジタル信号プロセッサー２０が、主にＦＩＲフィルター
計算と、高速フーリエ変換（ＦＦＴ）計算とを行うよう
になっているため、不規則なビット数を所定のビット単
位にフォーマッチングするか、叉は所定ビット単位にフ
ォーマッチングされたディジタルデータを元来のビット
数にディフォーマッチングする機能を行う場合は、その
処理時間が遅延され、パワーの消耗が大きくなるという
問題点があった。
来のディジタルデータを圧縮する回路においては、量子
化されたディジタルデータをフォーマッチングするディ
ジタル信号プロセッサー２０が、主にＦＩＲフィルター
計算と、高速フーリエ変換（ＦＦＴ）計算とを行うよう
になっているため、不規則なビット数を所定のビット単
位にフォーマッチングするか、叉は所定ビット単位にフ
ォーマッチングされたディジタルデータを元来のビット
数にディフォーマッチングする機能を行う場合は、その
処理時間が遅延され、パワーの消耗が大きくなるという
問題点があった。
【００１０】それで、本発明は、ディジタルデータのフ
ォーマッチング／ディフォーマッチングの動作をディジ
タル信号プロセッサーから分離して別途に行い、フォー
マッチング／ディフォーマッチングを行う時の所要時間
及びパワーの消耗を減らし得るディジタル信号のフォー
マッチング／ディフォーマッチング回路を提供すること
をその目的とする。
ォーマッチング／ディフォーマッチングの動作をディジ
タル信号プロセッサーから分離して別途に行い、フォー
マッチング／ディフォーマッチングを行う時の所要時間
及びパワーの消耗を減らし得るディジタル信号のフォー
マッチング／ディフォーマッチング回路を提供すること
をその目的とする。
【００１１】
【課題を解決するための手段】本発明は、フォーマッチ
ングすべきデータの貯蔵されたデータＲＡＭと、該デー
タＲＡＭからデータが所定ビット単位に出力され該出力
データに対するアドレス発生を制御するプログラムの貯
蔵されたプログラムＲＯＭと、該プログラムＲＯＭの制
御により入力される所定ビット単位のデータを直列デー
タに変換し、該変換されたデータが一連の順序に貯蔵さ
れるようにアドレスを発生するアドレス発生及び並列／
直列変換部と、該アドレス発生及び並列／直列変換部か
ら出力された直列データを前記アドレスにより一連の順
序に貯蔵するデータ貯蔵部と、該データ貯蔵部から直列
に出力されたデータを所定ビット単位に分割し、出力す
るデータ出力部と、を備えたディジタルデータのフォー
マッチング回路を構成する。
ングすべきデータの貯蔵されたデータＲＡＭと、該デー
タＲＡＭからデータが所定ビット単位に出力され該出力
データに対するアドレス発生を制御するプログラムの貯
蔵されたプログラムＲＯＭと、該プログラムＲＯＭの制
御により入力される所定ビット単位のデータを直列デー
タに変換し、該変換されたデータが一連の順序に貯蔵さ
れるようにアドレスを発生するアドレス発生及び並列／
直列変換部と、該アドレス発生及び並列／直列変換部か
ら出力された直列データを前記アドレスにより一連の順
序に貯蔵するデータ貯蔵部と、該データ貯蔵部から直列
に出力されたデータを所定ビット単位に分割し、出力す
るデータ出力部と、を備えたディジタルデータのフォー
マッチング回路を構成する。
【００１２】叉、本発明は、所定ビット単位にフォーマ
ッチングされ入力するデータを１ビット単位に出力する
ビット変換部と、該ビット変換部から出力された１ビッ
ト単位のデータを一連の順序に貯蔵するデータ貯蔵部
と、前記フォーマッチングされて入力されるデータが元
来の形態に復元されるようにアドレス発生を制御するプ
ログラムの貯蔵されたプログラムＲＯＭと、プログラム
ＲＯＭの制御により前記データ貯蔵部から直列に出力さ
れるデータを所定ビット単位の並列データに変換し、そ
の変換された並列データを元来の形態に復元させるアド
レスを発生するアドレス発生及び直列／並列変換部と、
アドレス発生及び直列／並列変換部から出力される所定
ビットの並列データを、アドレス発生及び直列／並列変
換部から出力する該当アドレスに貯蔵するデータＲＡＭ
と、を備えたディジタルデータのディフォーマッチング
回路を構成する。
ッチングされ入力するデータを１ビット単位に出力する
ビット変換部と、該ビット変換部から出力された１ビッ
ト単位のデータを一連の順序に貯蔵するデータ貯蔵部
と、前記フォーマッチングされて入力されるデータが元
来の形態に復元されるようにアドレス発生を制御するプ
ログラムの貯蔵されたプログラムＲＯＭと、プログラム
ＲＯＭの制御により前記データ貯蔵部から直列に出力さ
れるデータを所定ビット単位の並列データに変換し、そ
の変換された並列データを元来の形態に復元させるアド
レスを発生するアドレス発生及び直列／並列変換部と、
アドレス発生及び直列／並列変換部から出力される所定
ビットの並列データを、アドレス発生及び直列／並列変
換部から出力する該当アドレスに貯蔵するデータＲＡＭ
と、を備えたディジタルデータのディフォーマッチング
回路を構成する。
【００１３】
【作用】データＲＡＭに貯蔵されたワード長さＷＬ、ス
ケールファクターＳＦ及び量子化データＱＤがフォーマ
ッチングのため、プログラムＲＯＭの制御により１６ビ
ットの単位に出力されると、アドレス発生及び並列／直
立変換部はプログラムＲＯＭの制御により、１６ビット
の並列データを直列データに変換してデータ貯蔵部に出
力する。次いで、データ出力部はデータ貯蔵部から順次
出力されるデータを所定のビット数、即ち、８ビットの
単位ごとに出力する。
ケールファクターＳＦ及び量子化データＱＤがフォーマ
ッチングのため、プログラムＲＯＭの制御により１６ビ
ットの単位に出力されると、アドレス発生及び並列／直
立変換部はプログラムＲＯＭの制御により、１６ビット
の並列データを直列データに変換してデータ貯蔵部に出
力する。次いで、データ出力部はデータ貯蔵部から順次
出力されるデータを所定のビット数、即ち、８ビットの
単位ごとに出力する。
【００１４】
【実施例】本発明に係るディジタルデータのフォーマッ
チング回路においては、図２に示すように、ワード長さ
ＷＬ、スケールファクターＳＦ及び量子化されたデータ
ＱＤを貯蔵するデータＲＡＭ５０と、データＲＡＭ５０
からデータが所定のビットに出力され、該出力されたデ
ータに対するアドレス発生を制御するプログラムの貯蔵
されたプログラムＲＯＭ６０と、プログラムＲＯＭ６０
の制御によりアドレスを発生させ前記データＲＡＭ５０
から出力される並列データを直列データに変換するアド
レス発生及び並列／直列変換部４１と、アドレス発生及
び並列／直列変換部４１で直列に変換されて出力するデ
ータを、該アドレス発生及び並列／直列変換部４１から
出力されたアドレスの指定により該当のアドレスに貯蔵
するデータ貯蔵部４２と、データ貯蔵部４２から出力さ
れる１ビット単位の直列データを所定ビットずつ出力す
るデータ出力部４３と、を備えている。ここで、データ
貯蔵部４２は１ビットＲＡＭを使用することができる。
チング回路においては、図２に示すように、ワード長さ
ＷＬ、スケールファクターＳＦ及び量子化されたデータ
ＱＤを貯蔵するデータＲＡＭ５０と、データＲＡＭ５０
からデータが所定のビットに出力され、該出力されたデ
ータに対するアドレス発生を制御するプログラムの貯蔵
されたプログラムＲＯＭ６０と、プログラムＲＯＭ６０
の制御によりアドレスを発生させ前記データＲＡＭ５０
から出力される並列データを直列データに変換するアド
レス発生及び並列／直列変換部４１と、アドレス発生及
び並列／直列変換部４１で直列に変換されて出力するデ
ータを、該アドレス発生及び並列／直列変換部４１から
出力されたアドレスの指定により該当のアドレスに貯蔵
するデータ貯蔵部４２と、データ貯蔵部４２から出力さ
れる１ビット単位の直列データを所定ビットずつ出力す
るデータ出力部４３と、を備えている。ここで、データ
貯蔵部４２は１ビットＲＡＭを使用することができる。
【００１５】このように構成された本発明に係るディジ
タルデータのフォーマッチング回路の作用を以下に説明
する。先ず、図１（Ａ）に示した形態のデータＲＡＭ５
０に貯蔵されたワード長さＷＬ、スケールファクターＳ
Ｆ及び量子化データＱＤが、フォーマッチングのためプ
ログラムＲＯＭ６０の制御により１６ビットの単位に出
力されると、アドレス発生及び並列／直列変換部４１は
プログラム６０の制御により、１６ビットの並列データ
を直列データに変換してデータ貯蔵部４２に出力する。
且つ、プログラムＲＯＭ６０の制御によりアドレス発生
及び並列／直列変換部４１は、前記直列データがデータ
貯蔵部４２の該当するアドレスに貯蔵されるようにアド
レスを出力する。
タルデータのフォーマッチング回路の作用を以下に説明
する。先ず、図１（Ａ）に示した形態のデータＲＡＭ５
０に貯蔵されたワード長さＷＬ、スケールファクターＳ
Ｆ及び量子化データＱＤが、フォーマッチングのためプ
ログラムＲＯＭ６０の制御により１６ビットの単位に出
力されると、アドレス発生及び並列／直列変換部４１は
プログラム６０の制御により、１６ビットの並列データ
を直列データに変換してデータ貯蔵部４２に出力する。
且つ、プログラムＲＯＭ６０の制御によりアドレス発生
及び並列／直列変換部４１は、前記直列データがデータ
貯蔵部４２の該当するアドレスに貯蔵されるようにアド
レスを出力する。
【００１６】次いで、データ貯蔵部４２は入力される直
列データを該当のアドレスに貯蔵し、図１（Ａ）に示し
た形態のワード長さＷＬ、スケールファクターＳＦ及び
量子化データＱＤが一列に整列される。即ち、ワード長
さが整列された後、スケールファクターが整列され、次
いで量子化データが順次整列される。このように一列に
整列されたワード長さＷＬ、スケールファクターＳＦ及
び量子化データＱＤを８ビットにフォーマッチングする
ため、データ出力部４３では前記データ貯蔵部４２から
順次出力するデータを所定のビット数、例えば８ビット
単位に出力する。従って、本発明に係るフォーマッチン
グ回路に於ては、不規則な長さを有するデータを８ビッ
トずつ整列することなく、単に前記データ出力部４３か
ら出力するデータを８ビット単位に分割すれば良い。
列データを該当のアドレスに貯蔵し、図１（Ａ）に示し
た形態のワード長さＷＬ、スケールファクターＳＦ及び
量子化データＱＤが一列に整列される。即ち、ワード長
さが整列された後、スケールファクターが整列され、次
いで量子化データが順次整列される。このように一列に
整列されたワード長さＷＬ、スケールファクターＳＦ及
び量子化データＱＤを８ビットにフォーマッチングする
ため、データ出力部４３では前記データ貯蔵部４２から
順次出力するデータを所定のビット数、例えば８ビット
単位に出力する。従って、本発明に係るフォーマッチン
グ回路に於ては、不規則な長さを有するデータを８ビッ
トずつ整列することなく、単に前記データ出力部４３か
ら出力するデータを８ビット単位に分割すれば良い。
【００１７】一方、伝送叉は記録されたデータを受信、
若しくは再生する場合、圧縮されたデータを伸張する前
に、所定規格にフォーマッチングされたデータを元来の
形態にディフォーマッチングしなければならない。本発
明に係るディジタルデータをディフォーマッチングする
回路においては、図３に示したように、８ビット単位に
入力された直列データを１ビット単位に出力し、その出
力されたビットのアドレスを指定するビット変換部５１
と、ビット変換部５１から１ビットずつ出力するデータ
を順次貯蔵するデータ貯蔵部５２と、データ貯蔵部５２
から出力する１ビット単位の直列データをプログラムＲ
ＯＭ７０の制御信号により１６ビット単位の並列データ
に変換し、各データのアドレスを発生するアドレス発生
及び直列／並列変換部５３と、アドレス発生及び直列／
並列変換部５３から出力するデータを該当のアドレスに
記録するデータＲＡＭ８０と、ディフォーマッチングを
制御するプログラムの貯蔵されたプログラムＲＯＭ７０
とを、備えている。ここで、前記データ貯蔵部５２は１
ビットのＲＡＭを使用することができる。
若しくは再生する場合、圧縮されたデータを伸張する前
に、所定規格にフォーマッチングされたデータを元来の
形態にディフォーマッチングしなければならない。本発
明に係るディジタルデータをディフォーマッチングする
回路においては、図３に示したように、８ビット単位に
入力された直列データを１ビット単位に出力し、その出
力されたビットのアドレスを指定するビット変換部５１
と、ビット変換部５１から１ビットずつ出力するデータ
を順次貯蔵するデータ貯蔵部５２と、データ貯蔵部５２
から出力する１ビット単位の直列データをプログラムＲ
ＯＭ７０の制御信号により１６ビット単位の並列データ
に変換し、各データのアドレスを発生するアドレス発生
及び直列／並列変換部５３と、アドレス発生及び直列／
並列変換部５３から出力するデータを該当のアドレスに
記録するデータＲＡＭ８０と、ディフォーマッチングを
制御するプログラムの貯蔵されたプログラムＲＯＭ７０
とを、備えている。ここで、前記データ貯蔵部５２は１
ビットのＲＡＭを使用することができる。
【００１８】このように構成された本発明に係るディジ
タルデータをディフォーマッチングする回路の作用を以
下に説明する。先ず、８ビット単位にフォーマッチング
されたデータがビット変換部５１に入力されると、ビッ
ト変換部５１では前記８ビット単位のフォーマッチング
されたデータを１ビット単位に変換して出力する。この
場合、ワード長さＷＬが４ビットずつ５２個に、スケー
ルファクターＳＦが６ビットずつ５２個に前述のように
割付けられていたので、データ貯蔵部５２ではビット変
換部５１から出力する１ビットのデータを、図２のデー
タ貯蔵部４２と同様に順次貯蔵する。次いで、アドレス
発生及び直列／並列変換部５３ではデータ貯蔵部５２か
ら出力するデータを、プログラムＲＯＭ７０の量子化プ
ログラムにより１６ビット単位に出力する。
タルデータをディフォーマッチングする回路の作用を以
下に説明する。先ず、８ビット単位にフォーマッチング
されたデータがビット変換部５１に入力されると、ビッ
ト変換部５１では前記８ビット単位のフォーマッチング
されたデータを１ビット単位に変換して出力する。この
場合、ワード長さＷＬが４ビットずつ５２個に、スケー
ルファクターＳＦが６ビットずつ５２個に前述のように
割付けられていたので、データ貯蔵部５２ではビット変
換部５１から出力する１ビットのデータを、図２のデー
タ貯蔵部４２と同様に順次貯蔵する。次いで、アドレス
発生及び直列／並列変換部５３ではデータ貯蔵部５２か
ら出力するデータを、プログラムＲＯＭ７０の量子化プ
ログラムにより１６ビット単位に出力する。
【００１９】ところが、前記プログラムＲＯＭ７０はフ
ォーマッチングされる前のワード長さＷＬ、スケールフ
ァクターＳＦ及び量子化データＱＤに対する情報を有し
ているので、前記アドレス発生及び直列／並列変換部５
１では適切なアドレスが発生される。従って、該アドレ
スによりデータＲＡＭ８０に記録されるワード長さＷ
Ｌ、スケールファクターＳＦ及び量子化データＱＤは各
々元来の形態を回復しディフォーマッチングの動作が完
了される。
ォーマッチングされる前のワード長さＷＬ、スケールフ
ァクターＳＦ及び量子化データＱＤに対する情報を有し
ているので、前記アドレス発生及び直列／並列変換部５
１では適切なアドレスが発生される。従って、該アドレ
スによりデータＲＡＭ８０に記録されるワード長さＷ
Ｌ、スケールファクターＳＦ及び量子化データＱＤは各
々元来の形態を回復しディフォーマッチングの動作が完
了される。
【００２０】
【発明の効果】以上、説明したように本発明に係るディ
ジタル信号のフォーマッチング／ディフォーマッチング
回路においては、ディジタルデータのフォーマッチング
／ディフォーマッチングの動作をディジタル信号プロセ
ッサーから分離して別途に行うようになっているため、
フォーマッチング／ディフォーマッチングを行う時の所
要時間及びパワーを減らし得る効果がある。
ジタル信号のフォーマッチング／ディフォーマッチング
回路においては、ディジタルデータのフォーマッチング
／ディフォーマッチングの動作をディジタル信号プロセ
ッサーから分離して別途に行うようになっているため、
フォーマッチング／ディフォーマッチングを行う時の所
要時間及びパワーを減らし得る効果がある。
【００２１】叉、本発明はフォーマッチングを行う場
合、フォーマッチングデータを１列に整列した後所定の
ビット数で分割して出力し、ディフォーマッチングの場
合は、前記フォーマッチングされたデータを１列に整列
した後、元来のビット数だけ分割して出力するようにな
っているため、フォーマッチング動作の性能が向上され
るという効果がある。更に、本発明のフォーマッチング
／ディフォーマッチング回路は、ディジタル信号プロセ
ッサーの一部領域を使用するか、叉はディジタル信号プ
ロセッサーの外部側に構成することができるので、極め
て便利である。
合、フォーマッチングデータを１列に整列した後所定の
ビット数で分割して出力し、ディフォーマッチングの場
合は、前記フォーマッチングされたデータを１列に整列
した後、元来のビット数だけ分割して出力するようにな
っているため、フォーマッチング動作の性能が向上され
るという効果がある。更に、本発明のフォーマッチング
／ディフォーマッチング回路は、ディジタル信号プロセ
ッサーの一部領域を使用するか、叉はディジタル信号プ
ロセッサーの外部側に構成することができるので、極め
て便利である。
【図１】量子化されたディジタルデータが８ビット単位
にフォーマッチングされる過程の説明図である。
にフォーマッチングされる過程の説明図である。
【図２】本発明に係るディジタルデータをフォーマッチ
ングする過程の説明図である。
ングする過程の説明図である。
【図３】本発明に係るディジタルデータをディフォーマ
ッチングする過程の説明図である。
ッチングする過程の説明図である。
【図４】従来のディジタルデータを量子化及びフォーマ
ッチングするブロック図である。
ッチングするブロック図である。
【図５】従来の量子化されたディジタルデータの量子化
説明図である。
説明図である。
４１，５３…アドレス発生及び並列／直列変換部 ４２，５２…データ貯蔵部 ４３…データ出力部 ５０，８０…データＲＡＭ ５１…ビット変換部 ６０，７０…プログラム貯蔵部
Claims (4)
- 【請求項１】 フォーマッチングするデータを貯蔵する
データＲＡＭ（５０）と、 該データＲＡＭ（５０）のデータが所定のビット単位に
出力されるようにし、その出力されたデータに対するア
ドレス発生を制御するプログラムを貯蔵したプログラム
貯蔵部（６０）と、 該プログラム貯蔵部（６０）の制御により入力される所
定のビット単位のデータを直列データに変換し、該変換
されたデータが一連の順序により貯蔵されるようにアド
レスを発生するアドレス発生及び並列／直列変換部（４
１）と、 該アドレス発生及び並列／直列変換部から出力された直
列データを、前記アドレスにより一連の順序に貯蔵する
データ貯蔵部（４２）と、 該データ貯蔵部（４２）から直列に出力されるデータを
所定ビット単位に分割して出力するデータ出力部（４
３）とを備えたディジタルデータのフォーマッチング／
ディフォーマッチング回路。 - 【請求項２】 前記データ貯蔵部（４２）は１ビットの
ＲＡＭであることを特徴とする請求項１記載のディジタ
ルデータのフォーマッチング／ディフォーマッチング回
路。 - 【請求項３】 所定ビット単位にフォーマッチングされ
て入力されるデータを１ビット単位に出力し、各ビット
に該当するアドレスを出力するビット変換部（５１）
と、 該ビット変換部（５１）から出力される１ビット単位の
データを前記アドレスにより一連の順序に貯蔵するデー
タ貯蔵部（５２）と、 前記フォーマッチングされて入力するデータが元来の形
態に復元されるようにアドレス発生を制御するプログラ
ムの貯蔵されたプログラム貯蔵部（７０）と、 該プログラム貯蔵部（７０）の制御により前記データ貯
蔵部から直列に出力されるデータを所定ビット単位の並
列データに変換し、その変換された並列データが元来の
形態に復元されるようにアドレスを発生させるアドレス
発生及び直列／並列変換部（５３）と、 該アドレス発生及び直列／並列変換部（５３）から出力
される所定ビットの並列データを、前記アドレス発生及
び直列／並列変換部から出力される該当のアドレスに貯
蔵するデータＲＡＭ（８０）とを備えたディジタルデー
タのフォーマッチング／ディフォーマッチング回路。 - 【請求項４】 前記データ貯蔵部（８０）は１ビットＲ
ＡＭであることを特徴とする請求項３記載のディジタル
データのフォーマッチング／ディフォーマッチング回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940008747A KR0141767B1 (ko) | 1994-04-25 | 1994-04-25 | 디지탈신호 프로세서의 포메트/디포메트 장치 |
| KR8747/1994 | 1994-04-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0844531A true JPH0844531A (ja) | 1996-02-16 |
| JP2552102B2 JP2552102B2 (ja) | 1996-11-06 |
Family
ID=19381691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7101060A Expired - Fee Related JP2552102B2 (ja) | 1994-04-25 | 1995-04-25 | ディジタルデータのフォーマッチング／ディフォーマッチング回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5739778A (ja) |
| EP (1) | EP0679987A3 (ja) |
| JP (1) | JP2552102B2 (ja) |
| KR (1) | KR0141767B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854801A (en) * | 1995-09-06 | 1998-12-29 | Advantest Corp. | Pattern generation apparatus and method for SDRAM |
| US20030167428A1 (en) * | 2001-04-13 | 2003-09-04 | Sun Microsystems, Inc | ROM based BIST memory address translation |
| NZ549548A (en) * | 2006-08-31 | 2009-04-30 | Arc Innovations Ltd | Managing supply of a utility to a customer premises |
| US20110119100A1 (en) * | 2009-10-20 | 2011-05-19 | Jan Matthias Ruhl | Method and System for Displaying Anomalies in Time Series Data |
| US8583584B2 (en) | 2009-10-20 | 2013-11-12 | Google Inc. | Method and system for using web analytics data for detecting anomalies |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4376933A (en) * | 1979-02-22 | 1983-03-15 | Xerox Corporation | Circuit for compacting data |
| US5210639A (en) * | 1983-12-30 | 1993-05-11 | Texas Instruments, Inc. | Dual-port memory with inhibited random access during transfer cycles with serial access |
| US5341374A (en) * | 1991-03-01 | 1994-08-23 | Trilan Systems Corporation | Communication network integrating voice data and video with distributed call processing |
| WO1993021575A1 (en) * | 1992-04-13 | 1993-10-28 | Seiko Epson Corporation | A high density buffer memory architecture and method |
| EP0571683A1 (en) * | 1992-05-26 | 1993-12-01 | International Business Machines Corporation | High performance data re-alignment mechanism with multiple buffers in a memory access control device |
-
1994
- 1994-04-25 KR KR1019940008747A patent/KR0141767B1/ko not_active IP Right Cessation
-
1995
- 1995-04-24 EP EP95400912A patent/EP0679987A3/en not_active Withdrawn
- 1995-04-25 US US08/429,733 patent/US5739778A/en not_active Expired - Fee Related
- 1995-04-25 JP JP7101060A patent/JP2552102B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR950029966A (ko) | 1995-11-24 |
| EP0679987A2 (en) | 1995-11-02 |
| US5739778A (en) | 1998-04-14 |
| KR0141767B1 (ko) | 1998-07-01 |
| JP2552102B2 (ja) | 1996-11-06 |
| EP0679987A3 (en) | 1995-12-20 |
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Legal Events
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