JPH0844462A - リセット回路 - Google Patents
リセット回路Info
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- JPH0844462A JPH0844462A JP6179166A JP17916694A JPH0844462A JP H0844462 A JPH0844462 A JP H0844462A JP 6179166 A JP6179166 A JP 6179166A JP 17916694 A JP17916694 A JP 17916694A JP H0844462 A JPH0844462 A JP H0844462A
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Abstract
(57)【要約】
【目的】 リセットスイッチの操作に基づくチャタリン
グの影響を受けないリセット信号を確実に発生できると
共に消費電流の低減をも実現できるリセット回路を提供
することを目的とする。 【構成】 電源Ｖｄｄが印加された状態に於いて、リセ
ットスイッチ７を閉成して被制御体を強制リセットする
時のみ第２の時定数回路の放電路に存在する抵抗５をＮ
ＭＯＳトランジスタ９を介して接地し、電源Ｖｄｄが安
定している定常状態に於いてリセットスイッチ７が開放
されている時は、前記抵抗５を接地から切り離す様にし
た。これにより、定常状態に於ける、第１の充放電回路
からダイオード３及び第２の充放電回路を通って流れる
消費電流を低減できる。
グの影響を受けないリセット信号を確実に発生できると
共に消費電流の低減をも実現できるリセット回路を提供
することを目的とする。 【構成】 電源Ｖｄｄが印加された状態に於いて、リセ
ットスイッチ７を閉成して被制御体を強制リセットする
時のみ第２の時定数回路の放電路に存在する抵抗５をＮ
ＭＯＳトランジスタ９を介して接地し、電源Ｖｄｄが安
定している定常状態に於いてリセットスイッチ７が開放
されている時は、前記抵抗５を接地から切り離す様にし
た。これにより、定常状態に於ける、第１の充放電回路
からダイオード３及び第２の充放電回路を通って流れる
消費電流を低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、リセット回路に関し、
特に、電源投入時のイニシャルリセットを行えると共
に、リセットスイッチの操作に基づく強制リセットをも
行うことのできるリセット回路に関する。
特に、電源投入時のイニシャルリセットを行えると共
に、リセットスイッチの操作に基づく強制リセットをも
行うことのできるリセット回路に関する。
【０００２】
【従来の技術】図３は従来のリセット回路を示す図であ
る。図３に於いて、（１）は抵抗、（２）はコンデンサ
であり、電源Ｖｄｄと接地との間に直列接続され第１の
充放電回路を構成する。そして、コンデンサ（２）は、
電源Ｖｄｄが投入された時、抵抗（１）の抵抗値及びコ
ンデンサ（２）の容量で定まる時定数に従って充電を行
う。（３）はダイオード（接続回路）であり、アノード
が抵抗（１）及びコンデンサ（２）の接続点と接続され
ている。（４）はコンデンサであり、ダイオード（３）
のカソードと接地との間に接続されている。（５）は抵
抗であり、コンデンサ（４）と並列接続されている。こ
こで、コンデンサ（４）及び抵抗（５）より第２の時定
数回路が構成される。また、抵抗（１）の抵抗値及びコ
ンデンサ（２）の容量を基に第１の時定数が定まり、抵
抗（１）の抵抗値及びコンデンサ（４）の容量から第２
の時定数が定まり、更に、抵抗（５）の抵抗値及びコン
デンサ（４）の容量にて第３の時定数が定まっているも
のとする。また、抵抗（５）の方が抵抗（１）よりも抵
抗値が大きいものとし、且つ、コンデンサ（４）の方が
コンデンサ（２）よりも容量が小さいものとする。
（６）は異なる２つのスレッショルド電圧Ｖｔｈｈ，Ｖ
ｔｈｌ（Ｖｔｈｈ＞Ｖｔｈｌ）を有する即ちヒステリシ
スを有するシュミットインバータである。尚、シュミッ
トインバータ（６）を使用する理由は以下の通りであ
る。つまり、コンデンサ（２）の端子電圧は前記第１の
時定数に従って比較的緩やかに上昇する為、１個のスレ
ッショルド電圧しか持たない通常のインバータではコン
デンサ（２）の端子電圧の僅かな変動にも反応してしま
い、確実なリセット信号を発生できなくなるからであ
る。以上の構成は、マイクロコンピュータ等の集積回路
内部に集積化されるものとする。
る。図３に於いて、（１）は抵抗、（２）はコンデンサ
であり、電源Ｖｄｄと接地との間に直列接続され第１の
充放電回路を構成する。そして、コンデンサ（２）は、
電源Ｖｄｄが投入された時、抵抗（１）の抵抗値及びコ
ンデンサ（２）の容量で定まる時定数に従って充電を行
う。（３）はダイオード（接続回路）であり、アノード
が抵抗（１）及びコンデンサ（２）の接続点と接続され
ている。（４）はコンデンサであり、ダイオード（３）
のカソードと接地との間に接続されている。（５）は抵
抗であり、コンデンサ（４）と並列接続されている。こ
こで、コンデンサ（４）及び抵抗（５）より第２の時定
数回路が構成される。また、抵抗（１）の抵抗値及びコ
ンデンサ（２）の容量を基に第１の時定数が定まり、抵
抗（１）の抵抗値及びコンデンサ（４）の容量から第２
の時定数が定まり、更に、抵抗（５）の抵抗値及びコン
デンサ（４）の容量にて第３の時定数が定まっているも
のとする。また、抵抗（５）の方が抵抗（１）よりも抵
抗値が大きいものとし、且つ、コンデンサ（４）の方が
コンデンサ（２）よりも容量が小さいものとする。
（６）は異なる２つのスレッショルド電圧Ｖｔｈｈ，Ｖ
ｔｈｌ（Ｖｔｈｈ＞Ｖｔｈｌ）を有する即ちヒステリシ
スを有するシュミットインバータである。尚、シュミッ
トインバータ（６）を使用する理由は以下の通りであ
る。つまり、コンデンサ（２）の端子電圧は前記第１の
時定数に従って比較的緩やかに上昇する為、１個のスレ
ッショルド電圧しか持たない通常のインバータではコン
デンサ（２）の端子電圧の僅かな変動にも反応してしま
い、確実なリセット信号を発生できなくなるからであ
る。以上の構成は、マイクロコンピュータ等の集積回路
内部に集積化されるものとする。
【０００３】また、（７）は抵抗（１）及びコンデンサ
（２）の接続点と接地との間に接続された機械式のリセ
ットスイッチであり、勿論、前記集積回路外部に接続さ
れ、使用者の意志に基づいて開放又は閉成されるもので
ある。該リセットスイッチ（７）を閉成する期間だけ前
記被制御体の動作をリセットできる。以下、図３の動作
を、電源投入時のイニシャルリセットとリセットスイッ
チ（７）の閉成に基づく強制リセットとの場合について
個々に説明する。
（２）の接続点と接地との間に接続された機械式のリセ
ットスイッチであり、勿論、前記集積回路外部に接続さ
れ、使用者の意志に基づいて開放又は閉成されるもので
ある。該リセットスイッチ（７）を閉成する期間だけ前
記被制御体の動作をリセットできる。以下、図３の動作
を、電源投入時のイニシャルリセットとリセットスイッ
チ（７）の閉成に基づく強制リセットとの場合について
個々に説明する。
【０００４】初めに図４の波形図を用いて、被制御体を
イニシャルリセットする場合について説明する。まず、
時刻ｔ０に於いてリセットスイッチ（７）が開放された
状態で電源Ｖｄｄが投入され立上ると、コンデンサ
（２）が第１の時定数で充電を開始し、該コンデンサ
（２）の端子電圧Ａは徐々に立上り一定電圧（詳しくは
電源Ｖｄｄから抵抗（１）の両端電圧を引いた値）で安
定する。同時に、コンデンサ（４）が第２の時定数で充
電を開始し、該コンデンサ（４）の端子電圧Ｂは徐々に
立上り、一定電圧で安定する。尚、コンデンサ（４）の
端子電圧Ｂは、コンデンサ（２）の端子電圧Ａよりもダ
イオード（３）の順方向電圧を更に引いた値までしか上
昇できない。従って、電源電圧Ｖｄｄの投入後の定常状
態ではダイオード（３）は導通した状態となっている。
そして、コンデンサ（４）の端子電圧Ｂがシュミットイ
ンバータ（６）に印加される訳であるが、該シュミット
インバータ（６）から出力されるリセット信号ＲＳＴ
は、時刻ｔ０に於いてハイレベルとなり、コンデンサ
（４）の端子電圧Ｂが高い側のスレッショルド電圧Ｖｔ
ｈｈを越える時刻ｔ１に於いてローレベルとなる。即
ち、マイクロコンピュータ等の被制御体は、時刻ｔ０か
らｔ１までの期間だけイニシャルリセットされる。
イニシャルリセットする場合について説明する。まず、
時刻ｔ０に於いてリセットスイッチ（７）が開放された
状態で電源Ｖｄｄが投入され立上ると、コンデンサ
（２）が第１の時定数で充電を開始し、該コンデンサ
（２）の端子電圧Ａは徐々に立上り一定電圧（詳しくは
電源Ｖｄｄから抵抗（１）の両端電圧を引いた値）で安
定する。同時に、コンデンサ（４）が第２の時定数で充
電を開始し、該コンデンサ（４）の端子電圧Ｂは徐々に
立上り、一定電圧で安定する。尚、コンデンサ（４）の
端子電圧Ｂは、コンデンサ（２）の端子電圧Ａよりもダ
イオード（３）の順方向電圧を更に引いた値までしか上
昇できない。従って、電源電圧Ｖｄｄの投入後の定常状
態ではダイオード（３）は導通した状態となっている。
そして、コンデンサ（４）の端子電圧Ｂがシュミットイ
ンバータ（６）に印加される訳であるが、該シュミット
インバータ（６）から出力されるリセット信号ＲＳＴ
は、時刻ｔ０に於いてハイレベルとなり、コンデンサ
（４）の端子電圧Ｂが高い側のスレッショルド電圧Ｖｔ
ｈｈを越える時刻ｔ１に於いてローレベルとなる。即
ち、マイクロコンピュータ等の被制御体は、時刻ｔ０か
らｔ１までの期間だけイニシャルリセットされる。
【０００５】次に、リセットスイッチ（７）を閉成して
被制御体を強制的にリセットする場合について、図５を
用いて説明する。まず、時刻Ｔ０に於いて、電源Ｖｄｄ
が印加されている状態からリセットスイッチ（７）を閉
成した場合、コンデンサ（２）の端子電圧Ａはリセット
スイッチ（７）の閉路を介して瞬時に放電され、急峻に
立下る。この時、ダイオード（３）のアノードが０ボル
トまで下降する為、該ダイオード（３）はオフし、Ａ点
及びＢ点が遮断される。すると、コンデンサ（４）の端
子電圧Ｂは抵抗（５）を介して第３の時定数で放電さ
れ、徐々に下降していく。そして、時刻Ｔ１に於いて、
コンデンサ（４）の端子電圧Ｂがシュミットインバータ
（６）の低い側のスレッショルド電圧Ｖｔｈｌに達する
と、該シュミットインバータ（６）から出力されるリセ
ット信号ＲＳＴがハイレベルとなる。その後、時刻Ｔ２
に於いて、被制御体をリセット解除しようとしてリセッ
トスイッチ（７）を開放すると、コンデンサ（２）が再
び第１の時定数で充電を開始する。理想上は、コンデン
サ（２）が満充電状態となるまで継続して充電を行う筈
であるが、リセットスイッチ（７）の機構的構成上、該
リセットスイッチ（７）を開放したとしてもその後の僅
かな時間だけは閉成及び開放を繰り返す所謂チャタリン
グが生じてしまう。従って、コンデンサ（２）は、時刻
Ｔ２以降、充放電を繰り返してしまう。この点について
以下に詳しく説明する。
被制御体を強制的にリセットする場合について、図５を
用いて説明する。まず、時刻Ｔ０に於いて、電源Ｖｄｄ
が印加されている状態からリセットスイッチ（７）を閉
成した場合、コンデンサ（２）の端子電圧Ａはリセット
スイッチ（７）の閉路を介して瞬時に放電され、急峻に
立下る。この時、ダイオード（３）のアノードが０ボル
トまで下降する為、該ダイオード（３）はオフし、Ａ点
及びＢ点が遮断される。すると、コンデンサ（４）の端
子電圧Ｂは抵抗（５）を介して第３の時定数で放電さ
れ、徐々に下降していく。そして、時刻Ｔ１に於いて、
コンデンサ（４）の端子電圧Ｂがシュミットインバータ
（６）の低い側のスレッショルド電圧Ｖｔｈｌに達する
と、該シュミットインバータ（６）から出力されるリセ
ット信号ＲＳＴがハイレベルとなる。その後、時刻Ｔ２
に於いて、被制御体をリセット解除しようとしてリセッ
トスイッチ（７）を開放すると、コンデンサ（２）が再
び第１の時定数で充電を開始する。理想上は、コンデン
サ（２）が満充電状態となるまで継続して充電を行う筈
であるが、リセットスイッチ（７）の機構的構成上、該
リセットスイッチ（７）を開放したとしてもその後の僅
かな時間だけは閉成及び開放を繰り返す所謂チャタリン
グが生じてしまう。従って、コンデンサ（２）は、時刻
Ｔ２以降、充放電を繰り返してしまう。この点について
以下に詳しく説明する。
【０００６】時刻Ｔ２に於いて、コンデンサ（２）が第
１の時定数で充電を開始すると、コンデンサ（４）も第
２の時定数で充電を再開する。時刻Ｔ３に於いて、コン
デンサ（４）の端子電圧Ｂがシュミットインバータ
（６）の高い側のスレッショルド電圧Ｖｔｈｈに達する
と、該シュミットインバータ（６）から出力されるリセ
ット信号ＲＳＴはローレベルに立下る。さて、上記した
様に、コンデンサ（４）の容量を小さく且つ抵抗（５）
の抵抗値を大きくした理由は、コンデンサ（４）の端子
電圧Ｂが、充電時に早く上限値に達し、例え放電が行わ
れたとしてもシュミットインバータ（６）の低い側のス
レッショルド電圧Ｖｔｈｌに達し難くする為である。そ
の後、時刻Ｔ４に於いて、リセットスイッチ（７）のチ
ャタリングに基づきコンデンサ（２）が瞬時に放電を行
うと、コンデンサ（４）は第３の時定数で放電を行う。
ここで、抵抗（５）の抵抗値が大きいことから、コンデ
ンサ（４）の放電動作は緩やかに行われ、決してシュミ
ットインバータ（６）の低い側のスレッショルド電圧Ｖ
ｔｈｌまで低下することはない。時刻Ｔ５及びＴ６に於
いてもチャタリングに基づきコンデンサ（２）（４）が
充放電を繰り返し行っているが、上記説明と同様に、コ
ンデンサ（４）の端子電圧Ｂがシュミットインバータ
（６）の低い側のスレッショルド電圧Ｖｔｈｌに達する
ことはない。その後、時刻Ｔ７に於いて、チャタリング
が落ち着くと、コンデンサ（２）（４）が共に充電を行
い、各々の端子電圧Ａ及びＢは一定電圧で安定する。
１の時定数で充電を開始すると、コンデンサ（４）も第
２の時定数で充電を再開する。時刻Ｔ３に於いて、コン
デンサ（４）の端子電圧Ｂがシュミットインバータ
（６）の高い側のスレッショルド電圧Ｖｔｈｈに達する
と、該シュミットインバータ（６）から出力されるリセ
ット信号ＲＳＴはローレベルに立下る。さて、上記した
様に、コンデンサ（４）の容量を小さく且つ抵抗（５）
の抵抗値を大きくした理由は、コンデンサ（４）の端子
電圧Ｂが、充電時に早く上限値に達し、例え放電が行わ
れたとしてもシュミットインバータ（６）の低い側のス
レッショルド電圧Ｖｔｈｌに達し難くする為である。そ
の後、時刻Ｔ４に於いて、リセットスイッチ（７）のチ
ャタリングに基づきコンデンサ（２）が瞬時に放電を行
うと、コンデンサ（４）は第３の時定数で放電を行う。
ここで、抵抗（５）の抵抗値が大きいことから、コンデ
ンサ（４）の放電動作は緩やかに行われ、決してシュミ
ットインバータ（６）の低い側のスレッショルド電圧Ｖ
ｔｈｌまで低下することはない。時刻Ｔ５及びＴ６に於
いてもチャタリングに基づきコンデンサ（２）（４）が
充放電を繰り返し行っているが、上記説明と同様に、コ
ンデンサ（４）の端子電圧Ｂがシュミットインバータ
（６）の低い側のスレッショルド電圧Ｖｔｈｌに達する
ことはない。その後、時刻Ｔ７に於いて、チャタリング
が落ち着くと、コンデンサ（２）（４）が共に充電を行
い、各々の端子電圧Ａ及びＢは一定電圧で安定する。
【０００７】以上より、リセットスイッチ（７）を閉成
状態から開放し、チャタリングが生じたとしても、時刻
Ｔ１からＴ３まで確実にリセット信号ＲＳＴを発生で
き、被制御体を確実に強制リセットできる。
状態から開放し、チャタリングが生じたとしても、時刻
Ｔ１からＴ３まで確実にリセット信号ＲＳＴを発生で
き、被制御体を確実に強制リセットできる。
【０００８】
【発明が解決しようとする課題】しかしながら、図３の
素子の接続関係から明らかな様に、抵抗（１）、ダイオ
ード（３）、及び抵抗（５）は電源Ｖｄｄと接地との間
に直列接続されている。勿論、ダイオード（３）は電源
Ｖｄｄから接地に向けて順方向接続されている。従っ
て、電源Ｖｄｄが印加され且つリセットスイッチ（７）
が開放された通常状態に於いては、抵抗（１）、ダイオ
ード（３）、及び抵抗（５）から成る直列路に常に無駄
な電流が流れ続けてしまうことになる。これは、消費電
流を増大させてしまうという問題となっていた。
素子の接続関係から明らかな様に、抵抗（１）、ダイオ
ード（３）、及び抵抗（５）は電源Ｖｄｄと接地との間
に直列接続されている。勿論、ダイオード（３）は電源
Ｖｄｄから接地に向けて順方向接続されている。従っ
て、電源Ｖｄｄが印加され且つリセットスイッチ（７）
が開放された通常状態に於いては、抵抗（１）、ダイオ
ード（３）、及び抵抗（５）から成る直列路に常に無駄
な電流が流れ続けてしまうことになる。これは、消費電
流を増大させてしまうという問題となっていた。
【０００９】そこで、本発明は、リセットスイッチの操
作に基づくチャタリングの影響を受けないリセット信号
を確実に発生できると共に消費電流の低減をも実現でき
るリセット回路を提供することを目的とする。
作に基づくチャタリングの影響を受けないリセット信号
を確実に発生できると共に消費電流の低減をも実現でき
るリセット回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、電源電圧により第１の時定数で充電され、充電電
圧をリセットスイッチを閉成した時に形成される放電路
を介して放電する第１の充放電回路と、前記リセットス
イッチが開放されている時、前記電源電圧により第２の
時定数で充電され、前記リセットスイッチが閉成されて
いる時、第３の時定数で放電を行う第２の充放電回路
と、前記リセットスイッチが開放されている時、前記第
１及び第２の充放電回路を接続し、前記リセットスイッ
チが閉成されている時、前記第１及び第２の充放電回路
を遮断する接続回路と、前記リセットスイッチの開放に
応じて前記第２の充放電回路の放電路を遮断する遮断回
路と、前記第２の充放電回路の出力が印加され、被制御
体の為のリセット信号を出力するインバータ回路と、を
備え、前記リセットスイッチを開放した状態に於ける前
記電源電圧の投入時に前記被制御体をイニシャルリセッ
トすると共に、前記電源電圧を印加した状態から前記リ
セットスイッチを閉成した期間だけ前記被制御体をリセ
ットし、前記リセットスイッチの操作により生じるチャ
タリングの影響を受けないリセット信号を発生する点で
ある。
解決する為に成されたものであり、その特徴とするとこ
ろは、電源電圧により第１の時定数で充電され、充電電
圧をリセットスイッチを閉成した時に形成される放電路
を介して放電する第１の充放電回路と、前記リセットス
イッチが開放されている時、前記電源電圧により第２の
時定数で充電され、前記リセットスイッチが閉成されて
いる時、第３の時定数で放電を行う第２の充放電回路
と、前記リセットスイッチが開放されている時、前記第
１及び第２の充放電回路を接続し、前記リセットスイッ
チが閉成されている時、前記第１及び第２の充放電回路
を遮断する接続回路と、前記リセットスイッチの開放に
応じて前記第２の充放電回路の放電路を遮断する遮断回
路と、前記第２の充放電回路の出力が印加され、被制御
体の為のリセット信号を出力するインバータ回路と、を
備え、前記リセットスイッチを開放した状態に於ける前
記電源電圧の投入時に前記被制御体をイニシャルリセッ
トすると共に、前記電源電圧を印加した状態から前記リ
セットスイッチを閉成した期間だけ前記被制御体をリセ
ットし、前記リセットスイッチの操作により生じるチャ
タリングの影響を受けないリセット信号を発生する点で
ある。
【００１１】
【作用】本発明のリセット回路によれば、電源Ｖｄｄが
印加された状態に於いて、リセットスイッチを閉成して
被制御体を強制リセットする時のみ第２の時定数回路の
放電路を接続状態とし、電源Ｖｄｄが安定している定常
状態に於いてリセットスイッチが開放されている時は、
前記放電路を遮断する様にした。これにより、定常状態
に於ける、第１の充放電回路から接続回路及び第２の充
放電回路を通って流れる消費電流を低減できる。
印加された状態に於いて、リセットスイッチを閉成して
被制御体を強制リセットする時のみ第２の時定数回路の
放電路を接続状態とし、電源Ｖｄｄが安定している定常
状態に於いてリセットスイッチが開放されている時は、
前記放電路を遮断する様にした。これにより、定常状態
に於ける、第１の充放電回路から接続回路及び第２の充
放電回路を通って流れる消費電流を低減できる。
【００１２】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のリセット回路を示す図である。尚、
図１に示す素子の中で図３図示の素子と同一のものにつ
いては同一番号を記しその説明を省略するものとする。
る。図１は本発明のリセット回路を示す図である。尚、
図１に示す素子の中で図３図示の素子と同一のものにつ
いては同一番号を記しその説明を省略するものとする。
【００１３】図１に於いて、（８）はインバータであ
り、入力が抵抗（１）及びコンデンサ（２）の接続点と
接続されている。該インバータ（８）は、Ｖｄｄ／２の
スレッショルド電圧Ｖｔｈを有するものとする。（９）
はＮチャンネル型ＭＯＳトランジスタ（以下ＮＭＯＳト
ランジスタと称する）であり、そのドレイン及びソース
路は抵抗（５）及び接地の間に直列接続されている。以
上のインバータ（８）及びＮＭＯＳトランジスタ（９）
より遮断回路が構成される。図１に於いて、リセットス
イッチ（７）を閉成すると、該リセットスイッチ（７）
の操作に基づくチャタリングの影響を受けないリセット
信号ＲＳＴをシュミットインバータ（６）から確実に出
力できる点は、図３と同様である。
り、入力が抵抗（１）及びコンデンサ（２）の接続点と
接続されている。該インバータ（８）は、Ｖｄｄ／２の
スレッショルド電圧Ｖｔｈを有するものとする。（９）
はＮチャンネル型ＭＯＳトランジスタ（以下ＮＭＯＳト
ランジスタと称する）であり、そのドレイン及びソース
路は抵抗（５）及び接地の間に直列接続されている。以
上のインバータ（８）及びＮＭＯＳトランジスタ（９）
より遮断回路が構成される。図１に於いて、リセットス
イッチ（７）を閉成すると、該リセットスイッチ（７）
の操作に基づくチャタリングの影響を受けないリセット
信号ＲＳＴをシュミットインバータ（６）から確実に出
力できる点は、図３と同様である。
【００１４】しかしながら、電源Ｖｄｄが印加され更に
リセットスイッチ（７）が開放されている定常状態に於
いて、図３に示す如く、抵抗（１）、ダイオード
（３）、及び抵抗（５）の直列路に常時電流が流れ続け
るのは消費電流の点から考えても好ましい状態ではな
い。そこで、本実施例は、消費電流の低減を目的とし
て、前記遮断回路を設けた。
リセットスイッチ（７）が開放されている定常状態に於
いて、図３に示す如く、抵抗（１）、ダイオード
（３）、及び抵抗（５）の直列路に常時電流が流れ続け
るのは消費電流の点から考えても好ましい状態ではな
い。そこで、本実施例は、消費電流の低減を目的とし
て、前記遮断回路を設けた。
【００１５】以下、遮断回路の動作について、図２の波
形図を用いて説明する。尚、図２において、説明を明確
とする関係上、時刻Ｔ０’、Ｔ２’、及びＴ４’〜Ｔ
７’は図５の時刻Ｔ０、Ｔ２、及びＴ４〜Ｔ７に各々対
応するものとする。また、図２のＡ波形は図５のＡ波形
と同じものとし、即ち、時刻Ｔ０’がリセットスイッチ
（７）を閉成したタイミングであり、時刻Ｔ２’がリセ
ットスイッチ（７）を開放したタイミングであり、その
横方向の破線はインバータ（８）のスレッショルド電圧
Ｖｔｈを表している。
形図を用いて説明する。尚、図２において、説明を明確
とする関係上、時刻Ｔ０’、Ｔ２’、及びＴ４’〜Ｔ
７’は図５の時刻Ｔ０、Ｔ２、及びＴ４〜Ｔ７に各々対
応するものとする。また、図２のＡ波形は図５のＡ波形
と同じものとし、即ち、時刻Ｔ０’がリセットスイッチ
（７）を閉成したタイミングであり、時刻Ｔ２’がリセ
ットスイッチ（７）を開放したタイミングであり、その
横方向の破線はインバータ（８）のスレッショルド電圧
Ｖｔｈを表している。
【００１６】図５の波形図の説明からも明らかな様に、
図２の時刻Ｔ０’〜Ｔ２’の期間、時刻Ｔ４’〜Ｔ５’
の期間、及び時刻Ｔ６’〜Ｔ７’の期間が、コンデンサ
（４）が放電を行う期間であり、この期間だけは抵抗
（５）を接地して放電路を形成する必要がある。即ち、
ＮＭＯＳトランジスタ（９）をオンする必要がある。イ
ンバータ（８）は、コンデンサ（２）の端子電圧Ａの大
きさをスレッショルド電圧Ｖｔｈと比較し、その結果ハ
イレベル又はローレベルを出力する為、インバータ
（８）出力として図２の矩形波が得られる。具体的に
は、インバータ（８）の出力がハイレベルの時にＮＭＯ
Ｓトランジスタ（９）がオンしてコンデンサ（４）の放
電路が形成される。このＮＭＯＳトランジスタ（９）の
オン期間にはコンデンサ（４）が放電を行わなければな
らない期間が十分に含まれている。従って、コンデンサ
（４）の放電動作が確実に実行される。更に、インバー
タ（８）の出力がローレベルとなる期間に於いては、Ｎ
ＭＯＳトランジスタ（９）がオフする為に、抵抗
（１）、ダイオード（３）、及び抵抗（５）から成る直
列路に電流が流れるのを防止でき、消費電流の低減を実
現できる。
図２の時刻Ｔ０’〜Ｔ２’の期間、時刻Ｔ４’〜Ｔ５’
の期間、及び時刻Ｔ６’〜Ｔ７’の期間が、コンデンサ
（４）が放電を行う期間であり、この期間だけは抵抗
（５）を接地して放電路を形成する必要がある。即ち、
ＮＭＯＳトランジスタ（９）をオンする必要がある。イ
ンバータ（８）は、コンデンサ（２）の端子電圧Ａの大
きさをスレッショルド電圧Ｖｔｈと比較し、その結果ハ
イレベル又はローレベルを出力する為、インバータ
（８）出力として図２の矩形波が得られる。具体的に
は、インバータ（８）の出力がハイレベルの時にＮＭＯ
Ｓトランジスタ（９）がオンしてコンデンサ（４）の放
電路が形成される。このＮＭＯＳトランジスタ（９）の
オン期間にはコンデンサ（４）が放電を行わなければな
らない期間が十分に含まれている。従って、コンデンサ
（４）の放電動作が確実に実行される。更に、インバー
タ（８）の出力がローレベルとなる期間に於いては、Ｎ
ＭＯＳトランジスタ（９）がオフする為に、抵抗
（１）、ダイオード（３）、及び抵抗（５）から成る直
列路に電流が流れるのを防止でき、消費電流の低減を実
現できる。
【００１７】
【発明の効果】本発明のリセット回路によれば、電源Ｖ
ｄｄが印加された状態に於いて、リセットスイッチを閉
成して被制御体を強制リセットする時のみ第２の時定数
回路の放電路を接続状態とし、電源Ｖｄｄが安定してい
る定常状態に於いてリセットスイッチが開放されている
時は、前記放電路を遮断する様にした。これにより、定
常状態に於ける、第１の充放電回路から接続回路及び第
２の充放電回路を通って流れる消費電流を低減できる利
点が得られる。
ｄｄが印加された状態に於いて、リセットスイッチを閉
成して被制御体を強制リセットする時のみ第２の時定数
回路の放電路を接続状態とし、電源Ｖｄｄが安定してい
る定常状態に於いてリセットスイッチが開放されている
時は、前記放電路を遮断する様にした。これにより、定
常状態に於ける、第１の充放電回路から接続回路及び第
２の充放電回路を通って流れる消費電流を低減できる利
点が得られる。
【図１】本発明のリセット回路を示す図である。
【図２】図１の動作を示す波形図である。
【図３】従来のリセット回路を示す図である。
【図４】図３のイニシャルリセット動作を示す波形図で
ある。
ある。
【図５】図３の強制リセット動作を示す波形図である。
（１）（５） 抵抗 （２）（４） コンデンサ （３） ダイオード （６） シュミットインバータ （７） リセットスイッチ （８） ダイオード （９） ＮＭＯＳトランジスタ
Claims (2)
- 【請求項１】 電源電圧により第１の時定数で充電さ
れ、充電電圧をリセットスイッチを閉成した時に形成さ
れる放電路を介して放電する第１の充放電回路と、 前記リセットスイッチが開放されている時、前記電源電
圧により第２の時定数で充電され、前記リセットスイッ
チが閉成されている時、第３の時定数で放電を行う第２
の充放電回路と、 前記リセットスイッチが開放されている時、前記第１及
び第２の充放電回路を接続し、前記リセットスイッチが
閉成されている時、前記第１及び第２の充放電回路を遮
断する接続回路と、 前記リセットスイッチの開放に応じて前記第２の充放電
回路の放電路を遮断する遮断回路と、 前記第２の充放電回路の出力が印加され、被制御体の為
のリセット信号を出力するインバータ回路と、を備え、 前記リセットスイッチを開放した状態に於ける前記電源
電圧の投入時に前記被制御体をイニシャルリセットする
と共に、前記電源電圧を印加した状態から前記リセット
スイッチを閉成した期間だけ前記被制御体をリセット
し、前記リセットスイッチの操作により生じるチャタリ
ングの影響を受けないリセット信号を発生することを特
徴とするリセット回路。 - 【請求項２】 前記第２の充放電回路は抵抗及びコンデ
ンサから成り、前記遮断回路は、前記第１の充放電回路
の充放電電圧を検出するインバータ回路と、前記抵抗に
直列接続され前記インバータ回路の出力に応じてオンオ
フすることにより前記第２の充放電回路の放電路を接続
又は遮断するトランジスタとから成ることを特徴とする
請求項１記載のリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6179166A JPH0844462A (ja) | 1994-07-29 | 1994-07-29 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6179166A JPH0844462A (ja) | 1994-07-29 | 1994-07-29 | リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0844462A true JPH0844462A (ja) | 1996-02-16 |
Family
ID=16061098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6179166A Pending JPH0844462A (ja) | 1994-07-29 | 1994-07-29 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0844462A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102200819A (zh) * | 2010-03-26 | 2011-09-28 | 宏碁股份有限公司 | 全局重置电路、具有全局重置电路的计算机系统及方法 |
| CN104965579A (zh) * | 2015-07-24 | 2015-10-07 | 康泰医学系统（秦皇岛）股份有限公司 | 一种设备微处理器的长按键复位电路及其复合功能方法 |
-
1994
- 1994-07-29 JP JP6179166A patent/JPH0844462A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102200819A (zh) * | 2010-03-26 | 2011-09-28 | 宏碁股份有限公司 | 全局重置电路、具有全局重置电路的计算机系统及方法 |
| CN104965579A (zh) * | 2015-07-24 | 2015-10-07 | 康泰医学系统（秦皇岛）股份有限公司 | 一种设备微处理器的长按键复位电路及其复合功能方法 |
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