JPH0834582B2 - 時間軸補正装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、磁気記録再生で生じる時間軸変動を補正す
る時間軸補正装置に関するものである。

従来の技術 近年、映像機器においてFM搬送波の周波数を上げた、
いわゆるキャリアアップされた高品位TV、高品位VTR等
の開発がすすんでいる。高品位VTRでは映像信号の帯域
が広がっているので、テープ・ヘッド系において発生す
る時間軸変動について、より高精度に時間軸補正するこ
とが必要である。

第４図に従来の時間軸補正装置のブロック図を示す。

第４図において、41は再生映像信号入力端子、42,43
はクロック入力端子でここでは、CLKA,CLKBと表示す
る。44は映像信号出力端子、45は同期信号分離回路、46
はAPC（自動位相制御）回路、47はパルス発生回路、48
はパルス位相計測回路、49は位相変調回路、50はA/D変
換器、51はD/A変換器、52は記憶素子である。再生映像
入力端子41に入力された再生映像信号は同期信号分離回
路45で同期信号分離され、その同期信号を基にCLKA42に
入力されたクロックはAPC回路46で同期信号毎に位相同
期された第１のクロックに変調される。この第１のクロ
ックをA/D変換器50のタイミングクロック、記憶素子52
の書き込みクロックに用いることにより、映像信号の始
めの位相を同期信号に合わせる。また、同期信号分離回
路45の出力の同期信号と第１のクロックを基に同期信号
間長さより少し周期の短い基準パルスをパルス発生回路
47で発生させ、パルス位相計測回路48においてその基準
パルスと同期信号の位相差を計測する。ここで、パルス
位相計測回路48は高精度でなければならないため、遅延
素子を用いて構成されることが多い。パルス位相計測回
路48の出力によりCLKB43に入力されたクロックは位相変
調回路49でクロック周期を同期信号毎に位相変調され
る。位相変調回路49の出力の第２のクロックをD/A変換
器51のタイミングクロック、記憶素子52の読み出しクロ
ックとして用いて各同期信号間長さに応じて映像信号の
終わりの位相を制御することにより時間軸変動を補正す
る。

発明が解決しようとする課題 しかしながら上記従来の構成では、パルス位相計測回
路の精度、安定性が時間軸補正装置の精度、安定性に直
接与える影響が大きく、特に、パルス位相計測回路を遅
延素子で構成した場合、遅延素子のばらつき、温度特性
により時間軸変動補正誤差が大になるという問題点があ
った。

本発明はこのような問題点を解消し、安定で高精度に
時間軸変動を補正する時間軸補正装置を提供することを
目的とするものである。

課題を解決するための手段 本発明は上記目的を達成するために、映像信号の同期
信号を分離する同期信号分離回路と、同期信号分離回路
の出力の１同期信号毎に位相同期させる自動位相制御回
路と、自動位相制御回路の出力である第１のクロックと
同期信号分離回路の出力を入力とし、同期信号毎に、同
期信号の前でエッジを持つ第１の基準パルスを発生する
第１のパルス発生回路と、第１のクロックと同期信号分
離回路の出力を入力とし、同期信号毎に、同期信号の後
でエッジを持つ第２の基準パルスを発生する第２のパル
ス発生回路と、第１の基準パルスと第２の基準パルスの
位相差を、同期信号毎に遅延素子数に変換して出力する
第１のパルス位相計測回路と、同期信号分離回路の出力
の同期信号と第１の基準パルスの位相差を同期信号毎に
遅延素子数に変換して出力する第２のパルス位相計測回
路と、第１の基準パルスと第２の基準パルスの位相差の
設定値を記憶しておき出力するパルス位相記憶回路と、
第１及び第２のパルス計測回路の出力とパルス位相記憶
回路の出力から第１の基準パルスと同期信号の位相差を
再度求める演算器と、演算器の出力を基にクロックの周
期を変調して第２のクロックとして出力する位相変調回
路とを具備している。

作用 本発明は上記した構成により、第１の基準パルスと第
２の基準パルスの位相差と、第１の基準パルスと同期信
号の位相差を遅延素子数で計測している。

実施例 第１図は、本発明の一実施例を示すブロック図であ
る。

第１図において、１は再生映像信号入力端子、2,3は
クロック入力端子でCLKA,CLKBと表す。４は映像信号出
力端子、５は同期信号分離回路、６はAPC回路、７は第
２のパルス発生回路、８は第１のパルス発生回路、９は
第１のパルス位相計測回路、10は第２のパルス位相計測
回路、11はパルス位相記憶回路、12は演算器、13は位相
変調回路、14はA/D変換器、15はD/A変換器、16は記憶素
子である。

以上のように構成された時間軸補正装置において、以
下その動作について説明する。再生映像信号入力端子１
に入力された再生映像信号は同期信号分離回路５で同期
信号分離され、CLKA2に入力されたクロックは同期信号
分離回路５の出力の同期信号によりAPC回路６で位相同
期を取られる。APC回路６の出力の第１のクロックと同
期信号分離回路５の出力の同期信号を基に第２のパルス
発生回路７で次の同期信号の後にエッジを持つ第２の基
準パルスを発生させる。同様に第１のパルス発生回路８
で次の同期信号の前でエッジを持つ第１の基準パルスを
発生させる。９は同期信号毎に第１の基準パルスと第２
の基準パルスの位相差を計測する第１のパルス位相計測
回路、10は同期信号毎に第１の基準パルスと同期信号の
位相差を計測する第２のパルス位相計測回路で、各々の
パルス位相計測回路9,10は第２図に示すように遅延素子
により構成されている。

次に、第２図について説明する。第２図は第1,第２の
パルス位相計測回路9,10のブロック図で、21は第１の基
準パルスが入力される入力端子、22は第２の基準パルス
または同期信号が入力される入力端子、23は出力端子、
24は遅延素子で直列にＮ個つながれている。25はラッチ
回路、26は演算器である。入力端子21に入力された第１
の基準パルスはＮ個の遅延素子24により（Ｎ＋１）相の
パルスとなり、ラッチ回路25で入力端子22より入力され
る第２の基準パルスまたは同期信号によりラッチされ、
第２の基準パルスまたは同期信号との位相関係が判定さ
れる。その結果が演算器26で演算され、例えば（Ａ＋
１）相目（０≦Ａ≦N:Aは正の整数）のパルスと同相と
判定されたなら出力端子23よりＡと出力される。

故に、第１のパルス位相計測回路９の出力は第２の基
準パルスが第１の基準パルスより遅延素子何個分遅れて
いるかを示す。同様に、第２のパルス位相計測回路10の
出力は同期信号が第１の基準パルスより遅延素子何個分
遅れているかを示す。11は第１の基準パルスと第２の基
準パルスの位相差の設定値を予め記憶しておくパルス位
相記憶回路で、第１のパルス位相計測回路９の出力とパ
ルス位相記憶回路11の出力を入力とし、演算器12で遅延
素子１個分の遅延量が求められる。したがって、遅延素
子１個分の遅延量と第２のパルス位相計測回路10の出力
の積が第１のパルスと同期信号の位相差であり、それが
演算器12より出力される。

以下、第３図を参照しながら詳しく説明する。

第３図は、第１の基準パルスと第２の基準パルスと同
期信号のタイミング図である。第１の基準パルスと第２
の基準パルスの位相差が遅延素子Ａ個分、第１の基準パ
ルスと同期信号の位相差が遅延素子Ｘ個分（Ｘは正の整
数）、パルス位相記憶装置の出力（第１の基準パルスと
第２の基準パルスの位相差の設定値がＴ〔nsec〕であれ
ば、演算器で第１の基準パルスと同期信号の位相差が
（Ｘ＊T/A）〔nsec〕と演算され、同期信号が第１のパ
ルスより（Ｘ＊T/A）〔nsec〕遅れていることを示す。
第１の基準パルスと同期信号の位相差（Ｘ＊T/A）は同
期信号間長さを示すパラメータでもあり、これを基に位
相変調器13で同期信号間内で、入力端子３に入力された
クロックのクロック周期を位相変調し、同期信号間長さ
に応じた第２のクロックを得る。

以上のように本実施例によれば、第２のパルス位相計
測回路10で１遅延素子の単位で第１の基準パルスと同期
信号の位相差を計測でき、遅延素子のばらつき、温度変
化に対しても第１の基準パルスと第２の基準パルスとの
位相差計測結果と第１のパルスと同期信号の位相差計測
結果を比較演算するためほとんど無視できるので同期信
号間長さを正確に安定に計測できる。また、APC回路６
の出力の第１のクロックをA/D変換器14のタイミングク
ロック、記憶素子16の書き込みクロックとして用いるこ
とにより映像信号の始まりの位相を、第２のクロックを
D/A変換器15のタイミングクロック、記憶素子16の読み
出しクロックとして用いることにより映像信号の終わり
の位相をジッタに追従させることが可能である。

なお、記憶素子16にCCD等のアナログ素子を用いた場
合はA/D変換器14、A/D変換器15は不要で、記憶素子16の
クロック制御のみで時間軸補正が可能であることは言う
までもない。

発明の効果 以上詳述したように本発明によれば、第１の基準パル
スと第２の基準パルスの位相計測結果として遅延素子１
個当たりの遅延量を求め、また、第１の基準パルスと同
期信号との位相計測結果として位相差が遅延素子何個分
に相当するかを求めてその積をとることにより、第１の
基準パルスと同期信号との位相差を求めているので、遅
延素子の遅延時間の温度変化、遅延時間ばらつきは、ほ
とんど無視することができ、安定に同期信号位相を計測
することができる。したがって、この同期信号位相を基
に位相変調回路でクロック周期を変調し第２のクロック
を作成するので、第２のクロックの精度が改善され、VT
R等の再生の際生ずるヘッド叩き等による時間軸変動の
補正をより安定に行うことが可能であり、LSI化も可能
である。

【図面の簡単な説明】

第１図は本発明の一実施例における時間軸補正装置のブ
ロック図、第２図は第１図における第１及び第２のパル
ス位相計測回路のブロック図、第３図は第１図の時間軸
補正装置におけるパルスのタイミング図、第４図は従来
の時間軸補正装置のブロック図である。 ５……同期信号分離回路、６……APC回路、７……第２
のパルス発生回路、８……第１のパルス発生回路、９…
…第２のパルス位相計測回路、10……第１のパルス位相
計測回路、11……パルス位相記憶回路、12……演算器、
13……位相変調回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】映像信号の同期信号を分離する同期信号分
   離回路と、 前記同期信号分離回路の出力の１同期信号毎に位相同期
   させる自動位相制御回路と、 前記自動位相制御回路の出力である第１のクロックと前
   記同期信号分離回路の出力を入力とし、同期信号毎に、
   同期信号の前でエッジを持つ第１の基準パルスを発生す
   る第１のパルス発生回路と、 前記第１のクロックと前記同期信号分離回路の出力を入
   力とし、同期信号毎に、同期信号の後でエッジを持つ第
   ２の基準パルスを発生する第２のパルス発生回路と、 前記第１の基準パルスと前記第２の基準パルスの位相差
   を、同期信号毎に遅延素子数に変換して出力する第１の
   パルス位相計測回路と、 前記同期信号分離回路の出力の同期信号と前記第１の基
   準パルスの位相差を同期信号毎に遅延素子数に変換して
   出力する第２のパルス位相計測回路と、 前記第１の基準パルスと前記第２の基準パルスの位相差
   の設定値を記憶しておき出力するパルス位相記憶回路
   と、 前記第１及び第２のパルス計測回路の出力と前記パルス
   位相記憶回路の出力から前記第１の基準パルスと同期信
   号の位相差を再度求める演算器と、 前記演算器の出力を基にクロックの周期を変調して第２
   のクロックとして出力する位相変調回路とを具備し、 前記第１のクロックをアナログ／デジタル変換器のタイ
   ミングクロック及び記憶素子の書き込みクロックとし、
   前記第２のクロックをデジタル／アナログ変換器のタイ
   ミングクロック及び前記記憶素子の読出しクロックとし
   て用いることを特徴とする時間軸補正装置。