JPH0834437B2

JPH0834437B2 - 誤り訂正回路

Info

Publication number: JPH0834437B2
Application number: JP59067726A
Authority: JP
Inventors: 正博安岡; 茂平畠; 宰山田
Original assignee: Hitachi Ltd; Japan Broadcasting Corp
Current assignee: Hitachi Ltd; Japan Broadcasting Corp
Priority date: 1984-04-06
Filing date: 1984-04-06
Publication date: 1996-03-29
Anticipated expiration: 2011-03-29
Also published as: JPS60213129A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は符号化伝送方式文字放送受信機の誤り訂正回
路に係り、特に誤り訂正の処理時間短縮に好適な誤り訂
正回路に関する。

〔発明の背景〕

符号化伝送方式文字放送は、テレビジョン信号の垂直
帰線消去期間に符号化した文字、図形情報を伝送し、テ
レビジョン受信機に表示するシステムである。この符号
化伝送方式文字放送は、文字、図形情報をドットパター
ンに分解して伝送するパターン方式文字放送に比べ伝送
スピードが大であり、大量の文字、図形情報を伝送でき
る。しかし伝送路で生じるビット誤りや、パターン方式
文字方法ではただ単なるドット妨害になるだけである
が、符号化伝送方式文字放送では、異なった文字や欠字
となる恐れがあり正確な情報が伝送できない。そのた
め、伝送効率のよい効果的な誤り訂正方式を採用する必
要がある。そこで符号化伝送方式文字放送では、テレビ
ジョン学会技術報告ICS61−３（1983），柳町他４名
著、「文字コード放送の方式検討」に記載されているよ
うに、（272、190）差集合多数決符号を用いた誤り訂正
方式を採用している。以下、この誤り訂正方式について
述べる。テレビジョン信号の１水平走査期間に伝送され
る文字放送信号の単位を１パケットと呼ぶことにする
と、（272、190）差集合多数決符号によるパケット信号
の伝送構成は第１図に示すように、同期部とデータ部か
らなる。同期部はクロックランイン（以降CRと略す）と
フレーミングコード（以降FCと略す）からなり、CRは、
文字放送信号抜取り用サンプリングクロックの位相を文
字放送信号のビットクロックに同期させる信号で、FCは
データ部の始まりを検出するための信号である。また、
データ部は（272、190）差集合多数決符号に従って、19
0ビットの情報ビットと82ビットの検査ビットからな
る。このような構成の文字放送信号を受信し処理するた
めの符号化伝送方式文字放送受信機について次に述べ
る。従来の符号化伝送方式文字放送受信機のブロック図
を第２図に示す。図において、１はチューナ及び映像検
波回路、２は文字放送信号を抜き取る文字データ抜き取
り回路、３はCR信号を抜き取りサンプリングクロックの
位相の基準となる信号を作るCR信号検出回路、４は映像
信号から水平同期信号と垂直同期信号を分離する同期分
離回路、５は映像信号中のバースト信号をもとに受信機
内で用いられる各種クロック信号を発生する。クロック
発生回路、６は垂直帰線期間の文字放送信号が多重され
ている期間を示す多重ゲート発生回路、７は文字放送信
号を標本化するためのサンプリングクロック発生回路、
８はシリアルデータをパラレルデータに変換するシリア
ル−パラレル変換回路、９はFC検出回路、10はFC検出回
路の出力により制御されるクロック制御回路、11はアド
レスカウンタ、12はアドレス切換回路、13はバッファメ
モリ、14はマイクロコンピュータ（以降MPUと略す）、1
5は誤り訂正回路、16はランダムアクセスメモリ、17は
リードオンリーメモリ、18はリモコンやLED表示、プリ
ンタなどの外部機器とのインターフェイス回路、19は表
示メモリ回路、20はテレビジョン信号の受信、処理を行
なうテレビ受信回路、21はテレビジョン信号と文字放送
信号の切換を行なうテレビ文字切換回路、22はブラウン
管である。このブロック図において、まず、文字放送受
信機の動作について述べる。チューナ及び映像検波回路
１により映像検波された複合映像信号をもとに、同期分
離回路４で分離された水平同期信号及び垂直同期信号に
より多重ゲート発生回路６は文字放送信号が多重されて
いる期間のゲート信号を発生する。このゲート信号によ
り文字データ抜き取り回路２で文字放送信号が抜き取ら
れる。またCR信号検出回路３で得られるサンプリングク
ロックの基準位相となる信号とクロック発生回路５で得
られるクロックによりサンプリングクロック発生回路７
で文字放送信号のビットクロックに同期したサンピリン
グクロックを得る。このサンプリングクロックにより文
字データ抜き取り回路２からの文字放送信号はシリアル
−パラレル変換回路８によりパラレルデータに変換され
る。このパラレルデータはFC検出回路９により１ビット
ごとにFCと比較され、パラレル変換はシフトレジスタで
行なっているためFCの最後のビットがシフトレジスタに
入力した時点でFCの８ビットすべてが一致し、その時点
でFC検出回路９はFC検出信号を発生する。FC検出信号は
データ部の先頭を示す同期信号であり、クロック制御回
路10、アドレスカウンタ11によりアドレス切換回路12を
介してバッファメモリ13へ文字放送信号のデータ部のみ
を一時記憶するための制御信号として働く。このように
してバッファメモリに記憶されたデータは伝送されてき
たデータそのものであるため、伝送上の誤りを含んでい
る。この誤り訂正を行なうために、従来はMPU14を介し
て誤り訂正回路15へパラレルデータでデータ入出力を行
ない、バッファメモリ13からの誤り訂正回路15で訂正
し、その後、それらデータを再びバッファメモリ13へ記
憶する。このようにして得られた誤り訂正後のデータは
MPU14で処理され、文字符号に対応する文字をリードオ
ンリーメモリ17に記憶している文字パターンの中から呼
び出し表示メモリ19に書き込み、テレビ文字切換回路21
を介してブラウン管22に表示する。以上が文字放送受信
機の動作概要である。このような受信機の誤り訂正回路
の動作の詳細について以下述べる。第２図における誤り
訂正回路15の簡単な構成図を第３図に示す。第３図にお
いて、23はパラレルデータをシリアルデータに変換、ま
たはシリアルデータをパラレルデータに変換するための
変換回路、24は272ビットのシフトレジスタからなるデ
ータレジスタ、25は82ビットのシフトレジスタと排他的
論理和（以降EORと略す）によりシフトレジスタの最終
段出力を帰還する回路とからなるシンドロームレジス
タ、26はシンドロームレジスタ25の82個のシフトレジス
タの内容を一定の組合わせでEORをとり17本の出力を得
るEOR回路、27はEOR回路26の出力のハイレベルである数
をカウントし８個以上か否かの判定を行なう多数決回
路、28は多数決回路27の出力とデータレジスタ24の出力
とのEORをとり誤り訂正を行なうEOR回路、29は誤り訂正
前のシリアルデータとシンドロームレジスタ25の最終段
シフトレジスタの出力と多数決回路27の出力とのEORを
とるEOR回路、30はシンドロームレジスタ25のシフトレ
ジスタの内容から誤りがあるか否かの判定を行なう誤り
検出回路、31はMPU側から誤り訂正回路へデータおよび
制御信号を伝送するための出力ポート、32は誤り訂正回
路から訂正後のデータおよび誤り検出回路30の出力をMP
U側へ受け渡すための入力ポート、33は出力ポート31か
らの制御信号により誤り訂正回路の各ブロックへタイミ
ング信号およびクロック信号を供給するタイミング発生
回路である。この構成図において、誤り訂正回路の動作
は、まずMPU側からの出力ポート31に出力されるクリア
信号によりシンドロームレジスタ25の全ての内容をLOW
レベルにする。次に、出力ポート31のロード信号により
バッファメモリに蓄えられている誤り訂正前のデータを
出力ポート31を介して16ビット単位で変換回路23に入力
しパラレルデータをシリアルデータに変換しデータレジ
スタ24とシンドロームレジスタ25にシリアル入力する。
この際、１パケット分のデータは272ビットであるからM
PUはロード信号17回により１パケットデータをデータレ
ジスタ24とシンドロームレジスタ25に書き込む。シンド
ロームレジスタ25は、シリアルに入力してくる272ビッ
トのデータを生成多項式Ｇ（Ｘ）＝X⁸²＋X⁷⁷＋X⁷⁶＋X⁷¹
＋X⁶⁷＋X⁶⁶＋X⁵⁶＋X⁵²＋X⁴⁸＋X⁴⁰＋X³⁶＋X³⁴＋X²⁴＋X²²
＋X¹⁸＋X¹⁰＋X⁴＋X¹で割り算し、その剰余82ビットを記
録する回路であり、シンドロームレジスタを構成するシ
フトレジスタ82個の内容が剰余を表わす。１パケットデ
ータのロードが完了すると、出力ポート31のロードエン
ド信号により、シンドロームレジスタ25のみを１ビット
巡回シフトする。これは、誤り訂正に用いている符号が
１ビット短縮化した短縮化差集合巡回多数決符号である
ためである。なお、特願昭58-54002号「誤り訂正復号方
式（発明者山田宰）に記載されているようにシンド
ロームレジスタの82個のシフトレジスタの内容のEORの
組合わせを変更することによりシンドロームレジスタの
みを１ビット巡回シフトする必要をなくすこともでき
る。次に、MPUからの出力ポート31に出力されるコレク
ト信号によりデータレジスタ24及びシンドロームレジス
タ25が16ビットシフトされる。このとき１ビットシフト
ごとにEOR回路26によりシンドロームレジスタ25の82個
のシフトレジスタの内容を一定の組合わせでEORをとり
多数決回路27によりEOR回路26の出力17本の内容の和を
とる。そのときの式の値が８を越えた場合、多数決回路
27の出力がハイレベルとなりデータレジスタ24の先頭ビ
ットに誤りがあることを示す。したがって、データレジ
スタ24の出力と多数決回路27の出力とのEORをとるEOR回
路28によりデータレジスタの先頭ビットを１ビット訂正
することができる。その後、データレジスタ24とシンド
ロームレジスタ25を１ビットシフトし以下、前述の多数
決動作とEOR動作を繰り返すことによりデータを１ビッ
トずつ誤り訂正することができる。誤り訂正後のデータ
は、１パケット中の情報ビット190ビットであり検査ビ
ット81ビットは不要であるので、１パケット中の情報ビ
ットの誤り訂正はMPU14からのコレクト信号を12回出力
することで完了する。また、コレクト信号１回について
変換回路23により誤り訂正後のシリアルデータがパラレ
ルデータに変換され入力ポート32を介してデータバス上
に読み出され再びバッファメモリ13へ書き込まれる。す
なわち、１パケットのデータの誤り訂正は、バッファメ
モリ13に記憶された文字放送データを読み出して誤り訂
正回路15へ転送し、誤り訂正命令を出した後、誤り訂正
回路15で訂正したデータを再び読み出す処理を行なう事
で実現される。具体的には、誤り訂正回路15は１命令当
り16ビット単位でシリアル処理するため、誤り訂正回路
15への入力には１ビット分のデータ272ビットをロード
信号によりMPU14が17回に分けて書き込み、読み出す時
には１パケット中の検査ビット82ビットは必要がないの
で情報ビット190ビットだけを12回に分けて読み出すこ
ととなる。このような従来の誤り訂正処理における処理
時間は、上記のように文字放送データの入出力にMPU14
のプログラム処理を必要とするために１パケット当り約
1.5msかかる。文字放送信号の重畳期間はテレビジョン
信号の垂直帰線期間の12H区間が考えられ、この12H区間
全てに文字放送信号を重畳した場合、誤り訂正に要する
時間は1.5ms×12＝18msとなり、テレビジョン信号の１
フィールド期間16.5msを越えてしまい、１フィールド期
間に誤り訂正処理が出来ないばかりか、文字符号を文字
パターンに変換し表示する処理も出来ないという欠点が
あった。さらに、従来の誤り訂正回路は、パラレルデー
タをシリアルデータに変換した後、誤り訂正処理を行な
い、その後再びシリアルデータをパラレルデータに変換
するという構成のため回路規模が大きいという欠点も持
っていた。

〔発明の目的〕

本発明の目的は、上述した従来の誤り訂正回路の欠点
を無くし、誤り訂正に要する時間を短縮した誤り訂正回
路を提供することにある。

〔発明の概要〕

本発明の特徴は、誤り訂正回路を２系統として、それ
らの誤り訂正回路への信号入力と出力信号取り出しを、
１パケットのデータを伝送する時間周期で交互に切替る
手段を設け、パケットデータの検査データの終了から次
のパケットデータの先頭位置までの期間に、それぞれの
誤り訂正回路のシンドロームレジスタを交互にクリア
し、同期信号でそれぞれの誤り訂正回路を交互に動作さ
せるようにした点にある。従って、本発明によれば、誤
り訂正を時系列で処理でき、誤り訂正に要する処理時間
を短縮することができる。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて説明する。第
４図は本実施例の概要を示すための図であり、第４図に
おいて、符号１から22までは第２図と同様であり、34は
第２図における誤り訂正回路15と構成が異なる誤り訂正
回路である。第４図において、従来例を示す第２図と異
なる部分は誤り訂正回路のみである。すなわち、本実施
例を示す第４図では文字データ検出回路２からのシリア
ルデータが誤り訂正回路34に入力され、その誤り訂正回
路34の出力がシリアルデータで次段のシリアル−パラレ
ル変換回路８に入力されている点に構成上の違いがあ
り、従来例においてMPU14が必要であった誤り訂正回路1
5へのパラレルデータ入出力を不要としている。第４図
の誤り訂正回路34の構成の一例を第５図に示す。第５図
において、符号26,27,28,30で示す部分は第３図と同一
部分であり、35は190ビットのシフトレジスタからなる
データレジスタ、36,37は第３図の25と同様のシンドロ
ームレジスタ、38はFC検出信号によって誤り訂正回路34
で必要ゲート信号を発生するゲート信号発生回路、39は
クリア信号発生回路、40は２つのシンドロームレジスタ
36,37のうち、どちらのシンドロームレジスタの剰余82
ビットを示す82本の出力を次段に接続するか否かのシン
ドロームレジスタ出力切換回路、41は多数決回路27の出
力をシンドロームレジスタ36,37のどちらへ入力するか
の多数決回路出力切換回路、42は誤り訂正前データを訂
正せずにそのまま出力するか、誤り訂正後のデータを出
力するかの切換えを行なう出力データ切換回路、43、4
4、46、47、48は２入力論理積回路、49,50は第３図にお
けるEOR回路29と同様のEOR回路である。また、第６図に
第５図における各部の信号波形を示す。第６図におい
て、（１）は文字放送信号が連続した水平走査期間に重
畳されている場合の信号波形、（２）から（７）はゲー
ト信号発生回路38から出力される信号で、それぞれ、
（２）はシンドロームレジスタ36へのクロック信号をゲ
ートするS1クロックゲート、（３）はシンドロームレジ
スタ36への入力データをゲートするS1データゲート、
（４）はシンドロームレジスタ37へのクロック信号をゲ
ートするS2クロックゲート、（５）はシンドロームレジ
スタ37への入力データをゲートするS2データゲート、
（６）はデータレジスタ35へのクロック信号及び入力デ
ータをゲートするＤゲートである。また、（８）はテレ
ビジョン信号の水平同期信号のみを抜き取ったＨ信号、
（９）はFC検出回路９の出力信号を示すFC検出信号、
（10）はFC検出信号（９）のタイミングからデータサン
プリングクロックを190カウントした時点のタイミング
を示す190カウント信号、（11）はFC検出信号（９）の
タイミングからデータサンプリンブクロックを272カウ
ントした時点のタイミングを示す272カウント信号であ
る。以下、第４図、第５図および第６図を用いて説明す
る。まず、伝送されてきた文字放送信号は第４図に示す
文字データ抜き取り回路２により１パケット単位で抜き
取られる。抜き取られたデータは誤り訂正回路34へ誤り
訂正前データとして入力される。そこで、第５図のゲー
ト信号発生回路38はFC検出信号により、S1データゲート
（３）、S2データゲート（５）、Ｄゲート（６）を発生
し、２入力論理積回路44,46,48により、最初の水平走査
期間はシンドロームレジスタ36とデータレジスタ35のみ
データが入力され次の水平走査期間ではシンドロームレ
ジスタ37とデータレジスタ35のみにデータが入力され
る。この際、S1データゲート（３）及びS2データゲート
（５）のハイレベルとなる期間はFC検出信号からデータ
サンプリングクロックを272カウントした第６図（11）
に示す272カウント信号（11）によってきまるタイミン
グまでであり、これは、すなわち文字放送信号の情報ビ
ットと検査ビットの272ビット分に相当する期間であ
る。また、Ｄゲート（６）のハイレベルとなる期間はFC
検出信号からデータサンプリングクロックを190カウン
トした第６図（10）に示す190カウント信号（10）によ
ってきまるタイミングまでであり、これは、文字放送信
号の情報ビット190ビット分に相当する期間である。ま
た、データレジスタ35及びシンドロームレジスタ36,37
はシフトレジスタで構成されるため、１クロックについ
て１ビットシフトする回路である。そこで、シンドロー
ムレジスタ36,37及びデータレジスタ35のクロックは第
６図（２）に示すS1クロックゲート（２），（４）に示
すS2クロックゲート（４）、（６）に示すＤゲート
（６）で制御され、シンドロームレジスタ36にデータが
入力されている期間はS1クロックゲート（２）がハイレ
ベルであるため、シンドロームレジスタ36へは誤り訂正
前のデータが順次シフトされ、272ビット全てがシンド
ロームレジスタ36へ入力される。一方、シンドロームレ
ジスタ36にデータが入力されている間はシンドロームレ
ジスタ37へはデータは入力されないが、S2クロックゲー
ト（４）がハイレベルであるためシンドロームレジスタ
37はシフトレジスタの内容を順次272ビットシフトす
る。さらに、シンドロームレジスタ36にデータが入力さ
れている間は、データレジスタ35へデータが入力されＤ
ゲート（６）がハイレベルであるため誤り訂正前のデー
タが順次190ビットシフトされる。すなわち、シンドロ
ームレジスタ36にデータが入力され272ビットが順次シ
フトされる事は、従来例で述べたロード信号17回による
シンドロームレジスタのデータの書き込みと同時に生成
多項式による剰余を求めることができる。また、シンド
ロームレジスタ36にデータが入力されている期間のシン
ドロームレジスタ37の190ビットシフトは１ビットずつ
順次誤り訂正を行なうための剰余を求める動作である。
さらに、データレジスタ35は190ビットのシフトレジス
タで構成し、誤り訂正前データを272ビットだけ順次シ
フトするが、従来例では272ビットのシフトレジスタか
らなるデータレジスタを272ビットシフトさせてそれ以
降190ビットシフトにより出力として情報ビット190ビッ
トを得、残りの82ビットは不要であった。したがって本
実施例ではデータレジスタの回路構成を190ビットと小
さくできる。シンドロームレジスタ出力切換回路40およ
び、多数決回路出力切換回路41の切換は、誤り訂正前の
データが入力されないシンドロームレジスタ側、すなわ
ち、272ビットのシフトを行ない１ビットずつ順次誤り
訂正を行なうための剰余を求めているシンドロームレジ
スタ側に切換えるように第６図（７）に示すゲート切換
信号（７）により行なう。また、シンドロームレジスタ
36,37のクリアは、水平同期信号であるＨ信号（８）に
より、ゲート切換信号（７）がロウレベルのときシンド
ロームレジスタ36を、ハイレベルのとき、シンドローム
レジスタ37をクリアするようなクリア信号をクリア信号
発生回路39で発生する。さらに、第４図において、FC検
出回路９からの出力であるFC検出信号は文字データ抜き
取り回路２からの出力データを誤り訂正回路34を介して
シリアル−パラレル変換回路８、FC検出回路９を経由し
て得られるが、文字放送信号のCR,FCは同期用の信号で
あり、以降のデータとしては不要であるため誤り訂正回
路34で、第６図（６）に示すＤゲートのロウレベルの期
間だけ誤り訂正前データをそのまま次段へ出力するよう
に出力データ切換回路42で誤り訂正回路34の出力を制御
する。第７図は、第５図におけるゲート信号発生回路3
8、クリア信号発生回路39、シンドロームレジスタ出力
切換回路40、多数決回路出力切換回路41、出力データ切
換回路42について、具体的な回路まで示したもので、本
図に示すように簡単な回路で構成できる。以上のような
誤り訂正回路であれば、文字放送信号を多重している最
初の水平走査期間で一つのシンドロームレジスタに誤り
訂正前のデータがロードされ、次の水平走査期間で誤り
訂正が行なわれるためデータセットも含めた誤り訂正に
要する処理時間は２倍の水平走査期間、すなわち約127
μｓと従来約1.5msを要していたのに比べ高速化でき
る。文字放送信号が連続した水平走査期間に伝送されて
くる場合、誤り訂正を見かけ上１水平走査期間で交互に
行なうためにシンドロームレジスタを２個設け、データ
のセットと訂正を水平走査周期で切換えることにより、
連続的に伝送される文字放送信号の誤り訂正処理も十分
可能となる。なお、本実施例によれば、多重されている
文字放送信号の最後の多重水平走査期間のデータの誤り
訂正は、その次の水平走査期間で行なわれるがこの水平
走査期間ではFCが伝送されないため、FC検出信号が得ら
れず誤り訂正が行なわれないという問題があるが、FC検
出信号に１水平走査期間のフライホイール効果を持た
せ、疑似的にFC検出信号を発生させることにより問題な
く動作させることが出来る。第８図にこのFC検出信号の
フライホイール回路の１例を示し、第９図に第８図の回
路の各部波形を示す。第８図において、51,52は単安定
マルチバイブレータ、53は双安定マルチバイブレータ、
54は論理和回路である。第９図において、文字放送信号
が２水平走査期間だけ多重されている場合を考えると文
字放送信号は同図（12）で示される。また、そのときの
FC検出信号は同図（13）に示すように２パルスのみ出力
され２つ目の文字放送信号を誤り訂正するのに必要な３
パルス目のFC検出信号（同図（13）の点線で示すパル
ス）は出力されない。そこで単安定マルチバイブレータ
51の出力パルス幅を水平走査周期よりもわずかに広くな
る様に設定し、単安定マルチバイブレータ52が単安定マ
ルチバイブレータ51の出力の立下りエッジで出力される
ように設定し、FC検出信号（13）と水平同期信号（14）
とで制御される双安定マルチバイブレータ53の出力を単
安定マルチバイブレータ52のクリア信号とすることによ
り、第９図（17）に示すように単安定マルチバイブレー
タ52の出力は連続した水平走査期間に多重されていた文
字放送信号が多重されなくなった次の水平走査期間のみ
１パルスだけFC検出信号と等化なパルスとなる。従って
論理和回路54で本来のFC検出信号と論理和をとることに
より、第９図（18）に示すように、本来のFC検出信号に
疑似的にFC検出信号を１つ追加することができ、伝送さ
れてくる文字放送信号を全て誤り訂正することができ
る。また、第10図に示すように、シンドロームレジスタ
へデータをセットした後、即、誤り訂正を行なうように
すれば、第８図に示したようなFC検出信号のフライホイ
ール回路を設ける必要がない。

また、本実施例では、シンドロームレジスタのクリア
を水平同期信号で行なったが、FCに続く文字放送信号の
272ビットのデータ終了後から次のFC終了までの期間で
あればCR信号でも水平同期信号を遅延させた信号でもよ
い。

さらに、本実施例では、シンドロームレジスタのみを
２系統として回路を簡単化し、説明したが、誤り訂正回
路全体を２系統持つ回路、シンドロームレジスタとEOR
回路のみを２系統持つ回路、シンドロームレジスタとEO
R回路と多数決回路のみを２系統持つ回路構成も可能で
ある。いずれの場合でも、複数のシンドロームレジスタ
を持ち、シンドロームレジスタのクリア条件を、FCに続
く文字放送信号の272ビットのデータ終了後から次のFC
終了までの期間でクリアするとしたものに本発明は有効
である。

なお、本実施例では、データレジスタの構成ビット数
を190ビットとして信号切換回路を併用してシフトレジ
スタの削減をはかり回路を簡単化したが、データレジス
タの構成ビット数を272ビットとしてもよいのは自明で
ある。また、FC検出信号を得るために、誤り訂正回路へ
のFCの信号を迂回させるように切換回路を設け、シリア
ル−パラレル変換回路を１系統とする例で本発明を説明
したが、FC検出信号を得るための専用のシリアル−パラ
レル変換回路を設け誤り訂正回路の出力をバッファメモ
リに記憶させる際の別のシリアル−パラレル変換回路を
設けるような場合にも本発明は有効であり、その場合、
さらに第５図および第７図の出力データ切換回路42を削
除することができ、より簡単な回路構成の誤り訂正回路
とすることができる。

〔発明の効果〕

本発明によれば、１パケットデータの誤り訂正をその
伝送周期で処理できるので、連続的に伝送されてくるパ
ケットデータを実時間で処理できる。

【図面の簡単な説明】

第１図は符号化伝送方式文字放送信号の伝送構成図、第
２図は従来の符号化伝送方式文字放送受信機のブロック
図、第３図は従来の誤り訂正回路の構成図、第４図は本
発明を採用した符号化伝送方式文字放送受信機を示すブ
ロック図、第５図は本発明の一実施例を示す構成図、第
６図は第５図における各部の波形図、第７図は第５図の
具体的な回路図、第８図は実施例を補足するための回路
図、第９図は第８図における各部の波形図、第10図は他
の実施例を説明するための波形図である。 38…ゲート信号発生回路 39…クリア信号発生回路 40…シンドロームレジスタ出力切換回路 41…多数決回路出力切換回路 42…出力データ切換回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者山田宰東京都世田谷区砧１丁目10番11号日本放送協会総合技術研究所内 (56)参考文献特開昭56−137453（ＪＰ，Ａ) 特公平５−6678（ＪＰ，Ｂ２)

Claims

【特許請求の範囲】

【請求項１】少なくとも情報データと検査データとで構
成されるパケットデータを多数決差集合巡回符号を用い
て誤り訂正するための、多数決判定回路と、シンドロー
ムレジスタと、データレジスタとで構成される誤り訂正
回路において、前記パケットデータの誤り訂正を完了した後から次のパ
ケットデータの先頭が伝送されるまでの期間のあらかじ
め定められた時点で、前記シンドロームレジスタを初期
化するための初期化信号を発生する初期化信号発生回路
と、前記パケットデータの先頭位置を検出しデータ先頭検出
信号を発生するデータ先頭検出回路と、前記データ先頭検出信号によって、前記シンドロームレ
ジスタ及びデータレジスタに前記パケットデータを書き
込むか否か、また、書き込まれたパケットデータをもと
に誤り訂正を行なうか否かの制御を行なう制御回路と、少なくとも第１及び第２のシンドロームレジスタとを備
え、前記初期化信号により前記第１及び第２のシンドローム
レジスタを初期化し、前記データ先頭検出信号により前
記制御回路を制御して、前記パケットデータの伝送周期
で交互に前記第１及び第２のシンドロームレジスタに前
記パケットデータの情報データと検査データを書き込
み、それぞれの書き込まれたパケットデータの誤り訂正
を行なうことで、前記パケットデータの伝送周期でパケ
ットデータの誤り訂正を行なうことを特徴とする誤り訂
正回路。