JPH0139022Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、クロツク再生用のクロツクランイ
ン信号およびフレーム同期用のフレーミングコー
ドが先頭側に時系列に付加された情報コードを受
信し、クロツクランイン信号に同期した再生クロ
ツク信号を形成するとともに、フレーミングコー
ドの１ビツトの誤りを訂正してフレーミングコー
ドを検出し、かつ、該検出にもとづき、再生クロ
ツク信号に同期して前記情報コードをメモリ回路
に書込んで取込む受信装置に関する。

〔従来の技術〕

従来、デジタルデータ伝送システムであるたと
えば文字多重放送は、時系列で配置されたクロツ
クランイン信号およびフレーミングコードと、文
字、図形情報を有する情報コードとからなる文字
信号を送受信するものであり、NHK−Ｃ方式の
文字多重放送の場合、文字信号は第１図ａに示す
ように、テレビ映像信号の垂直帰線期間VBLの
１ないし数水平走査期間に、クロツク再生用のク
ロツクランイン信号（CRI）、フレーム同期用の
フレーミングコード（FC）、情報コード（IC）を
時系列で多重して構成されている。

そして、情報コード（IC）の先頭側に付加さ
れたクロツクランイン信号（CRI）、フレーミン
グコード（FC）それぞれは第１図ｂに示すよう
に、16ビツトのデジタル信号、８ビツトのデジタ
ル信号により形成され、クロツクランイン信号
（CRI）が１，０，１，０…１，０，１，０のパ
ターンに設定されて情報データ（IC）のサンプ
ルタイミングを制御するビツト同期の情報を有す
るとともに、フレーミングコード（FC）が１，
１，１，０，０，１，０，１のパターンに設定さ
れて情報コード（IC）の取込み開始タイミング
を制御するワード同期の情報を有する。

そして、NHK−Ｃ方式で送出された文字信号
を受信する従来の受信装置は、第２図に示すよう
に構成され、同図において、Ａはデータスライス
回路であり、入力端子（ina）からの復調映像信
号から文字信号を抽出して波形整形処理する。

Ｂはクロツク再生回路であり、データスライス
回路Ａからの文字信号のクロツクランイン信号
（CRI）により該信号（CRI）に同期したサンプ
リング用の再生クロツク信号を形成する。

Ｃはデータスライス回路Ａの文字信号が再生ク
ロツク信号のサンプルタイミングで入力される直
並列変換回路であり、入力された文字信号を８ビ
ツトの並列コードに変換して出力する。

Ｄはフレーミングコード検出回路であり、直並
列変換回路Ｃは並列コードからフレーミングコー
ドを抽出するとともに、抽出したフレーミングコ
ードに自己訂正可能な１ビツトの誤りが発生して
いるときには当該フレーミングコードの誤りを訂
正し、１ビツト以下の誤りのときにのみ、すなわ
ち誤りのないときおよび１ビツトの誤りのときに
のみ、フレーミングコードを検出してフレーム
（ワード）同期用、すなわち情報コード（IC）の
取込み開始タイミング制御用のローレベルのフレ
ーミング検出パルス信号を出力する。

Ｅは再生クロツク信号とフレーミング検出パル
ス信号とが入力される書込みアドレス発生回路で
あり、フレーミング検出パルス信号の入力によ
り、再生クロツク信号に同期して情報コード
（IC）の書込みアドレス信号を形成して出力す
る。

Ｆは発生回路Ｅの書込みアドレス信号にもとづ
き直並列変換回路Ｃから出力された情報コード
（IC）の並列コードが書込まれる入力バツフア用
のメモリ回路であり、受信した情報コード（IC）
を取込んで一時記憶する。

Ｇはメモリ回路Ｆから読出された並列コードが
入力されるデータ処理回路であり、入力された並
列コード、すなわち情報コード（IC）を処理し、
当該情報コード（IC）の文字、図形信号を形成
して表示用の陰極線管Ｈに出力する。

そして、検出回路Ｄに入力されるフレーミング
コード（FC）に誤りのない場合および１ビツト
だけ誤りが発生している場合にのみ、検出回路Ｄ
のフレーミング検出パルス信号によつてフレーム
同期が確立し、フレーミングコード（FC）に引
き続き送出された情報コード（IC）がメモリ回
路Ｆに書込まれて取込まれ、メモリ回路Ｆに取込
まれた情報コード（IC）の文字図形が陰極線管
Ｈに表示される。

〔考案が解決しようとする問題点〕

フレーミングコード（FC）が位置する受信初
期には再生クロツク信号の位相が不安定になり易
く、再生クロツク信号の位相が不安定になると、
フレーミングコード（FC）の検出ミスが生じ易
くなるため、フレーミングコード（FC）の２ビ
ツト以上の誤りが誤検出され易くなり、該誤検出
が生じると、検出回路Ｄからフレーミング検出パ
ルスが出力されないため、情報コード（IC）に
誤りが発生していなくても、メモリ回路Ｆに情報
コードが取込めず、情報コード（IC）の取込み
効率が低くなる問題点がある。

〔問題点を解決するための手段〕

この考案は、前記の点に留意してなされたもの
であり、クロツク再生用のクロツクランイン信号
およびフレーム同期用のフレーミングコードが先
頭側に時系列に付加された情報コードを受信し、
前記クロツクランイン信号に同期した再生クロツ
ク信号を形成するとともに、前記フレーミングコ
ードの１ビツトの誤りを訂正して前記フレーミン
グコードを検出し、かつ、該検出にもとづき、前
記再生クロツク信号に同期して前記情報コードを
メモリ回路に書込んで取込む受信装置において、 前記クロツクランイン信号にもとづき前記再生
クロツク信号に形成する再生クロツク回路と、 前記フレーミングコードの１ビツトの誤りを訂
正し、前記フレーミングコードの誤りが１ビツト
以下のときにのみ前記情報コードの取込み開始タ
イミング制御用のフレーミング検出パルス信号を
形成するフレーミングコード検出回路と、 前記再生クロツク信号を計数し、前記検出パル
ス信号の形成予定タイミングまでの所定数計数し
たときに計数パルス信号を出力する計数回路と、 前記検出パルス信号と前記計数パルス信号との
論理和を演算する論理ゲートと、 前記論理ゲートの出力パルス信号の入力により
前記再生クロツク信号に同期して前記情報コード
の書込みアドレス信号を前記メモリ回路に出力す
る書込みアドレス発生回路と を備えた受信装置である。

〔作用〕

したがつて、フレーミングコードに２ビツト以
上の誤りが誤つて検出されても、クロツクランイ
ン信号の計数にもとづき、計数回路から出力され
た計数パルス信号により、フレーム同期が確立さ
れて情報データが確実にメモリ回路に取込まれ
る。

〔実施例〕

つぎに、この考案を、その１実施例を示した第
３図ないし第５図とともに詳細に説明する。

第３図において、第２図と同一記号は同一のも
のを示し、第２図と異なる点は、再生回路Ｂの再
生クロツク信号を計数する計数回路Ｉと、フレー
ミング検出パルス信号および計数回路Ｉの計数パ
ルス信号を出力パルス信号として発生回路Ｅに出
力する負論理のオアゲートＪと、ゲート回路Ｊの
出力パルス信号の入力により計数回路Ｉに計数パ
ルス信号の出力禁止パルス信号を出力する出力禁
止回路Ｋとを設けた点である。

そして、再生回路Ｂから再生クロツク信号が出
力され始めてからフレーミング検出パルス信号が
形成されて出力されるまでの正規の期間が、クロ
ツクランイン信号（CRI）、フレーミングコード
（FC）のビツト数などによつて定まるため、計数
回路Ｉは再生クロツク信号を計数し、フレーミン
グ検出パルス信号の正規の形成予定タイミングま
での所定数（18個）計数し、前記正規の期間が経
過したときに計数パルス信号を出力する。

したがつて、フレーミングコート（FC）に２
ビツト以上の誤りが発生していても、計数パルス
信号によつてフレーム同期が確立され、メモリ回
路Ｆに情報コード（IC）が書込まれて取込まれ
る。

ところで、計数回路Ｉ、出力禁止回路Ｋは第４
図に示すように構成され、波形整形されたクロツ
クランイン信号（CRI）、フレーミングコード
（FC）、情報コード（IC）が第５図ａのタイミン
グでスライス回路Ａから出力されると、計数回路
Ｉを構成する４ビツトのカウンタ１のクロツク端
子（cka）には同図ｂに示すように、クロツクラ
ンイン信号（CRI）の４ビツト目の立ち上がりに
同期して再生回路Ｂの１ビツト目の再生クロツク
信号（CK₁）が入力され、カウンタ１が再生クロ
ツク信号を計数するとともに、再生クロツク信号
の計数によりカウンタ１の第１、第２、第３、第
４出力端子qa，qa′，qa″，qaの出力が計数値
に応じてハイレベルまたはローレベルに変化す
る。各出力端子qa〜qaの出力が４入力の第１
アンドゲート２に入力されるとともに、16ビツト
目の再生クロツク信号CK₁₆）の立ち上がりによ
り、各出力端子qa〜qaの出力がすべてハイレ
ベルになるため、このとき、アンドゲード２の出
力がハイレベルになるとともに、アンドゲード２
のハイレベルの出力がフリツプフロツプ３のクロ
ツク端子ckbに入力され、フリツプフロツプ３の
Ｑ出力端子qbの出力がハイレベルに反転する。

なお、cra，crbはカウンタ１、フリツプフロツ
プ３それぞれのクリア端子であり、水平同期信号
パルス入力端子inbに接続されている。

ja，kaはフリツプフロツプ３のＪ入力端子、
Ｋ入力端子である。

そして、情報コード（IC）の先頭に同期した
18ビツト目の再生クロツク信号（CK₁₈）により、
カウンタ１の第１出力端子qaの出力がローレベ
ルになるとともに、カウンタ１の第２出力端子
qa′の出力がハイレベルになり、このとき、第１
インバータ４を介してカウンタ１の第１出力端子
qaの出力および第２出力端子qa′の出力と、フリ
ツプフロツプ３のＱ出力端子qbの出力とが３入
力の第２アンドゲート５に入力され、該ゲート５
の出力がハイレベルになる。

また、このとき、出力禁止回路Ｋを構成する第
2J−Ｋフリツプフロツプ６の出力端子の出
力すなわち出力禁止パルス信号の反転信号は、第
５図ｃに示すようにハイレベルを保持している。

なお、crc，jb，kbはフリツプフロツプ６のク
リア端子、Ｊ入力端子、Ｋ入力端子であり、クリ
ア端子crcが水平同期信号パルス入力端子inbに接
続されている。

したがつて、アンドゲート５の出力とフリツプ
フロツプ６の出力端子の出力とが入力され
る２入力のナンドゲート７の出力がローレベルに
なり、18ビツト目の再生クロツク信号（CK₁₃）
が入力されると、第５図ｄに示すように、計数回
路Ｉのナンドゲート７からオアゲートＪにローレ
ベルの計数パルス信号が出力される。

ところで、たとえばフレーミングコード（FC）
に誤りがなければ、第５図ｅに示すローレベルの
フレーミング検出パネル信号も、検出回路Ｄから
オアゲートＪに出力される。

そして、オアゲートＪはフレーミング検出パル
ス信号と計数パルス信号とをオアゲート処理し、
いずれか一方でも入力されると第５図ｆに示すロ
ーレベルの出力パルス信号を発生回路Ｅに出力す
る。

また、オアゲートＪの出力パルス信号が出力禁
止回路Ｋの第２インバータ８を介してフリツプフ
ロツプ６のクロツク端子ckcに入力されるため、
オアゲートＪから出力パルス信号が出力された後
には、フリツプフロツプ６の出力端子の出
力がローレベルになり、出力端子からノア
ゲート７にローレベルの出力禁止パルス信号が出
力され、ノアゲート７からの計数パルス信号の出
力が禁止される。

なお、水平同期信号パルス入力端子inbの水平
同期パルス信号によりカウンタ１、フリツプフロ
ツプ３，６がクリアすなわちリセツトされるた
め、文字信号が入力されないときにはカウンタ１
は動作しない。

したがつて、再生クロツク信号の位相の不安定
にもとづき、フレーミングコード（FC）に２ビ
ツト以上の誤りがあると誤検出されたときには、
第５図ｅに示す計数回路Ｉの計数パルス信号、す
なわち再生クロツク信号の位相の影響を受けるこ
となく正確なタイミングで出力される計数パルス
信号にもとづき、フレーム同期が確立されて正し
いタイミングでメモリ回路Ｆに情報コード（IC）
が書込まれて取込まれ、情報コード（IC）の取
込み効率が向上する。

なお、取込まれた情報コード（IC）はデータ
処理回路Ｇにより、誤りが検出されて処理され
る。

そして、フレーミングコード（FC）に誤りの
ないときおよび訂正可能な１ビツトの誤りが発生
しているとき、すなわちフレーミングコード
（FC）を誤検出しないときにのみ検出回路Ｄがフ
レーミング検出パルス信号を出力し、訂正不可能
な２ビツト以上の誤りが発生し、フレーミングコ
ード（FC）を誤検出する恐れのあるときには、
検出回路Ｄからフレーミング検出パルス信号が出
力されず、計数パルス信号によつて情報コード
（IC）が取込まれるため、フレーミングコードの
誤りが誤検出されたときにも情報コード（IC）
の取込みが行なえ、たとえばフレーミングコード
（FC）の２ビツト以上の誤りを許してフレーミン
グ検出パルス信号を形成し、情報コード（IC）
を取込む場合、すなわちフレーミングコード
（FC）の誤検出確率を大きくして情報コード
（IC）を取込む場合より、著しく確実に情報コー
ド（IC）を取込むことができる。

また、従来の受信装置に計数回路Ｉ、オアゲー
トＪおよび禁止回路Ｋを付加するのみでよく、た
とえばフレーミングコードの正規のパターン、誤
りパターンを記憶する大容量のメモリなどを設け
る必要がなく、簡単かつ安価に形成することがで
きる。

なお、前記実施例では文字信号の受信装置に適
用したが、文字信号以外のこの種受信装置に適用
できるのは勿論である。

〔考案の効果〕

以上のように、この考案の受信装置によると、
フレーミングコードに訂正不可能な２ビツト以上
の誤りが発生し、フレーミングコード検出回路か
らフレーミング検出パルス信号が出力されないと
きにも、検出パルスの形成予定タイミングで計数
回路から出力される計数パルス信号により、フレ
ーム同期（ワード同期）を確立して情報コードが
メモリ回路に書込んで取込まれ、再生クロツク信
号を計数する計数回路と論理ゲートとを設けた簡
単な構成で、フレーミングコードの誤検出確率を
大きくすることなく、フレーミングコーデに２ビ
ツト以上の誤りが誤検出されるときにも、フレー
ム同期を確立して受信した情報コードを確実に取
込むことができ、情報コードの取込み効率を著し
く高めることができるものである。

【図面の簡単な説明】

第１図ａ，ｂは文字信号の構成説明図、第２図
は従来の受信装置のブロツク図、第３図ないし第
５図はこの考案の受信装置の１実施例を示し、第
３図はブロツク図、第４図は一部詳細なブロツク
図、第５図ａ〜ｆは動作説明用タイミングチヤー
トである。 Ｂ……クロツク再生回路、Ｄ……フレーミング
コード検出回路、Ｅ……書込みアドレス発生回
路、Ｆ……メモリ回路、Ｉ……計数回路、Ｊ……
オアゲート。

Claims (1)

1. 【実用新案登録請求の範囲】 クロツク再生用のクロツクランイン信号および
   フレーム同期用のフレーミングコードが先頭側に
   時系列に付加された情報コードを受信し、前記ク
   ロツクランイン信号に同期した再生クロツク信号
   を形成するとともに、前記フレーミングコードの
   １ビツトの誤りを訂正して前記フレーミングコー
   ドを検出し、かつ、該検出にもとづき、前記再生
   クロツク信号に同期して前記情報コードをメモリ
   回路に書込んで取込む受信装置において、 前記クロツクランイン信号にもとづき前記再生
   クロツク信号を形成する再生クロツク回路と、 前記フレーミングコードの１ビツトの誤りを訂
   正し、前記フレーミングコードの誤りが１ビツト
   以下のときにのみ前記情報コードの取込開始タイ
   ミング制御用のフレーミング検出パルス信号を形
   成するフレーミングコード検出回路と、 前記再生クロツク信号を計数し、前記検出パル
   ス信号の形成予定タイミングまでの所定数計数し
   たときに計数パルス信号を出力する計数回路と、 前記検出パルス信号と前記計数パルス信号との
   論理和を演算する論理ゲートと、 前記論理ゲートの出力パルス信号の入力により
   前記再生クロツク信号に同期して前記情報コード
   の書込みアドレス信号を前記メモリ回路に出力す
   る書込みアドレス発生回路と を備えた受信装置。