JPH08336282A - Switching power supply - Google Patents
Switching power supplyInfo
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- JPH08336282A JPH08336282A JP14039695A JP14039695A JPH08336282A JP H08336282 A JPH08336282 A JP H08336282A JP 14039695 A JP14039695 A JP 14039695A JP 14039695 A JP14039695 A JP 14039695A JP H08336282 A JPH08336282 A JP H08336282A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、スイッチング電源に
関し、特に同期整流を用いたスイッチング電源に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching power supply, and more particularly to a switching power supply using synchronous rectification.
【０００２】[0002]
【従来の技術】同期整流を用いたスイッチング電源とし
てアクティブクランプ方式と組み合わせた回路がＡＴ＆
Ｔ社から提案されている（Rozman氏，U.S.P 5,303,138
Apr.13,1994）。これは、「一石フォワードコンバータ
で自己巻線を使った同期整流（Self Driven Synchronou
s Rectifiers）を行った場合、環流用のＦＥＴのゲート
電圧が共振波形となるため、１次側スイッチがオフして
いる期間全てに渡って環流用のＦＥＴをオンすることは
できず、ロスが増加する」という問題点を、アクティブ
クランプ方式によって共振波形がパルス波形になるので
解決できるというものである。2. Description of the Related Art A circuit combined with an active clamp system as a switching power supply using synchronous rectification is AT &
Proposed by Company T (Mr. Rozman, USP 5,303,138
Apr.13,1994). This is "Synchronous rectification (Self Driven Synchronou
s Rectifiers), the gate voltage of the free-wheeling FET has a resonance waveform, so the free-wheeling FET cannot be turned on over the entire period when the primary side switch is off, resulting in loss. The problem of "increasing" can be solved because the resonance waveform becomes a pulse waveform by the active clamp method.
【０００３】図５はアクティブクランプ方式と同期整流
とを組み合わせた従来のスイッチング電源の一例を示す
回路図である。このスイッチング電源は、トランスＴの
１次巻線に供給される電力をスイッチングするＭＯＳＦ
ＥＴ（絶縁ゲート型電界効果トランジスタ）・Ｑ１と、
トランスＴの２次巻線に出力される交流電力を整流する
ためのＭＯＳＦＥＴＱ３，Ｑ４と、この整流出力を平滑
化するためのチョークコイルＬ１および平滑コンデンサ
Ｃ１と、トランスＴの２次巻線の両端の電圧を制限する
ためのコンデンサＣ２とＭＯＳＦＥＴ・Ｑ２とを基本的
に有する構成である。なお、図５において、Ｅは電源、
ＲL は負荷である。FIG. 5 is a circuit diagram showing an example of a conventional switching power supply in which an active clamp system and synchronous rectification are combined. This switching power supply is a MOSF that switches the power supplied to the primary winding of the transformer T.
ET (insulated gate type field effect transistor) Q1
MOSFETs Q3 and Q4 for rectifying the AC power output to the secondary winding of the transformer T, a choke coil L1 and a smoothing capacitor C1 for smoothing the rectified output, and both ends of the secondary winding of the transformer T. It basically has a capacitor C2 and a MOSFET Q2 for limiting the voltage of. In FIG. 5, E is a power source,
R L is the load.
【０００４】ＦＥＴ・Ｑ３（同期整流用のＦＥＴ）およ
びＱ４（環流用のＦＥＴ）は共にｎチャンネル素子であ
り、ＦＥＴ・Ｑ４はトランスＴの２次巻線にチャンネル
が並列接続されており、ＦＥＴ・Ｑ３はトランスＴの２
次巻線にチャンネルが直列接続されている。そして、Ｆ
ＥＴ・Ｑ３のゲートはトランスＴの２次巻線の一端に接
続され、ＦＥＴ・Ｑ４のゲートはトランスＴの２次巻線
の他端に接続されている。また、コンデンサＣ２とＦＥ
Ｔ・Ｑ２とが直列に接続され、このコンデンサＣ２とＦ
ＥＴ・Ｑ２との直列接続回路がトランスＴの１次巻線に
並列に接続されている。FETs Q3 (FETs for synchronous rectification) and Q4 (FETs for freewheeling) are both n-channel elements, and the FETs Q4 have a channel connected in parallel to the secondary winding of the transformer T.・ Q3 is transformer T 2
The channel is connected in series to the secondary winding. And F
The gate of ET · Q3 is connected to one end of the secondary winding of the transformer T, and the gate of FET · Q4 is connected to the other end of the secondary winding of the transformer T. Also, the capacitors C2 and FE
T and Q2 are connected in series, and the capacitors C2 and F
A series connection circuit with ET · Q2 is connected in parallel with the primary winding of the transformer T.
【０００５】かかる構成において、ＦＥＴ・Ｑ３，Ｑ４
はトランスＴにより駆動され、ＦＥＴ・Ｑ１がオンのと
き、ＦＥＴ・Ｑ３はオンとなり、ＦＥＴ・Ｑ４はオフと
なる。また、ＦＥＴ・Ｑ１がオフのとき、ＦＥＴ・Ｑ３
はオフとなり、ＦＥＴ・Ｑ４はオンとなり、トランスＴ
の２次巻線に得られる交流電力を整流して直流電力化す
るように動作する。また、ＦＥＴ・Ｑ２は、ＦＥＴ・Ｑ
１がオフとされている間の指定された期間オンとされ、
トランスＴの２次巻線の両端の電圧を制限する。In such a configuration, the FETs Q3 and Q4
Is driven by the transformer T, and when the FET Q1 is on, the FET Q3 is on and the FET Q4 is off. When the FET Q1 is off, the FET Q3
Turns off, the FET Q4 turns on, and the transformer T
It operates so as to rectify the AC power obtained in the secondary winding and convert it to DC power. FET ・ Q2 is FET ・ Q
Is on for a specified period of time while 1 is off,
Limit the voltage across the secondary winding of transformer T.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、この従
来のアクティブクランプ方式と同期整流の組合せでは、
トランスＴの２次巻線の電圧をそのまま直に同期整流用
のＦＥＴ・Ｑ３および環流用のＦＥＴ・Ｑ４のゲート電
圧として使うので、電源の入出力条件によっては必要以
上に電圧が高くなり、ゲート駆動ロスが増加したり、最
悪時にはゲート破壊電圧（通常、２０Ｖ）を超えて、ゲ
ート破壊を起こすこともある。However, in this conventional combination of the active clamp method and the synchronous rectification,
The voltage of the secondary winding of the transformer T is directly used as it is as the gate voltage of the FET / Q3 for synchronous rectification and the FET / Q4 for circulation, so that the voltage becomes unnecessarily high depending on the input / output conditions of the power supply. The drive loss may increase or, in the worst case, the gate breakdown voltage (usually 20 V) may be exceeded to cause gate breakdown.
【０００７】例えば、入力電圧レンジ２５Ｖ〜７０Ｖ、
出力５Ｖの場合、通常、トランスＴの巻線比Ｎは４に設
定する。ここで、入力電圧をＶｉ、出力電圧をＶｏ、Ｆ
ＥＴ・Ｑ１のソースドレイン間電圧をＶDS1 、トランス
Ｔの２次巻線に生ずる電圧をＶｓ、ＦＥＴ・Ｑ１のオン
／オフ周期をＴｓ、そのオン期間をＴon、そのオフ期間
をＴoff 、Ｄをデューティ非（Ｄ＝Ｔon／Ｔｓ）とする
と（図６参照）、 Ｖｏ＝（Ｖｉ／Ｎ）・Ｄ ・・・（１） Ｖｉ・Ｄ＝Ｖｃ（１−Ｄ） ・・・（２） （１），（２）式より、 Ｖｃ＝｛Ｄ／（１−Ｄ）｝・Ｖｉ＝Ｎ・Ｖｏ／（１−Ｄ） ・・・（３） よって、 ＶDS1 ＝Ｖｉ＋Ｖｃ＝Ｎ・Ｖｏ／｛Ｄ・（１−Ｄ）｝ ・・・（４）For example, an input voltage range of 25V to 70V,
When the output is 5V, the winding ratio N of the transformer T is usually set to 4. Here, the input voltage is Vi, the output voltage is Vo, F
The voltage between the source and drain of ET · Q1 is V DS1 , the voltage generated in the secondary winding of the transformer T is Vs, the on / off period of the FET · Q1 is Ts, its on period is T on , its off period is T off , When D is a non-duty (D = T on / Ts) (see FIG. 6), Vo = (Vi / N) · D (1) Vi · D = Vc (1-D) (2) ) From the expressions (1) and (2), Vc = {D / (1-D)}. Vi = N.Vo / (1-D) (3) Therefore, VDS1 = Vi + Vc = N.Vo / {D ・ (1-D)} (4)
【０００８】Ｔon時の２次巻線電圧ＶｓがＦＥＴ・Ｑ３
のＶG3となり、Ｔoff 時の２次巻線電圧ＶｓがＦＥＴ・
Ｑ４のゲート電圧ＶG4となる。 ＶG3＝Ｖｉ／Ｎ ・・・（５） ＶG4＝Ｖｃ／Ｎ＝Ｖｏ／（１−Ｄ） ・・・（６） デューティＤ最大はＶｉ最小の時であり、（１）式よ
り、 Ｄmax ＝（Ｎ／Ｖｉmin ）・Ｖｏ＝（４／２５）・５＝
０．８Ｖ この時、 ＶG4max ＝Ｖｏ／（１−Ｄmax ）＝５／（１−０．８）
＝２５Ｖ また、ＶG3が最大になるのは、Ｖｉmax の時であり、
（５）式より、 ＶG3max ＝７０／４＝１７．５ＶThe secondary winding voltage Vs at T on is FET Q3.
Becomes V G3 , and the secondary winding voltage Vs at T off is FET
It becomes the gate voltage V G4 of Q4. V G3 = Vi / N (5) V G4 = Vc / N = Vo / (1-D) (6) The maximum duty D is when Vi is minimum, and from the formula (1), D max = (N / Vi min ) * Vo = (4/25) * 5 =
0.8V At this time, V G4max = Vo / (1-D max ) = 5 / (1-0.8)
= 25V Further, V G3 becomes maximum at the time of Vi max ,
From the formula (5), V G3max = 70/4 = 17.5V
【０００９】以上の計算より、ＶG4max は２５Ｖとな
り、通常のＭＯＳＦＥＴのゲート破壊電圧を超えてしま
う。また、ＶG3max も１７．５Ｖとなり、ほとんど余裕
がない。更に、ゲート駆動電力はＣGSＶG 2ｆで表され、
ゲート電圧ＶG の２乗に比例する。このため、ゲート電
圧が高いと、ロスが急激に増加する。以上、従来の方式
では、同期整流用のＦＥＴ・Ｑ３、環流用のＦＥＴ・Ｑ
４のゲート破壊の危険性およびゲート駆動ロスの増加と
いう問題がある。From the above calculation, V G4max becomes 25 V, which exceeds the gate breakdown voltage of a normal MOSFET. Further, V G3max is also 17.5 V, and there is almost no margin. Further, the gate drive power is represented by C GS V G 2 f,
It is proportional to the square of the gate voltage V G. Therefore, when the gate voltage is high, the loss rapidly increases. As described above, in the conventional system, the FET / Q3 for synchronous rectification and the FET / Q for freewheeling
4 has the problems of the risk of gate destruction and the increase in gate drive loss.
【００１０】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、アクティブ
クランプ方式と同期整流との組合せにおいて、同期整流
用および環流用のＦＥＴのゲート破壊の危険性をなく
し、更にゲート駆動ロスも低減することの可能なスイッ
チング電源を提供することにある。The present invention has been made to solve such a problem, and an object of the present invention is to prevent the gate breakdown of the synchronous rectification and freewheeling FET in the combination of the active clamp system and the synchronous rectification. An object of the present invention is to provide a switching power supply that can eliminate the danger and further reduce the gate drive loss.
【００１１】[0011]
【課題を解決するための手段】このような目的を達成す
るために、第１発明（請求項１に係る発明）は、上述し
たアクティブクランプ方式と同期整流とを組合せた方式
のスイッチング電源において、同期整流用の電界効果ト
ランジスタのゲートとトランスの２次巻線の一端との間
に第１の波形整形手段を設け、環流用の電界効果トラン
ジスタのゲートとトランスの２次巻線の他端との間に第
２の波形整形手段を設けたものである。第２発明（請求
項２に係る発明）は、第１発明において、第１および第
２の波形整形手段をコンデンサとしたものである。第３
発明（請求項３に係る発明）は、第１発明において、第
１および第２の波形整形手段をコンデンサにバイアス設
定抵抗を付加したものとしたものである。第４発明（請
求項４に係る発明）は、第１発明において、第１および
第２の波形整形手段をコンデンサと抵抗との直列回路と
したものである。In order to achieve such an object, a first invention (an invention according to claim 1) is a switching power supply of a system combining the above-mentioned active clamp system and synchronous rectification, First waveform shaping means is provided between the gate of the field effect transistor for synchronous rectification and one end of the secondary winding of the transformer, and the gate of the field effect transistor for circulation and the other end of the secondary winding of the transformer are provided. The second waveform shaping means is provided between the two. A second invention (the invention according to claim 2) is the first invention, wherein the first and second waveform shaping means are capacitors. Third
The invention (the invention according to claim 3) is the same as the first invention, except that the first and second waveform shaping means have a bias setting resistor added to the capacitor. A fourth invention (the invention according to claim 4) is the first invention, wherein the first and second waveform shaping means are a series circuit of a capacitor and a resistor.
【００１２】[0012]
【作用】したがってこの発明によれば、第１発明では、
第１および第２の波形整形手段で波形整形された電圧
が、同期整流用および環流用の電界効果トランジスタの
ゲートに印加される。第２発明では、コンデンサによっ
て直流カットされた電圧が、同期整流用および環流用の
電界効果トランジスタのゲートに印加される。第３発明
では、コンデンサによって直流カットされた電圧が同期
整流用および環流用の電界効果トランジスタのゲートに
印加され、コンデンサにバイアス設定抵抗を付加するこ
とによってゲート電圧のバイアス電圧を変えることもで
きる。第４発明では、コンデンサによって直流カットさ
れ抵抗によって分圧された電圧が、同期整流用および環
流用の電界効果トランジスタのゲートに印加される。Therefore, according to the present invention, in the first invention,
The voltage whose waveform has been shaped by the first and second waveform shaping means is applied to the gates of the field effect transistors for synchronous rectification and circulation. According to the second aspect of the present invention, the DC-cut voltage by the capacitor is applied to the gates of the field effect transistors for synchronous rectification and circulation. In the third aspect of the present invention, the voltage DC-cut by the capacitor is applied to the gate of the field effect transistor for synchronous rectification and the freewheeling, and the bias voltage of the gate voltage can be changed by adding the bias setting resistor to the capacitor. In the fourth aspect of the invention, the voltage cut by the capacitor and divided by the resistor is applied to the gates of the field effect transistors for synchronous rectification and circulation.
【００１３】[0013]
【実施例】以下、本発明を実施例に基づき詳細に説明す
る。図１はこの発明の一実施例を示すスイッチング電源
の回路図である。同図において、図５と同一符号は同一
或いは同等構成要素を示す。本実施例の回路方式は、図
５と同じくアクティブクランプ方式と同期整流とを組合
せた方式であるが、同期整流用のＦＥＴ・Ｑ３のゲート
を波形整形回路１を介してトランスＴの２次巻線の一端
に接続し、環流用のＦＥＴ・Ｑ４のゲートを波形整形回
路２を介してトランスＴの２次巻線の他端に接続してい
る点が異なっている。なお、同図において、ＣｓはＦＥ
Ｔ・Ｑ１の寄生容量やその他の寄生容量との合成容量で
ある。また、本実施例において、波形整形回路１はコン
デンサＣ３とし、波形整形回路２はコンデンサＣ４とし
ている。EXAMPLES The present invention will now be described in detail based on examples. FIG. 1 is a circuit diagram of a switching power supply showing an embodiment of the present invention. In the figure, the same reference numerals as those in FIG. 5 indicate the same or equivalent components. The circuit system of this embodiment is a system in which the active clamp system and the synchronous rectification are combined as in FIG. 5, but the gate of the FET Q3 for the synchronous rectification is connected to the secondary winding of the transformer T via the waveform shaping circuit 1. It is different in that it is connected to one end of the wire and the gate of the free-flowing FET Q4 is connected to the other end of the secondary winding of the transformer T via the waveform shaping circuit 2. In the figure, Cs is FE
It is a combined capacitance with the parasitic capacitance of T · Q1 and other parasitic capacitances. Further, in this embodiment, the waveform shaping circuit 1 is the capacitor C3, and the waveform shaping circuit 2 is the capacitor C4.
【００１４】次に、このスイッチング電源の動作につい
て、図２に示すタイムチャートを参照しながら説明す
る。１次側のＦＥＴ・Ｑ１がオンしている期間ｔ1 〜ｔ
2 に、２次側の同期整流用のＦＥＴ・Ｑ３のゲート電圧
ＶG3が正になり、ＦＥＴ・Ｑ３がオンし、平滑フィルタ
（チョークコイルＬ１，コンデンサＣ１）を通して、負
荷ＲL へ整流電圧Ｖｏが印加される。Next, the operation of this switching power supply will be described with reference to the time chart shown in FIG. The period of the primary-side FET · Q1 is turned on t 1 ~t
2 , the gate voltage V G3 of the secondary side synchronous rectification FET Q3 becomes positive, the FET Q3 is turned on, and the rectification voltage Vo is applied to the load R L through the smoothing filter (the choke coil L1 and the capacitor C1). Is applied.
【００１５】期間ｔ2 〜ｔ3 は、ＦＥＴ・Ｑ１，Ｑ２が
共にオフとなっている時間で、この間にトランスＴに流
れている励磁電流ｉm のピーク値Ｉｐ+ で寄生容量Ｃｓ
を充放電する。トータル寄生容量の値をＣＳとし、充放
電時間をΔＴとすると、Ｖｃ＝（Ｉｐ+ ／ＣＳ）・ΔＴ
となり、このΔＴが｜ｔ2 −ｔ3 ｜よりも短くなるよう
に、つまり期間ｔ2 〜ｔ3 の間に充放電が完了するよう
な励磁電流Ｉｐ+ になるように、トランスＴのインダク
タンスを設定する。The period t 2 ~t 3 is, FET · Q1, Q2 is the time that are both off, the parasitic capacitance Cs in the peak value Ip + of the excitation current i m flowing in the transformer T during which
Charge and discharge. If the total parasitic capacitance value is CS and the charge / discharge time is ΔT, then Vc = (Ip + / CS) · ΔT
Then, the inductance of the transformer T is set so that this ΔT becomes shorter than | t 2 −t 3 |, that is, the exciting current Ip + that completes charging / discharging during the period t 2 to t 3. Set.
【００１６】期間ｔ3 〜ｔ4 は、ＦＥＴ・Ｑ１がオフ、
ＦＥＴ・Ｑ２がオンとなっている時間で、この間、ＦＥ
Ｔ・Ｑ２とコンデンサＣ２とからなるクランプ回路で、
トランスＴの２次巻線の両端の電圧がクランプされる。
この期間は、２次側の環流用のＦＥＴ・Ｑ４のゲート電
圧ＶG4が正になるので、ＦＥＴ・Ｑ４がオンし、ＦＥＴ
Ｑ４を通して負荷電流が環流し、負荷ＲL へ整流電圧Ｖ
ｏが印加される。During the period t 3 to t 4 , the FET Q1 is off,
During the time when FET Q2 is on, FE during this time
A clamp circuit consisting of TQ2 and capacitor C2,
The voltage across the secondary winding of the transformer T is clamped.
During this period, the gate voltage V G4 of the secondary side free-flowing FET Q4 becomes positive, so that the FET Q4 turns on and the FET
The load current circulates through Q4, and the rectified voltage V is applied to the load R L.
o is applied.
【００１７】ここで注目すべき点は、ＦＥＴ・Ｑ３，Ｑ
４のゲートにトランスＴの２次巻線電圧がそのまま加わ
るのではなく、コンデンサＣ３，Ｃ４によって直流カッ
トされた電圧が加わる点である。仮にコンデンサＣ３，
Ｃ４がＦＥＴ・Ｑ３，Ｑ４のゲート容量に比べて十分大
きく、またＤ＝０．５であれば、巻線電圧の半分が正の
電圧としてＦＥＴ・Ｑ３，Ｑ４のゲートに加わる。更
に、コンデンサＣ３，Ｃ４の容量を変化させることで、
ゲート電圧の値を更に小さくすることもできる。The important points here are the FETs Q3 and Q3.
The point is that the voltage of the secondary winding of the transformer T is not directly applied to the gate of No. 4 but the voltage DC-cut by the capacitors C3 and C4 is applied. If the capacitor C3,
If C4 is sufficiently larger than the gate capacitances of the FETs Q3 and Q4 and D = 0.5, half of the winding voltage is added to the gates of the FETs Q3 and Q4 as a positive voltage. Furthermore, by changing the capacitance of the capacitors C3 and C4,
The value of the gate voltage can be further reduced.
【００１８】なお、図３に示すように、同期整流用のＦ
ＥＴ・Ｑ３のゲートとソースとの間およびゲートとドレ
インとの間に抵抗Ｒ４およびＲ３を、環流用のＦＥＴ・
Ｑ４のゲートとソースとの間およびゲートとドレインと
の間に抵抗Ｒ５およびＲ６を接続するようにしてもよ
い。このようにすることによって、すなわちコンデンサ
Ｃ３（Ｃ４）にバイアス設定抵抗Ｒ４およびＲ３（Ｒ５
およびＲ６）を付加することによって、ゲート電圧のバ
イアス電圧を変えることもできる。As shown in FIG. 3, F for synchronous rectification is used.
The resistors R4 and R3 are connected between the gate and the source of the ET-Q3 and between the gate and the drain, and the FET
The resistors R5 and R6 may be connected between the gate and the source of Q4 and between the gate and the drain. By doing this, that is, the bias setting resistors R4 and R3 (R5
And by adding R6), the bias voltage of the gate voltage can be changed.
【００１９】また、上述した実施例では、波形整形回路
１（２）をコンデンサＣ３（Ｃ４）としたが、図４に示
すように、コンデンサＣ３（Ｃ４）とダイオードＤ１
（Ｄ２）を並列接続してなる抵抗Ｒ１（Ｒ２）との直列
接続回路としてもよい。このようにすることによって、
ゲート電圧の立ち上がり，立ち下がりを微調することが
できる。In the above embodiment, the waveform shaping circuit 1 (2) is the capacitor C3 (C4), but as shown in FIG. 4, the capacitor C3 (C4) and the diode D1 are used.
A series connection circuit with a resistor R1 (R2) formed by connecting (D2) in parallel may be used. By doing this,
The rise and fall of the gate voltage can be finely adjusted.
【００２０】[0020]
【発明の効果】以上説明したことから明らかなように本
発明によれば、第１および第２の波形整形手段で波形整
形された電圧が同期整流用および環流用の電界効果トラ
ンジスタのゲートに印加されるものとなり、波形整形回
路をコンデンサとしたり（第２発明）、コンデンサにバ
イアス設定抵抗を付加したり（第３発明）、コンデンサ
と抵抗との直列接続回路としたり（第４発明）すること
によって、アクティブクランプ方式と同期整流との組合
せにおいて、同期整流用および環流用のＦＥＴのゲート
破壊の危険性をなくし、更にゲート駆動ロスも低減する
ことが可能となる。As is apparent from the above description, according to the present invention, the voltage waveform-shaped by the first and second waveform shaping means is applied to the gates of the field effect transistors for synchronous rectification and circulation. Therefore, the waveform shaping circuit may be used as a capacitor (second invention), a bias setting resistor may be added to the capacitor (third invention), or a capacitor and a resistor may be connected in series (fourth invention). Thus, in the combination of the active clamp method and the synchronous rectification, it is possible to eliminate the risk of gate destruction of the synchronous rectification and freewheeling FETs and further reduce the gate drive loss.
【図１】 本発明の一実施例を示すスイッチング電源の
回路図である。FIG. 1 is a circuit diagram of a switching power supply showing an embodiment of the present invention.
【図２】 このスイッチング電源の動作を説明するため
のタイムチャートである。FIG. 2 is a time chart for explaining the operation of this switching power supply.
【図３】 このスイッチング電源の他のの実施例を示す
回路図である。FIG. 3 is a circuit diagram showing another embodiment of this switching power supply.
【図４】 このスイッチング電源の別の実施例を示す回
路図である。FIG. 4 is a circuit diagram showing another embodiment of this switching power supply.
【図５】 従来のスイッチング電源の一例を示す回路図
である。FIG. 5 is a circuit diagram showing an example of a conventional switching power supply.
【図６】 このスイッチング電源での問題を説明するた
めのタイムチャートである。FIG. 6 is a time chart for explaining a problem in this switching power supply.
１，２…波形整形回路、Ｅ…電源、Ｃ１〜Ｃ４…コンデ
ンサ、Ｃｓ…浮遊容量、Ｒ１〜Ｒ６…抵抗、Ｄ１，Ｄ２
…ダイオード、Ｑ１〜Ｑ４…ＭＯＳＦＥＴ、Ｔ…トラン
ス、Ｌ１…チョークコイル、ＲＬ …負荷。1, 2 ... Waveform shaping circuit, E ... Power supply, C1-C4 ... Capacitor, Cs ... Stray capacitance, R1-R6 ... Resistor, D1, D2
... diode, Q1-Q4 ... MOSFET, T ... transformer, L1 ... choke coil, RL ... load.
Claims (4)
スと、このトランスの１次巻線に供給される電力を周期
的にオン・オフするスイッチング手段と、このスイッチ
ング手段がオフとされている間の指定された期間、前記
トランスの２次巻線の両端の電圧を制限するクランプ手
段と、前記トランスの２次巻線の出力を整流する整流手
段と、この整流出力を平滑化する平滑化手段とを備えた
スイッチング電源において、 前記整流手段は、前記トランスの２次巻線の間にチャン
ネルが並列接続された環流用の電界効果トランジスタ
と、前記トランスの２次巻線にチャンネルが直列接続さ
れた同期整流用の電界効果トランジスタとを有し、 前記同期整流用の電界効果トランジスタのゲートと前記
トランスの２次巻線の一端との間に第１の波形整形手段
が設けられ、 前記環流用の電界効果トランジスタのゲートと前記トラ
ンスの２次巻線の他端との間に第２の波形整形手段が設
けられていることを特徴とするスイッチング電源。1. A transformer having a primary winding and a secondary winding, a switching means for periodically turning on and off the electric power supplied to the primary winding of the transformer, and the switching means being turned off. Clamping means for limiting the voltage across the secondary winding of the transformer, rectifying means for rectifying the output of the secondary winding of the transformer, and smoothing the rectified output for a specified period during In the switching power supply provided with a smoothing means, the rectifying means has a field effect transistor for freewheeling in which a channel is connected in parallel between the secondary windings of the transformer, and a channel is provided in the secondary winding of the transformer. And a field effect transistor for synchronous rectification connected in series, the first waveform shaping between the gate of the field effect transistor for synchronous rectification and one end of the secondary winding of the transformer. Stage is provided, the switching power supply, wherein the second waveform shaping means is provided between the other end of the gate and the transformer secondary winding of the field effect transistors of the ring flow.
形整形手段がコンデンサであることを特徴とするスイッ
チング電源。2. The switching power supply according to claim 1, wherein the first and second waveform shaping means are capacitors.
形整形手段がコンデンサにバイアス設定抵抗を付加した
ものであることを特徴とするスイッチング電源。3. The switching power supply according to claim 1, wherein the first and second waveform shaping means are capacitors to which a bias setting resistor is added.
形整形手段がコンデンサと抵抗との直列回路であること
を特徴とするスイッチング電源。4. The switching power supply according to claim 1, wherein the first and second waveform shaping means are a series circuit of a capacitor and a resistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7140396A JP2743869B2 (en) | 1995-06-07 | 1995-06-07 | Switching power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7140396A JP2743869B2 (en) | 1995-06-07 | 1995-06-07 | Switching power supply |
Publications (2)
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