JPH08335163A - 制御可能な幅のｏｒゲート - Google Patents
制御可能な幅のｏｒゲートInfo
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- JPH08335163A JPH08335163A JP8105710A JP10571096A JPH08335163A JP H08335163 A JPH08335163 A JP H08335163A JP 8105710 A JP8105710 A JP 8105710A JP 10571096 A JP10571096 A JP 10571096A JP H08335163 A JPH08335163 A JP H08335163A
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
- H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49942—Significance control
- G06F7/49947—Rounding
- G06F7/49952—Sticky bit
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Abstract
(57)【要約】
【課題】制御可能な幅のＯＲゲートを得ること。
【解決手段】制御可能な幅のＯＲゲートは複数の制御可
能なＯＲゲートセル（１００）を採用する。各セル（１
００）は、ＯＲ０、ＳＴ０、ＯＲ１、ＳＴ１の４つのデ
ータ入力と単一の制御入力Ｃ０、及びＯＲout とＳＴou
t の２つの出力を有する。第１のＯＲゲート（１０１）
はＯＲout 出力として無条件にＯＲ０とＯＲ１入力のＯ
Ｒを形成する。第２のＯＲゲート（１０２）はＯＲ０入
力とＳＴ１入力のＯＲを形成する。２つのパスゲート
（１０４、１０５）は、Ｃ０が１であれば、第２のＯＲ
ゲート（１０２）の出力（OR0 OR ST1) がＳＴout に生
じ、Ｃ０が０であれば、ＳＴ０入力はＳＴout を出力す
るために供給される。セルの各層は制御ワードの対応ビ
ットによって制御される。最後の層の単一セルのＳＴou
t は制御可能な幅のＯＲゲート出力を形成する。
能なＯＲゲートセル（１００）を採用する。各セル（１
００）は、ＯＲ０、ＳＴ０、ＯＲ１、ＳＴ１の４つのデ
ータ入力と単一の制御入力Ｃ０、及びＯＲout とＳＴou
t の２つの出力を有する。第１のＯＲゲート（１０１）
はＯＲout 出力として無条件にＯＲ０とＯＲ１入力のＯ
Ｒを形成する。第２のＯＲゲート（１０２）はＯＲ０入
力とＳＴ１入力のＯＲを形成する。２つのパスゲート
（１０４、１０５）は、Ｃ０が１であれば、第２のＯＲ
ゲート（１０２）の出力（OR0 OR ST1) がＳＴout に生
じ、Ｃ０が０であれば、ＳＴ０入力はＳＴout を出力す
るために供給される。セルの各層は制御ワードの対応ビ
ットによって制御される。最後の層の単一セルのＳＴou
t は制御可能な幅のＯＲゲート出力を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル・デー
タ処理に関し、特に、ディジタル・データ処理の浮動少
数点演算のためのマイクロプロセッサの回路、アーキテ
クチュアおよび方法に関する。
タ処理に関し、特に、ディジタル・データ処理の浮動少
数点演算のためのマイクロプロセッサの回路、アーキテ
クチュアおよび方法に関する。
【０００２】
【従来の技術及び問題点】浮動少数点演算は、しばしば
演算前に２つの数の２進少数点の位置あわせを必要とす
る。２つの数の指数部が、２進少数点を位置あわせする
ためにどの程度の大きさの桁送りが必要であるかを決定
するために、比較される。最も小さな数の仮数（mantis
sa) は、最も大きな数の指数部と最も小さな数の指数部
間の差に等しい多くの場所に正確に桁送りされる。この
桁送りは数の２進少数点を配列し、加減算を可能にす
る。またこの桁送りは、桁送りされた最も小さな数の最
下位ビットの幾つかを失う。算術演算に続いて、その結
果は丸められる。ＩＥＥＥ─７４５の浮動少数点の仕様
は４つの丸めモードを定義する。１）正の無限大に丸め
る；２）負の無限大に丸める；３）最も近い整数に丸め
る；および４）切捨てとして知られる０に丸める、。こ
れらのモードの最初の３つにおいては、丸めは、最も小
さな数の桁送りされた最下位ビットのいづれもが１であ
ったかどうかに依存する。これは、スティッキー・ビッ
ト（sticky bit) として知られている。桁送り動作中に
これらのビットが桁送りされるので、これらのビットを
調べることは、この分野において知られている。これ
は、これらのビットの１以上が１であるかどうかの検出
を可能にする。この技術は、比較的有利ではない。何故
ならば、それはスティッキイビットがわかる前に完全な
桁送りが生ずることを必要とするからである。これらの
桁送りされた最下位ビットの多くの一つが１であったど
うかを決定するための速い方法があるならば、有利であ
る。
演算前に２つの数の２進少数点の位置あわせを必要とす
る。２つの数の指数部が、２進少数点を位置あわせする
ためにどの程度の大きさの桁送りが必要であるかを決定
するために、比較される。最も小さな数の仮数（mantis
sa) は、最も大きな数の指数部と最も小さな数の指数部
間の差に等しい多くの場所に正確に桁送りされる。この
桁送りは数の２進少数点を配列し、加減算を可能にす
る。またこの桁送りは、桁送りされた最も小さな数の最
下位ビットの幾つかを失う。算術演算に続いて、その結
果は丸められる。ＩＥＥＥ─７４５の浮動少数点の仕様
は４つの丸めモードを定義する。１）正の無限大に丸め
る；２）負の無限大に丸める；３）最も近い整数に丸め
る；および４）切捨てとして知られる０に丸める、。こ
れらのモードの最初の３つにおいては、丸めは、最も小
さな数の桁送りされた最下位ビットのいづれもが１であ
ったかどうかに依存する。これは、スティッキー・ビッ
ト（sticky bit) として知られている。桁送り動作中に
これらのビットが桁送りされるので、これらのビットを
調べることは、この分野において知られている。これ
は、これらのビットの１以上が１であるかどうかの検出
を可能にする。この技術は、比較的有利ではない。何故
ならば、それはスティッキイビットがわかる前に完全な
桁送りが生ずることを必要とするからである。これらの
桁送りされた最下位ビットの多くの一つが１であったど
うかを決定するための速い方法があるならば、有利であ
る。
【０００３】
【本発明の概要】本発明は、制御可能な幅のＯＲゲート
を形成する。この制御可能な幅のＯＲゲート機能は浮動
少数点演算においては有用である。この制御可能な幅の
ＯＲゲートは複数の制御可能なＯＲゲートセルを用い
る。もしＯＲされるべきデータの最大幅がＮビットであ
れば、Ｎ−１の制御可能なＯＲゲートセルが必要であ
る。各々の制御可能なＯＲゲートセル１００は４つのデ
ータ入力、即ちＯＲ０、ＳＴ０、ＯＲ１およびＳＴ１、
および単一の制御入力Ｃ０を有している。各々の制御可
能なＯＲゲートセル１００は、２つの出力、即ちＯＲou
t とＳＴout を有している。第１のＯＲゲートは、ＯＲ
out 出力として無条件にＯＲ０とＯＲ１の入力のＯＲを
形成する。第２のＯＲゲートは、ＯＲ０入力とＳＴ１入
力のＯＲを形成する。２つのパスゲートは、インバータ
により制御入力Ｃ０上の信号によって反対のセンスに制
御される。もしＣ０が１であれば、第２のＯＲゲート
（ＯＲ０或いはＳＴ１）の出力がＳＴout に与えられ
る。もしＣ０が０であれば、ＳＴ０入力がＳＴout に与
えられる。従って、制御可能なＯＲゲートセル１００は
以下の機能を生成する。
を形成する。この制御可能な幅のＯＲゲート機能は浮動
少数点演算においては有用である。この制御可能な幅の
ＯＲゲートは複数の制御可能なＯＲゲートセルを用い
る。もしＯＲされるべきデータの最大幅がＮビットであ
れば、Ｎ−１の制御可能なＯＲゲートセルが必要であ
る。各々の制御可能なＯＲゲートセル１００は４つのデ
ータ入力、即ちＯＲ０、ＳＴ０、ＯＲ１およびＳＴ１、
および単一の制御入力Ｃ０を有している。各々の制御可
能なＯＲゲートセル１００は、２つの出力、即ちＯＲou
t とＳＴout を有している。第１のＯＲゲートは、ＯＲ
out 出力として無条件にＯＲ０とＯＲ１の入力のＯＲを
形成する。第２のＯＲゲートは、ＯＲ０入力とＳＴ１入
力のＯＲを形成する。２つのパスゲートは、インバータ
により制御入力Ｃ０上の信号によって反対のセンスに制
御される。もしＣ０が１であれば、第２のＯＲゲート
（ＯＲ０或いはＳＴ１）の出力がＳＴout に与えられ
る。もしＣ０が０であれば、ＳＴ０入力がＳＴout に与
えられる。従って、制御可能なＯＲゲートセル１００は
以下の機能を生成する。
【０００４】ＯＲout ＝OR0 OR OR1 ＳＴout ＝[(ST1 OR OR0) AND C0 ] OR [STO AND NOT(C
O)] 制御可能なＯＲゲートセルは広い制御可能な幅のＯＲゲ
ートを形成するために用いることができる。第１の層に
対して、第１のデータ入力は、ＯＲ０およびＳＴ０入力
の両方を供給し、第２のデータ入力はＯＲ１およびＳＴ
１入力の両方を供給する。制御ワードの最下位ビットは
Ｃ０を供給する。制御可能なＯＲゲートセルの続く層
は、前の層である第１のセルのＯＲout 出力に接続され
たＯＲ０入力、前の層である第１のセルのＳＴout 出力
に接続されたＳＴ０入力、前の層であるの第２のセルの
ＯＲout 出力に接続されたＯＲ１入力、および前の層で
ある第２のセルのＳＴout 出力に接続されたＳＴ１入力
を有している。セルの各層は制御ワードの対応ビットに
よって制御される。最後の層の単一セルのＳＴout は制
御可能な幅のＯＲゲート出力を形成する。
O)] 制御可能なＯＲゲートセルは広い制御可能な幅のＯＲゲ
ートを形成するために用いることができる。第１の層に
対して、第１のデータ入力は、ＯＲ０およびＳＴ０入力
の両方を供給し、第２のデータ入力はＯＲ１およびＳＴ
１入力の両方を供給する。制御ワードの最下位ビットは
Ｃ０を供給する。制御可能なＯＲゲートセルの続く層
は、前の層である第１のセルのＯＲout 出力に接続され
たＯＲ０入力、前の層である第１のセルのＳＴout 出力
に接続されたＳＴ０入力、前の層であるの第２のセルの
ＯＲout 出力に接続されたＯＲ１入力、および前の層で
ある第２のセルのＳＴout 出力に接続されたＳＴ１入力
を有している。セルの各層は制御ワードの対応ビットに
よって制御される。最後の層の単一セルのＳＴout は制
御可能な幅のＯＲゲート出力を形成する。
【０００５】
【実施の形態】本発明は、制御可能な幅のＯＲゲートで
ある。これは、１ビットからＮビット幅のＯＲゲートを
プログラムするための速い方法を提供する。この機能は
浮動少数点演算の論理装置に有用である。制御可能な幅
のＯＲゲートは２つの入力を有している。第１の入力
は、ＯＲされるべきデータのデータバスである。第２の
入力はＯＲゲートの幅を決定するために用いられる制御
ワード入力である。制御可能な幅のＯＲゲートからの２
つの出力がある。第１の出力は、単一ビット出力ＯＲou
t であり、それは制御ワード入力に無関係にデータバス
の全てのビットのＯＲである。第２の出力は、単一ビッ
ト出力ＳＴout であり、それはビット０から制御ワード
によって特定されるビットまでのデータバスの全てのビ
ットのＯＲである。制御可能な幅のＯＲゲートは繰り返
されたセルから形成される。これらのセルの各々は、デ
ータおよび制御ワード入力を有し、ＯＲout とＳＴout
出力を形成する。繰り返されたセルからのＯＲout 信号
は中間的な信号として用いられる。図１は、基本的な組
み立てブロックとして用いられる制御可能なＯＲゲート
セル１００を示す。この制御可能なＯＲゲートセル１０
０は、４つのデータ入力、即ちＯＲ０，ＳＴ０，ＯＲ１
とＳＴ１、および単一の制御入力Ｃ０を有している。こ
の制御可能なＯＲゲートセル１００は、２つの出力、即
ちＯＲout とＳＴout を有している。ＯＲゲート１０１
は、ＯＲ０とＯＲ１入力のＯＲを無条件に形成する。こ
のＯＲゲート１０１はＯＲout 出力を与える。ＯＲゲー
ト１０２は、ＯＲ０入力とＳＴ１入力のＯＲを形成す
る。２つのパスゲート１０４と１０５は、インバータ１
０３によって制御入力Ｃ０の信号で反対のセンスに制御
される。もし、Ｃ０が１であれば、ＯＲゲート１０２の
出力がＳＴout に与えられる。もし、Ｃ０が０であれ
ば、ＳＴ０入力が出力ＳＴout に与えられる。信号のＳ
Ｔout は、ワイヤードＯＲ機能(wired OR function) で
ある。インバータ１０３、およびパスゲート１０４と１
０５の作用により、このワイヤードＯＲへの単一入力だ
けはいつでもアクティブである。従って、制御可能なＯ
Ｒゲートセル１００は以下の機能を有している。
ある。これは、１ビットからＮビット幅のＯＲゲートを
プログラムするための速い方法を提供する。この機能は
浮動少数点演算の論理装置に有用である。制御可能な幅
のＯＲゲートは２つの入力を有している。第１の入力
は、ＯＲされるべきデータのデータバスである。第２の
入力はＯＲゲートの幅を決定するために用いられる制御
ワード入力である。制御可能な幅のＯＲゲートからの２
つの出力がある。第１の出力は、単一ビット出力ＯＲou
t であり、それは制御ワード入力に無関係にデータバス
の全てのビットのＯＲである。第２の出力は、単一ビッ
ト出力ＳＴout であり、それはビット０から制御ワード
によって特定されるビットまでのデータバスの全てのビ
ットのＯＲである。制御可能な幅のＯＲゲートは繰り返
されたセルから形成される。これらのセルの各々は、デ
ータおよび制御ワード入力を有し、ＯＲout とＳＴout
出力を形成する。繰り返されたセルからのＯＲout 信号
は中間的な信号として用いられる。図１は、基本的な組
み立てブロックとして用いられる制御可能なＯＲゲート
セル１００を示す。この制御可能なＯＲゲートセル１０
０は、４つのデータ入力、即ちＯＲ０，ＳＴ０，ＯＲ１
とＳＴ１、および単一の制御入力Ｃ０を有している。こ
の制御可能なＯＲゲートセル１００は、２つの出力、即
ちＯＲout とＳＴout を有している。ＯＲゲート１０１
は、ＯＲ０とＯＲ１入力のＯＲを無条件に形成する。こ
のＯＲゲート１０１はＯＲout 出力を与える。ＯＲゲー
ト１０２は、ＯＲ０入力とＳＴ１入力のＯＲを形成す
る。２つのパスゲート１０４と１０５は、インバータ１
０３によって制御入力Ｃ０の信号で反対のセンスに制御
される。もし、Ｃ０が１であれば、ＯＲゲート１０２の
出力がＳＴout に与えられる。もし、Ｃ０が０であれ
ば、ＳＴ０入力が出力ＳＴout に与えられる。信号のＳ
Ｔout は、ワイヤードＯＲ機能(wired OR function) で
ある。インバータ１０３、およびパスゲート１０４と１
０５の作用により、このワイヤードＯＲへの単一入力だ
けはいつでもアクティブである。従って、制御可能なＯ
Ｒゲートセル１００は以下の機能を有している。
【０００６】ＯＲout ＝OR0 OR OR1 ＳＴout ＝[(ST1 OR OR0) AND C0 ] OR [STO AND NOT(C
O)] 制御可能なＯＲゲートセル１００は、広い制御可能な幅
のＯＲゲートを形成するために用いられる。この使用に
おいて、第１の入力Ｄ０は、ＯＲ０とＳＴ０入力を供給
し、第２の入力Ｄ１は、ＯＲ１とＳＴ１入力を供給す
る。ＯＲout 信号は制御信号Ｃ０の状態に関係なくＤ０
ＯＲ Ｄ１である。もし、Ｃ０＝０ならば、ＳＴout
信号はＤ０、本質的には、Ｄ０の１ビットＯＲゲートで
ある。もし、Ｃ０＝１なら、ＳＴout はＤ０ ＯＲ Ｄ
１である。図２は、３つの制御可能なＯＲゲートセルを
用いる４ビット幅の可変幅ＯＲゲートを示す。制御可能
なＯＲセル２０１、２０２および２０３は、それぞれ図
１に示されるように構成される。データ入力Ｄ０は、制
御可能なＯＲゲートセル２０１のＯＲ０とＳＴ０の２つ
の入力を供給する。データ入力Ｄ１は、制御可能なＯＲ
ゲートセル２０１のＯＲ１とＳＴ１の２つの入力を供給
する。データ入力Ｄ２は、制御可能なＯＲゲートセル２
０２のＯＲ０とＳＴ０の２つの入力を供給する。データ
入力Ｄ３は、制御可能なＯＲゲートセル２０２のＯＲ１
とＳＴ１の２つの入力を供給する。制御ワードビットＣ
０は、双方の制御可能なＯＲゲートセル２０１と２０２
のＣ０入力を供給する。制御可能なＯＲゲートセル２０
１のＳＴout 出力は、制御可能なＯＲゲートセル２０３
のＳＴ０入力を供給する。制御可能なＯＲゲートセル２
０１のＯＲout 出力は、制御可能なＯＲゲートセル２０
３のＯＲ０入力を供給する。制御可能なＯＲゲートセル
２０２のＳＴout 出力は、制御可能なＯＲゲートセル２
０３のＳＴ１入力を供給する。制御可能なＯＲゲートセ
ル２０２のＯＲout 出力は、制御可能なＯＲゲートセル
２０３のＯＲ１入力を供給する。制御ワードビットＣ１
は、制御可能なＯＲゲートセル２０３のＣ０入力を供給
する。制御可能なＯＲゲートセル２０３のＳＴout 出力
は、所望の制御可能な幅のＯＲゲート出力を生じる。
O)] 制御可能なＯＲゲートセル１００は、広い制御可能な幅
のＯＲゲートを形成するために用いられる。この使用に
おいて、第１の入力Ｄ０は、ＯＲ０とＳＴ０入力を供給
し、第２の入力Ｄ１は、ＯＲ１とＳＴ１入力を供給す
る。ＯＲout 信号は制御信号Ｃ０の状態に関係なくＤ０
ＯＲ Ｄ１である。もし、Ｃ０＝０ならば、ＳＴout
信号はＤ０、本質的には、Ｄ０の１ビットＯＲゲートで
ある。もし、Ｃ０＝１なら、ＳＴout はＤ０ ＯＲ Ｄ
１である。図２は、３つの制御可能なＯＲゲートセルを
用いる４ビット幅の可変幅ＯＲゲートを示す。制御可能
なＯＲセル２０１、２０２および２０３は、それぞれ図
１に示されるように構成される。データ入力Ｄ０は、制
御可能なＯＲゲートセル２０１のＯＲ０とＳＴ０の２つ
の入力を供給する。データ入力Ｄ１は、制御可能なＯＲ
ゲートセル２０１のＯＲ１とＳＴ１の２つの入力を供給
する。データ入力Ｄ２は、制御可能なＯＲゲートセル２
０２のＯＲ０とＳＴ０の２つの入力を供給する。データ
入力Ｄ３は、制御可能なＯＲゲートセル２０２のＯＲ１
とＳＴ１の２つの入力を供給する。制御ワードビットＣ
０は、双方の制御可能なＯＲゲートセル２０１と２０２
のＣ０入力を供給する。制御可能なＯＲゲートセル２０
１のＳＴout 出力は、制御可能なＯＲゲートセル２０３
のＳＴ０入力を供給する。制御可能なＯＲゲートセル２
０１のＯＲout 出力は、制御可能なＯＲゲートセル２０
３のＯＲ０入力を供給する。制御可能なＯＲゲートセル
２０２のＳＴout 出力は、制御可能なＯＲゲートセル２
０３のＳＴ１入力を供給する。制御可能なＯＲゲートセ
ル２０２のＯＲout 出力は、制御可能なＯＲゲートセル
２０３のＯＲ１入力を供給する。制御ワードビットＣ１
は、制御可能なＯＲゲートセル２０３のＣ０入力を供給
する。制御可能なＯＲゲートセル２０３のＳＴout 出力
は、所望の制御可能な幅のＯＲゲート出力を生じる。
【０００７】図２に示された４ビット幅の制御可能な幅
のＯＲゲートは以下のように動作する。制御ワードＣ
（１：０）は、所望のＯＲゲート幅を示すためにセット
される。これは、下記のテーブルに示される。 Ｃ（１：０）＝（０，０）に対して、制御可能なＯＲゲ
ートセル２０３は、そのＳＴ０入力のみをＯＲゲート入
力に結合する。制御可能なＯＲゲートセル２０１は、Ｄ
０入力であるそのＳＴ０入力で、制御可能なＯＲゲート
セル２０３のＳＴ０入力を供給する。従って、制御可能
なゲート出力はＤ０である。Ｃ（１：０）＝（０，１）
に対して、制御可能なＯＲゲートセル２０３は、そのＳ
Ｔ０入力のみをＯＲゲート出力に結合する。制御可能な
ＯＲゲートセル２０１は、そのＳＴ１入力とそのＯＲ０
入力で、制御可能なＯＲゲートセル２０３のＳＴ０入力
を供給する。これは、Ｄ０ ＯＲ Ｄ１である。従っ
て、制御可能なＯＲゲート出力はＤ０ ＯＲ Ｄ１であ
る。Ｃ（１：０）＝（１，０）に対して、制御可能なＯ
Ｒゲートセル２０３は、そのＳＴ１入力とそのＯＲ０入
力のＯＲをＯＲゲート出力に結合する。制御可能なＯＲ
ゲートセル２０３のＳＴ１入力は、制御可能なＯＲゲー
トセル２０２のＳＴout である。Ｃ０＝０であるから、
これは、Ｄ２入力である。制御可能なＯＲゲートセル２
０３のＯＲ０入力は、Ｄ０ ＯＲ Ｄ１である制御可能
なＯＲゲートセル２０１のＯＲout である。従って、制
御可能なＯＲゲート出力はＤ０ ＯＲ Ｄ１ ＯＲ Ｄ
２である。Ｃ（１：０）＝（１，１）に対して、制御可
能なＯＲゲートセル２０３は、そのＳＴ１入力とそのＯ
Ｒ０入力のＯＲをＯＲゲート出力に結合する。制御可能
なＯＲゲートセル２０３のＳＴ１入力は、制御可能なＯ
Ｒゲートセル２０２のＳＴout である。Ｃ０＝１である
から、これは、Ｄ２ ＯＲ Ｄ３である。制御可能なＯ
Ｒゲートセル２０３のＯＲ０入力は、Ｄ０ ＯＲ Ｄ１
である制御可能なＯＲゲートセル２０１のＯＲout であ
る。従って、制御可能なＯＲゲート出力はＤ０ ＯＲ
Ｄ１ ＯＲＤ２ ＯＲ Ｄ３である。図２の構造は、制
御ワードに対応する多くのデータラインのＯＲを生成す
ることが判る。特に、制御可能な幅のＯＲゲートのデー
タラインの数は制御ワードの値より１つ多い。
のＯＲゲートは以下のように動作する。制御ワードＣ
（１：０）は、所望のＯＲゲート幅を示すためにセット
される。これは、下記のテーブルに示される。 Ｃ（１：０）＝（０，０）に対して、制御可能なＯＲゲ
ートセル２０３は、そのＳＴ０入力のみをＯＲゲート入
力に結合する。制御可能なＯＲゲートセル２０１は、Ｄ
０入力であるそのＳＴ０入力で、制御可能なＯＲゲート
セル２０３のＳＴ０入力を供給する。従って、制御可能
なゲート出力はＤ０である。Ｃ（１：０）＝（０，１）
に対して、制御可能なＯＲゲートセル２０３は、そのＳ
Ｔ０入力のみをＯＲゲート出力に結合する。制御可能な
ＯＲゲートセル２０１は、そのＳＴ１入力とそのＯＲ０
入力で、制御可能なＯＲゲートセル２０３のＳＴ０入力
を供給する。これは、Ｄ０ ＯＲ Ｄ１である。従っ
て、制御可能なＯＲゲート出力はＤ０ ＯＲ Ｄ１であ
る。Ｃ（１：０）＝（１，０）に対して、制御可能なＯ
Ｒゲートセル２０３は、そのＳＴ１入力とそのＯＲ０入
力のＯＲをＯＲゲート出力に結合する。制御可能なＯＲ
ゲートセル２０３のＳＴ１入力は、制御可能なＯＲゲー
トセル２０２のＳＴout である。Ｃ０＝０であるから、
これは、Ｄ２入力である。制御可能なＯＲゲートセル２
０３のＯＲ０入力は、Ｄ０ ＯＲ Ｄ１である制御可能
なＯＲゲートセル２０１のＯＲout である。従って、制
御可能なＯＲゲート出力はＤ０ ＯＲ Ｄ１ ＯＲ Ｄ
２である。Ｃ（１：０）＝（１，１）に対して、制御可
能なＯＲゲートセル２０３は、そのＳＴ１入力とそのＯ
Ｒ０入力のＯＲをＯＲゲート出力に結合する。制御可能
なＯＲゲートセル２０３のＳＴ１入力は、制御可能なＯ
Ｒゲートセル２０２のＳＴout である。Ｃ０＝１である
から、これは、Ｄ２ ＯＲ Ｄ３である。制御可能なＯ
Ｒゲートセル２０３のＯＲ０入力は、Ｄ０ ＯＲ Ｄ１
である制御可能なＯＲゲートセル２０１のＯＲout であ
る。従って、制御可能なＯＲゲート出力はＤ０ ＯＲ
Ｄ１ ＯＲＤ２ ＯＲ Ｄ３である。図２の構造は、制
御ワードに対応する多くのデータラインのＯＲを生成す
ることが判る。特に、制御可能な幅のＯＲゲートのデー
タラインの数は制御ワードの値より１つ多い。
【０００８】大きな制御可能な幅のＯＲゲートは、複数
の制御可能なＯＲゲートセル１００を用いて形成され
る。上述のように、４ビット幅の可変幅ＯＲゲートは、
２つの２ビット幅の可変幅ＯＲゲートのＯＲである。８
ビット幅の可変幅ＯＲゲートは、２つの４ビット幅の可
変幅ＯＲゲートなどのＯＲである。図３は、３２ビット
幅の可変幅ＯＲゲートの関係を示す。３２ビット幅の可
変幅ＯＲゲートは、５つの制御信号Ｃ（４：０）を必要
とする。図３および図４に示されるように、この３２ビ
ット幅ＯＲゲートは、２つの１６ビット幅ＯＲゲートか
ら構成される。もし、最上位の制御ビットＣ４が０であ
るなら、最大の位置までＯＲを実行するために必要とさ
れるが、最大の位置は、データバスビット０−１５の下
位の半分にある。従って、ＳＴout から生じるＯＲは、
データバスの最下位の１６ビットからのＯＲである。こ
れらのビットのＯＲは信号（Ｃ（３：０）によって制御
される。もし、最上位の制御ビットＣ４が１であれば、
最大の位置までＯＲを実行するために必要とされるが、
最大の位置は、データバスビット１６−３１の上位の半
分内にある。ＳＴout から生じるＯＲは、データバスの
上位の半分の適当なビット数でＯＲされたデータバスＤ
（１５：０）の最下位の半分のすべてのビットである。
この数は、制御ワードＣ（３：０）の４つの最下位ビッ
トによって制御される。従って、３２ビットの制御可能
な幅のＯＲゲートは、２つの、１６ビットの制御可能な
幅のＯＲゲートの組み合わせである。同様な理由で、図
１の２ビットの制御可能な幅のＯＲゲートセル１００に
低下する１６ビットの制御可能な幅のＯＲゲート、４ビ
ットの制御可能な幅のＯＲゲートに適用できる。
の制御可能なＯＲゲートセル１００を用いて形成され
る。上述のように、４ビット幅の可変幅ＯＲゲートは、
２つの２ビット幅の可変幅ＯＲゲートのＯＲである。８
ビット幅の可変幅ＯＲゲートは、２つの４ビット幅の可
変幅ＯＲゲートなどのＯＲである。図３は、３２ビット
幅の可変幅ＯＲゲートの関係を示す。３２ビット幅の可
変幅ＯＲゲートは、５つの制御信号Ｃ（４：０）を必要
とする。図３および図４に示されるように、この３２ビ
ット幅ＯＲゲートは、２つの１６ビット幅ＯＲゲートか
ら構成される。もし、最上位の制御ビットＣ４が０であ
るなら、最大の位置までＯＲを実行するために必要とさ
れるが、最大の位置は、データバスビット０−１５の下
位の半分にある。従って、ＳＴout から生じるＯＲは、
データバスの最下位の１６ビットからのＯＲである。こ
れらのビットのＯＲは信号（Ｃ（３：０）によって制御
される。もし、最上位の制御ビットＣ４が１であれば、
最大の位置までＯＲを実行するために必要とされるが、
最大の位置は、データバスビット１６−３１の上位の半
分内にある。ＳＴout から生じるＯＲは、データバスの
上位の半分の適当なビット数でＯＲされたデータバスＤ
（１５：０）の最下位の半分のすべてのビットである。
この数は、制御ワードＣ（３：０）の４つの最下位ビッ
トによって制御される。従って、３２ビットの制御可能
な幅のＯＲゲートは、２つの、１６ビットの制御可能な
幅のＯＲゲートの組み合わせである。同様な理由で、図
１の２ビットの制御可能な幅のＯＲゲートセル１００に
低下する１６ビットの制御可能な幅のＯＲゲート、４ビ
ットの制御可能な幅のＯＲゲートに適用できる。
【０００９】図３および図４は、これらの原理によって
構成された３２ビット幅の制御可能な幅のＯＲゲートを
示す。制御可能なＯＲゲートセル３０１−３１６はデー
タＤ（３１：０）の３２ビットを直接受け取る。これら
の制御可能なＯＲゲートセル３０１−３１６の各々は、
入力データの２つの隣接ビットを受け取る。図３に示さ
れるように、各々のデータ入力ラインは、制御可能なＯ
ＲゲートセルのＳＴ入力とＯＲ入力を駆動する。制御可
能なＯＲゲートセル３０１−３１６は、制御ワードＣ
（４：０）のＣ０によって制御される。制御可能なＯＲ
ゲートセル３０１−３１６は、信号を制御可能なＯＲゲ
ートセル３１７−３２４に供給する。これらの制御可能
なＯＲゲートセル３１７−３２４のＳＴ０とＯＲ０入力
は、そのＳＴ０入力において制御可能なＯＲゲートセル
３０１−３１６の第１から出力ＳＴout を、そしてその
ＯＲ０入力においてこの制御可能なＯＲゲートセルから
出力ＯＲout を受け取る。制御可能なＯＲゲートセル３
０１−３１６の第２は、そのＳＴout 出力とＯＲout 出
力からＳＴ１とＯＲ１をそれぞれ供給する。制御可能な
ＯＲゲートセル３１７−３２４は、制御ワードＣ（４：
０）のＣ１ビットによって制御される。同様に、制御可
能なＯＲゲートセル３２５−３２８は、制御可能なＯＲ
ゲートセル３１７−３２４の出力からの入力を受け取
り、制御ワードＣ（４：０）のＣ２ビットによって制御
される。制御可能なＯＲゲートセル３２９と３３０は、
制御可能なＯＲゲートセル３２５−３２８の出力から同
様な入力を受け取り、制御ワードＣ（４：０）のＣ３ビ
ットによって制御される。最後に、制御可能なＯＲゲー
トセル３３１は、制御可能なＯＲゲートセル３２９−３
３０の出力から入力を受け取り、制御ワードＣ（４：
０）のＣ４ビットによって制御される。制御可能なＯＲ
ゲートセル３３１は、そのＳＴout 出力において、３２
ビットの制御可能な幅のＯＲゲート出力を供給する。
構成された３２ビット幅の制御可能な幅のＯＲゲートを
示す。制御可能なＯＲゲートセル３０１−３１６はデー
タＤ（３１：０）の３２ビットを直接受け取る。これら
の制御可能なＯＲゲートセル３０１−３１６の各々は、
入力データの２つの隣接ビットを受け取る。図３に示さ
れるように、各々のデータ入力ラインは、制御可能なＯ
ＲゲートセルのＳＴ入力とＯＲ入力を駆動する。制御可
能なＯＲゲートセル３０１−３１６は、制御ワードＣ
（４：０）のＣ０によって制御される。制御可能なＯＲ
ゲートセル３０１−３１６は、信号を制御可能なＯＲゲ
ートセル３１７−３２４に供給する。これらの制御可能
なＯＲゲートセル３１７−３２４のＳＴ０とＯＲ０入力
は、そのＳＴ０入力において制御可能なＯＲゲートセル
３０１−３１６の第１から出力ＳＴout を、そしてその
ＯＲ０入力においてこの制御可能なＯＲゲートセルから
出力ＯＲout を受け取る。制御可能なＯＲゲートセル３
０１−３１６の第２は、そのＳＴout 出力とＯＲout 出
力からＳＴ１とＯＲ１をそれぞれ供給する。制御可能な
ＯＲゲートセル３１７−３２４は、制御ワードＣ（４：
０）のＣ１ビットによって制御される。同様に、制御可
能なＯＲゲートセル３２５−３２８は、制御可能なＯＲ
ゲートセル３１７−３２４の出力からの入力を受け取
り、制御ワードＣ（４：０）のＣ２ビットによって制御
される。制御可能なＯＲゲートセル３２９と３３０は、
制御可能なＯＲゲートセル３２５−３２８の出力から同
様な入力を受け取り、制御ワードＣ（４：０）のＣ３ビ
ットによって制御される。最後に、制御可能なＯＲゲー
トセル３３１は、制御可能なＯＲゲートセル３２９−３
３０の出力から入力を受け取り、制御ワードＣ（４：
０）のＣ４ビットによって制御される。制御可能なＯＲ
ゲートセル３３１は、そのＳＴout 出力において、３２
ビットの制御可能な幅のＯＲゲート出力を供給する。
【００１０】表２は、制御ワードＣ（４：０）、データ
バスＤ（３１：０）の３２ビットおよび制御可能なＯＲ
ゲートセル３３１の２つの出力ＳＴout とＯＲout 間の
関係を示す。 図５は、制御可能なＯＲゲートセル４０１−４１２が１
３ビット制御可能な幅のＯＲゲートにどの様に接続され
るかを示す。制御可能なＯＲゲートセル４０１−４１２
は、図３および図４に示されたものと同様な方法で接続
される。図５は、この技術が２の整数乗でない大きさを
有する制御できる幅のＯＲゲートを形成するために用い
られる。表３は制御ワードＣ（３：０）、データバスＤ
（１３：０）の１３ビット、および制御可能なＯＲゲー
トセル４１２の２つの出力ＳＴout とＯＲout 間の関係
を示す。
バスＤ（３１：０）の３２ビットおよび制御可能なＯＲ
ゲートセル３３１の２つの出力ＳＴout とＯＲout 間の
関係を示す。 図５は、制御可能なＯＲゲートセル４０１−４１２が１
３ビット制御可能な幅のＯＲゲートにどの様に接続され
るかを示す。制御可能なＯＲゲートセル４０１−４１２
は、図３および図４に示されたものと同様な方法で接続
される。図５は、この技術が２の整数乗でない大きさを
有する制御できる幅のＯＲゲートを形成するために用い
られる。表３は制御ワードＣ（３：０）、データバスＤ
（１３：０）の１３ビット、および制御可能なＯＲゲー
トセル４１２の２つの出力ＳＴout とＯＲout 間の関係
を示す。
【００１１】 １４ビット、１５ビットおよび１６ビットのＯＲゲート
幅に対応する（１，１，０，１）、（１，１，１，０）
および（１，１，１，１）の制御ワードＣ（３：０）の
他の定義されないコード化は１３ビットの全入力幅とし
て定義される。データ入力Ｄ１２は、制御されないＯＲ
ゲートセル４１１のＯＲ１とＳＴ１の２つの入力に供給
される。この入力は１６ビット幅の制御可能な幅のＯＲ
ゲートにおいて用いられる他の制御可能なＯＲゲートセ
ルを効果的にスキップする。このスキップ技術を用い
て、あらゆるサイズの制御可能な幅のＯＲゲートを構成
することが可能である。Ｎビット幅の制御可能な幅のＯ
Ｒゲートは、図１に示されるようなＮ−１の制御可能な
ＯＲゲートセルを必要とする。
幅に対応する（１，１，０，１）、（１，１，１，０）
および（１，１，１，１）の制御ワードＣ（３：０）の
他の定義されないコード化は１３ビットの全入力幅とし
て定義される。データ入力Ｄ１２は、制御されないＯＲ
ゲートセル４１１のＯＲ１とＳＴ１の２つの入力に供給
される。この入力は１６ビット幅の制御可能な幅のＯＲ
ゲートにおいて用いられる他の制御可能なＯＲゲートセ
ルを効果的にスキップする。このスキップ技術を用い
て、あらゆるサイズの制御可能な幅のＯＲゲートを構成
することが可能である。Ｎビット幅の制御可能な幅のＯ
Ｒゲートは、図１に示されるようなＮ−１の制御可能な
ＯＲゲートセルを必要とする。
【００１２】スティッキー発生器としての本発明の制御
可能な幅のＯＲゲートを用いる浮動小数点加算器装置の
構成が図６に示される。これは、倍精度の動作が各サイ
クル毎に開始され、単精度と同様なラテンシー(latenc
y: 待ち時間) を有していることを意味している。浮動
小数点加算器ユニットは次のステージを有している。指
数の比較器／減算器５０１は指数を比較し、バイナリー
ポイントを位置あわせするためにより小さな数を右へシ
フトする。スワップ・ユニットは５０２は、加算器５０
４に供給する前に第１と第２のオペランドを任意に交換
する。右シフトユニット５０３は指数比較器／減算器５
０１から信号を受け、第２オペランドにおいて対応する
右シフトを行う。スワップ・ユニット５０２は、整列が
右シフトによって達成される得ることを保証することに
留意されたい。２つのバイナリー数を加算あるいは減算
する第１のステップは仮数の２進少数点を位置あわせす
ることである。もし、指数比較器／減算器５０１は、第
１のオペランドがより小さな指数を有しているを決定す
るならば、２つのオペランドはスワップユニット５０２
において交換される。いま、より小さな指数を有してい
る任意に交換された第２のオペランドにおける右シフト
の正味の量は、第１と第２のオペランドの指数間の絶対
的な差である。２つのオペランドは標準的な全加算器５
０４に送られる。全加算器５０４は、正規化ステップで
用いられる仮数において、先導の１の位置を予測する。
可能な幅のＯＲゲートを用いる浮動小数点加算器装置の
構成が図６に示される。これは、倍精度の動作が各サイ
クル毎に開始され、単精度と同様なラテンシー(latenc
y: 待ち時間) を有していることを意味している。浮動
小数点加算器ユニットは次のステージを有している。指
数の比較器／減算器５０１は指数を比較し、バイナリー
ポイントを位置あわせするためにより小さな数を右へシ
フトする。スワップ・ユニットは５０２は、加算器５０
４に供給する前に第１と第２のオペランドを任意に交換
する。右シフトユニット５０３は指数比較器／減算器５
０１から信号を受け、第２オペランドにおいて対応する
右シフトを行う。スワップ・ユニット５０２は、整列が
右シフトによって達成される得ることを保証することに
留意されたい。２つのバイナリー数を加算あるいは減算
する第１のステップは仮数の２進少数点を位置あわせす
ることである。もし、指数比較器／減算器５０１は、第
１のオペランドがより小さな指数を有しているを決定す
るならば、２つのオペランドはスワップユニット５０２
において交換される。いま、より小さな指数を有してい
る任意に交換された第２のオペランドにおける右シフト
の正味の量は、第１と第２のオペランドの指数間の絶対
的な差である。２つのオペランドは標準的な全加算器５
０４に送られる。全加算器５０４は、正規化ステップで
用いられる仮数において、先導の１の位置を予測する。
【００１３】ＩＥＥＥ標準７４５は、あたかも全ての動
作は無限の精度を用いおよび指定フォーマットに丸める
かのように行われることを要求する。ＩＥＥＥ標準７４
５に従うために、右桁送りユニット(shift right unit)
５０３は３ビットを仮数の最下位に加える。最初の２つ
は精度の正規の余分ビットである。第３のビットは、最
も小さな入力数の右桁送り中に、仮数の最後をシフトオ
フ(shifted off) した全てのビットの論理ＯＲである。
加算／減算の完了後、仮数は、それが開始し、隠れビッ
ト(hidden bit)が“１”でないときより３ビット長い。
これは、２つの仮数が減算、あるいは反対の符号を有す
る２つの数の加算されたかどうかを生じる。左桁送りユ
ニット(shift left unit) ５０５は、隠れビットが
“１”になるまで仮数を左に桁送りする。仮数を正規化
するために必要な桁送りの数は全加算器５０４によって
生成される。もし、仮数が左に桁送りされるなら、指数
減算器５０６は、指数から桁送りの総数を減算すること
によって、新しい仮数を表す指数を減らす。これは、指
数が１のバイアスされた値(biased value)である最小の
指数値以下にならないならば、満足である。もし、指数
がその最小値以下になるなら、その数は正規化されな
い。左桁送りが、指数が１になるまで、許されるか、あ
るいは桁送りが完了してしまう。左桁送りユニット５０
５からの数はできるだけ多く正規化され、指定の精度に
丸めるられるように用意する。
作は無限の精度を用いおよび指定フォーマットに丸める
かのように行われることを要求する。ＩＥＥＥ標準７４
５に従うために、右桁送りユニット(shift right unit)
５０３は３ビットを仮数の最下位に加える。最初の２つ
は精度の正規の余分ビットである。第３のビットは、最
も小さな入力数の右桁送り中に、仮数の最後をシフトオ
フ(shifted off) した全てのビットの論理ＯＲである。
加算／減算の完了後、仮数は、それが開始し、隠れビッ
ト(hidden bit)が“１”でないときより３ビット長い。
これは、２つの仮数が減算、あるいは反対の符号を有す
る２つの数の加算されたかどうかを生じる。左桁送りユ
ニット(shift left unit) ５０５は、隠れビットが
“１”になるまで仮数を左に桁送りする。仮数を正規化
するために必要な桁送りの数は全加算器５０４によって
生成される。もし、仮数が左に桁送りされるなら、指数
減算器５０６は、指数から桁送りの総数を減算すること
によって、新しい仮数を表す指数を減らす。これは、指
数が１のバイアスされた値(biased value)である最小の
指数値以下にならないならば、満足である。もし、指数
がその最小値以下になるなら、その数は正規化されな
い。左桁送りが、指数が１になるまで、許されるか、あ
るいは桁送りが完了してしまう。左桁送りユニット５０
５からの数はできるだけ多く正規化され、指定の精度に
丸めるられるように用意する。
【００１４】丸め装置５０７は、スティッキービット、
符号および丸めモードと共に精度の３つの拡張されたビ
ットを用いる。丸めモードは、ＩＥＥＥ標準７５４によ
って定義され、ユーザーによって選らばれる。４つの丸
めモードは、１）正の無限大に向かって丸める、２）負
の無限大に向かって丸める、３）最も近い整数に向かっ
て丸める、および４）切捨てとして知られるように、ゼ
ロに向かって丸めることである。最も近い整数への丸め
（半分調整）およびゼロへの丸め（切捨て）は、最も普
通の丸めモードである。指示された丸めモードは、既知
の方法で丸めのエラーを制御するために標準的に用いら
れる。ゼロへの丸めモードは簡単であり、入力仮数は指
定の精度に切捨てられる。最も近い整数への丸めモード
は、最も近い値に、あるいは例え厳密に途中であって
も、丸められるように示される。最も近い整数への丸め
モードにおいて、仮数は、次の式が真であれば、増加さ
れる。 切上げ＝第１ビット AND (第２ビット OR 第３ビット O
R スティッキー） （ round up = 1st-bit AND (2nd-bit OR 3rd-bit OR
sticky) ） スティッキー発生器５０８は、スティッキービットを丸
め装置５０７に供給する。スティッキー発生器５０８
は、指数比較器／減算器５０１からの桁送り量とスワッ
プ・ユニット５０２からの小さな仮数を受け取る。ステ
ィッキー発生器５０８は、上記の形式の制御可能な幅の
ＯＲゲートから成っている。制御可能な幅のサイズは、
浮動小数点加算器のために選択された精度に依存する。
ＩＥＥＥ−７４４の浮動小数点標準は、２２ビットの仮
数の少数点部を有する単精度を定義する。右桁送りは隠
れビットも桁送りすることができるので、単精度の算術
のためのスティッキー発生器は２３ビットを持つ必要が
ある。ＩＥＥＥ−７４４の浮動小数点標準は５２ビット
の仮数の少数点部を有する倍精度を定義する。従って、
倍精度の算術のためのスティッキー発生器は５３ビット
を持つ必要がある。図６に示された浮動小数点ユニット
は、倍精度の浮動小数点数で動作し、桁送り量が倍精度
の仮数より大きな桁送りを特定することができる６ビッ
トを有していることに留意されたい。
符号および丸めモードと共に精度の３つの拡張されたビ
ットを用いる。丸めモードは、ＩＥＥＥ標準７５４によ
って定義され、ユーザーによって選らばれる。４つの丸
めモードは、１）正の無限大に向かって丸める、２）負
の無限大に向かって丸める、３）最も近い整数に向かっ
て丸める、および４）切捨てとして知られるように、ゼ
ロに向かって丸めることである。最も近い整数への丸め
（半分調整）およびゼロへの丸め（切捨て）は、最も普
通の丸めモードである。指示された丸めモードは、既知
の方法で丸めのエラーを制御するために標準的に用いら
れる。ゼロへの丸めモードは簡単であり、入力仮数は指
定の精度に切捨てられる。最も近い整数への丸めモード
は、最も近い値に、あるいは例え厳密に途中であって
も、丸められるように示される。最も近い整数への丸め
モードにおいて、仮数は、次の式が真であれば、増加さ
れる。 切上げ＝第１ビット AND (第２ビット OR 第３ビット O
R スティッキー） （ round up = 1st-bit AND (2nd-bit OR 3rd-bit OR
sticky) ） スティッキー発生器５０８は、スティッキービットを丸
め装置５０７に供給する。スティッキー発生器５０８
は、指数比較器／減算器５０１からの桁送り量とスワッ
プ・ユニット５０２からの小さな仮数を受け取る。ステ
ィッキー発生器５０８は、上記の形式の制御可能な幅の
ＯＲゲートから成っている。制御可能な幅のサイズは、
浮動小数点加算器のために選択された精度に依存する。
ＩＥＥＥ−７４４の浮動小数点標準は、２２ビットの仮
数の少数点部を有する単精度を定義する。右桁送りは隠
れビットも桁送りすることができるので、単精度の算術
のためのスティッキー発生器は２３ビットを持つ必要が
ある。ＩＥＥＥ−７４４の浮動小数点標準は５２ビット
の仮数の少数点部を有する倍精度を定義する。従って、
倍精度の算術のためのスティッキー発生器は５３ビット
を持つ必要がある。図６に示された浮動小数点ユニット
は、倍精度の浮動小数点数で動作し、桁送り量が倍精度
の仮数より大きな桁送りを特定することができる６ビッ
トを有していることに留意されたい。
【００１５】スワップ・ユニット５０２から受け取った
仮数の最下位ビットは、制御可能な幅のＯＲユニットに
供給されたデータの最下位ビットとして働く。桁送り量
より少ないものは、制御可能な幅のＯＲユニットに対す
る制御ワードとして働く。その結果のＯＲは、丸めプロ
セスにおいて使用するめの丸め装置５０７に供給される
スティッキービットである。以上の記載に関連して、以
下の各項を開示する。 (1) Ｎビット幅の制御可能な幅のＯＲゲートであって、
Ｎビット幅のデータ入力ポートと、Ｍビットの制御ワー
ドを受け取る制御ワード入力ポートと、ここでＭは、ビ
ットの最も近い整数まで丸められたlog2Ｎに等しい、Ｎ
−１の制御可能なＯＲゲートセル、各制御可能なＯＲゲ
ートセルは、ＯＲ０入力、ＳＴ０入力、ＯＲ１入力、Ｓ
Ｔ１入力、制御ビット入力、ＯＲout 出力およびＳＴou
t 出力を有し、各制御可能なＯＲゲートセルは：前記Ｏ
Ｒ０入力に接続された第１の入力、前記ＯＲ１入力に接
続された第２の入力および前記ＯＲout 出力に接続され
た出力を有する第１のＯＲゲート；前記ＯＲ０入力に接
続された第１の入力、前記ＳＴ１入力に接続された第２
の入力および出力を有する第２のＯＲゲート；前記第２
のＯＲゲートの前記出力に接続された入力、前記ＳＴou
t 出力に接続された出力、および前記制御ビット入力に
接続された制御ゲートを有する第１のパスゲート；前記
制御ビット入力に接続された入力、および出力を有する
インバータ；前記ＳＴ０入力に接続された入力、前記Ｓ
Ｔout 出力に接続された出力、および前記インバータの
出力に接続された制御ゲートを有する第２のパスゲート
を有し、前記データポートの対応ビットを接続した前記
ＯＲ０とＳＴ０入力、および前記データ入力ポートの次
の高いビットに接続された前記ＯＲ１とＳＴ１入力を有
する前記制御可能なＯＲゲートセルの第１の層であっ
て、前記１の層の各制御可能なＯＲゲートセルの前記制
御ビット入力は、前記制御ワード入力ポートの最下位の
ビットに接続され、前の層の第１の制御可能なＯＲゲー
トセルの前記ＯＲout 出力に接続された前記ＯＲ０入
力、前記前の層の前記第１の制御可能なＯＲゲートセル
のＳＴout 出力に接続された前記ＳＴ０入力、前記前の
層の第２の制御可能なＯＲゲートセルの前記ＯＲout 出
力に接続された前記ＯＲ１入力、前記前の層の前記第２
の制御可能なＯＲゲートセルの前記ＳＴout 出力に接続
された前記ＳＴ１入力を有する前記制御可能なＯＲゲー
トセルの続く層であって、各層の各制御可能なＯＲゲー
トセルの前記制御ビット入力は、前記制御ワード入力ポ
ートの対応ビットに接続され、および前記制御可能な幅
のＯＲゲート出力を形成する最終層の単一の制御可能な
ＯＲゲートセルの前記ＳＴout と、を有する制御可能な
幅のＯＲゲート （２）Ｎビット幅の制御可能な幅のＯＲゲートであっ
て、Ｎビット幅のデータ入力ポートと、Ｍビットの制御
ワードを受け取る制御ワード入力ポート、ここで、Ｍは
ビットの最も近い整数まで丸められたlog2N に等しく、
Ｎ−１の制御可能なＯＲゲートセル、各制御可能なＯＲ
ゲートセルは、ＯＲ０入力、ＳＴ０入力、ＯＲ１入力、
ＳＴ１入力、制御ビット入力、ＯＲout 出力およびＳＴ
out 出力を有し、各制御可能なＯＲゲートセルは、次の
論理機能を達成し、 ＯＲout ＝ＯＲ０ ＯＲ ＯＲ１ ＳＴout ＝[(ST1 OR OR0) AND C] OR [ST0 AND NOT(C)] ここで、ＯＲ０は前記ＯＲ０入力における信号、ＳＴ０
は前記ＳＴ０入力における信号、ＯＲ１は前記ＯＲ１入
力における信号、ＳＴ１は前記ＳＴ１入力における信
号、ＯＲout は前記ＯＲout 出力に発生する信号、ＳＴ
out は前記ＳＴout 出力に発生する信号、およびＣは前
記制御ビット入力である、前記データポートの対応ビッ
トを接続した前記ＯＲ０とＳＴ０、および前記データ入
力ポートの次の高ビットに接続された前記ＯＲ１とＳＴ
１を有する前記制御可能なＯＲゲートセルの第１の層、
前記制御ワード入力ポートの最下位ビットい接続された
前記第１の層の各制御可能なＯＲゲートセルの前記制御
ビット入力、前の層の第１の制御可能なＯＲゲートセル
の前記ＯＲout 出力に接続された前記ＯＲ０入力、前記
前の層の前記第１の制御可能なＯＲゲートセルの前記Ｓ
Ｔout 出力に接続された前記ＳＴ０入力、前記前の層の
第２の制御可能なＯＲゲートセルの前記ＯＲout 出力に
接続された前記ＯＲ１入力、前記前の層の前記第２の制
御可能なＯＲゲートセルの前記ＳＴout 出力に接続され
た前記ＳＴ１入力、前記制御ワード入力ポートの対応ビ
ットに接続された各層の各制御可能なＯＲゲートセルの
制御ビット入力、および前記制御可能な幅のＯＲゲート
出力を形成する最後の層の単一の制御可能な幅のＯＲゲ
ートセルの前記ＳＴout 、を有するＮビット幅の制御可
能な幅のＯＲゲート。 （３）２進化制御ワード入力より１つ多くに相当するＮ
ビットデータバス上の入力データの制御可能な幅の論理
ＯＲを形成する方法であって、 ａ）前記入力データのビットの各対に対し、前記ビット
対の第１の入力ビットと第２の入力ビットの論理ＯＲと
してＯＲ出力を形成し、もし、前記２進化制御ワードの
最下位ビットが“１”であるなら、前記ビット対の前記
第１の入力ビットと前記第２の入力ビットの論理ＯＲと
して、および前記２進化制御ワードの最下位ビットが
“０”であるなら、前記第１の入力ビットとして、ＳＴ
出力を形成し、 ｂ）前のＯＲ出力とＳＴ出力の各対に対して、前のＯＲ
出力とＳＴ出力の前記対の第１の前のＯＲ出力と第２の
前のＯＲ出力の論理ＯＲとして、次のＯＲ出力を形成
し、もし、前記２進化制御ワードの対応ビットが“１”
であるなら、前のＯＲ出力とＳＴ出力の前記対の第１の
前のＯＲ出力と第２の前のＳＴ出力の論理ＯＲとして、
および前記２進化制御ワードの最下位ビットが“０”で
あるなら、前記第１の前のＳＴ出力として、次のＳＴ出
力を形成し、 ｃ）次のＯＲ出力と次のＳＴ出力の続く形成のために、
前記次のＯＲ出力は前のＯＲ出力を形成し、および前記
次のＳＴ出力は前のＳＴ出力を形成し、且つ ｄ）次のＯＲ出力と次のＳＴ出力の最後の形成の前記Ｓ
Ｔ出力は所望の制御可能な幅のＯＲゲート出力である、
ことを特徴とする方法。 （４）制御可能な幅のＯＲゲートは複数の制御可能なＯ
Ｒゲートセル（１００）を採用する。もし、ＯＲされる
べきデータの最大幅がＮビットであれば、Ｎ−１の制御
可能なＯＲゲートセルが必要である。各々の制御可能な
ＯＲゲートセル（１００）は、４つのデータ入力、即ち
ＯＲ０、ＳＴ０、ＯＲ１とＳＴ１、および単一の制御入
力Ｃ０を有する。各制御可能なＯＲゲートセルは２つの
出力、即ちＯＲout とＳＴout を有する。第１のＯＲゲ
ート（１０１）はＯＲout 出力として無条件にＯＲ０と
ＯＲ１入力のＯＲを形成する。第２のＯＲゲート（１０
２）は、ＯＲ０入力とＳＴ１入力のＯＲを形成する。２
つのパスゲート（１０４、１０５）はインバータによっ
て、制御入力Ｃ０上の信号により反対符号に制御され
る。もし、Ｃ０が１であれば、第２のＯＲゲート（１０
２）の出力（OR0 OR ST1) は、第１のパスゲート（１０
４）を介してＳＴout を出力するために供給される。も
し、Ｃ０が０であれば、ＳＴ０入力は、第２のパスゲー
ト（１０５）を介してＳＴout を出力するために供給さ
れる。制御可能なＯＲゲートセル（１００）は広い制御
可能な幅のＯＲゲートを形成するために用いられる。セ
ルの各層は制御ワードの対応ビットによって制御され
る。最後の層の単一セルのＳＴout は制御可能な幅のＯ
Ｒゲート出力を形成する。
仮数の最下位ビットは、制御可能な幅のＯＲユニットに
供給されたデータの最下位ビットとして働く。桁送り量
より少ないものは、制御可能な幅のＯＲユニットに対す
る制御ワードとして働く。その結果のＯＲは、丸めプロ
セスにおいて使用するめの丸め装置５０７に供給される
スティッキービットである。以上の記載に関連して、以
下の各項を開示する。 (1) Ｎビット幅の制御可能な幅のＯＲゲートであって、
Ｎビット幅のデータ入力ポートと、Ｍビットの制御ワー
ドを受け取る制御ワード入力ポートと、ここでＭは、ビ
ットの最も近い整数まで丸められたlog2Ｎに等しい、Ｎ
−１の制御可能なＯＲゲートセル、各制御可能なＯＲゲ
ートセルは、ＯＲ０入力、ＳＴ０入力、ＯＲ１入力、Ｓ
Ｔ１入力、制御ビット入力、ＯＲout 出力およびＳＴou
t 出力を有し、各制御可能なＯＲゲートセルは：前記Ｏ
Ｒ０入力に接続された第１の入力、前記ＯＲ１入力に接
続された第２の入力および前記ＯＲout 出力に接続され
た出力を有する第１のＯＲゲート；前記ＯＲ０入力に接
続された第１の入力、前記ＳＴ１入力に接続された第２
の入力および出力を有する第２のＯＲゲート；前記第２
のＯＲゲートの前記出力に接続された入力、前記ＳＴou
t 出力に接続された出力、および前記制御ビット入力に
接続された制御ゲートを有する第１のパスゲート；前記
制御ビット入力に接続された入力、および出力を有する
インバータ；前記ＳＴ０入力に接続された入力、前記Ｓ
Ｔout 出力に接続された出力、および前記インバータの
出力に接続された制御ゲートを有する第２のパスゲート
を有し、前記データポートの対応ビットを接続した前記
ＯＲ０とＳＴ０入力、および前記データ入力ポートの次
の高いビットに接続された前記ＯＲ１とＳＴ１入力を有
する前記制御可能なＯＲゲートセルの第１の層であっ
て、前記１の層の各制御可能なＯＲゲートセルの前記制
御ビット入力は、前記制御ワード入力ポートの最下位の
ビットに接続され、前の層の第１の制御可能なＯＲゲー
トセルの前記ＯＲout 出力に接続された前記ＯＲ０入
力、前記前の層の前記第１の制御可能なＯＲゲートセル
のＳＴout 出力に接続された前記ＳＴ０入力、前記前の
層の第２の制御可能なＯＲゲートセルの前記ＯＲout 出
力に接続された前記ＯＲ１入力、前記前の層の前記第２
の制御可能なＯＲゲートセルの前記ＳＴout 出力に接続
された前記ＳＴ１入力を有する前記制御可能なＯＲゲー
トセルの続く層であって、各層の各制御可能なＯＲゲー
トセルの前記制御ビット入力は、前記制御ワード入力ポ
ートの対応ビットに接続され、および前記制御可能な幅
のＯＲゲート出力を形成する最終層の単一の制御可能な
ＯＲゲートセルの前記ＳＴout と、を有する制御可能な
幅のＯＲゲート （２）Ｎビット幅の制御可能な幅のＯＲゲートであっ
て、Ｎビット幅のデータ入力ポートと、Ｍビットの制御
ワードを受け取る制御ワード入力ポート、ここで、Ｍは
ビットの最も近い整数まで丸められたlog2N に等しく、
Ｎ−１の制御可能なＯＲゲートセル、各制御可能なＯＲ
ゲートセルは、ＯＲ０入力、ＳＴ０入力、ＯＲ１入力、
ＳＴ１入力、制御ビット入力、ＯＲout 出力およびＳＴ
out 出力を有し、各制御可能なＯＲゲートセルは、次の
論理機能を達成し、 ＯＲout ＝ＯＲ０ ＯＲ ＯＲ１ ＳＴout ＝[(ST1 OR OR0) AND C] OR [ST0 AND NOT(C)] ここで、ＯＲ０は前記ＯＲ０入力における信号、ＳＴ０
は前記ＳＴ０入力における信号、ＯＲ１は前記ＯＲ１入
力における信号、ＳＴ１は前記ＳＴ１入力における信
号、ＯＲout は前記ＯＲout 出力に発生する信号、ＳＴ
out は前記ＳＴout 出力に発生する信号、およびＣは前
記制御ビット入力である、前記データポートの対応ビッ
トを接続した前記ＯＲ０とＳＴ０、および前記データ入
力ポートの次の高ビットに接続された前記ＯＲ１とＳＴ
１を有する前記制御可能なＯＲゲートセルの第１の層、
前記制御ワード入力ポートの最下位ビットい接続された
前記第１の層の各制御可能なＯＲゲートセルの前記制御
ビット入力、前の層の第１の制御可能なＯＲゲートセル
の前記ＯＲout 出力に接続された前記ＯＲ０入力、前記
前の層の前記第１の制御可能なＯＲゲートセルの前記Ｓ
Ｔout 出力に接続された前記ＳＴ０入力、前記前の層の
第２の制御可能なＯＲゲートセルの前記ＯＲout 出力に
接続された前記ＯＲ１入力、前記前の層の前記第２の制
御可能なＯＲゲートセルの前記ＳＴout 出力に接続され
た前記ＳＴ１入力、前記制御ワード入力ポートの対応ビ
ットに接続された各層の各制御可能なＯＲゲートセルの
制御ビット入力、および前記制御可能な幅のＯＲゲート
出力を形成する最後の層の単一の制御可能な幅のＯＲゲ
ートセルの前記ＳＴout 、を有するＮビット幅の制御可
能な幅のＯＲゲート。 （３）２進化制御ワード入力より１つ多くに相当するＮ
ビットデータバス上の入力データの制御可能な幅の論理
ＯＲを形成する方法であって、 ａ）前記入力データのビットの各対に対し、前記ビット
対の第１の入力ビットと第２の入力ビットの論理ＯＲと
してＯＲ出力を形成し、もし、前記２進化制御ワードの
最下位ビットが“１”であるなら、前記ビット対の前記
第１の入力ビットと前記第２の入力ビットの論理ＯＲと
して、および前記２進化制御ワードの最下位ビットが
“０”であるなら、前記第１の入力ビットとして、ＳＴ
出力を形成し、 ｂ）前のＯＲ出力とＳＴ出力の各対に対して、前のＯＲ
出力とＳＴ出力の前記対の第１の前のＯＲ出力と第２の
前のＯＲ出力の論理ＯＲとして、次のＯＲ出力を形成
し、もし、前記２進化制御ワードの対応ビットが“１”
であるなら、前のＯＲ出力とＳＴ出力の前記対の第１の
前のＯＲ出力と第２の前のＳＴ出力の論理ＯＲとして、
および前記２進化制御ワードの最下位ビットが“０”で
あるなら、前記第１の前のＳＴ出力として、次のＳＴ出
力を形成し、 ｃ）次のＯＲ出力と次のＳＴ出力の続く形成のために、
前記次のＯＲ出力は前のＯＲ出力を形成し、および前記
次のＳＴ出力は前のＳＴ出力を形成し、且つ ｄ）次のＯＲ出力と次のＳＴ出力の最後の形成の前記Ｓ
Ｔ出力は所望の制御可能な幅のＯＲゲート出力である、
ことを特徴とする方法。 （４）制御可能な幅のＯＲゲートは複数の制御可能なＯ
Ｒゲートセル（１００）を採用する。もし、ＯＲされる
べきデータの最大幅がＮビットであれば、Ｎ−１の制御
可能なＯＲゲートセルが必要である。各々の制御可能な
ＯＲゲートセル（１００）は、４つのデータ入力、即ち
ＯＲ０、ＳＴ０、ＯＲ１とＳＴ１、および単一の制御入
力Ｃ０を有する。各制御可能なＯＲゲートセルは２つの
出力、即ちＯＲout とＳＴout を有する。第１のＯＲゲ
ート（１０１）はＯＲout 出力として無条件にＯＲ０と
ＯＲ１入力のＯＲを形成する。第２のＯＲゲート（１０
２）は、ＯＲ０入力とＳＴ１入力のＯＲを形成する。２
つのパスゲート（１０４、１０５）はインバータによっ
て、制御入力Ｃ０上の信号により反対符号に制御され
る。もし、Ｃ０が１であれば、第２のＯＲゲート（１０
２）の出力（OR0 OR ST1) は、第１のパスゲート（１０
４）を介してＳＴout を出力するために供給される。も
し、Ｃ０が０であれば、ＳＴ０入力は、第２のパスゲー
ト（１０５）を介してＳＴout を出力するために供給さ
れる。制御可能なＯＲゲートセル（１００）は広い制御
可能な幅のＯＲゲートを形成するために用いられる。セ
ルの各層は制御ワードの対応ビットによって制御され
る。最後の層の単一セルのＳＴout は制御可能な幅のＯ
Ｒゲート出力を形成する。
【図１】本発明による２ビット制御可能なＯＲゲートセ
ルにおける回路を示す。
ルにおける回路を示す。
【図２】図１に示された、３つの制御可能なＯＲゲート
セルを用いた４ビット幅の制御可能な幅のＯＲゲートの
構成を示す。
セルを用いた４ビット幅の制御可能な幅のＯＲゲートの
構成を示す。
【図３】図１に示された、３１の制御可能なＯＲゲート
セルを用いた３２ビット幅の制御可能な幅のＯＲゲート
の構成の一部を示す。
セルを用いた３２ビット幅の制御可能な幅のＯＲゲート
の構成の一部を示す。
【図４】図１に示された、３１の制御可能なＯＲゲート
セルを用いた３２ビット幅の制御可能な幅のＯＲゲート
の構成の他の一部を示す。
セルを用いた３２ビット幅の制御可能な幅のＯＲゲート
の構成の他の一部を示す。
【図５】図１に示された、１２の制御可能なＯＲゲート
セルを用いた１３ビット幅の制御可能な幅のＯＲゲート
の構成の他の一部を示す。
セルを用いた１３ビット幅の制御可能な幅のＯＲゲート
の構成の他の一部を示す。
【図６】本発明の制御可能な幅のスティッキー発生器を
用いた浮動少数点演算の論理装置のアーキテクチュアを
示す。
用いた浮動少数点演算の論理装置のアーキテクチュアを
示す。
Claims (2)
- 【請求項１】Ｎビット幅の制御可能な幅のＯＲゲートで
あって、 Ｎビット幅のデータ入力ポートと、 Ｍビットの制御ワードを受け取る制御ワード入力ポート
と、ここでＭは、ビットの最も近い整数まで丸められた
log2Ｎに等しい、 Ｎ−１の制御可能なＯＲゲートセル、各制御可能なＯＲ
ゲートセルは、ＯＲ０入力、ＳＴ０入力、ＯＲ１入力、
ＳＴ１入力、制御ビット入力、ＯＲout 出力およびＳＴ
out 出力を有し、各制御可能なＯＲゲートセルは：前記
ＯＲ０入力に接続された第１の入力、前記ＯＲ１入力に
接続された第２の入力および前記ＯＲout 出力に接続さ
れた出力を有する第１のＯＲゲート；前記ＯＲ０入力に
接続された第１の入力、前記ＳＴ１入力に接続された第
２の入力および出力を有する第２のＯＲゲート；前記第
２のＯＲゲートの前記出力に接続された入力、前記ＳＴ
out 出力に接続された出力、および前記制御ビット入力
に接続された制御ゲートを有する第１のパスゲート；前
記制御ビット入力に接続された入力、および出力を有す
るインバータ；前記ＳＴ０入力に接続された入力、前記
ＳＴout 出力に接続された出力、および前記インバータ
の出力に接続された制御ゲートを有する第２のパスゲー
トを有し、 前記データポートの対応ビットを接続した前記ＯＲ０と
ＳＴ０入力、および前記データ入力ポートの次の高いビ
ットに接続された前記ＯＲ１とＳＴ１入力を有する前記
制御可能なＯＲゲートセルの第１の層であって、前記１
の層の各制御可能なＯＲゲートセルの前記制御ビット入
力は、前記制御ワード入力ポートの最下位のビットに接
続され、 前の層の第１の制御可能なＯＲゲートセルの前記ＯＲou
t 出力に接続された前記ＯＲ０入力、前記前の層の前記
第１の制御可能なＯＲゲートセルのＳＴout 出力に接続
された前記ＳＴ０入力、前記前の層の第２の制御可能な
ＯＲゲートセルの前記ＯＲout 出力に接続された前記Ｏ
Ｒ１入力、前記前の層の前記第２の制御可能なＯＲゲー
トセルの前記ＳＴout 出力に接続された前記ＳＴ１入力
を有する前記制御可能なＯＲゲートセルの続く層であっ
て、各層の各制御可能なＯＲゲートセルの前記制御ビッ
ト入力は、前記制御ワード入力ポートの対応ビットに接
続され、および前記制御可能な幅のＯＲゲート出力を形
成する最終層の単一の制御可能なＯＲゲートセルの前記
ＳＴout と、を有する制御可能な幅のＯＲゲート - 【請求項２】２進化制御ワード入力より１つ多くに対応
するＮビットデータバス上の入力データの制御可能な幅
の論理ＯＲを形成する方法であって、 ａ）前記入力データのビットの各対に対し、 前記ビット対の第１の入力ビットと第２の入力ビットの
論理ＯＲとしてＯＲ出力を形成し、 もし、前記２進化制御ワードの最下位ビットが“１”で
あるなら、前記ビット対の前記第１の入力ビットと前記
第２の入力ビットの論理ＯＲとして、および前記２進化
制御ワードの最下位ビットが“０”であるなら、前記第
１の入力ビットとして、ＳＴ出力を形成し、 ｂ）前のＯＲ出力とＳＴ出力の各対に対して、 前のＯＲ出力とＳＴ出力の前記対の第１の前のＯＲ出力
と第２の前のＯＲ出力の論理ＯＲとして、次のＯＲ出力
を形成し、 もし、前記２進化制御ワードの対応ビットが“１”であ
るなら、前のＯＲ出力とＳＴ出力の前記対の第１の前の
ＯＲ出力と第２の前のＳＴ出力の論理ＯＲとして、およ
び前記２進化制御ワードの最下位ビットが“０”である
なら、前記第１の前のＳＴ出力として、次のＳＴ出力を
形成し、 ｃ）次のＯＲ出力と次のＳＴ出力の続く形成のために、
前記次のＯＲ出力は前のＯＲ出力を形成し、および前記
次のＳＴ出力は前のＳＴ出力を形成し、且つ ｄ）次のＯＲ出力と次のＳＴ出力の最後の形成の前記Ｓ
Ｔ出力は所望の制御可能な幅のＯＲゲート出力である、
ことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/428978 | 1995-04-26 | ||
| US08/428,978 US5502401A (en) | 1995-04-26 | 1995-04-26 | Controllable width or gate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335163A true JPH08335163A (ja) | 1996-12-17 |
| JP3693748B2 JP3693748B2 (ja) | 2005-09-07 |
Family
ID=23701233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10571096A Expired - Fee Related JP3693748B2 (ja) | 1995-04-26 | 1996-04-25 | 制御可能な幅のｏｒゲート |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5502401A (ja) |
| EP (1) | EP0740418B1 (ja) |
| JP (1) | JP3693748B2 (ja) |
| DE (1) | DE69633479T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012521047A (ja) * | 2009-03-16 | 2012-09-10 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 浮動小数点ユニットにおけるオーバーシフトの高速検出のためのメカニズム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2880958B2 (ja) * | 1996-07-30 | 1999-04-12 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US10514891B1 (en) * | 2019-05-24 | 2019-12-24 | Google Llc | Multi-input floating-point adder |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3912914A (en) * | 1972-12-26 | 1975-10-14 | Bell Telephone Labor Inc | Programmable switching array |
| US5012135A (en) * | 1989-05-12 | 1991-04-30 | Plus Logic, Inc. | Logic gates with a programmable number of inputs |
| US5138198A (en) * | 1991-05-03 | 1992-08-11 | Lattice Semiconductor Corporation | Integrated programmable logic device with control circuit to power down unused sense amplifiers |
| JP3014238B2 (ja) * | 1993-04-28 | 2000-02-28 | 富士通株式会社 | 可変論理演算装置 |
-
1995
- 1995-04-26 US US08/428,978 patent/US5502401A/en not_active Expired - Lifetime
-
1996
- 1996-04-25 EP EP96302889A patent/EP0740418B1/en not_active Expired - Lifetime
- 1996-04-25 JP JP10571096A patent/JP3693748B2/ja not_active Expired - Fee Related
- 1996-04-25 DE DE69633479T patent/DE69633479T2/de not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012521047A (ja) * | 2009-03-16 | 2012-09-10 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 浮動小数点ユニットにおけるオーバーシフトの高速検出のためのメカニズム |
Also Published As
| Publication number | Publication date |
|---|---|
| US5502401A (en) | 1996-03-26 |
| EP0740418A1 (en) | 1996-10-30 |
| EP0740418B1 (en) | 2004-09-29 |
| JP3693748B2 (ja) | 2005-09-07 |
| DE69633479D1 (de) | 2004-11-04 |
| DE69633479T2 (de) | 2005-02-24 |
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