JPH08335128A - 集積回路用バスシステム - Google Patents
集積回路用バスシステムInfo
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- JPH08335128A JPH08335128A JP8052329A JP5232996A JPH08335128A JP H08335128 A JPH08335128 A JP H08335128A JP 8052329 A JP8052329 A JP 8052329A JP 5232996 A JP5232996 A JP 5232996A JP H08335128 A JPH08335128 A JP H08335128A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
Abstract
(57)【要約】
【課題】 電流の小さいポイントツーポイント方式の
ＡＳＩＣ用バスシステムを提供する。 【解決手段】 導電バスとＭ個のＸ：１マルチプレク
サモジュール（ここでＭは２以上の整数）とを接続する
ことによって、２方向性リング形状バス構造がＩＣ上に
形成される。各モジュールは、入出力ポートを介してバ
スと接続される。各モジュールは出力ポート、アービト
レーションポート、及びＸ個の入力ポートを有する。ｊ
番目の（ｊは０以上Ｍ−１以下の整数）モジュールＭｊ
の出力ポートは、導電バスを介して、隣接するｊ＋１番
目のモジュール上の[Ｘ−１]個の入力ポートに接続され
る。この出力ポートと入力ポートとの接続、即ち接続さ
れる入力ポートは、アービトレーションポートに流され
るアービトレーション信号に従って、ただ１つ選択され
る。この構成はポイントツーポイント方式となる。
ＡＳＩＣ用バスシステムを提供する。 【解決手段】 導電バスとＭ個のＸ：１マルチプレク
サモジュール（ここでＭは２以上の整数）とを接続する
ことによって、２方向性リング形状バス構造がＩＣ上に
形成される。各モジュールは、入出力ポートを介してバ
スと接続される。各モジュールは出力ポート、アービト
レーションポート、及びＸ個の入力ポートを有する。ｊ
番目の（ｊは０以上Ｍ−１以下の整数）モジュールＭｊ
の出力ポートは、導電バスを介して、隣接するｊ＋１番
目のモジュール上の[Ｘ−１]個の入力ポートに接続され
る。この出力ポートと入力ポートとの接続、即ち接続さ
れる入力ポートは、アービトレーションポートに流され
るアービトレーション信号に従って、ただ１つ選択され
る。この構成はポイントツーポイント方式となる。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路内部におけ
る、ディジタル信号を伝送するバス構造に関する。本発
明は、特に、コンテンションによる損傷、大電流用金属
バストレースを設ける必要性、及び従来のトライステー
トバッファモジュールにおけるテスト困難性を回避する
バス構造に関する。
る、ディジタル信号を伝送するバス構造に関する。本発
明は、特に、コンテンションによる損傷、大電流用金属
バストレースを設ける必要性、及び従来のトライステー
トバッファモジュールにおけるテスト困難性を回避する
バス構造に関する。
【０００２】
【従来の技術】特定用途向け集積回路（ＡＳＩＣ）の製
造においては、ＡＳＩＣは幅広のバスと接続されたノー
ドを有する一連のサブセクションの集合体として設計さ
れるのが一般的である。例えば１６ビットの相互接続が
必要な場合、集積回路（ＩＣ）チップは１６本の１ビッ
トの幅広バスを有し、イネーブル信号若しくはアービト
レーション（arbitration）信号がその１ビットバスに
接続されるビットソースを決定する。これらのバスは、
抵抗率の低い金属トレースであって、バスを流れる信号
電流を流せるだけの幅を有するトレースである。
造においては、ＡＳＩＣは幅広のバスと接続されたノー
ドを有する一連のサブセクションの集合体として設計さ
れるのが一般的である。例えば１６ビットの相互接続が
必要な場合、集積回路（ＩＣ）チップは１６本の１ビッ
トの幅広バスを有し、イネーブル信号若しくはアービト
レーション（arbitration）信号がその１ビットバスに
接続されるビットソースを決定する。これらのバスは、
抵抗率の低い金属トレースであって、バスを流れる信号
電流を流せるだけの幅を有するトレースである。
【０００３】図１に示すのは、従来の構成であって、こ
こではトライステートバッファモジュール６−０、６−
１、６−２、６−３が用いられて（変わりに４バッファ
モジュールが用いられることもある）、ＩＣチップ４上
の１ビットバス２をデータが流れる。各バッファモジュ
ールは入出力（Ｉ／Ｏ）ノードを画定しており、この入
出力ノードは適当なイネーブル信号若しくはアービトレ
ーション信号に基づいてＩＣチップ４上の１又は２以上
のサブセクション若しくは回路に接続される。
こではトライステートバッファモジュール６−０、６−
１、６−２、６−３が用いられて（変わりに４バッファ
モジュールが用いられることもある）、ＩＣチップ４上
の１ビットバス２をデータが流れる。各バッファモジュ
ールは入出力（Ｉ／Ｏ）ノードを画定しており、この入
出力ノードは適当なイネーブル信号若しくはアービトレ
ーション信号に基づいてＩＣチップ４上の１又は２以上
のサブセクション若しくは回路に接続される。
【０００４】各バッファモジュールは、入力ポート、イ
ネーブルポート若しくはアービトレーションポート、及
び出力ポートを有する。例えば、バッファ６−０は、Ｉ
Ｃチップ４上の別の場所からのＩ／Ｏ信号を受け取るべ
く接続されている入力ポートＤｏｕｔ０を有する。バッ
ファ６−０は、出力イネーブル信号若しくは出力アービ
トレーション信号を受け取るべく接続されたアービトレ
ーションポートＡＲＢ−０を有し、更に信号を伝えるべ
く接続された出力ポートＤｉｎ０を有する。一般的なト
ライステートバッファにおいては、Ｄｉｎ０に与えられ
る信号は、ＡＲＢ−０がイネーブル状態にあるときの
み、Ｄｏｕｔ０に与えられる信号と同じ信号となる。こ
のように、Ｄｏｕｔ０に与えられる信号を発生するサブ
セクション回路は、バス２を通して、そのバスに同様に
接続可能な他のいくつかのサブセクション回路と１ビッ
トのこの信号をやりとりすることができる。
ネーブルポート若しくはアービトレーションポート、及
び出力ポートを有する。例えば、バッファ６−０は、Ｉ
Ｃチップ４上の別の場所からのＩ／Ｏ信号を受け取るべ
く接続されている入力ポートＤｏｕｔ０を有する。バッ
ファ６−０は、出力イネーブル信号若しくは出力アービ
トレーション信号を受け取るべく接続されたアービトレ
ーションポートＡＲＢ−０を有し、更に信号を伝えるべ
く接続された出力ポートＤｉｎ０を有する。一般的なト
ライステートバッファにおいては、Ｄｉｎ０に与えられ
る信号は、ＡＲＢ−０がイネーブル状態にあるときの
み、Ｄｏｕｔ０に与えられる信号と同じ信号となる。こ
のように、Ｄｏｕｔ０に与えられる信号を発生するサブ
セクション回路は、バス２を通して、そのバスに同様に
接続可能な他のいくつかのサブセクション回路と１ビッ
トのこの信号をやりとりすることができる。
【０００５】Ｉ／Ｏ信号が与えられるＤｏｕｔ０がバス
２に接続されるならば、ＡＲＢ−０はバッファ６−０に
Ｄｏｕｔ０に与えられる信号と同じ信号を出力させるイ
ネーブル状態になる。反対に、ＡＲＢ−１、ＡＲＢ−
２、ＡＲＢ−３に与えられるイネーブル信号はそれぞ
れ、各バッファ６−１、６−１、６−２、６−３を、そ
こから信号がバス２に出力されるのを妨げる不動状態に
する。１度にイネーブル状態になるアービトレーション
信号はただ１つであって、このことは、所与の時間に、
Ｄｏｕｔをバス２と接続するものとして選択されたトラ
イステートバッファモジュールはただ１つであるという
ことを意味する。
２に接続されるならば、ＡＲＢ−０はバッファ６−０に
Ｄｏｕｔ０に与えられる信号と同じ信号を出力させるイ
ネーブル状態になる。反対に、ＡＲＢ−１、ＡＲＢ−
２、ＡＲＢ−３に与えられるイネーブル信号はそれぞ
れ、各バッファ６−１、６−１、６−２、６−３を、そ
こから信号がバス２に出力されるのを妨げる不動状態に
する。１度にイネーブル状態になるアービトレーション
信号はただ１つであって、このことは、所与の時間に、
Ｄｏｕｔをバス２と接続するものとして選択されたトラ
イステートバッファモジュールはただ１つであるという
ことを意味する。
【０００６】上述のように、バッファモジュールはバッ
ファＩ／Ｏノード及びバス２を接続するための機構とし
ての役目を果たし、接続するか否かはイネーブルアービ
トレーション信号によって決定される。
ファＩ／Ｏノード及びバス２を接続するための機構とし
ての役目を果たし、接続するか否かはイネーブルアービ
トレーション信号によって決定される。
【０００７】バスがＮビットのビット幅を有する場合、
Ｎ個のバス２、及びＮ組のバッファが存在し、各バッフ
ァは入力ポート、アービトレーションポート、及び出力
ポートを有する形であることは理解されよう。図１の例
を用いると、１６ビットのビット幅のバスを必要とする
ＩＣは、図１の構造を１６個並べたものとなる。即ち、
バス２構造が１６個、バッファモジュールが６４個存在
することになり、このような構造の１つがバスの各ビッ
トポジションにそれぞれ存在することになる。しかし、
１６個のバッファモジュールの各グループは同じアービ
トレーション信号が与えられるように接続され、従って
４つのアービトレーション信号のそれぞれは、１６個の
バッファモジュールのブロックに流されることになる。
Ｎ個のバス２、及びＮ組のバッファが存在し、各バッフ
ァは入力ポート、アービトレーションポート、及び出力
ポートを有する形であることは理解されよう。図１の例
を用いると、１６ビットのビット幅のバスを必要とする
ＩＣは、図１の構造を１６個並べたものとなる。即ち、
バス２構造が１６個、バッファモジュールが６４個存在
することになり、このような構造の１つがバスの各ビッ
トポジションにそれぞれ存在することになる。しかし、
１６個のバッファモジュールの各グループは同じアービ
トレーション信号が与えられるように接続され、従って
４つのアービトレーション信号のそれぞれは、１６個の
バッファモジュールのブロックに流されることになる。
【０００８】図２Ａに示すのは、典型的なトライステー
トバッファの例であって、例えばバッファ６−０は、一
般に高電位電源Ｖｄｄと、通常は接地される低電位電源
Ｖｓｓとによって動作する。その入力ポートにおいて、
バッファ６−０はＤｏｕｔ０で信号を受け取り、その出
力ポートＤｉｎ０において信号を出力するが、この場合
ＡＲＢ−０にイネーブル信号が流れている（即ちハイレ
ベルである）という条件が必要である。回路の設計によ
って、Ｄｉｎ０に与えられる信号はＤｏｕｔ０に与えら
れる信号と同じ信号になるか、若しくは反転信号とな
り、後者の場合は、バッファ６−０は、ＡＲＢ−０がロ
ーレベルのときにイネーブル状態となる。
トバッファの例であって、例えばバッファ６−０は、一
般に高電位電源Ｖｄｄと、通常は接地される低電位電源
Ｖｓｓとによって動作する。その入力ポートにおいて、
バッファ６−０はＤｏｕｔ０で信号を受け取り、その出
力ポートＤｉｎ０において信号を出力するが、この場合
ＡＲＢ−０にイネーブル信号が流れている（即ちハイレ
ベルである）という条件が必要である。回路の設計によ
って、Ｄｉｎ０に与えられる信号はＤｏｕｔ０に与えら
れる信号と同じ信号になるか、若しくは反転信号とな
り、後者の場合は、バッファ６−０は、ＡＲＢ−０がロ
ーレベルのときにイネーブル状態となる。
【０００９】図のように、バッファ６−０の出力は負荷
インピーダンスＺLに接続されており、この負荷インピ
ーダンスＺLは容量性負荷ＣLによって分路を作られた抵
抗ＲLとして表されるのが一般的である。負荷インピー
ダンスＺLはバッファ出力の負荷となっている。後に述
べるように、ＺLは、バス、他の３つのバッファモジュ
ール、及びバッファ６−０自身のＤｉｎ０ポートからの
負荷の寄与を含んでいる。
インピーダンスＺLに接続されており、この負荷インピ
ーダンスＺLは容量性負荷ＣLによって分路を作られた抵
抗ＲLとして表されるのが一般的である。負荷インピー
ダンスＺLはバッファ出力の負荷となっている。後に述
べるように、ＺLは、バス、他の３つのバッファモジュ
ール、及びバッファ６−０自身のＤｉｎ０ポートからの
負荷の寄与を含んでいる。
【００１０】図２Ａに示すように、バッファ６はバイポ
ーラトランジスタ、ＣＭＯＳトランジスタ、若しくはそ
れぞれの組合せ（ＢｉＣＭＯＳ）と共に実現される。バ
ッファ６は２つのインバータＩ１（ここではＮＡＮＤゲ
ート）及びＩ２を含み、これらは直列に接続されるか、
若しくはＩ３（ＮＯＲゲート）及びＩ２として実現さ
れ、これらも直列に接続される。第１インバータの出力
は第２インバータの入力となり、第２インバータの出力
はバッファの出力となるが、このバッファ出力は第１イ
ンバータの入力と同位相である。
ーラトランジスタ、ＣＭＯＳトランジスタ、若しくはそ
れぞれの組合せ（ＢｉＣＭＯＳ）と共に実現される。バ
ッファ６は２つのインバータＩ１（ここではＮＡＮＤゲ
ート）及びＩ２を含み、これらは直列に接続されるか、
若しくはＩ３（ＮＯＲゲート）及びＩ２として実現さ
れ、これらも直列に接続される。第１インバータの出力
は第２インバータの入力となり、第２インバータの出力
はバッファの出力となるが、このバッファ出力は第１イ
ンバータの入力と同位相である。
【００１１】図２ＡのＣＭＯＳトランジスタからなる実
施例においては、各インバータはＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタを有し、これらはＶｄｄとＶ
ｓｓとの間に直列に接続されている。例えば、Ｉ１がＰ
ＭＯＳトランジスタＰ１（図示せず）及びＮＭＯＳトラ
ンジスタＮ１（図示せず）を有し、Ｉ２がＰＭＯＳトラ
ンジスタＰ２及びＮＭＯＳトランジスタＮ２を有し、更
にＩ３がトランジスタＰ３、Ｎ３（図示せず）を有す
る。Ｉ２は比較的大きな負荷をドライブするので、出力
トランジスタＰ２及びＮ２には、一般にＩ１若しくはＩ
３のようなトランジスタよりも大型のデバイスが用いら
れる。
施例においては、各インバータはＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタを有し、これらはＶｄｄとＶ
ｓｓとの間に直列に接続されている。例えば、Ｉ１がＰ
ＭＯＳトランジスタＰ１（図示せず）及びＮＭＯＳトラ
ンジスタＮ１（図示せず）を有し、Ｉ２がＰＭＯＳトラ
ンジスタＰ２及びＮＭＯＳトランジスタＮ２を有し、更
にＩ３がトランジスタＰ３、Ｎ３（図示せず）を有す
る。Ｉ２は比較的大きな負荷をドライブするので、出力
トランジスタＰ２及びＮ２には、一般にＩ１若しくはＩ
３のようなトランジスタよりも大型のデバイスが用いら
れる。
【００１２】アービトレーション機能若しくはイネーブ
ル機能は、ＮＡＮＤゲート（Ｉ１）、インバータ、及び
ＮＯＲゲート（Ｉ３）を用いるか、若しくは当業者に周
知の他の技術を用いて実現される。
ル機能は、ＮＡＮＤゲート（Ｉ１）、インバータ、及び
ＮＯＲゲート（Ｉ３）を用いるか、若しくは当業者に周
知の他の技術を用いて実現される。
【００１３】Ｄｏｕｔ０に与えられる信号がハイレベル
の場合、Ｉ１の内部においてトランジスタＰ１はオフに
なり、Ｎ１はオンになり、第１インバータ出力はローレ
ベルとなる。このローレベルの信号を受け取ったとき、
第２インバータＩ２において、Ｐ２はオン状態になり、
Ｎ２はオフとなり、Ｄｉｎ０に与えられる信号はハイレ
ベルとなって、バッファ６−０からの電流はバス２に流
れる。Ｄｏｕｔ０に与えられる信号がローレベルの場
合、Ｐ１はオンとなり、Ｎ１はオフとなり、第１インバ
ータからの出力はハイレベルとなる。このハイレベルの
信号を受け取ったとき、第２インバータのＰ２はオフと
なり、Ｎ２はオンとなり、信号Ｄｉｎ０に与えられる信
号はローレベルとなって、バッファ６−０はバス２から
の電流をシンクする。
の場合、Ｉ１の内部においてトランジスタＰ１はオフに
なり、Ｎ１はオンになり、第１インバータ出力はローレ
ベルとなる。このローレベルの信号を受け取ったとき、
第２インバータＩ２において、Ｐ２はオン状態になり、
Ｎ２はオフとなり、Ｄｉｎ０に与えられる信号はハイレ
ベルとなって、バッファ６−０からの電流はバス２に流
れる。Ｄｏｕｔ０に与えられる信号がローレベルの場
合、Ｐ１はオンとなり、Ｎ１はオフとなり、第１インバ
ータからの出力はハイレベルとなる。このハイレベルの
信号を受け取ったとき、第２インバータのＰ２はオフと
なり、Ｎ２はオンとなり、信号Ｄｉｎ０に与えられる信
号はローレベルとなって、バッファ６−０はバス２から
の電流をシンクする。
【００１４】図２Ｂに示すのは、バッファ６−０の出力
の電圧波形及び電流波形である。例えば、Ｄｏｕｔ０に
与えられる信号が、時間ｔ０の前からハイレベルとなっ
ていたとしても、ＡＲＢ−０に与えられるイネーブル信
号がハイレベルにならなければ、バッファ６−０はＤｉ
ｎ０に与えられる出力信号を供給することができない。
時間ｔ１において、ＡＲＢ−０に与えられる信号は、継
続してバッファ６−０をイネーブル状態にしているた
め、Ｄｏｕｔ０に与えられる信号がローレベルとなると
Ｄｉｎ０に与えられる信号もローレベルとなる。Ｄｉｎ
０における波形の図で、点線で描かれている電圧波形
は、比較的大きな負荷容量ＣLを用いている場合を表し
ている。特に、ＣLが大きくない場合は、出力電圧波形
のスルーレートはより速くなるが、図示するようにオー
バーシュート及びアンダーシュートが発生しうることに
なる。
の電圧波形及び電流波形である。例えば、Ｄｏｕｔ０に
与えられる信号が、時間ｔ０の前からハイレベルとなっ
ていたとしても、ＡＲＢ−０に与えられるイネーブル信
号がハイレベルにならなければ、バッファ６−０はＤｉ
ｎ０に与えられる出力信号を供給することができない。
時間ｔ１において、ＡＲＢ−０に与えられる信号は、継
続してバッファ６−０をイネーブル状態にしているた
め、Ｄｏｕｔ０に与えられる信号がローレベルとなると
Ｄｉｎ０に与えられる信号もローレベルとなる。Ｄｉｎ
０における波形の図で、点線で描かれている電圧波形
は、比較的大きな負荷容量ＣLを用いている場合を表し
ている。特に、ＣLが大きくない場合は、出力電圧波形
のスルーレートはより速くなるが、図示するようにオー
バーシュート及びアンダーシュートが発生しうることに
なる。
【００１５】従って、Ｄｉｎ０の波形から、ＣLが大き
くなるにつれて出力電圧のスルーレート（ｄＶ／ｄｔ）
が低くなることは明らかである。これを補償するべく、
バッファ６−０は、より大きな電流（ｉ）を発し、若し
くはシンクすることができる大出力インバータトランジ
スタを備えるようにすることが必要である。（もちろ
ん、ここではバッファ６を含むＩＣがより大きなトラン
ジスタを形成するだけの十分な面積を有していることが
仮定されている。）より大きなＣLを補償しうる出力バ
ッファ電流は、以下の式から求められる。
くなるにつれて出力電圧のスルーレート（ｄＶ／ｄｔ）
が低くなることは明らかである。これを補償するべく、
バッファ６−０は、より大きな電流（ｉ）を発し、若し
くはシンクすることができる大出力インバータトランジ
スタを備えるようにすることが必要である。（もちろ
ん、ここではバッファ６を含むＩＣがより大きなトラン
ジスタを形成するだけの十分な面積を有していることが
仮定されている。）より大きなＣLを補償しうる出力バ
ッファ電流は、以下の式から求められる。
【００１６】ｉ＝ＣL・ΔＶ／Δｔ
【００１７】大電流トランジスタによって出力電圧のス
ルーレートを改善することができるが、大電流を取り扱
う能力がかえって有害になることがある。実施例におい
て、さまざまなプルアップトランジスタ及びプルダウン
トランジスタの状態の変化が完全に同期していないため
に、バッファ６−０が機能を完全に発揮できないことが
ある。出力バッファの電流波形は、バッファ６−０を流
れる全体の電流ｉ０を描くものである。点線で描かれた
ｉ０の電流波形は、さまざまなバッファトランジスタそ
れ自体が大きめのデバイス、例えば、ドレイン電流の比
較的大きいデバイスである場合、バッファによって引き
出される全電流を表す。
ルーレートを改善することができるが、大電流を取り扱
う能力がかえって有害になることがある。実施例におい
て、さまざまなプルアップトランジスタ及びプルダウン
トランジスタの状態の変化が完全に同期していないため
に、バッファ６−０が機能を完全に発揮できないことが
ある。出力バッファの電流波形は、バッファ６−０を流
れる全体の電流ｉ０を描くものである。点線で描かれた
ｉ０の電流波形は、さまざまなバッファトランジスタそ
れ自体が大きめのデバイス、例えば、ドレイン電流の比
較的大きいデバイスである場合、バッファによって引き
出される全電流を表す。
【００１８】この波形では、バッファトランジスタが状
態を変化させるとき、例えば時間ｔ０及びｔ１において
電流スパイクが発生していることに注意されたい。この
スパイクは、短時間に、各インバータ内のＰＭＯＳトラ
ンジスタ及びＮＭＯＳトランジスタが同時にオン状態と
なり、Ｖｄｄ及びＶｓｓ電源の間に低インピーダンスの
電流経路が形成されるために発生する。また、ＺLの負
荷容量ＣL要素がＶｄｄになるまで充電され、若しくは
Ｖｓｓとなるべく放電されるために、電流スパイクが発
生することもある。
態を変化させるとき、例えば時間ｔ０及びｔ１において
電流スパイクが発生していることに注意されたい。この
スパイクは、短時間に、各インバータ内のＰＭＯＳトラ
ンジスタ及びＮＭＯＳトランジスタが同時にオン状態と
なり、Ｖｄｄ及びＶｓｓ電源の間に低インピーダンスの
電流経路が形成されるために発生する。また、ＺLの負
荷容量ＣL要素がＶｄｄになるまで充電され、若しくは
Ｖｓｓとなるべく放電されるために、電流スパイクが発
生することもある。
【００１９】従って、図２Ｂのｉ０の波形から、大きな
負荷容量ＣLに対して補完的に機能する大電流トランジ
スタを備えたバッファ６−０を用いることによって、電
流のスパイクが更に悪化することがわかる。電流のスパ
イク波形は、電磁（ＥＭ）ノイズ及び高周波（ＲＦ）ノ
イズの原因となる多くの高周波成分を含みうるものであ
り、これらのノイズがバッファ６を含むＩＣ上の他の信
号、及びこのＩＣを含むシステムの他の部分における信
号に干渉しうるということは当業者には理解されよう。
負荷容量ＣLに対して補完的に機能する大電流トランジ
スタを備えたバッファ６−０を用いることによって、電
流のスパイクが更に悪化することがわかる。電流のスパ
イク波形は、電磁（ＥＭ）ノイズ及び高周波（ＲＦ）ノ
イズの原因となる多くの高周波成分を含みうるものであ
り、これらのノイズがバッファ６を含むＩＣ上の他の信
号、及びこのＩＣを含むシステムの他の部分における信
号に干渉しうるということは当業者には理解されよう。
【００２０】上述したことからわかるように、トライス
テートバッファ６を用いることによって多くの問題が発
生する。図１の構成はカスタムＩＣチップにおいて一般
に用いられているものであるが、この構成では、電流ス
パイクがひどくなり、バス２の金属トレースを比較的幅
広にする必要性が高くなってしまう。実施例において、
バス２用金属トレースの幅は約３μｍ程度である。応用
例の中には、十分に幅広の金属バストレースを形成する
必要があるために、ＩＣ上のスペースの関係で、ＩＣの
他の部分のレイアウトを犠牲にすることもある。
テートバッファ６を用いることによって多くの問題が発
生する。図１の構成はカスタムＩＣチップにおいて一般
に用いられているものであるが、この構成では、電流ス
パイクがひどくなり、バス２の金属トレースを比較的幅
広にする必要性が高くなってしまう。実施例において、
バス２用金属トレースの幅は約３μｍ程度である。応用
例の中には、十分に幅広の金属バストレースを形成する
必要があるために、ＩＣ上のスペースの関係で、ＩＣの
他の部分のレイアウトを犠牲にすることもある。
【００２１】図１の構成は、各バッファモジュールが、
常に１又は２以上の他のバッファモジュール、例えば、
３つの他のバッファモジュールに接続されているが、こ
の点で、この構成はポイントツーポイント方式ではな
い。ここに述べるように、各バッファには実質的に負荷
インピーダンスＺLがかかり、結果的に信号の電圧スル
ーレートが低下することになる。
常に１又は２以上の他のバッファモジュール、例えば、
３つの他のバッファモジュールに接続されているが、こ
の点で、この構成はポイントツーポイント方式ではな
い。ここに述べるように、各バッファには実質的に負荷
インピーダンスＺLがかかり、結果的に信号の電圧スル
ーレートが低下することになる。
【００２２】例えば、ＡＲＢ−０に与えられる信号がバ
ッファ６−０をイネーブル状態にし、ＡＲＢ−１、ＡＲ
Ｂ−２、ＡＲＢ−３に与えられる信号が、それぞれバッ
ファ６−１、６−２、６−３を不動状態にするものと仮
定する。イネーブル状態にされた（即ちオン状態にされ
た）バッファ６−０にかかる負荷ＺLは、（Ａ）金属ト
レースバス２、（Ｂ）Ｄｉｎ０に接続された全ての要
素、（Ｃ）他の３つの不動状態にされた（即ちオフ状態
にされた）バッファの出力インピーダンスキャパシタン
ス、及び（Ｄ）各３つの入力バッファによるＤｉｎ１、
Ｄｉｎ２、Ｄｉｎ３の負荷を含んでいる。結果的に、負
荷は金属トレース負荷と７つのバッファ負荷となる。金
属トレースは、バッファ負荷の概ね２０個分に相当する
のが一般的であるので、オン状態のバッファは概ね１６
個の同等の負荷を駆動しなければならない。１つの基準
となる負荷の大きさは約０．０３２ｐＦであって、この
場合基準となる負荷の３１．３個分が約１．０ｐＦにな
る。
ッファ６−０をイネーブル状態にし、ＡＲＢ−１、ＡＲ
Ｂ−２、ＡＲＢ−３に与えられる信号が、それぞれバッ
ファ６−１、６−２、６−３を不動状態にするものと仮
定する。イネーブル状態にされた（即ちオン状態にされ
た）バッファ６−０にかかる負荷ＺLは、（Ａ）金属ト
レースバス２、（Ｂ）Ｄｉｎ０に接続された全ての要
素、（Ｃ）他の３つの不動状態にされた（即ちオフ状態
にされた）バッファの出力インピーダンスキャパシタン
ス、及び（Ｄ）各３つの入力バッファによるＤｉｎ１、
Ｄｉｎ２、Ｄｉｎ３の負荷を含んでいる。結果的に、負
荷は金属トレース負荷と７つのバッファ負荷となる。金
属トレースは、バッファ負荷の概ね２０個分に相当する
のが一般的であるので、オン状態のバッファは概ね１６
個の同等の負荷を駆動しなければならない。１つの基準
となる負荷の大きさは約０．０３２ｐＦであって、この
場合基準となる負荷の３１．３個分が約１．０ｐＦにな
る。
【００２３】トライステートバッファで基準となる負荷
の１６個分をドライブし、更に十分に速い電圧スルーレ
ートを有する、Ｄｉｎに与えられる出力信号を供給しよ
うとする場合、バッファ電流ｉ０は必然的に上昇する。
これによって、より大きなサイズのバッファトランジス
タが必要となり、電流スパイク及びノイズの発生が増加
してしまうことになる。
の１６個分をドライブし、更に十分に速い電圧スルーレ
ートを有する、Ｄｉｎに与えられる出力信号を供給しよ
うとする場合、バッファ電流ｉ０は必然的に上昇する。
これによって、より大きなサイズのバッファトランジス
タが必要となり、電流スパイク及びノイズの発生が増加
してしまうことになる。
【００２４】いかなる時でもオン状態（即ちハイレベ
ル）にある出力イネーブルアービトレーション信号はた
だ１つであるということは、図１及び図２Ａから明らか
である。イネーブル信号若しくはアービトレーションコ
ンテンションが同時にオーバーラップした場合は、１つ
のオン状態のバッファが他の１つのオン状態のバッファ
を含む非常に低いインピーダンスの負荷を動かすことに
なるか、若しくはその逆となりうる。結果的に、大電流
によって、ＩＣ４が破壊されないにしても損傷を受ける
ことになるのが一般的である。
ル）にある出力イネーブルアービトレーション信号はた
だ１つであるということは、図１及び図２Ａから明らか
である。イネーブル信号若しくはアービトレーションコ
ンテンションが同時にオーバーラップした場合は、１つ
のオン状態のバッファが他の１つのオン状態のバッファ
を含む非常に低いインピーダンスの負荷を動かすことに
なるか、若しくはその逆となりうる。結果的に、大電流
によって、ＩＣ４が破壊されないにしても損傷を受ける
ことになるのが一般的である。
【００２５】図１に示すような従来のトライステートバ
ッファの構成をテストすることは、非常に挑戦的なテー
マであり、従来の自動テストルーチン若しくはテスト装
置を用いた場合は不可能であるのが一般的である。所与
の時間にバスを実際にドライブしているトライステート
バッファのグループを、従来のテストルーチンを用いて
決定することは非常に困難なのである。更に、従来のテ
ストルーチンでは、コンテンションの発生を確実に検出
することは不可能である。言い換えれば、図１の構成の
テストを正しく遂行するためには、コンテンションが発
生しないということを確認しておく必要があるのであ
る。この確認を行った上でのテストの手順及びテスト装
置を実現することは難しい。
ッファの構成をテストすることは、非常に挑戦的なテー
マであり、従来の自動テストルーチン若しくはテスト装
置を用いた場合は不可能であるのが一般的である。所与
の時間にバスを実際にドライブしているトライステート
バッファのグループを、従来のテストルーチンを用いて
決定することは非常に困難なのである。更に、従来のテ
ストルーチンでは、コンテンションの発生を確実に検出
することは不可能である。言い換えれば、図１の構成の
テストを正しく遂行するためには、コンテンションが発
生しないということを確認しておく必要があるのであ
る。この確認を行った上でのテストの手順及びテスト装
置を実現することは難しい。
【００２６】例えば、ＩＣを迅速にテストするのにスキ
ャニングテストプロトコルが用いられるのが一般的であ
るが、このようなテストルーチンは、図１に示すような
トライステートバッファの構成に適用することができな
い。このようなテストにおいては、ＩＣ内部のさまざま
なフリップフロップが一時的にリング状に接続され、既
知のデータパターンがこのリングの中を通過することに
なる。トライステートバッファが存在する場合、ランダ
ム出力ドライブ信号はリングを通して伝えられるが、こ
れによって不確実性、更に悪いことにはコンテンション
をテストプロシージャに導入することになる。
ャニングテストプロトコルが用いられるのが一般的であ
るが、このようなテストルーチンは、図１に示すような
トライステートバッファの構成に適用することができな
い。このようなテストにおいては、ＩＣ内部のさまざま
なフリップフロップが一時的にリング状に接続され、既
知のデータパターンがこのリングの中を通過することに
なる。トライステートバッファが存在する場合、ランダ
ム出力ドライブ信号はリングを通して伝えられるが、こ
れによって不確実性、更に悪いことにはコンテンション
をテストプロシージャに導入することになる。
【００２７】端的に言えば、従来のトライステートバッ
ファの構成に関連してコンテンション及びテスト上の問
題を回避できるようなＩＣ上のバス構造が求められてい
る。このような構造を、ＩＣ及び金属トレース領域、即
ちトライステートバッファバスの構成を実現するのに必
要な領域を侵すことなく形成することが求められている
のである。
ファの構成に関連してコンテンション及びテスト上の問
題を回避できるようなＩＣ上のバス構造が求められてい
る。このような構造を、ＩＣ及び金属トレース領域、即
ちトライステートバッファバスの構成を実現するのに必
要な領域を侵すことなく形成することが求められている
のである。
【００２８】
【発明が解決しようとする課題】従って、本発明の目的
は、金属配線トレースの幅を狭くすることができ、か
つ、コンテンションの問題を回避でき、テスト容易性の
高められた、電流の小さいポイントツーポイント方式の
ＡＳＩＣ用バスシステムを提供することである。
は、金属配線トレースの幅を狭くすることができ、か
つ、コンテンションの問題を回避でき、テスト容易性の
高められた、電流の小さいポイントツーポイント方式の
ＡＳＩＣ用バスシステムを提供することである。
【００２９】
【課題を解決するための手段】本発明のリング形状のバ
ス構造は、Ｍ個のＸ：１マルチプレクサモジュール（こ
こでＭは２以上の整数である）を用いて形成される。各
モジュールは、入出力ポートを介してバスに接続され
る。各モジュールは出力ポート（Ｄｏｕｔ）、アービト
レーションポート（ＡＲＢ）、及びＸ個の入力ポート
（ＬＯＣＡＬｏｕｔ，Ｄｉｎ１，Ｄｉｎ２，・・・，Ｄ
ｉｎ[Ｘ−１]）を有する。ｊ番目のモジュールＭｊの出
力ポートＤｏｕｔは、導電バスの一部を介して、隣接す
るｊ＋１番目のモジュール上の[Ｘ−１]個の入力ポート
に接続される。従って、モジュールＭ０の出力ポートＤ
ｏｕｔ０は、モジュールＭ１’上の[Ｘ−１]個の入力ポ
ートに接続され、モジュールＭ１’の出力ポートＤｏｕ
ｔ１は、モジュールＭ２’上の[Ｘ−１]個の入力ポート
に接続され、以下同様に続く形となる。各モジュールの
出力ポートが、モジュールのアービトレーションポート
ＡＲＢに流される選択用アービトレーション信号の状態
に従って選択された、そのモジュールのＸ個の入力ポー
トの１つに接続されるが、この点において、このモジュ
ールはＸ：１であると言える。アービトレーション信号
の状態は、バスに接続されたモジュールのＬＯＣＡＬｏ
ｕｔ入力ポートと、他のモジュールのＤｉｎ入力ポート
との間の、バス信号経路を画定するのである。
ス構造は、Ｍ個のＸ：１マルチプレクサモジュール（こ
こでＭは２以上の整数である）を用いて形成される。各
モジュールは、入出力ポートを介してバスに接続され
る。各モジュールは出力ポート（Ｄｏｕｔ）、アービト
レーションポート（ＡＲＢ）、及びＸ個の入力ポート
（ＬＯＣＡＬｏｕｔ，Ｄｉｎ１，Ｄｉｎ２，・・・，Ｄ
ｉｎ[Ｘ−１]）を有する。ｊ番目のモジュールＭｊの出
力ポートＤｏｕｔは、導電バスの一部を介して、隣接す
るｊ＋１番目のモジュール上の[Ｘ−１]個の入力ポート
に接続される。従って、モジュールＭ０の出力ポートＤ
ｏｕｔ０は、モジュールＭ１’上の[Ｘ−１]個の入力ポ
ートに接続され、モジュールＭ１’の出力ポートＤｏｕ
ｔ１は、モジュールＭ２’上の[Ｘ−１]個の入力ポート
に接続され、以下同様に続く形となる。各モジュールの
出力ポートが、モジュールのアービトレーションポート
ＡＲＢに流される選択用アービトレーション信号の状態
に従って選択された、そのモジュールのＸ個の入力ポー
トの１つに接続されるが、この点において、このモジュ
ールはＸ：１であると言える。アービトレーション信号
の状態は、バスに接続されたモジュールのＬＯＣＡＬｏ
ｕｔ入力ポートと、他のモジュールのＤｉｎ入力ポート
との間の、バス信号経路を画定するのである。
【００３０】好適な実施例においては、少なくとも２つ
の２：１マルチプレクサが用いられる。各２：１マルチ
プレクサモジュールは、出力ポート（Ｄｏｕｔ）、アー
ビトレーションポート（ＡＲＢ）、第２入力ポート（Ｌ
ＯＣＡＬｏｕｔ）、及び隣接するモジュールに接続され
た第１入力ポート（Ｄｉｎ）を有する。
の２：１マルチプレクサが用いられる。各２：１マルチ
プレクサモジュールは、出力ポート（Ｄｏｕｔ）、アー
ビトレーションポート（ＡＲＢ）、第２入力ポート（Ｌ
ＯＣＡＬｏｕｔ）、及び隣接するモジュールに接続され
た第１入力ポート（Ｄｉｎ）を有する。
【００３１】この構成はポイントツーポイント方式で、
１つのモジュールのＤｏｕｔ出力ポートは、接続された
他のモジュールのＤｉｎ入力ポートにのみ対応する。従
って、従来のトライステートバッファモジュールのバス
構成と比較して、各モジュールの出力の負荷は小さくな
っている。これによって、本発明に従えば、モジュール
電流を比較的小さくすることができ、更にバス接続手段
たる金属配線トレースの幅を狭くすることが可能とな
る。マルチプレクサモジュールは大型の大電流用出力ト
ランジスタを用いる必要がないので、熱による損傷を受
けることがなくなり、アービトレーション信号間のコン
テンション型のオーバーラップが生じなくなる。コンテ
ンションによる損傷が発生しないので、本発明に対して
はスキャン発生テストを含む自動テスト処理を適用する
ことができる。
１つのモジュールのＤｏｕｔ出力ポートは、接続された
他のモジュールのＤｉｎ入力ポートにのみ対応する。従
って、従来のトライステートバッファモジュールのバス
構成と比較して、各モジュールの出力の負荷は小さくな
っている。これによって、本発明に従えば、モジュール
電流を比較的小さくすることができ、更にバス接続手段
たる金属配線トレースの幅を狭くすることが可能とな
る。マルチプレクサモジュールは大型の大電流用出力ト
ランジスタを用いる必要がないので、熱による損傷を受
けることがなくなり、アービトレーション信号間のコン
テンション型のオーバーラップが生じなくなる。コンテ
ンションによる損傷が発生しないので、本発明に対して
はスキャン発生テストを含む自動テスト処理を適用する
ことができる。
【００３２】
【発明の実施の形態】図３のＡに示すのは、ＩＣチップ
１０４上に形成された１ビットリング形状バスであっ
て、ＩＣチップ１０４はサブセクション上に形成された
回路を有するＡＳＩＣであってもよい。図３のＡの実施
例においては、リング形状バス１０２が、４個の（即ち
Ｍ＝４）ツーウェイ（即ちＸ＝２または２：１）マルチ
プレクサモジュール１０６−０、１０６−１、１０６−
２、及び１０６−３を含む。各マルチプレクサはモジュ
ールは、バスを介して、ＩＣチップ１０４上の１又は２
以上のサブセクションまたは回路に接続され得るＩ／Ｏ
ノードを画定している。Ｎビットの幅を有するバスを備
えたＩＣにおいては、図３のＡに示したモジュールがＮ
個分複製された形となり、このとき各アービトレーショ
ン信号はＮ個のマルチプレクサモジュールに伝えられ
る。
１０４上に形成された１ビットリング形状バスであっ
て、ＩＣチップ１０４はサブセクション上に形成された
回路を有するＡＳＩＣであってもよい。図３のＡの実施
例においては、リング形状バス１０２が、４個の（即ち
Ｍ＝４）ツーウェイ（即ちＸ＝２または２：１）マルチ
プレクサモジュール１０６−０、１０６−１、１０６−
２、及び１０６−３を含む。各マルチプレクサはモジュ
ールは、バスを介して、ＩＣチップ１０４上の１又は２
以上のサブセクションまたは回路に接続され得るＩ／Ｏ
ノードを画定している。Ｎビットの幅を有するバスを備
えたＩＣにおいては、図３のＡに示したモジュールがＮ
個分複製された形となり、このとき各アービトレーショ
ン信号はＮ個のマルチプレクサモジュールに伝えられ
る。
【００３３】図示した実施例においては、各マルチプレ
クサモジュールは、２つの入力ポートと、１つの出力ポ
ートと、１つのアービトレーションポートとを有する。
マルチプレクサの出力ポートは、他のモジュールの２つ
の入力ポートの選択された１つに接続され、その接続の
しかたはアービトレーションポートの信号の状態によっ
て決定されるが、この点で、このマルチプレクサはツー
ウェイのものである。
クサモジュールは、２つの入力ポートと、１つの出力ポ
ートと、１つのアービトレーションポートとを有する。
マルチプレクサの出力ポートは、他のモジュールの２つ
の入力ポートの選択された１つに接続され、その接続の
しかたはアービトレーションポートの信号の状態によっ
て決定されるが、この点で、このマルチプレクサはツー
ウェイのものである。
【００３４】例えば、マルチプレクサ１０６−０は、マ
ルチプレクサ１０６−１の出力としてＤｏｕｔ１から供
給されたＩ／Ｏ信号を受け取るように接続された第１入
力ポートＤｉｎ０を有する。また、マルチプレクサ１０
６−０は、１又は２以上のＩＣチップ上の回路またはサ
ブセクションからの入出力信号を受け取るように接続さ
れた第２入力ポートＬＯＣＡＬｏｕｔ０を有する。更
に、マルチプレクサ１０６−０は、アービトレーション
信号を受け取るべく接続されたアービトレーションポー
トＡＲＢ−０、及び、出力信号を隣接するマルチプレク
サ（ここではマルチプレクサ１０６−３）の入力ポート
に流す出力ポートＤｏｕｔ０を有する。
ルチプレクサ１０６−１の出力としてＤｏｕｔ１から供
給されたＩ／Ｏ信号を受け取るように接続された第１入
力ポートＤｉｎ０を有する。また、マルチプレクサ１０
６−０は、１又は２以上のＩＣチップ上の回路またはサ
ブセクションからの入出力信号を受け取るように接続さ
れた第２入力ポートＬＯＣＡＬｏｕｔ０を有する。更
に、マルチプレクサ１０６−０は、アービトレーション
信号を受け取るべく接続されたアービトレーションポー
トＡＲＢ−０、及び、出力信号を隣接するマルチプレク
サ（ここではマルチプレクサ１０６−３）の入力ポート
に流す出力ポートＤｏｕｔ０を有する。
【００３５】図３Ｂに示す電圧波形のように、本発明の
好適実施例においては、ＡＲＢ−０がハイレベルのと
き、Ｄｏｕｔ０に与えられる信号はＤｉｎ０に与えられ
る信号と等しく、ＡＲＢ−０がローレベルのとき、Ｄｏ
ｕｔ０に与えられる信号はＬＯＣＡＬｏｕｔ０に与えら
れる信号と等しい。図４に示すのは、マルチプレクサモ
ジュール１０６−０の基本的な実現形態であって、２つ
のＮＭＯＳ電解効果トランジスタＮ４、Ｎ５と、インバ
ータＩ４とを有するものである。当然ながら他の実施形
態を用いることも可能であって、そのなかにはアービト
レーション信号の極性を反転したものも含まれる。この
場合、ＡＲＢ−０がローレベルのときＤｏｕｔに与えら
れる信号はＤｉｎ０に与えられる信号と等しく、ＡＲＢ
−０がハイレベルのときＤｏｕｔに与えられる信号はＬ
ＯＣＡＬｏｕｔに与えられる信号と等しくなる。
好適実施例においては、ＡＲＢ−０がハイレベルのと
き、Ｄｏｕｔ０に与えられる信号はＤｉｎ０に与えられ
る信号と等しく、ＡＲＢ−０がローレベルのとき、Ｄｏ
ｕｔ０に与えられる信号はＬＯＣＡＬｏｕｔ０に与えら
れる信号と等しい。図４に示すのは、マルチプレクサモ
ジュール１０６−０の基本的な実現形態であって、２つ
のＮＭＯＳ電解効果トランジスタＮ４、Ｎ５と、インバ
ータＩ４とを有するものである。当然ながら他の実施形
態を用いることも可能であって、そのなかにはアービト
レーション信号の極性を反転したものも含まれる。この
場合、ＡＲＢ−０がローレベルのときＤｏｕｔに与えら
れる信号はＤｉｎ０に与えられる信号と等しく、ＡＲＢ
−０がハイレベルのときＤｏｕｔに与えられる信号はＬ
ＯＣＡＬｏｕｔに与えられる信号と等しくなる。
【００３６】図４の実施例は１方向性マルチプレクサユ
ニットを表しているが、代わりに２方向性マルチプレク
サユニットを用いることも可能であるということは、当
業者には理解されよう。２方向性マルチプレクサユニッ
トを用いることによって、本発明に基づくリング形状構
造に２方向性の動作をさせることができる。従って、図
３Ａに関して言えば、信号がＤｉｎ０からリング形状バ
スを経てＬＯＣＡＬｏｕｔ０に流れるか、またはＬＯＣ
ＡＬｏｕｔ０からリング形状バスを経てＤｉｎ０に流れ
る。
ニットを表しているが、代わりに２方向性マルチプレク
サユニットを用いることも可能であるということは、当
業者には理解されよう。２方向性マルチプレクサユニッ
トを用いることによって、本発明に基づくリング形状構
造に２方向性の動作をさせることができる。従って、図
３Ａに関して言えば、信号がＤｉｎ０からリング形状バ
スを経てＬＯＣＡＬｏｕｔ０に流れるか、またはＬＯＣ
ＡＬｏｕｔ０からリング形状バスを経てＤｉｎ０に流れ
る。
【００３７】このような接続をしたとき、図３のＡのマ
ルチプレクサモジュールのリング形状バス１０２の構成
と、図１のＡのトライステートバッファモジュールの構
成との間で似た点と、異なる点とが指摘される。
ルチプレクサモジュールのリング形状バス１０２の構成
と、図１のＡのトライステートバッファモジュールの構
成との間で似た点と、異なる点とが指摘される。
【００３８】アービトレーション信号の状態に基づい
て、１つのモジュールの選択されたＩ／Ｏノードと、他
のモジュールのノードとが接続されるという点で、両構
成は似たものである。図３のＡにおいて、例えばＡＲＢ
−０がハイレベルで、ＡＲＢ−１、ＡＲＢ−２、ＡＲＢ
−３がローレベルの場合、Ｄｉｎ０の信号はマルチプレ
クサ１０６−１、１０６−２、１０６−３を経て、マル
チプレクサ１０６−０のＬＯＣＡＬｏｕｔ０ノードに至
る。図３Ａに示すように、同じＤｉｎ０の信号が、ノー
ドＤｉｎ１、Ｄｉｎ２、及びＤｉｎ３にも流される。つ
まり、図３Ａに示すように、バス１０２はリング形状と
なっているのである。
て、１つのモジュールの選択されたＩ／Ｏノードと、他
のモジュールのノードとが接続されるという点で、両構
成は似たものである。図３のＡにおいて、例えばＡＲＢ
−０がハイレベルで、ＡＲＢ−１、ＡＲＢ−２、ＡＲＢ
−３がローレベルの場合、Ｄｉｎ０の信号はマルチプレ
クサ１０６−１、１０６−２、１０６−３を経て、マル
チプレクサ１０６−０のＬＯＣＡＬｏｕｔ０ノードに至
る。図３Ａに示すように、同じＤｉｎ０の信号が、ノー
ドＤｉｎ１、Ｄｉｎ２、及びＤｉｎ３にも流される。つ
まり、図３Ａに示すように、バス１０２はリング形状と
なっているのである。
【００３９】しかし、従来技術のものとは異なり、図３
Ａのリング形状バスの構成は、１つのモジュールの出力
が他のモジュールの１つにのみ接続されているが、この
点で、この構成はポイントツーポイント方式である。例
えば、モジュール１０６−０からの出力はモジュール１
０６−３のＤｉｎ３に入力されるのみで、他の部分には
流されない。また、各マルチプレクサモジュールの内部
回路は、モジュールの入力を、モジュール出力に接続さ
れた負荷インピーダンスから独立させている。
Ａのリング形状バスの構成は、１つのモジュールの出力
が他のモジュールの１つにのみ接続されているが、この
点で、この構成はポイントツーポイント方式である。例
えば、モジュール１０６−０からの出力はモジュール１
０６−３のＤｉｎ３に入力されるのみで、他の部分には
流されない。また、各マルチプレクサモジュールの内部
回路は、モジュールの入力を、モジュール出力に接続さ
れた負荷インピーダンスから独立させている。
【００４０】このように、各マルチプレクサモジュール
内部の出力トランジスタの負荷は、従来技術におけるト
ライステートバッファモジュールの出力トランジスタの
負荷よりも小さい負荷ＺLとなる。同様に、図１に示す
従来のトライステートバッファの構成のおける出力イン
ピーダンスは、基準負荷の１６個分程度の大きさの負荷
であるが、本発明のマルチプレクサモジュールにおける
出力インピーダンスは、基準負荷の４倍程度の大きさの
負荷でしかない。２：１マルチプレクサモジュールの典
型的な信号遷移時間は約５００ピコ秒、即ち従来のトラ
イステートバッファの約２倍の速度である。
内部の出力トランジスタの負荷は、従来技術におけるト
ライステートバッファモジュールの出力トランジスタの
負荷よりも小さい負荷ＺLとなる。同様に、図１に示す
従来のトライステートバッファの構成のおける出力イン
ピーダンスは、基準負荷の１６個分程度の大きさの負荷
であるが、本発明のマルチプレクサモジュールにおける
出力インピーダンスは、基準負荷の４倍程度の大きさの
負荷でしかない。２：１マルチプレクサモジュールの典
型的な信号遷移時間は約５００ピコ秒、即ち従来のトラ
イステートバッファの約２倍の速度である。
【００４１】マルチプレクサモジュールでは負荷がより
小さくなっているので、出力電流を小さくすることで
（ＣLΔＶ／Δｔが小さくなるので）、電圧のスルーレ
ートを速めて動作させることができる。この結果、各マ
ルチプレクサモジュール間の経路バスを形成する金属ト
レースの幅を、所与の抵抗率のもとで、図１のような従
来のモジュールで用いられていた金属トレースの幅と比
較して小さくすることができる。例えば、図３Ａの実施
例において用いられる典型的な金属トレースの幅は０．
８μｍに過ぎない。幅のより狭い金属トレースを利用で
きることで、ＩＣチップのレイアウトを設計するに際し
て可撓性を高め、また、幅広の金属トレースよりも容量
性負荷を低減させることが可能となるという利点が生ず
る。
小さくなっているので、出力電流を小さくすることで
（ＣLΔＶ／Δｔが小さくなるので）、電圧のスルーレ
ートを速めて動作させることができる。この結果、各マ
ルチプレクサモジュール間の経路バスを形成する金属ト
レースの幅を、所与の抵抗率のもとで、図１のような従
来のモジュールで用いられていた金属トレースの幅と比
較して小さくすることができる。例えば、図３Ａの実施
例において用いられる典型的な金属トレースの幅は０．
８μｍに過ぎない。幅のより狭い金属トレースを利用で
きることで、ＩＣチップのレイアウトを設計するに際し
て可撓性を高め、また、幅広の金属トレースよりも容量
性負荷を低減させることが可能となるという利点が生ず
る。
【００４２】図３のＡに示す４つのマルチプレクサモジ
ュールで必要とされる動作電流の和が、１つのイネーブ
ル信号が１つのイネーブル状態を作り出す従来のトライ
ステートバッファモジュールで必要とされる動作電流と
等しいか、またはそれ以上の大きさであったとしても、
本発明の利点は失われるものではない。従来技術におい
ては、全てのドライブ電流が、１つのイネーブル状態に
されたトライステートバッファから供給されるのに対し
て、本発明においては、ドライブ電流が様々なマルチプ
レクサモジュールに分散される。この結果、大電流のト
ライステートバッファモジュールと比較して、より低い
電流のマルチプレクサモジュールを製造するのが容易に
なる。
ュールで必要とされる動作電流の和が、１つのイネーブ
ル信号が１つのイネーブル状態を作り出す従来のトライ
ステートバッファモジュールで必要とされる動作電流と
等しいか、またはそれ以上の大きさであったとしても、
本発明の利点は失われるものではない。従来技術におい
ては、全てのドライブ電流が、１つのイネーブル状態に
されたトライステートバッファから供給されるのに対し
て、本発明においては、ドライブ電流が様々なマルチプ
レクサモジュールに分散される。この結果、大電流のト
ライステートバッファモジュールと比較して、より低い
電流のマルチプレクサモジュールを製造するのが容易に
なる。
【００４３】本発明においては、コンテンションそのも
のも問題とならない。図３Ａにおいて、１又は２以上の
アービトレーション信号がほぼ同時にオン状態（即ちハ
イレベル）となった場合でも、選択されたマルチプレク
サモジュールも、ＩＣ１０４も損なわれることはない。
これは、図１のような、２つ（またはそれ以上）の高出
力電流のトライステートバッファモジュールが相互にド
ライブし合うようにされた従来の構成での場合と逆であ
る。
のも問題とならない。図３Ａにおいて、１又は２以上の
アービトレーション信号がほぼ同時にオン状態（即ちハ
イレベル）となった場合でも、選択されたマルチプレク
サモジュールも、ＩＣ１０４も損なわれることはない。
これは、図１のような、２つ（またはそれ以上）の高出
力電流のトライステートバッファモジュールが相互にド
ライブし合うようにされた従来の構成での場合と逆であ
る。
【００４４】本発明においては、準コンテンション（qu
asi-contention）が起こって２以上のマルチプレクサモ
ジュールが同時に選択された場合は、バス１０２に接続
されたビットの正しい状態、つまりハイレベル、ローレ
ベルの状態は誤ったものとなるかもしれないが、バッフ
ァモジュールまたはＩＣの熱による損傷は起こらない。
マルチビットバスを用いた構成においても、準コンテン
ションによって１又は２以上のビットが損なわれる（即
ちローレベルであるべきところがハイレベルとなった
り、その逆の状態が生じたりする）かもしれないが、Ｉ
Ｃが損なわれることは起こり得ない。
asi-contention）が起こって２以上のマルチプレクサモ
ジュールが同時に選択された場合は、バス１０２に接続
されたビットの正しい状態、つまりハイレベル、ローレ
ベルの状態は誤ったものとなるかもしれないが、バッフ
ァモジュールまたはＩＣの熱による損傷は起こらない。
マルチビットバスを用いた構成においても、準コンテン
ションによって１又は２以上のビットが損なわれる（即
ちローレベルであるべきところがハイレベルとなった
り、その逆の状態が生じたりする）かもしれないが、Ｉ
Ｃが損なわれることは起こり得ない。
【００４５】コンテンションまたは準コンテンションに
よってＩＣ１０４が損なわれ得るような問題は無いの
で、本発明のシステムを、従来のテストプロトコル、若
しくはテスト装置を用いてテストすることは可能であ
る。例えば、ＩＣ１０４を高速でテストするに際して
は、従来技術のＩＣ４をテストしようとする場合に用い
る必要のある技術は不要であって、スキャニングテスト
プロトコルがそのまま使用可能である。
よってＩＣ１０４が損なわれ得るような問題は無いの
で、本発明のシステムを、従来のテストプロトコル、若
しくはテスト装置を用いてテストすることは可能であ
る。例えば、ＩＣ１０４を高速でテストするに際して
は、従来技術のＩＣ４をテストしようとする場合に用い
る必要のある技術は不要であって、スキャニングテスト
プロトコルがそのまま使用可能である。
【００４６】図３Ａの好適実施例では、４つの２：１マ
ルチプレクサモジュールを用いているが、バスを実現す
るために２：１マルチプレクサモジュールを２つだけ使
用するようにすることも可能である。更に、従来のマル
チプレクサユニットでなく、Ｘ：１のスイッチングモジ
ュールを実現することも可能である。
ルチプレクサモジュールを用いているが、バスを実現す
るために２：１マルチプレクサモジュールを２つだけ使
用するようにすることも可能である。更に、従来のマル
チプレクサユニットでなく、Ｘ：１のスイッチングモジ
ュールを実現することも可能である。
【００４７】各ノード毎に２：１（即ちＸ＝２の）マル
チプレクサを用いることによって、１つのリング形状の
データ経路が形成されることは明らかである。しかし、
多くの負荷を備えたより大型のバスに対しては、３：１
（又はアービトレーションについてＸ：１の）マルチプ
レクサを用いることが有益である。Ｘを２から３へ増加
させることによって、各マルチプレクサは、それぞれに
近接したノードを２次元でドライブしなければならず、
個々のマルチプレクサに対する負荷が増加することにな
る。しかし、Ｘを増加させることによって、１つのバス
リングにおける要素の数全体が減らされることになる。
チプレクサを用いることによって、１つのリング形状の
データ経路が形成されることは明らかである。しかし、
多くの負荷を備えたより大型のバスに対しては、３：１
（又はアービトレーションについてＸ：１の）マルチプ
レクサを用いることが有益である。Ｘを２から３へ増加
させることによって、各マルチプレクサは、それぞれに
近接したノードを２次元でドライブしなければならず、
個々のマルチプレクサに対する負荷が増加することにな
る。しかし、Ｘを増加させることによって、１つのバス
リングにおける要素の数全体が減らされることになる。
【００４８】このような配置の例は、１６個のノードを
備えたバスであって、図３Ａの構成４つ分を有し、各ノ
ードを通過する垂直方向を向いたリング形状のバスを備
えたものである。各ノードは２つの負荷（即ち、同じ平
面上の隣接する負荷、及び「上側の」隣接する負荷）を
ドライブするが、２つの負荷の間の最大距離は増加す
る。短くなるのは、１つのリングバスにおける、１５の
ノードから、６つのノード、即ち水平面上の３つのノー
ド及び垂直面上の３つのノードへの距離である。
備えたバスであって、図３Ａの構成４つ分を有し、各ノ
ードを通過する垂直方向を向いたリング形状のバスを備
えたものである。各ノードは２つの負荷（即ち、同じ平
面上の隣接する負荷、及び「上側の」隣接する負荷）を
ドライブするが、２つの負荷の間の最大距離は増加す
る。短くなるのは、１つのリングバスにおける、１５の
ノードから、６つのノード、即ち水平面上の３つのノー
ド及び垂直面上の３つのノードへの距離である。
【００４９】従って、一般にＸ：１マルチプレクサモジ
ュールの構成は、Ｘ次元の立方体を画定する。図３Ａの
２：１マルチプレクサモジュールの構成では、Ｘ＝２で
あり、２次元の平面の構成が画定される。Ｘ＝２の場
合、各マルチプレクサモジュールの出力は、[Ｘ−１]個
の、または隣接するモジュールの入力の１つに接続され
る。Ｘ＝３の場合（即ち、３：１マルチプレクサモジュ
ールが使用される場合）は、３次元の立方体の構成が実
現される。三次元構成の場合は、各マルチプレクサの出
力は、他のモジュールの[Ｘ−１]個、または２つの入力
へのファンアウトとなる。
ュールの構成は、Ｘ次元の立方体を画定する。図３Ａの
２：１マルチプレクサモジュールの構成では、Ｘ＝２で
あり、２次元の平面の構成が画定される。Ｘ＝２の場
合、各マルチプレクサモジュールの出力は、[Ｘ−１]個
の、または隣接するモジュールの入力の１つに接続され
る。Ｘ＝３の場合（即ち、３：１マルチプレクサモジュ
ールが使用される場合）は、３次元の立方体の構成が実
現される。三次元構成の場合は、各マルチプレクサの出
力は、他のモジュールの[Ｘ−１]個、または２つの入力
へのファンアウトとなる。
【００５０】要点を繰り返すと、本発明のマルチプレク
サモジュールを用いることによって、比較的低電流のマ
ルチプレクサトランジスタを容易に実現することができ
る。本発明の構成を実現するのに必要なＩＣチップ上の
領域は、同じ数の入出力ノードを有する従来のトライス
テートバッファ構造を実現するのに要するＩＣチップ上
の面積を上回るものではない。各マルチプレクサモジュ
ールが発する電流、若しくはシンクする電流は比較的小
さいので、図３Ａに示すリングバスを実現するために用
いられる金属トレースの幅は、図１に示す従来のバスの
場合と比較して狭くすることが可能となる。コンテンシ
ョンによる損傷もなくなるので、本発明は、スキャニン
グを含む標準的なテスト技術及びテスト装置を用いた高
速のテストになじみやすいものとなる。
サモジュールを用いることによって、比較的低電流のマ
ルチプレクサトランジスタを容易に実現することができ
る。本発明の構成を実現するのに必要なＩＣチップ上の
領域は、同じ数の入出力ノードを有する従来のトライス
テートバッファ構造を実現するのに要するＩＣチップ上
の面積を上回るものではない。各マルチプレクサモジュ
ールが発する電流、若しくはシンクする電流は比較的小
さいので、図３Ａに示すリングバスを実現するために用
いられる金属トレースの幅は、図１に示す従来のバスの
場合と比較して狭くすることが可能となる。コンテンシ
ョンによる損傷もなくなるので、本発明は、スキャニン
グを含む標準的なテスト技術及びテスト装置を用いた高
速のテストになじみやすいものとなる。
【００５１】請求項に記載の本発明の範囲、及び精神を
逸脱することなく、開示した実施例の様々に変更するこ
とも可能である。
逸脱することなく、開示した実施例の様々に変更するこ
とも可能である。
【００５２】
【発明の効果】以上より、本発明に基づき、金属配線ト
レースの幅を狭くすることができ、かつ、コンテンショ
ンの問題を回避でき、テスト容易性の高められた、電流
の小さいポイントツーポイント方式のＡＳＩＣ用バスシ
ステムが提供される。
レースの幅を狭くすることができ、かつ、コンテンショ
ンの問題を回避でき、テスト容易性の高められた、電流
の小さいポイントツーポイント方式のＡＳＩＣ用バスシ
ステムが提供される。
【図１】従来技術に基づく、トライステートバッファモ
ジュールを用いたチップ上のバス構造を示した図であ
る。
ジュールを用いたチップ上のバス構造を示した図であ
る。
【図２】Ａ及びＢからなり、Ａは、従来技術に基づく基
本的なトライステートバッファモジュールを示した図で
あり、Ｂは、Ａのトライステートバッファモジュールに
おける電流及び電圧波形を示した図である。
本的なトライステートバッファモジュールを示した図で
あり、Ｂは、Ａのトライステートバッファモジュールに
おける電流及び電圧波形を示した図である。
【図３】Ａ及びＢからなり、Ａは、本発明に基づく、マ
ルチプレクサモジュールを用いたリング形状オンチップ
バス構造を示した図であり、Ｂは、Ａのマルチプレクサ
モジュールにおける電圧波形を示した図である。
ルチプレクサモジュールを用いたリング形状オンチップ
バス構造を示した図であり、Ｂは、Ａのマルチプレクサ
モジュールにおける電圧波形を示した図である。
【図４】本発明に基づく、基本的なマルチプレクサモジ
ュールを示した図である。
ュールを示した図である。
２ バス ４ ＩＣチップ ６−０〜３ トライステートバッファモジュール １０２ リング形状バス １０４ ＩＣチップ １０６−０〜３ マルチプレクサモジュール
Claims (10)
- 【請求項１】 Ｍを２以上の整数としたとき、集積回
路上に形成されるＭ個のノード間を接続するシステムで
あって、 Ｍ個のモジュールと、 隣接する前記モジュール間の電気的接続をなす導電バス
とを有し、 前記Ｍ個のモジュールのそれぞれが、 第１入力ノード（Ｄｉｎ）と、 第２入力ノード（ＬＯＣＡＬｏｕｔ）と、 アービトレーション信号が与えられるアービトレーショ
ンノード（ＡＲＢ）と、 前記アービトレーション信号が第１状態にあるとき、前
記同じモジュールの前記第１入力ノードと接続され、前
記アービトレーション信号が第２状態にあるとき、前記
同じモジュールの前記第２入力ノードと接続される出力
ノード（Ｄｏｕｔ）とを有することを特徴とし、 ｊを０以上Ｍ−１以下の整数としたとき、前記導電バス
を介して、ｊ番目のモジュールの前記第１入力ノード
が、ｊ＋１番目のモジュールの前記出力ノードに接続さ
れ、Ｍ番目のモジュールの前記第１入力ノードが、０番
目のモジュールの前記出力ノードに接続されることを特
徴とする集積回路上のノード間接続システム。 - 【請求項２】 前記各モジュールが、２：１マルチプ
レクサユニットであることを特徴とする請求項１に記載
のシステム。 - 【請求項３】 前記各モジュールにおいて、前記出力
ノードと前記第１及び第２入力ノードとがバッファを介
して接続されていることを特徴とする請求項１に記載の
システム。 - 【請求項４】 Ｍ＝２である請求項１に記載のシステ
ムにおいて、 ２：１の第１マルチプレクサユニットを有する第１モジ
ュールと、 ２：１の第２マルチプレクサユニットを有する第２モジ
ュールとを有し、 前記第１マルチプレクサユニットが、 第１入力ノードと、 第２入力ノードと、 第１アービトレーション信号が与えられるアービトレー
ションノードと、 前記第１アービトレーション信号が第１状態にあると
き、前記第１マルチプレクサユニットの第１入力ノード
と接続され、前記第１アービトレーション信号が第２状
態にあるとき、前記第１マルチプレクサユニットの第２
入力ノードと接続される出力ノードとを有することを特
徴とし、 前記第２マルチプレクサユニットが、 前記導電バスの第１部分を介して前記第１マルチプレク
サユニットの前記出力ノードに接続可能な第１入力ノー
ドと、 第２入力ノードと、 第２アービトレーション信号が与えられるアービトレー
ションノードと、 前記第２アービトレーション信号が第１状態にあると
き、前記第２マルチプレクサユニットの第１入力ノード
と接続され、前記第２アービトレーション信号が第２状
態にあるとき、前記第２マルチプレクサユニットの第２
入力ノードと接続され、かつ、前記導電バスの第２部分
を介して、前記第１マルチプレクサユニットの第１入力
ノードと接続される出力ノードとを有することを特徴と
し、 前記導電バスが、少なくとも前記第１部分と、前記第２
部分とを有することを特徴とし、 前記第１及び第２アービトレーション信号の状態が、前
記第１及び第２マルチプレクサユニットの一方の第１及
び第２入力ノードの内の所望の入力ノードと、前記第１
及び第２マルチプレクサユニットの残りの一方の出力ノ
ードとの間の、前記導電バスに沿った信号経路を画定す
ることを特徴とする請求項１に記載のシステム。 - 【請求項５】 前記各モジュールが、ＭＯＳトランジ
スタを備える形で形成されていることを特徴とする請求
項１に記載のシステム。 - 【請求項６】 Ｍを２以上の整数としたとき、集積回
路上のＭ個のノード間を接続する方法であって、 Ｍ個のモジュールを設ける第１過程と、 隣接する前記モジュール間の電気的接続をなす導電バス
を設ける第２過程とを有し、 前記Ｍ個のモジュールのそれぞれが、 第１入力ノード（Ｄｉｎ）と、 第２入力ノード（ＬＯＣＡＬｏｕｔ）と、 アービトレーション信号が与えられるアービトレーショ
ンノード（ＡＲＢ）と、 前記アービトレーション信号が第１状態にあるとき、前
記同じモジュールの前記第１入力ノードと接続され、前
記アービトレーション信号が第２状態にあるとき、前記
同じモジュールの前記第２入力ノードと接続される出力
ノード（Ｄｏｕｔ）とを有することを特徴とし、 ｊを０以上Ｍ−１以下の整数としたとき、前記導電バス
を介して、ｊ番目のモジュールの前記第１入力ノード
が、ｊ＋１番目のモジュールの前記出力ノードに接続さ
れ、Ｍ番目のモジュールの前記第１入力ノードが、０番
目のモジュールの前記出力ノードに接続されることを特
徴とする集積回路上のノード間を接続する方法。 - 【請求項７】 前記第１過程において、前記各モジュ
ールが、２：１マルチプレクサユニットであることを特
徴とする請求項６に記載の方法。 - 【請求項８】 前記第１過程が、前記入力ノードにバ
ッファを介して接続されている前記出力ノードを有する
モジュールを設ける過程を有することを特徴とする請求
項６に記載の方法。 - 【請求項９】 Ｍ＝２である場合の請求項６に記載の
方法において、 前記第１過程が、 ２：１の第１マルチプレクサユニットを有する第１モジ
ュールを設ける過程と、 ２：１の第２マルチプレクサユニットを有する第２モジ
ュールを設ける過程とを有し、 前記第１マルチプレクサユニットが、 第１入力ノードと、 第２入力ノードと、 第１アービトレーション信号が与えられるアービトレー
ションノードと、 前記第１アービトレーション信号が第１状態にあると
き、前記第１マルチプレクサユニットの第１入力ノード
と接続され、前記第１アービトレーション信号が第２状
態にあるとき、前記第１マルチプレクサユニットの第２
入力ノードと接続される出力ノードとを有することを特
徴とし、 前記第２マルチプレクサユニットが、 前記導電バスの第１部分を介して前記第１マルチプレク
サユニットの前記出力ノードに接続可能な第１入力ノー
ドと、 第２入力ノードと、 第２アービトレーション信号が与えられるアービトレー
ションノードと、 前記第２アービトレーション信号が第１状態にあると
き、前記第２マルチプレクサユニットの第１入力ノード
と接続され、前記第２アービトレーション信号が第２状
態にあるとき、前記第２マルチプレクサユニットの第２
入力ノードと接続され、かつ、前記導電バスの第２部分
を介して、前記第１マルチプレクサユニットの第１入力
ノードと接続される出力ノードとを有することを特徴と
し、 前記導電バスが、少なくとも前記第１部分と、前記第２
部分とを有することを特徴とし、 前記第１及び第２アービトレーション信号の状態が、前
記第１及び第２マルチプレクサユニットの一方の第１及
び第２入力ノードの内の所望の入力ノードと、前記第１
及び第２マルチプレクサユニットの残りの一方の出力ノ
ードとの間の、前記導電バスに沿った信号経路を画定す
ることを特徴とする請求項６に記載の方法。 - 【請求項１０】 前記第１過程において、前記各モジ
ュールが、ＭＯＳトランジスタを備える形で形成されて
いることを特徴とする請求項６に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/390,052 | 1995-02-17 | ||
| US08/390,052 US5555540A (en) | 1995-02-17 | 1995-02-17 | ASIC bus structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335128A true JPH08335128A (ja) | 1996-12-17 |
| JP3022763B2 JP3022763B2 (ja) | 2000-03-21 |
Family
ID=23540837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8052329A Expired - Fee Related JP3022763B2 (ja) | 1995-02-17 | 1996-02-15 | 集積回路用バスシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5555540A (ja) |
| EP (1) | EP0727747B1 (ja) |
| JP (1) | JP3022763B2 (ja) |
| DE (1) | DE69631351T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3442237B2 (ja) | 1996-10-30 | 2003-09-02 | 株式会社日立製作所 | 間隙結合式バスシステム |
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