JPH08329688A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH08329688A JPH08329688A JP13194095A JP13194095A JPH08329688A JP H08329688 A JPH08329688 A JP H08329688A JP 13194095 A JP13194095 A JP 13194095A JP 13194095 A JP13194095 A JP 13194095A JP H08329688 A JPH08329688 A JP H08329688A
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Abstract
(57)【要約】
【目的】 データの二度書きによる不揮発性メモリＩＣ
の不安定状態、あるいは素子破壊の発生を防止すること
ができる。 【構成】 外部からの不揮発性メモリ部へのデータの書
き込みを、データが既に書き込まれているかどうかによ
り制御するためのしきい値を、不揮発性メモリ部におけ
る値よりも低い値を有する電位状態保持レジスタを具備
する。
の不安定状態、あるいは素子破壊の発生を防止すること
ができる。 【構成】 外部からの不揮発性メモリ部へのデータの書
き込みを、データが既に書き込まれているかどうかによ
り制御するためのしきい値を、不揮発性メモリ部におけ
る値よりも低い値を有する電位状態保持レジスタを具備
する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体装置に
関し、特に、プログラムの暴走などによる二度書きを防
止する不揮発性半導体装置に関する。
関し、特に、プログラムの暴走などによる二度書きを防
止する不揮発性半導体装置に関する。
【０００２】
【従来の技術】従来より、ソフトウェアの暴走等による
不揮発性のメモリＩＣに対する二度書きを防止する対策
として、メモリＩＣにプロテクト用の端子を設けて高電
圧を印加することにより、メモリＩＣに対する書き込み
を不可能にするという方法がとられている。
不揮発性のメモリＩＣに対する二度書きを防止する対策
として、メモリＩＣにプロテクト用の端子を設けて高電
圧を印加することにより、メモリＩＣに対する書き込み
を不可能にするという方法がとられている。
【０００３】しかし、上述した方法においては、メモリ
ＩＣに対して高電圧を印加するための制御がソフトウェ
アにより行われているので、ソフトウェアがガードを解
いた後にソフトウェアの暴走等が発生した場合、上述し
た対策は無効となってしまい、チップの素子破壊等が発
生してしまう虞れがある。
ＩＣに対して高電圧を印加するための制御がソフトウェ
アにより行われているので、ソフトウェアがガードを解
いた後にソフトウェアの暴走等が発生した場合、上述し
た対策は無効となってしまい、チップの素子破壊等が発
生してしまう虞れがある。
【０００４】また、高電圧を印加するため、メモリＩＣ
を使用するボード上に通常時電圧と高電圧という２つの
電源系が設けられることになり、ボードの信頼性を著し
く下げることにもつながってしまう。
を使用するボード上に通常時電圧と高電圧という２つの
電源系が設けられることになり、ボードの信頼性を著し
く下げることにもつながってしまう。
【０００５】そこで、上述した点に改良を加えたメモリ
ＩＣとして、特開平５−６７７５８号公報に開示されて
いるものがある。
ＩＣとして、特開平５−６７７５８号公報に開示されて
いるものがある。
【０００６】図３は、特開平５−６７７５８号公報に開
示されているメモリＩＣのブロック図である。
示されているメモリＩＣのブロック図である。
【０００７】図３に示すメモリＩＣは、４つのブロック
１１０〜１１３に分割されたメモリセルアレイ１１を有
するフラッシュＥＥＰＲＯＭであり、ソース線ＳＬが各
ブロックのそれぞれに設けられていて、それによりブロ
ック単位でのデータ消去が可能となっている。さらに、
各ブロック内には、データがすでに書き込まれている
か、あるいはブロック内からデータが消去されているか
を示す１ビットのデータを記憶している状態記憶回路２
００、２１０、２２０及び２３０が、ブロック１１０〜
１１３のそれぞれに対応して設けられている。
１１０〜１１３に分割されたメモリセルアレイ１１を有
するフラッシュＥＥＰＲＯＭであり、ソース線ＳＬが各
ブロックのそれぞれに設けられていて、それによりブロ
ック単位でのデータ消去が可能となっている。さらに、
各ブロック内には、データがすでに書き込まれている
か、あるいはブロック内からデータが消去されているか
を示す１ビットのデータを記憶している状態記憶回路２
００、２１０、２２０及び２３０が、ブロック１１０〜
１１３のそれぞれに対応して設けられている。
【０００８】上述した構成の本従来例では、任意のブロ
ックに対するデータ書き換え及びデータ消去に先立っ
て、該ブロック内の電位レベルを検出することが行わ
れ、これにより、該ブロック内にすでにデータが書き込
まれているか、あるいは該ブロック内からすでにデータ
が消去されているかを短時間で確認することができ、誤
ったデータ書き込みやデータ消去を防止することができ
る。
ックに対するデータ書き換え及びデータ消去に先立っ
て、該ブロック内の電位レベルを検出することが行わ
れ、これにより、該ブロック内にすでにデータが書き込
まれているか、あるいは該ブロック内からすでにデータ
が消去されているかを短時間で確認することができ、誤
ったデータ書き込みやデータ消去を防止することができ
る。
【０００９】
【発明が解決しようとする課題】不揮発性メモリＩＣに
おいては、書き込まれているデータの消去を行わない状
態での新たな書き込み、すなわちデータの二度書きが行
われた場合、素子内におけるデータの重複が発生し、一
時的な不安定状態、あるいは最悪の場合は素子破壊を起
こす虞れがある。
おいては、書き込まれているデータの消去を行わない状
態での新たな書き込み、すなわちデータの二度書きが行
われた場合、素子内におけるデータの重複が発生し、一
時的な不安定状態、あるいは最悪の場合は素子破壊を起
こす虞れがある。
【００１０】上述した従来例においては、メモリセルに
対してデータが書き込まれているか、あるいは消去され
ているかの状態を確認することができる状態記憶部が設
けられている。
対してデータが書き込まれているか、あるいは消去され
ているかの状態を確認することができる状態記憶部が設
けられている。
【００１１】しかしながら、状態記憶部が不揮発性メモ
リ部と同じ素子を用いて構成されているため、状態記憶
部そのものがデータの二度書きによって不安定な状態に
陥る虞れがある。また、ブロック内の電位レベルを検出
することにより書き込み状態が判断されているため、検
出レベルがスレッショルドレベル付近で消去状態と判断
された場合、データが書き込まれた状態に近い場合であ
っても書き込みが行われてしまい、メモリＩＣの不安定
状態、あるいは素子破壊を起こす虞れがある。
リ部と同じ素子を用いて構成されているため、状態記憶
部そのものがデータの二度書きによって不安定な状態に
陥る虞れがある。また、ブロック内の電位レベルを検出
することにより書き込み状態が判断されているため、検
出レベルがスレッショルドレベル付近で消去状態と判断
された場合、データが書き込まれた状態に近い場合であ
っても書き込みが行われてしまい、メモリＩＣの不安定
状態、あるいは素子破壊を起こす虞れがある。
【００１２】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、データの二
度書きによる不揮発性メモリＩＣの不安定状態、あるい
は素子破壊の発生を防止することができる不揮発性半導
体記憶装置を提供することを目的とする。
する問題点に鑑みてなされたものであって、データの二
度書きによる不揮発性メモリＩＣの不安定状態、あるい
は素子破壊の発生を防止することができる不揮発性半導
体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に本発明は、不揮発性メモリ部内にデータが書き込まれ
ている状態での外部からのデータの書き込みが禁止され
る不揮発性半導体記憶装置であって、前記不揮発性メモ
リ部においてデータの書き込み状態を判断するしきい値
となる第１のしきい値よりも低い値を第２のしきい値と
して有し、前記不揮発性メモリ部内の電荷の電位レベル
が前記第２のしきい値を超えた場合に前記不揮発性メモ
リ部内にデータが書き込まれている状態であると判断す
る電位状態保持レジスタを具備することを特徴とする。
に本発明は、不揮発性メモリ部内にデータが書き込まれ
ている状態での外部からのデータの書き込みが禁止され
る不揮発性半導体記憶装置であって、前記不揮発性メモ
リ部においてデータの書き込み状態を判断するしきい値
となる第１のしきい値よりも低い値を第２のしきい値と
して有し、前記不揮発性メモリ部内の電荷の電位レベル
が前記第２のしきい値を超えた場合に前記不揮発性メモ
リ部内にデータが書き込まれている状態であると判断す
る電位状態保持レジスタを具備することを特徴とする。
【００１４】また、データが書き込まれるための不揮発
性メモリ部と、外部から前記不揮発性メモリ部にデータ
の書き込みが行われる際に、前記不揮発性メモリ部内の
電荷の電位レベルがしきい値として設定される第１のし
きい値を超えているかどうか判断し、超えている場合は
前記不揮発性メモリ部へのデータの書き込みを禁止する
書き込み状態保持レジスタとを有してなる不揮発性半導
体記憶装置において、前記第１のしきい値よりも低い値
を第２のしきい値として有し、外部より前記不揮発性メ
モリ部にデータの書き込みが行われる際に、前記不揮発
性メモリ部内の電荷の電位レベルが前記第２のしきい値
を超えているかどうか判断し、超えている場合は前記不
揮発性メモリ部へのデータの書き込みを禁止する電位状
態保持レジスタを具備することを特徴とする。
性メモリ部と、外部から前記不揮発性メモリ部にデータ
の書き込みが行われる際に、前記不揮発性メモリ部内の
電荷の電位レベルがしきい値として設定される第１のし
きい値を超えているかどうか判断し、超えている場合は
前記不揮発性メモリ部へのデータの書き込みを禁止する
書き込み状態保持レジスタとを有してなる不揮発性半導
体記憶装置において、前記第１のしきい値よりも低い値
を第２のしきい値として有し、外部より前記不揮発性メ
モリ部にデータの書き込みが行われる際に、前記不揮発
性メモリ部内の電荷の電位レベルが前記第２のしきい値
を超えているかどうか判断し、超えている場合は前記不
揮発性メモリ部へのデータの書き込みを禁止する電位状
態保持レジスタを具備することを特徴とする。
【００１５】また、前記電位状態保持レジスタは、前記
不揮発性メモリと異なる素子により構成されていること
を特徴とする。
不揮発性メモリと異なる素子により構成されていること
を特徴とする。
【００１６】
【作用】上記のように構成された本発明では、外部から
不揮発性メモリ部にデータが書き込まれると同時に、電
位状態保持レジスタに不揮発性メモリ部内の電荷の電位
レベルが入力される。電位状態保持レジスタに入力され
た電位レベルは、一定のしきい値を超えているかどうか
判断され、それにより、データが書き込まれている状態
かどうか判断されるが、電位状態保持レジスタにおける
しきい値は不揮発性メモリ部におけるしきい値よりも低
い値となっているため、入力された電荷の電位レベルが
不揮発性メモリ部におけるしきい値付近であっても、デ
ータが書き込まれている状態と判断される。
不揮発性メモリ部にデータが書き込まれると同時に、電
位状態保持レジスタに不揮発性メモリ部内の電荷の電位
レベルが入力される。電位状態保持レジスタに入力され
た電位レベルは、一定のしきい値を超えているかどうか
判断され、それにより、データが書き込まれている状態
かどうか判断されるが、電位状態保持レジスタにおける
しきい値は不揮発性メモリ部におけるしきい値よりも低
い値となっているため、入力された電荷の電位レベルが
不揮発性メモリ部におけるしきい値付近であっても、デ
ータが書き込まれている状態と判断される。
【００１７】また、書き込み状態保持レジスタを有する
既存のアーキテクチャに採用される場合、書き込み状態
保持レジスタに比べて電位状態保持レジスタのしきい値
が低く設定されているので、上記同様に入力された電荷
の電位レベルが不揮発性メモリ部におけるしきい値付近
であっても、データが書き込まれている状態と判断され
る。
既存のアーキテクチャに採用される場合、書き込み状態
保持レジスタに比べて電位状態保持レジスタのしきい値
が低く設定されているので、上記同様に入力された電荷
の電位レベルが不揮発性メモリ部におけるしきい値付近
であっても、データが書き込まれている状態と判断され
る。
【００１８】
【実施例】以下に、本発明の実施例について図面を参照
して説明する。
して説明する。
【００１９】図１は、本発明の不揮発性半導体記憶装置
の一実施例を示す内部ブロック図である。
の一実施例を示す内部ブロック図である。
【００２０】本実施例は図１に示すように、データが書
き込まれるための不揮発性メモリ部２と、アドレス及び
チップセレクト信号が入力され、アドレスラッチ信号を
出力するアドレス制御回路１と、外部からリード信号が
入力され、不揮発性メモリ部２からデータを読み出すリ
ード制御回路５と、外部から不揮発性メモリ部２へのラ
イトデータあるいはイレーズ信号が入力されるライト／
イレーズ制御回路６と、不揮発性メモリ部２内へのデー
タの書き込み状態を保持する書き込み状態保持レジスタ
３と、書き込み状態保持レジスタ３に保持される不揮発
性メモリ部２内へのデータの書き込み状態を保持する電
位状態保持レジスタ４とから構成されている。
き込まれるための不揮発性メモリ部２と、アドレス及び
チップセレクト信号が入力され、アドレスラッチ信号を
出力するアドレス制御回路１と、外部からリード信号が
入力され、不揮発性メモリ部２からデータを読み出すリ
ード制御回路５と、外部から不揮発性メモリ部２へのラ
イトデータあるいはイレーズ信号が入力されるライト／
イレーズ制御回路６と、不揮発性メモリ部２内へのデー
タの書き込み状態を保持する書き込み状態保持レジスタ
３と、書き込み状態保持レジスタ３に保持される不揮発
性メモリ部２内へのデータの書き込み状態を保持する電
位状態保持レジスタ４とから構成されている。
【００２１】以下に、上述した構成における動作につい
て説明する。
て説明する。
【００２２】（１）リードアクセスの場合 アドレス制御回路１に対し、ＡＤＲ信号線ａ及び／ＣＳ
信号線ｂを介して外部よりアドレス及びチップセレクト
信号が入力される。
信号線ｂを介して外部よりアドレス及びチップセレクト
信号が入力される。
【００２３】アドレス及びチップセレクト信号がアドレ
ス制御回路１に入力されると、不揮発性メモリ部２及び
書き込み状態保持レジスタ３に対し、ＩＮＡＤＲ信号線
ｃを介してアドレスラッチ信号が送られる。
ス制御回路１に入力されると、不揮発性メモリ部２及び
書き込み状態保持レジスタ３に対し、ＩＮＡＤＲ信号線
ｃを介してアドレスラッチ信号が送られる。
【００２４】リードアクセスの場合、外部よりリード制
御回路５に対して／ＲＤＳ信号線ｆを介してリードセレ
クト信号が入力され、外部より入力されたアドレス信号
に対応する不揮発性メモリ部２内のデータが、ＲＤＤＡ
ＴＡ信号線ｊ及びＤＡＴＡ信号線ｇを介して外部へ出力
される。この際、ライトアクセス状態ではないので、そ
の他の信号線はノ−アクティブである。
御回路５に対して／ＲＤＳ信号線ｆを介してリードセレ
クト信号が入力され、外部より入力されたアドレス信号
に対応する不揮発性メモリ部２内のデータが、ＲＤＤＡ
ＴＡ信号線ｊ及びＤＡＴＡ信号線ｇを介して外部へ出力
される。この際、ライトアクセス状態ではないので、そ
の他の信号線はノ−アクティブである。
【００２５】（２）書き込み状態保持レジスタ３： ”
１ ”、電位状態保持レジスタ４：”０ ”の状態からの
ライトアクセスの場合 アドレス制御回路１に対し、ＡＤＲ信号線ａ及び／ＣＳ
信号線ｂを介して外部よりアドレス及びチップセレクト
信号が入力される。
１ ”、電位状態保持レジスタ４：”０ ”の状態からの
ライトアクセスの場合 アドレス制御回路１に対し、ＡＤＲ信号線ａ及び／ＣＳ
信号線ｂを介して外部よりアドレス及びチップセレクト
信号が入力される。
【００２６】アドレス及びチップセレクト信号がアドレ
ス制御回路１に入力されると、不揮発性メモリ部２、書
き込み状態保持レジスタ３及び電位状態保持レジスタ４
に対し、ＩＮＡＤＲ信号線ｃを介してアドレスラッチ信
号が送られる。
ス制御回路１に入力されると、不揮発性メモリ部２、書
き込み状態保持レジスタ３及び電位状態保持レジスタ４
に対し、ＩＮＡＤＲ信号線ｃを介してアドレスラッチ信
号が送られる。
【００２７】次に、外部から書き込み状態保持レジスタ
３及びライト／イレーズ制御回路６に対し、／ＷＥ信号
線ｄ及びＤＡＴＡ信号線ｇを介してライトイネーブル及
びライトデータが入力される。
３及びライト／イレーズ制御回路６に対し、／ＷＥ信号
線ｄ及びＤＡＴＡ信号線ｇを介してライトイネーブル及
びライトデータが入力される。
【００２８】書き込み状態保持レジスタ３にライトイネ
ーブル及びアドレス信号が入力されると、不揮発性メモ
リ部２においては、まだデータの書き込みが行われてい
ない状態であるため、Ｖｏｌｔ信号線ｉを介して、書き
込み保持レジスタ３のレジスタビットの内容としてイレ
ーズ状態 ”１ ”が、電位状態保持レジスタ４の該当す
るアドレスに対応するレジスタセルに報告される。この
場合の電位保持レジスタ４のレジスタセルはイレーズ状
態 ”０ ”である。
ーブル及びアドレス信号が入力されると、不揮発性メモ
リ部２においては、まだデータの書き込みが行われてい
ない状態であるため、Ｖｏｌｔ信号線ｉを介して、書き
込み保持レジスタ３のレジスタビットの内容としてイレ
ーズ状態 ”１ ”が、電位状態保持レジスタ４の該当す
るアドレスに対応するレジスタセルに報告される。この
場合の電位保持レジスタ４のレジスタセルはイレーズ状
態 ”０ ”である。
【００２９】レジスタセルにイレーズ状態が報告される
と、不揮発性メモリ部２のアドレスに対応する書き込み
セルはイレーズされている状態であると判断され、以下
に示す制御が行われる。
と、不揮発性メモリ部２のアドレスに対応する書き込み
セルはイレーズされている状態であると判断され、以下
に示す制御が行われる。
【００３０】まず、外部からライト／イレーズ制御回路
６及びＷＥＲＤＡＴＡ信号線ｋを介して不揮発性メモリ
部２にライトデータが書き込まれると、不揮発性メモリ
２にデータが書き込まれていることを示すライト状態
”０ ”が、書き込み状態保持レジスタ３にセットされ
る。
６及びＷＥＲＤＡＴＡ信号線ｋを介して不揮発性メモリ
部２にライトデータが書き込まれると、不揮発性メモリ
２にデータが書き込まれていることを示すライト状態
”０ ”が、書き込み状態保持レジスタ３にセットされ
る。
【００３１】次に、電位状態保持レジスタ４に書き込み
状態がセットされるが、ここで、電位状態保持レジスタ
４に対する書き込み状態がセットされるまでの流れにつ
いて説明する。
状態がセットされるが、ここで、電位状態保持レジスタ
４に対する書き込み状態がセットされるまでの流れにつ
いて説明する。
【００３２】まず、不揮発性メモリ部２にライトデータ
が書き込まれると、／ＩＮＷＥ信号線ｈがアクティブに
なり、ＷＥＲＤＡＴＡ信号線ｋを介して電位状態保持レ
ジスタ４にライトデータが入力される。
が書き込まれると、／ＩＮＷＥ信号線ｈがアクティブに
なり、ＷＥＲＤＡＴＡ信号線ｋを介して電位状態保持レ
ジスタ４にライトデータが入力される。
【００３３】ここで、ライト状態あるいはイレーズ状態
においては、電荷の流れを操作することによって状態が
判断されるため、ライトデータが入力されるということ
は、電位状態保持レジスタ４に電荷が注入されるという
ことになる。
においては、電荷の流れを操作することによって状態が
判断されるため、ライトデータが入力されるということ
は、電位状態保持レジスタ４に電荷が注入されるという
ことになる。
【００３４】電位状態保持レジスタ４に電荷が注入され
ると、その電荷が何Ｖに帯電されているかが検出され
る。
ると、その電荷が何Ｖに帯電されているかが検出され
る。
【００３５】そして、検出結果により、第２のしきい値
である一定のスレッショルドレベルを超える場合はライ
ト状態 ”１ ”とし、スレッショルドレベル以下の場合
はイレーズ ”０ ”とし、入力されたアドレスに対応す
るレジスタビットに書き込み状態がセットされる。
である一定のスレッショルドレベルを超える場合はライ
ト状態 ”１ ”とし、スレッショルドレベル以下の場合
はイレーズ ”０ ”とし、入力されたアドレスに対応す
るレジスタビットに書き込み状態がセットされる。
【００３６】図２は、本発明のライト／イレーズ状態を
判断するための電位領域を示す図であり、（ａ）は不揮
発性メモリ部２における図、（ｂ）は電位状態保持レジ
スタ４における図である。
判断するための電位領域を示す図であり、（ａ）は不揮
発性メモリ部２における図、（ｂ）は電位状態保持レジ
スタ４における図である。
【００３７】図２（ａ）及び（ｂ）に示すように、不揮
発性メモリ部２に注入された電荷の電位レベルが第１の
しきい値であるスレッショルドレベルに比べて充分高け
れば（図中Ｂ領域付近）、電位状態保持レジスタ４にお
いて書き込み状態がライト状態と判断され、 ライト状
態 ”１ ”がセットされる。また、不揮発性メモリ部２
に注入された電荷の電位レベルがスレッショルドレベル
に比べて充分低ければ（図中Ａ領域付近）、電位状態保
持レジスタ４において書き込み状態がイレーズ状態と判
断され、 イレーズ状態 ”０ ”がセットされる。
発性メモリ部２に注入された電荷の電位レベルが第１の
しきい値であるスレッショルドレベルに比べて充分高け
れば（図中Ｂ領域付近）、電位状態保持レジスタ４にお
いて書き込み状態がライト状態と判断され、 ライト状
態 ”１ ”がセットされる。また、不揮発性メモリ部２
に注入された電荷の電位レベルがスレッショルドレベル
に比べて充分低ければ（図中Ａ領域付近）、電位状態保
持レジスタ４において書き込み状態がイレーズ状態と判
断され、 イレーズ状態 ”０ ”がセットされる。
【００３８】ここで、注入された電荷の電位レベルが、
スレッショルドレベル周辺（図中Ｃ領域付近）の場合に
おける電位保持レジスタ４の動作のついて説明する。
スレッショルドレベル周辺（図中Ｃ領域付近）の場合に
おける電位保持レジスタ４の動作のついて説明する。
【００３９】スレッショルドレベル周辺では、電位レベ
ルがイレーズ領域に存在したとしても、スレッショルド
周辺であるため、不揮発性メモリ部２における書き込み
状態としてはライト状態に限りなく近い状態にある。そ
のため、電位レベルがスレッショルドレベル周辺にある
状態の不揮発性メモリ部２の書き込みセルに対して、デ
ータの書き込みを行うと二度書きと同じような状態とな
ってしまう虞れがある。そこで、図２（ｂ）に示すよう
に、第２のしきい値である電位状態保持レジスタ４にお
けるスレッショスドレベルを、第１のしきい値である不
揮発性メモリ部２におけるスレッショルドレベルよりも
低く設定する。
ルがイレーズ領域に存在したとしても、スレッショルド
周辺であるため、不揮発性メモリ部２における書き込み
状態としてはライト状態に限りなく近い状態にある。そ
のため、電位レベルがスレッショルドレベル周辺にある
状態の不揮発性メモリ部２の書き込みセルに対して、デ
ータの書き込みを行うと二度書きと同じような状態とな
ってしまう虞れがある。そこで、図２（ｂ）に示すよう
に、第２のしきい値である電位状態保持レジスタ４にお
けるスレッショスドレベルを、第１のしきい値である不
揮発性メモリ部２におけるスレッショルドレベルよりも
低く設定する。
【００４０】これにより、電位レベルが図２のＣ領域付
近に存在するような状態においては、必ずライト状態と
判断される。
近に存在するような状態においては、必ずライト状態と
判断される。
【００４１】上述したように、不揮発性メモリ部２にデ
ータが書き込まれると、書き込み状態保持レジスタ３に
おける書き込み状態がライト状態 ”０ ”、電位状態保
持レジスタ４における書き込み状態もライト状態 ”１
”となり、不揮発性メモリ部２に対する二度書きが防
止される。
ータが書き込まれると、書き込み状態保持レジスタ３に
おける書き込み状態がライト状態 ”０ ”、電位状態保
持レジスタ４における書き込み状態もライト状態 ”１
”となり、不揮発性メモリ部２に対する二度書きが防
止される。
【００４２】（３）書き込み状態保持レジスタ３： ”
０ ”、電位状態保持レジスタ４：”１ ”の状態からの
ライトアクセスの場合 アドレス制御回路１に対し、ＡＤＲ信号線ａ及び／ＣＳ
信号線ｂを介して外部よりアドレス及びチップセレクト
信号が入力される。
０ ”、電位状態保持レジスタ４：”１ ”の状態からの
ライトアクセスの場合 アドレス制御回路１に対し、ＡＤＲ信号線ａ及び／ＣＳ
信号線ｂを介して外部よりアドレス及びチップセレクト
信号が入力される。
【００４３】アドレス及びチップセレクト信号がアドレ
ス制御回路１に入力されると、不揮発性メモリ部２、書
き込み状態保持レジスタ３及び電位状態保持レジスタ４
に対し、ＩＮＡＤＲ信号線ｃを介してアドレスラッチ信
号が送られる。
ス制御回路１に入力されると、不揮発性メモリ部２、書
き込み状態保持レジスタ３及び電位状態保持レジスタ４
に対し、ＩＮＡＤＲ信号線ｃを介してアドレスラッチ信
号が送られる。
【００４４】次に、外部から書き込み状態保持レジスタ
３及びライト／イレーズ制御回路６に対し、／ＷＥ信号
線ｄ及びＤＡＴＡ信号線ｇを介してライトイネーブル及
びライトデータが入力される。
３及びライト／イレーズ制御回路６に対し、／ＷＥ信号
線ｄ及びＤＡＴＡ信号線ｇを介してライトイネーブル及
びライトデータが入力される。
【００４５】このとき、入力されたアドレスに対応する
書き込み状態保持レジスタ３はライト状態 ”０ ”であ
るため、入力アドレスに対応する不揮発性メモリ部２の
書き込みセルには既にデータが書き込まれているという
ことになる。
書き込み状態保持レジスタ３はライト状態 ”０ ”であ
るため、入力アドレスに対応する不揮発性メモリ部２の
書き込みセルには既にデータが書き込まれているという
ことになる。
【００４６】そのため、書き込み状態保持レジスタ３に
より、／ＩＮＷＥ信号線ｈはアクティブ状態にされず、
不揮発性メモリ部２にはデータが書き込まれない。ま
た、書き込み状態保持レジスタ３により、／ｂｕｓｙ信
号線ｅがアクティブ状態にされることによって、外部に
対しても既にデータが書き込まれているアドレスにアク
セスしてきたことが示される。
より、／ＩＮＷＥ信号線ｈはアクティブ状態にされず、
不揮発性メモリ部２にはデータが書き込まれない。ま
た、書き込み状態保持レジスタ３により、／ｂｕｓｙ信
号線ｅがアクティブ状態にされることによって、外部に
対しても既にデータが書き込まれているアドレスにアク
セスしてきたことが示される。
【００４７】この場合の電位状態保持レジスタ４及びＶ
ｏｌｔ信号線ｉの動きは、書き込み状態保持レジスタ
３： ”１ ”、電位状態保持レジスタ４： ”０ ”の状
態からのライトアクセスの場合と同様である。
ｏｌｔ信号線ｉの動きは、書き込み状態保持レジスタ
３： ”１ ”、電位状態保持レジスタ４： ”０ ”の状
態からのライトアクセスの場合と同様である。
【００４８】（４）書き込み状態保持レジスタ３： ”
１ ”、電位状態保持レジスタ４：”１ ”の状態からの
ライトアクセスの場合 この状態は、不揮発性メモリ部２の任意のアドレスに対
応する書き込みセルの電荷の電位レベルが、図２のＣ領
域付近に示すようなスレッショルドレベル周辺に存在す
る場合におけるものである。
１ ”、電位状態保持レジスタ４：”１ ”の状態からの
ライトアクセスの場合 この状態は、不揮発性メモリ部２の任意のアドレスに対
応する書き込みセルの電荷の電位レベルが、図２のＣ領
域付近に示すようなスレッショルドレベル周辺に存在す
る場合におけるものである。
【００４９】この場合、電位状態保持レジスタ４により
／ＩＮＷＥ信号線ｈがアクティブ状態にされず、不揮発
性メモリ部２にデータが書き込まれない。また、電位状
態保持レジスタ４により、／ｂｕｓｙ信号線ｅがアクテ
ィブ状態にされることによって、外部に対して既にデー
タが書き込まれているアドレスに対してアクセスしてき
たことが示される。
／ＩＮＷＥ信号線ｈがアクティブ状態にされず、不揮発
性メモリ部２にデータが書き込まれない。また、電位状
態保持レジスタ４により、／ｂｕｓｙ信号線ｅがアクテ
ィブ状態にされることによって、外部に対して既にデー
タが書き込まれているアドレスに対してアクセスしてき
たことが示される。
【００５０】なお、上述した実施例では本発明の要旨と
する、データが書き込まれている不揮発性メモリ部への
書き込みを禁止する構成についてのみ述べたが、データ
が書き込まれている不揮発性メモリ部であると認識した
場合には、通常行われる消去動作を行い、その後に該消
去動作を上記の手順によって確認し、書き込みを行うよ
うに構成してもよい。
する、データが書き込まれている不揮発性メモリ部への
書き込みを禁止する構成についてのみ述べたが、データ
が書き込まれている不揮発性メモリ部であると認識した
場合には、通常行われる消去動作を行い、その後に該消
去動作を上記の手順によって確認し、書き込みを行うよ
うに構成してもよい。
【００５１】以上説明した電荷情報の保持レジスタはメ
モリＩＣの外部にある場合でも同様の効果をもたらすこ
とができる。
モリＩＣの外部にある場合でも同様の効果をもたらすこ
とができる。
【００５２】
【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載するような効果を奏する。
ているので以下に記載するような効果を奏する。
【００５３】請求項１に記載のものにおいては、不揮発
性メモリ部にデータが書き込まれているかどうかを判断
するためのしきい値を不揮発性メモリ部におけるしきい
値よりも低い値とする電位保持レジスタを有する構成と
したため、検出された電荷の電位レベルが不揮発性メモ
リ部におけるしきい値付近であっても、データが書き込
まれている状態と判断され、データの二度書きによる不
揮発性メモリＩＣの不安定状態、あるいは素子破壊の発
生を防止することができる。
性メモリ部にデータが書き込まれているかどうかを判断
するためのしきい値を不揮発性メモリ部におけるしきい
値よりも低い値とする電位保持レジスタを有する構成と
したため、検出された電荷の電位レベルが不揮発性メモ
リ部におけるしきい値付近であっても、データが書き込
まれている状態と判断され、データの二度書きによる不
揮発性メモリＩＣの不安定状態、あるいは素子破壊の発
生を防止することができる。
【００５４】請求項２に記載のものにおいては、既存の
アーキテクチャに上記同様の電位状態保持レジスタを設
ける構成としたため、新たに装置を設計することなく、
請求項１に記載のものと同様の効果を得ることができ
る。
アーキテクチャに上記同様の電位状態保持レジスタを設
ける構成としたため、新たに装置を設計することなく、
請求項１に記載のものと同様の効果を得ることができ
る。
【００５５】請求項３に記載のものにおいては、電位状
態保持レジスタが、不揮発性メモリと異なる素子により
構成されているため、電位状態保持レジスタそのものが
データの二度書きによって不安定な状態に陥ることを防
止することができる。
態保持レジスタが、不揮発性メモリと異なる素子により
構成されているため、電位状態保持レジスタそのものが
データの二度書きによって不安定な状態に陥ることを防
止することができる。
【図１】本発明の不揮発性半導体記憶装置の一実施例を
示す内部ブロック図である。
示す内部ブロック図である。
【図２】本発明のライト／イレーズ状態を判断するため
の電位領域を示す図であり、（ａ）は不揮発性メモリ部
における図、（ｂ）は電位状態保持レジスタにおける図
である。
の電位領域を示す図であり、（ａ）は不揮発性メモリ部
における図、（ｂ）は電位状態保持レジスタにおける図
である。
【図３】特開平５−６７７５８に開示されているメモリ
ＩＣのブロック図である。
ＩＣのブロック図である。
１ アドレス制御回路 ２ 不揮発性メモリ部 ３ 書き込み状態保持レジスタ ４ 電位状態保持レジスタ ５ リード制御回路 ６ ライト／イレーズ制御回路 ａ ＡＤＲ（アドレス）信号線 ｂ ／ＣＳ（チップセレクト）信号線 ｃ ＩＮＡＤＲ（内部アドレス）信号線 ｄ ／ＷＥ（ライトネーブル）信号線 ｅ ／ｂｕｓｙ信号線 ｆ ／ＲＤＳ（リードセレクト）信号線 ｇ ＤＡＴＡ信号線 ｈ ／ＩＮＷＥ（内部ライトイネーブル）信号線 ｉ Ｖｏｌｔ信号線 ｊ ＲＤＤＡＴＡ（リードデータ）信号線 ｋ ＷＥＲＤＡＴＡ（ライト／イレーズデータ）信号
線
線
Claims (3)
- 【請求項１】 不揮発性メモリ部内にデータが書き込ま
れている状態での外部からのデータの書き込みが禁止さ
れる不揮発性半導体記憶装置であって、 前記不揮発性メモリ部においてデータの書き込み状態を
判断するしきい値となる第１のしきい値よりも低い値を
第２のしきい値として有し、前記不揮発性メモリ部内の
電荷の電位レベルが前記第２のしきい値を超えた場合に
前記不揮発性メモリ部内にデータが書き込まれている状
態であると判断する電位状態保持レジスタを具備するこ
とを特徴とする不揮発性半導体装置。 - 【請求項２】 データが書き込まれるための不揮発性メ
モリ部と、外部から前記不揮発性メモリ部にデータの書
き込みが行われる際に、前記不揮発性メモリ部内の電荷
の電位レベルがしきい値として設定される第１のしきい
値を超えているかどうか判断し、超えている場合は前記
不揮発性メモリ部へのデータの書き込みを禁止する書き
込み状態保持レジスタとを有してなる不揮発性半導体記
憶装置において、 前記第１のしきい値よりも低い値を第２のしきい値とし
て有し、外部より前記不揮発性メモリ部にデータの書き
込みが行われる際に、前記不揮発性メモリ部内の電荷の
電位レベルが前記第２のしきい値を超えているかどうか
判断し、超えている場合は前記不揮発性メモリ部へのデ
ータの書き込みを禁止する電位状態保持レジスタを具備
することを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 請求項１または請求項２に記載の不揮発
性半導体記憶装置において、 前記電位状態保持レジスタは、前記不揮発性メモリと異
なる素子により構成されていることを特徴とする不揮発
性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13194095A JP2701790B2 (ja) | 1995-05-30 | 1995-05-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13194095A JP2701790B2 (ja) | 1995-05-30 | 1995-05-30 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08329688A true JPH08329688A (ja) | 1996-12-13 |
| JP2701790B2 JP2701790B2 (ja) | 1998-01-21 |
Family
ID=15069770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13194095A Expired - Fee Related JP2701790B2 (ja) | 1995-05-30 | 1995-05-30 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701790B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7216792B2 (en) | 1998-09-17 | 2007-05-15 | International Business Machines Corporation | Self assembled nano-devices using DNA |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02301846A (ja) * | 1989-05-17 | 1990-12-13 | Fujitsu Ltd | 半導体記憶素子 |
| JPH02302997A (ja) * | 1989-05-17 | 1990-12-14 | Nec Corp | 誤書込みを防止したｐｒｏｍ |
| JPH04182996A (ja) * | 1990-11-19 | 1992-06-30 | Toshiba Corp | データ消去可能ｒｏｍ |
-
1995
- 1995-05-30 JP JP13194095A patent/JP2701790B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02301846A (ja) * | 1989-05-17 | 1990-12-13 | Fujitsu Ltd | 半導体記憶素子 |
| JPH02302997A (ja) * | 1989-05-17 | 1990-12-14 | Nec Corp | 誤書込みを防止したｐｒｏｍ |
| JPH04182996A (ja) * | 1990-11-19 | 1992-06-30 | Toshiba Corp | データ消去可能ｒｏｍ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7216792B2 (en) | 1998-09-17 | 2007-05-15 | International Business Machines Corporation | Self assembled nano-devices using DNA |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2701790B2 (ja) | 1998-01-21 |
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