JPH0832676A - 障害情報収集可能な交換システム - Google Patents
障害情報収集可能な交換システムInfo
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- JPH0832676A JPH0832676A JP16087194A JP16087194A JPH0832676A JP H0832676 A JPH0832676 A JP H0832676A JP 16087194 A JP16087194 A JP 16087194A JP 16087194 A JP16087194 A JP 16087194A JP H0832676 A JPH0832676 A JP H0832676A
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Abstract
(57)【要約】
【目的】 主プロセッサの走行履歴を収集することによ
り、機能ブロック障害発生後の障害解析に有効な手段を
提供するとともに、障害時においても、副プロセッサが
機能ブロックの最低限の処理ができ、他の機能ブロック
への擾乱の発生を防ぐことができる障害情報収集可能な
交換システムを提供すること。 【構成】 機能ブロックの機能を実現する機能ブロック
個別回路９０と、複数のバスと、情報が格納されるデュ
アルポートメモリ１１０と、機能ブロック個別回路９０
を制御する主プロセッサ７０と、主プロセッサ７０の走
行履歴を収集し、主プロセッサ７０に障害が発生したと
きに回線を閉塞したり重要情報のみ通信したりする副プ
ロセッサ１３０と、主プロセッサ７０の動作を常時監視
し、障害が発生したときに副プロセッサ１３０に通知す
る走行履歴トレース用周辺回路１００と、障害発生時、
情報を格納する障害時トレース格納部とから構成され
る。
り、機能ブロック障害発生後の障害解析に有効な手段を
提供するとともに、障害時においても、副プロセッサが
機能ブロックの最低限の処理ができ、他の機能ブロック
への擾乱の発生を防ぐことができる障害情報収集可能な
交換システムを提供すること。 【構成】 機能ブロックの機能を実現する機能ブロック
個別回路９０と、複数のバスと、情報が格納されるデュ
アルポートメモリ１１０と、機能ブロック個別回路９０
を制御する主プロセッサ７０と、主プロセッサ７０の走
行履歴を収集し、主プロセッサ７０に障害が発生したと
きに回線を閉塞したり重要情報のみ通信したりする副プ
ロセッサ１３０と、主プロセッサ７０の動作を常時監視
し、障害が発生したときに副プロセッサ１３０に通知す
る走行履歴トレース用周辺回路１００と、障害発生時、
情報を格納する障害時トレース格納部とから構成され
る。
Description
【０００１】
【産業上の利用分野】本発明は、障害情報収集を行う交
換システムに関し、特に、デュアルポートメモリを使用
することにより上位制御部との通信履歴を収集する障害
情報収集可能な交換システムに関する。
換システムに関し、特に、デュアルポートメモリを使用
することにより上位制御部との通信履歴を収集する障害
情報収集可能な交換システムに関する。
【０００２】
【従来の技術】図３は従来の複数の機能ブロックから構
成される交換システムの一構成例を示すブロック図であ
る。また、図４は従来の交換システムの各機能ブロック
内の一構成例を示したものである。 従来、交換システ
ムは図３に示すように、交換システム全体を制御する上
位制御部１７０と、個々のサービス（例えば共通線制
御、回線交換、呼処理制御、セル交換など）を提供する
個々のプロセッサを有する複数の機能ブロック１９０
と、上位制御部１７０と各機能ブロック１９０とを接続
するシステムバス１８０とから構成されている。
成される交換システムの一構成例を示すブロック図であ
る。また、図４は従来の交換システムの各機能ブロック
内の一構成例を示したものである。 従来、交換システ
ムは図３に示すように、交換システム全体を制御する上
位制御部１７０と、個々のサービス（例えば共通線制
御、回線交換、呼処理制御、セル交換など）を提供する
個々のプロセッサを有する複数の機能ブロック１９０
と、上位制御部１７０と各機能ブロック１９０とを接続
するシステムバス１８０とから構成されている。
【０００３】各機能ブロック１９０は図４に示すよう
に、上位制御部と各機能ブロック１９０との情報伝達手
段となる上位インターフェース回路２００と、各機能ブ
ロック１９０毎にそれぞれ異なる機能を実現する機能ブ
ロック個別回路２４０と、上位インターフェース回路２
００と機能ブロック個別回路２４０を接続するプロセッ
サバス２３０とが設けられている。プロセッサバス２３
０には各機能ブロック１９０を制御するプロセッサ２２
０と、プロセッサ２２０の動作を決定するソフトウェア
が格納されているプロセッサファームウェア格納用ＲＯ
Ｍ２１０と、ワークメモリなどとして使用されるＲＡＭ
２５０が接続されている。
に、上位制御部と各機能ブロック１９０との情報伝達手
段となる上位インターフェース回路２００と、各機能ブ
ロック１９０毎にそれぞれ異なる機能を実現する機能ブ
ロック個別回路２４０と、上位インターフェース回路２
００と機能ブロック個別回路２４０を接続するプロセッ
サバス２３０とが設けられている。プロセッサバス２３
０には各機能ブロック１９０を制御するプロセッサ２２
０と、プロセッサ２２０の動作を決定するソフトウェア
が格納されているプロセッサファームウェア格納用ＲＯ
Ｍ２１０と、ワークメモリなどとして使用されるＲＡＭ
２５０が接続されている。
【０００４】上記の構成において、機能ブロック１９０
は、プロセッサファームウェア格納用ＲＯＭ２１０内に
格納された内容により、上位制御部１７０からのコマン
ドに従って機能ブロック１９０特有のサービスを行い、
そのステータスを上位制御部１７０に返却する。また、
機能ブロック１９０と上位制御部１７０とのコマンド／
ステータスのやりとりはシステムバス１８０および、上
位インターフェース回路２００を介して行われる。
は、プロセッサファームウェア格納用ＲＯＭ２１０内に
格納された内容により、上位制御部１７０からのコマン
ドに従って機能ブロック１９０特有のサービスを行い、
そのステータスを上位制御部１７０に返却する。また、
機能ブロック１９０と上位制御部１７０とのコマンド／
ステータスのやりとりはシステムバス１８０および、上
位インターフェース回路２００を介して行われる。
【０００５】上記のように構成された交換システムで
は、複数の機能ブロック１９０内にそれぞれ１つずつ個
別に設けられるプロセッサ２２０によって上位制御部１
７０と通信し、また、各機能ブロック１９０の動作を制
御しており、通信履歴をとることは特に考慮されていな
い。通信履歴をとる場合には、プロセッサ２２０の走行
履歴を収集する機能を設け、該走行履歴の内容から通信
履歴をとるように構成される。この場合、プロセッサ２
２０にかかる負荷が大きなものとなる交換動作を行うと
きにはプロセッサ２２０の走行履歴が増大し、収集する
ことが困難となりこれを基とする通信履歴が不正確にな
ってしまう。
は、複数の機能ブロック１９０内にそれぞれ１つずつ個
別に設けられるプロセッサ２２０によって上位制御部１
７０と通信し、また、各機能ブロック１９０の動作を制
御しており、通信履歴をとることは特に考慮されていな
い。通信履歴をとる場合には、プロセッサ２２０の走行
履歴を収集する機能を設け、該走行履歴の内容から通信
履歴をとるように構成される。この場合、プロセッサ２
２０にかかる負荷が大きなものとなる交換動作を行うと
きにはプロセッサ２２０の走行履歴が増大し、収集する
ことが困難となりこれを基とする通信履歴が不正確にな
ってしまう。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の交換システムでは以下の問題点がある。
た従来の交換システムでは以下の問題点がある。
【０００７】（１）障害発生直前のプロセッサの走行履
歴を収集する機能がないため、障害発生後、発生した障
害を解析するのに困難であり、システムの性能を向上す
ることに支障をきたす。
歴を収集する機能がないため、障害発生後、発生した障
害を解析するのに困難であり、システムの性能を向上す
ることに支障をきたす。
【０００８】（２）走行履歴を収集する機能をプロセッ
サ内に設けたとしても、プロセッサの負荷が増大する運
用状態のときは走行履歴を正確に収集することができな
いことがある。このような場合には、運用時に発生した
障害を解析するのが困難になり、システムの性能を向上
することに支障をきたす。
サ内に設けたとしても、プロセッサの負荷が増大する運
用状態のときは走行履歴を正確に収集することができな
いことがある。このような場合には、運用時に発生した
障害を解析するのが困難になり、システムの性能を向上
することに支障をきたす。
【０００９】（３）各機能ブロックには、上位制御部と
通信する手段がプロセッサ１つしか設けられていないた
め、プロセッサに障害が発生した場合には、該プロセッ
サが設けられた機能ブロックは障害状態となる。この障
害発生について、上位制御部は認識することができず、
復旧までに多くの時間を費やし、また、重要な情報の送
受信も当然ながらできなくなってしまう。
通信する手段がプロセッサ１つしか設けられていないた
め、プロセッサに障害が発生した場合には、該プロセッ
サが設けられた機能ブロックは障害状態となる。この障
害発生について、上位制御部は認識することができず、
復旧までに多くの時間を費やし、また、重要な情報の送
受信も当然ながらできなくなってしまう。
【００１０】（４）各機能ブロックはシステムバスによ
って他の機能ブロックや上位制御部と接続されているた
め、機能ブロック内のプロセッサに障害が発生した場
合、システムバスによって接続されている他の機能ブロ
ックに悪影響を及ぼすことがある。
って他の機能ブロックや上位制御部と接続されているた
め、機能ブロック内のプロセッサに障害が発生した場
合、システムバスによって接続されている他の機能ブロ
ックに悪影響を及ぼすことがある。
【００１１】本発明は、上述したような従来の技術が有
する様々な問題点に鑑みてなされたものであって、主プ
ロセッサの走行履歴を常時収集することが可能であり機
能ブロック障害発生後の障害解析を行うことができると
ともに、障害時においても機能ブロックの最低限の障害
処理とサービスを提供することができ、また、自装置の
障害による他の機能ブロックへの擾乱の発生を防ぐこと
ができる障害情報収集可能な交換システムを提供するこ
とを目的とする。
する様々な問題点に鑑みてなされたものであって、主プ
ロセッサの走行履歴を常時収集することが可能であり機
能ブロック障害発生後の障害解析を行うことができると
ともに、障害時においても機能ブロックの最低限の障害
処理とサービスを提供することができ、また、自装置の
障害による他の機能ブロックへの擾乱の発生を防ぐこと
ができる障害情報収集可能な交換システムを提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】交換システム全体を制御
する上位制御部と、個々のサービスを提供する個々のプ
ロセッサを有する複数の機能ブロックと、前記上位制御
部と前記機能ブロックとを接続するシステムバスとから
構成される障害情報収集可能な交換システムであって、
前記複数の機能ブロックのそれぞれは、上位制御部と各
機能ブロックとの情報伝達手段となる上位インターフェ
ース回路と、各機能ブロックの機能を実現する機能ブロ
ック個別回路と、前記上位インターフェース回路と機能
ブロック個別回路とをそれぞれ独立に接続する主プロセ
ッサ系バスおよび副プロセッサ系バスと、前記上位制御
部からの制御用メッセージに応じて前記機能ブロック個
別回路を制御する主プロセッサと、前記主プロセッサの
走行履歴を収集する副プロセッサと、前記上位制御部か
らのメッセージや前記主プロセッサのワーク用データや
走行履歴を格納するたデュアルポートメモリと、前記副
プロセッサからの制御により動作を行う障害時トレース
情報格納部と、前記主プロセッサの動作を常時監視し、
主プロセッサに障害が発生したときに副プロセッサに通
知する走行履歴トレース用周辺回路と、前記主プロセッ
サの動作を決定するソフトウェアが格納されている主プ
ロセッサファームウェア格納部と、前記副プロセッサの
動作を決定するソフトウェアが格納されている副プロセ
ッサファームウェア格納部と、前記副プロセッサのワー
ク用データが格納されている副プロセッサワーク用メモ
リと、を少なくとも備え、前記主プロセッサおよび主プ
ロセッサファームウェア格納部は主プロセッサバスにて
相互に接続され、副プロセッサ、副プロセッサファーム
ウェア格納部、副プロセッサワーク用メモリ、および障
害時トレース情報格納部は副プロセッサバスにて相互に
接続され、障害時走行履歴トレース用周辺回路およびデ
ュアルポートメモリは主プロセッサバスおよび副プロセ
ッサバスの双方に接続されていずれのバスからもアクセ
ス可能に構成されており、前記副プロセッサは、走行履
歴トレース用周辺回路より主プロセッサに障害が発生し
たことが通知されると、収集した走行履歴を障害時トレ
ース情報格納部に格納することを特徴とする。
する上位制御部と、個々のサービスを提供する個々のプ
ロセッサを有する複数の機能ブロックと、前記上位制御
部と前記機能ブロックとを接続するシステムバスとから
構成される障害情報収集可能な交換システムであって、
前記複数の機能ブロックのそれぞれは、上位制御部と各
機能ブロックとの情報伝達手段となる上位インターフェ
ース回路と、各機能ブロックの機能を実現する機能ブロ
ック個別回路と、前記上位インターフェース回路と機能
ブロック個別回路とをそれぞれ独立に接続する主プロセ
ッサ系バスおよび副プロセッサ系バスと、前記上位制御
部からの制御用メッセージに応じて前記機能ブロック個
別回路を制御する主プロセッサと、前記主プロセッサの
走行履歴を収集する副プロセッサと、前記上位制御部か
らのメッセージや前記主プロセッサのワーク用データや
走行履歴を格納するたデュアルポートメモリと、前記副
プロセッサからの制御により動作を行う障害時トレース
情報格納部と、前記主プロセッサの動作を常時監視し、
主プロセッサに障害が発生したときに副プロセッサに通
知する走行履歴トレース用周辺回路と、前記主プロセッ
サの動作を決定するソフトウェアが格納されている主プ
ロセッサファームウェア格納部と、前記副プロセッサの
動作を決定するソフトウェアが格納されている副プロセ
ッサファームウェア格納部と、前記副プロセッサのワー
ク用データが格納されている副プロセッサワーク用メモ
リと、を少なくとも備え、前記主プロセッサおよび主プ
ロセッサファームウェア格納部は主プロセッサバスにて
相互に接続され、副プロセッサ、副プロセッサファーム
ウェア格納部、副プロセッサワーク用メモリ、および障
害時トレース情報格納部は副プロセッサバスにて相互に
接続され、障害時走行履歴トレース用周辺回路およびデ
ュアルポートメモリは主プロセッサバスおよび副プロセ
ッサバスの双方に接続されていずれのバスからもアクセ
ス可能に構成されており、前記副プロセッサは、走行履
歴トレース用周辺回路より主プロセッサに障害が発生し
たことが通知されると、収集した走行履歴を障害時トレ
ース情報格納部に格納することを特徴とする。
【００１３】また、前記副プロセッサは、主プロセッサ
に障害が発生すると、主プロセッサ系の回線を閉塞する
とともに上位制御部と重要情報の通信を行うことを特徴
とする。
に障害が発生すると、主プロセッサ系の回線を閉塞する
とともに上位制御部と重要情報の通信を行うことを特徴
とする。
【００１４】
【作用】上記のとおりに構成された本発明では、主プロ
セッサの他に主プロセッサの走行履歴を収集する副プロ
セッサが設けられ、これに応じて主プロセッサ系バスと
副プロセッサ系バスとが設けられている。
セッサの他に主プロセッサの走行履歴を収集する副プロ
セッサが設けられ、これに応じて主プロセッサ系バスと
副プロセッサ系バスとが設けられている。
【００１５】主プロセッサに障害が発生すると、副プロ
セッサは副プロセッサ系バスにて結ばれる障害時トレー
ス情報格納部に、収集した走行履歴を格納するので、走
行履歴の収集および格納が、主プロセッサに発生した障
害の程度に関わらずに確実に行われる。
セッサは副プロセッサ系バスにて結ばれる障害時トレー
ス情報格納部に、収集した走行履歴を格納するので、走
行履歴の収集および格納が、主プロセッサに発生した障
害の程度に関わらずに確実に行われる。
【００１６】主プロセッサに障害が発生したときに主プ
ロセッサ系の回線を閉塞するとともに上位制御部と重要
情報の通信が行われるように構成した場合には、重要情
報の通信を行うことにより最低限のサービスを継続する
ことが可能となる。また、主プロセッサ系の回線を閉塞
することにより、障害状態にある主プロセッサによる他
の機能ブロックへの擾乱が生じることはない。
ロセッサ系の回線を閉塞するとともに上位制御部と重要
情報の通信が行われるように構成した場合には、重要情
報の通信を行うことにより最低限のサービスを継続する
ことが可能となる。また、主プロセッサ系の回線を閉塞
することにより、障害状態にある主プロセッサによる他
の機能ブロックへの擾乱が生じることはない。
【００１７】
【実施例】以下に、本発明の実施例について図面を参照
して説明する。
して説明する。
【００１８】図１は、本発明の障害情報収集可能な交換
システムの一実施例を示すブロック図である。また、図
２は、本発明の障害情報収集可能な交換システムを構成
する機能ブロック３０内の一実施例を表わすブロック図
である。
システムの一実施例を示すブロック図である。また、図
２は、本発明の障害情報収集可能な交換システムを構成
する機能ブロック３０内の一実施例を表わすブロック図
である。
【００１９】本実施例における交換システムは、２つの
交換システムから構成されるもので、各交換システムは
図１に示すように、交換システム全体を制御する上位制
御部１０と、個々のサービスを提供する個々のプロセッ
サを有する複数の機能ブロック３０と、上位制御部１０
と各機能ブロック３０とを接続するシステムバス２０
と、各交換システムのシステムバス２０どうしを接続す
るバス交差回路４０によって、構成されている。
交換システムから構成されるもので、各交換システムは
図１に示すように、交換システム全体を制御する上位制
御部１０と、個々のサービスを提供する個々のプロセッ
サを有する複数の機能ブロック３０と、上位制御部１０
と各機能ブロック３０とを接続するシステムバス２０
と、各交換システムのシステムバス２０どうしを接続す
るバス交差回路４０によって、構成されている。
【００２０】各機能ブロック３０には、図２に示すよう
に上位制御部１０（図１参照）と各機能ブロック３０と
の情報伝達手段となる上位インターフェース回路５０
と、各機能ブロック３０の機能を実現する機能ブロック
個別回路９０と、上位インターフェース回路５０と機能
ブロック個別回路９０とをそれぞれ独立に接続する主プ
ロセッサバス８０および副プロセッサバス１２０とが設
けられている。
に上位制御部１０（図１参照）と各機能ブロック３０と
の情報伝達手段となる上位インターフェース回路５０
と、各機能ブロック３０の機能を実現する機能ブロック
個別回路９０と、上位インターフェース回路５０と機能
ブロック個別回路９０とをそれぞれ独立に接続する主プ
ロセッサバス８０および副プロセッサバス１２０とが設
けられている。
【００２１】主プロセッサバス８０には、各機能ブロッ
ク３０を制御する主プロセッサ７０と、主プロセッサフ
ァームウェア格納部である主プロセッサファームウェア
格納用ＲＯＭ６０とが接続され、副プロセッサバス１２
０には副プロセッサ１３０と、副プロセッサファームウ
ェア格納部である副プロセッサファームウェア格納用Ｒ
ＯＭ１４０と、副プロセッサワーク用メモリ１５０と、
障害時トレース情報格納部である障害時トレース情報格
納用ＥＥＰＲＯＭとが接続されている。また、走行履歴
トレース用周辺回路１００と、デュアルポートメモリ１
１０が主プロセッサバス８０および副プロセッサバス１
２０の両方に接続されている。
ク３０を制御する主プロセッサ７０と、主プロセッサフ
ァームウェア格納部である主プロセッサファームウェア
格納用ＲＯＭ６０とが接続され、副プロセッサバス１２
０には副プロセッサ１３０と、副プロセッサファームウ
ェア格納部である副プロセッサファームウェア格納用Ｒ
ＯＭ１４０と、副プロセッサワーク用メモリ１５０と、
障害時トレース情報格納部である障害時トレース情報格
納用ＥＥＰＲＯＭとが接続されている。また、走行履歴
トレース用周辺回路１００と、デュアルポートメモリ１
１０が主プロセッサバス８０および副プロセッサバス１
２０の両方に接続されている。
【００２２】上記の主プロセッサ７０は、各機能ブロッ
ク３０を制御するものである。
ク３０を制御するものである。
【００２３】副プロセッサ１３０は、主プロセッサ７０
の走行履歴をデュアルポートメモリ１１０内に収集する
もので、主プロセッサ７０に障害が発生したときには回
線を閉塞するとともに、図１に示した上位制御部１０と
重要情報のみを通信する。
の走行履歴をデュアルポートメモリ１１０内に収集する
もので、主プロセッサ７０に障害が発生したときには回
線を閉塞するとともに、図１に示した上位制御部１０と
重要情報のみを通信する。
【００２４】デュアルポートメモリ１１０は、主プロセ
ッサバス８０および副プロセッサバス１２０の何れから
でもアクセスすることが可能に構成されていて、主プロ
セッサ７０の走行履歴および制御データを格納してい
る。
ッサバス８０および副プロセッサバス１２０の何れから
でもアクセスすることが可能に構成されていて、主プロ
セッサ７０の走行履歴および制御データを格納してい
る。
【００２５】主プロセッサファームウェア格納用ＲＯＭ
６０には、主プロセッサ７０の動作を決定するソフトウ
ェアが格納され、副プロセッサファームウェア格納用Ｒ
ＯＭ１４０には、副プロセッサ１３０の動作を決定する
ソフトウェアが格納されている。
６０には、主プロセッサ７０の動作を決定するソフトウ
ェアが格納され、副プロセッサファームウェア格納用Ｒ
ＯＭ１４０には、副プロセッサ１３０の動作を決定する
ソフトウェアが格納されている。
【００２６】副プロセッサワーク用メモリ１５０には、
副プロセッサ１３０のワーク用データが格納されてい
る。
副プロセッサ１３０のワーク用データが格納されてい
る。
【００２７】走行履歴トレース用周辺回路１００は、主
プロセッサ９０の動作を監視し、障害が発生したときに
副プロセッサ１３０に障害発生を通知する。障害時トレ
ース情報格納部である障害時トレース情報格納用ＥＥＰ
ＲＯＭ１６０は、主プロセッサ７０に障害が発生する
と、そのときの主プロセッサ７０の走行履歴を記憶する
ものである。
プロセッサ９０の動作を監視し、障害が発生したときに
副プロセッサ１３０に障害発生を通知する。障害時トレ
ース情報格納部である障害時トレース情報格納用ＥＥＰ
ＲＯＭ１６０は、主プロセッサ７０に障害が発生する
と、そのときの主プロセッサ７０の走行履歴を記憶する
ものである。
【００２８】次に、本実施例における障害情報収集方式
の処理手順について説明する。
の処理手順について説明する。
【００２９】通常動作時には、副プロセッサ１３０が、
走行履歴トレース用周辺回路１００によって主プロセッ
サ７０の正常動作を確認しながら、主プロセッサ７０の
走行履歴を収集し、デュアルポートメモリ１１０に格納
している。
走行履歴トレース用周辺回路１００によって主プロセッ
サ７０の正常動作を確認しながら、主プロセッサ７０の
走行履歴を収集し、デュアルポートメモリ１１０に格納
している。
【００３０】走行履歴トレース用周辺回路１００は、主
プロセッサ７０の動作を常時監視しているため、主プロ
セッサ７０が上位制御部もしくは対向装置（ある場合）
と通信できなくなったり、主プロセッサ７０そのものが
暴走してしまうような状態になった場合、即時に副プロ
セッサ１３０に割り込みを発生させることによって、主
プロセッサ７０の障害発生を通知する。
プロセッサ７０の動作を常時監視しているため、主プロ
セッサ７０が上位制御部もしくは対向装置（ある場合）
と通信できなくなったり、主プロセッサ７０そのものが
暴走してしまうような状態になった場合、即時に副プロ
セッサ１３０に割り込みを発生させることによって、主
プロセッサ７０の障害発生を通知する。
【００３１】副プロセッサ１３０は、走行履歴トレース
用周辺回路１００から通知を受けると、デュアルポート
メモリ１１０内に書き込まれている主プロセッサ７０の
走行履歴や機能ブロック３０内の制御用メモリの内容を
読み出し、主プロセッサ７０の走行履歴は障害時トレー
ス情報格納部である障害時トレース情報格納用ＥＥＰＲ
ＯＭ１６０に、機能ブロック３０内の制御用メモリは副
プロセッサワーク用メモリ１５０にそれぞれ転送する。
用周辺回路１００から通知を受けると、デュアルポート
メモリ１１０内に書き込まれている主プロセッサ７０の
走行履歴や機能ブロック３０内の制御用メモリの内容を
読み出し、主プロセッサ７０の走行履歴は障害時トレー
ス情報格納部である障害時トレース情報格納用ＥＥＰＲ
ＯＭ１６０に、機能ブロック３０内の制御用メモリは副
プロセッサワーク用メモリ１５０にそれぞれ転送する。
【００３２】ここで、デュアルポートメモリ１１０は、
主プロセッサバス８０および副プロセッサバス１２０の
何れからでもアクセスすることが可能に構成されてい
る。したがって、主プロセッサバス８０のアクセス権を
得なくても副プロセッサバス１２０からデュアルポート
メモリ１１０内のデータやメモリ内容のリードが行える
ため、主プロセッサ７０に発生した障害の程度に関わら
ずに確実に主プロセッサ７０の走行履歴の収集および格
納が行われる。
主プロセッサバス８０および副プロセッサバス１２０の
何れからでもアクセスすることが可能に構成されてい
る。したがって、主プロセッサバス８０のアクセス権を
得なくても副プロセッサバス１２０からデュアルポート
メモリ１１０内のデータやメモリ内容のリードが行える
ため、主プロセッサ７０に発生した障害の程度に関わら
ずに確実に主プロセッサ７０の走行履歴の収集および格
納が行われる。
【００３３】また、上記のように副プロセッサ１３０が
主プロセッサ７０の走行履歴を収集するため、主プロセ
ッサ７０が通常動作を行っている場合でも、正確に走行
履歴を収集することができる。
主プロセッサ７０の走行履歴を収集するため、主プロセ
ッサ７０が通常動作を行っている場合でも、正確に走行
履歴を収集することができる。
【００３４】さらに、副プロセッサ１３０は対向装置や
接続されている機能ブロックへ自装置障害を通知し、障
害状態にある主プロセッサ７０によって他の機能ブロッ
クに対して擾乱の発生を防ぐ。ただし、副プロセッサ１
３０によって重要情報の送受信のみは行い通信は可能と
する。
接続されている機能ブロックへ自装置障害を通知し、障
害状態にある主プロセッサ７０によって他の機能ブロッ
クに対して擾乱の発生を防ぐ。ただし、副プロセッサ１
３０によって重要情報の送受信のみは行い通信は可能と
する。
【００３５】本実施例における他の機能ブロックへの擾
乱の発生の防止は、自機能ブロック３０内の主プロセッ
サ系の回線を閉塞することによって行われる。回線が閉
塞され、他の機能ブロックと切り離された障害機能ブロ
ックでは、障害時トレース情報格納用ＥＥＰＲＯＭ１６
０に転送された主プロセッサ７０の走行履歴情報が、障
害状態にある主プロセッサ７０によって書き換えられた
り、消されてしまったり、また、電源をＯＦＦにされた
場合でも、障害解析に有効な情報は消去されないため、
機能ブロック３０を取り替えてからも障害情報を別手段
（他の障害解析用システムに実装など）にて読み取るこ
とも可能となる。
乱の発生の防止は、自機能ブロック３０内の主プロセッ
サ系の回線を閉塞することによって行われる。回線が閉
塞され、他の機能ブロックと切り離された障害機能ブロ
ックでは、障害時トレース情報格納用ＥＥＰＲＯＭ１６
０に転送された主プロセッサ７０の走行履歴情報が、障
害状態にある主プロセッサ７０によって書き換えられた
り、消されてしまったり、また、電源をＯＦＦにされた
場合でも、障害解析に有効な情報は消去されないため、
機能ブロック３０を取り替えてからも障害情報を別手段
（他の障害解析用システムに実装など）にて読み取るこ
とも可能となる。
【００３６】また従来、主プロセッサ７０に障害が発生
した場合、上位からのアクセスに対して無応答の状態が
続き、無応答の状態の時間の長さによって機能ブロック
３０の障害を検出することしかできなかったが、本実施
例では副プロセッサバス１３０と上位インターフェース
回路５０により上位制御部１０との通信が可能なため、
いち早く上位制御部１０に障害を通知することが可能と
なり、システムの障害による他機能ブロックへの影響お
よび復旧までの時間を最小限に食い止めることができ
る。
した場合、上位からのアクセスに対して無応答の状態が
続き、無応答の状態の時間の長さによって機能ブロック
３０の障害を検出することしかできなかったが、本実施
例では副プロセッサバス１３０と上位インターフェース
回路５０により上位制御部１０との通信が可能なため、
いち早く上位制御部１０に障害を通知することが可能と
なり、システムの障害による他機能ブロックへの影響お
よび復旧までの時間を最小限に食い止めることができ
る。
【００３７】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。
ているので、以下に記載するような効果を奏する。
【００３８】請求項１に記載のものにおいては、機能ブ
ロック内に主プロセッサの走行履歴を収集する副プロセ
ッサおよび複数のバスを設け、また、複数のバスからア
クセスすることが可能なデュアルポートメモリを設けた
ことにより、常時、正確に主プロセッサの走行履歴が収
集でき、機能ブロック障害発生後の障害を解析し、シス
テムの性能を向上させるのに有効な資料を提供すること
ができる効果がある。
ロック内に主プロセッサの走行履歴を収集する副プロセ
ッサおよび複数のバスを設け、また、複数のバスからア
クセスすることが可能なデュアルポートメモリを設けた
ことにより、常時、正確に主プロセッサの走行履歴が収
集でき、機能ブロック障害発生後の障害を解析し、シス
テムの性能を向上させるのに有効な資料を提供すること
ができる効果がある。
【００３９】請求項２に記載のものにおいては、主プロ
セッサに障害が発生したとき、機能ブロック内に設けら
れた副プロセッサが自機能ブロックの主プロセッサ系の
回線を閉塞することにより、他の機能ブロックに対して
の擾乱の発生を防ぐことができる効果がある。
セッサに障害が発生したとき、機能ブロック内に設けら
れた副プロセッサが自機能ブロックの主プロセッサ系の
回線を閉塞することにより、他の機能ブロックに対して
の擾乱の発生を防ぐことができる効果がある。
【００４０】さらに、回線を閉塞しても他の装置からの
障害情報の受信などの重要情報の送受信のみは行い通信
は可能とするため、上位制御部に障害を通知することが
でき、障害認識までの時間を短縮するとともに、重要情
報に対するサービスを継続して提供することができる効
果がある。
障害情報の受信などの重要情報の送受信のみは行い通信
は可能とするため、上位制御部に障害を通知することが
でき、障害認識までの時間を短縮するとともに、重要情
報に対するサービスを継続して提供することができる効
果がある。
【図１】本発明の障害情報収集可能な交換システムの一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図２】本発明の障害情報収集可能な交換システムを構
成する機能ブロック内の一実施例を表わすブロック図で
ある。
成する機能ブロック内の一実施例を表わすブロック図で
ある。
【図３】従来の複数の機能ブロックから構成される交換
システムの一構成例を示すブロック図である。
システムの一構成例を示すブロック図である。
【図４】従来の交換システムの各機能ブロック内の一構
成例を示す図である。
成例を示す図である。
１０ 上位制御部 ２０ システムバス ３０ 機能ブロック ４０ バス交差回路 ５０ 上位インタフェース回路 ６０ 主プロセッサファームウェア格納用ＲＯＭ ７０ 主プロセッサ ８０ 主プロセッサバス ９０ 機能ブロック個別回路 １００ 走行履歴トレース用周辺回路 １１０ デュアルポートメモリ １２０ 副プロセッサバス １３０ 副プロセッサ １４０ 副プロセッサファームウェア格納用ＲＯＭ １５０ 副プロセッサワーク用メモリ １６０ 障害時トレース情報格納用ＥＥＰＲＯＭ
Claims (2)
- 【請求項１】 交換システム全体を制御する上位制御部
と、 個々のサービスを提供する個々のプロセッサを有する複
数の機能ブロックと、 前記上位制御部と前記機能ブロックとを接続するシステ
ムバスとから構成される障害情報収集可能な交換システ
ムであって、 前記複数の機能ブロックのそれぞれは、 上位制御部と各機能ブロックとの情報伝達手段となる上
位インターフェース回路と、 各機能ブロックの機能を実現する機能ブロック個別回路
と、 前記上位インターフェース回路と機能ブロック個別回路
とをそれぞれ独立に接続する主プロセッサ系バスおよび
副プロセッサ系バスと、 前記上位制御部からの制御用メッセージに応じて前記機
能ブロック個別回路を制御する主プロセッサと、 前記主プロセッサの走行履歴を収集する副プロセッサ
と、 前記上位制御部からのメッセージや前記主プロセッサの
ワーク用データや走行履歴を格納するデュアルポートメ
モリと、 前記副プロセッサからの制御により動作を行う障害時ト
レース情報格納部と、 前記主プロセッサの動作を常時監視し、主プロセッサに
障害が発生したときに副プロセッサに通知する走行履歴
トレース用周辺回路と、 前記主プロセッサの動作を決定するソフトウェアが格納
されている主プロセッサファームウェア格納部と、 前記副プロセッサの動作を決定するソフトウェアが格納
されている副プロセッサファームウェア格納部と、 前記副プロセッサのワーク用データが格納されている副
プロセッサワーク用メモリと、を少なくとも備え、 前記主プロセッサおよび主プロセッサファームウェア格
納部は主プロセッサバスにて相互に接続され、副プロセ
ッサ、副プロセッサファームウェア格納部、副プロセッ
サワーク用メモリ、および障害時トレース情報格納部は
副プロセッサバスにて相互に接続され、障害時走行履歴
トレース用周辺回路およびデュアルポートメモリは主プ
ロセッサバスおよび副プロセッサバスの双方に接続され
ていずれのバスからもアクセス可能に構成されており、 前記副プロセッサは、走行履歴トレース用周辺回路より
主プロセッサに障害が発生したことが通知されると、収
集した走行履歴を障害時トレース情報格納部に格納する
ことを特徴とする障害情報収集可能な交換システム。 - 【請求項２】 請求項１に記載の障害情報収集可能な交
換システムにおいて、 前記副プロセッサは、 主プロセッサに障害が発生すると、副プロセッサ系のみ
での重要情報の通信を行うために主プロセッサ系の回線
を閉塞するとともに上位制御部との送受信を行うことを
特徴とする障害情報収集可能な交換システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16087194A JP2600614B2 (ja) | 1994-07-13 | 1994-07-13 | 障害情報収集可能な交換システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16087194A JP2600614B2 (ja) | 1994-07-13 | 1994-07-13 | 障害情報収集可能な交換システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0832676A true JPH0832676A (ja) | 1996-02-02 |
| JP2600614B2 JP2600614B2 (ja) | 1997-04-16 |
Family
ID=15724177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16087194A Expired - Fee Related JP2600614B2 (ja) | 1994-07-13 | 1994-07-13 | 障害情報収集可能な交換システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600614B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480651B1 (ko) * | 2000-08-28 | 2005-04-06 | 엘지전자 주식회사 | 교환기의 프로세서 상태 관리 방법 |
| KR100729930B1 (ko) * | 2005-12-16 | 2007-06-18 | 두산중공업 주식회사 | 이중화 시스템의 절체 회로 |
-
1994
- 1994-07-13 JP JP16087194A patent/JP2600614B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480651B1 (ko) * | 2000-08-28 | 2005-04-06 | 엘지전자 주식회사 | 교환기의 프로세서 상태 관리 방법 |
| KR100729930B1 (ko) * | 2005-12-16 | 2007-06-18 | 두산중공업 주식회사 | 이중화 시스템의 절체 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2600614B2 (ja) | 1997-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |