JPH0832457A - ビタビ復号方法および装置並びに絶対値演算回路 - Google Patents
ビタビ復号方法および装置並びに絶対値演算回路Info
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- JPH0832457A JPH0832457A JP6169150A JP16915094A JPH0832457A JP H0832457 A JPH0832457 A JP H0832457A JP 6169150 A JP6169150 A JP 6169150A JP 16915094 A JP16915094 A JP 16915094A JP H0832457 A JPH0832457 A JP H0832457A
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- Detection And Prevention Of Errors In Transmission (AREA)
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Abstract
(57)【要約】
【目的】 構成を簡略化し、回路規模を小さくし、低コ
スト化を可能とする。 【構成】 減算回路７１により受信信号点に対応するＩ
信号から、仮定信号点のＩ成分Ｓiiを減算し、その出力
（Ｉ−Ｓii）をそのままミキサ７３に出力するととも
に、その上位ｋビットを、ビット選択回路８１により選
択し、ミキサ７３に出力する。ミキサ７３においては、
ｎビットのデータとｋビットのデータを乗算し、ｎ＋ｋ
ビットのデータを出力する。このように、本来２乗すべ
きデータの一方のデータを、ｎビットからｋビットに減
少させることで、ミキサ７３の構成を簡略化する。
スト化を可能とする。 【構成】 減算回路７１により受信信号点に対応するＩ
信号から、仮定信号点のＩ成分Ｓiiを減算し、その出力
（Ｉ−Ｓii）をそのままミキサ７３に出力するととも
に、その上位ｋビットを、ビット選択回路８１により選
択し、ミキサ７３に出力する。ミキサ７３においては、
ｎビットのデータとｋビットのデータを乗算し、ｎ＋ｋ
ビットのデータを出力する。このように、本来２乗すべ
きデータの一方のデータを、ｎビットからｋビットに減
少させることで、ミキサ７３の構成を簡略化する。
Description
【０００１】
【産業上の利用分野】本発明は、２乗ユークリッド距離
の演算を簡単に行うことができるようにしたビタビ復号
方法および装置並びに絶対値演算回路に関する。
の演算を簡単に行うことができるようにしたビタビ復号
方法および装置並びに絶対値演算回路に関する。
【０００２】
【従来の技術】電力制限の厳しい通信路においては、一
般的に、誤り訂正符号を用いて符号化利得を得て電力の
低減を図るようにしている。このようなシステムにおい
ては、送信側においてビタビ復号を行うのが一般的であ
る。この場合における変調方式として、特に変調方式と
符号化方式を融合したトレリス符号化変調方式が注目さ
れている。
般的に、誤り訂正符号を用いて符号化利得を得て電力の
低減を図るようにしている。このようなシステムにおい
ては、送信側においてビタビ復号を行うのが一般的であ
る。この場合における変調方式として、特に変調方式と
符号化方式を融合したトレリス符号化変調方式が注目さ
れている。
【０００３】このトレリス符号化変調方式においては、
入力データが畳み込み符号化されるとともに、この畳み
込み符号がユークリッド距離が最大になるように、変調
信号点に割り当てられる。そして受信側においては、ビ
タビアルゴリズムを用いて復号が行われる。
入力データが畳み込み符号化されるとともに、この畳み
込み符号がユークリッド距離が最大になるように、変調
信号点に割り当てられる。そして受信側においては、ビ
タビアルゴリズムを用いて復号が行われる。
【０００４】具体的なトレリス変調方式としては、例え
ば、符号化８ＰＳＫ、符号化１６ＱＡＭ、符号化３２Ｑ
ＡＭ、符号化６４ＱＡＭなとが知られている。図４は、
符号化１６ＱＡＭを利用した場合における送信装置の構
成例を表している。
ば、符号化８ＰＳＫ、符号化１６ＱＡＭ、符号化３２Ｑ
ＡＭ、符号化６４ＱＡＭなとが知られている。図４は、
符号化１６ＱＡＭを利用した場合における送信装置の構
成例を表している。
【０００５】図４の送信装置１０においては、入力され
たデジタルデータが、畳み込み符号化回路１において畳
み込み符号化され、並列畳み込み符号として、信号割当
回路２に出力される。信号割当回路２は、入力された並
列畳み込み符号を所定の信号点に割り当て、その信号点
に対応するＩ信号とＱ信号を生成し、１６ＱＡＭ変調回
路９に出力する。
たデジタルデータが、畳み込み符号化回路１において畳
み込み符号化され、並列畳み込み符号として、信号割当
回路２に出力される。信号割当回路２は、入力された並
列畳み込み符号を所定の信号点に割り当て、その信号点
に対応するＩ信号とＱ信号を生成し、１６ＱＡＭ変調回
路９に出力する。
【０００６】１６ＱＡＭ変調回路９においては、信号割
当回路２より出力されたＩ信号とＱ信号がそれぞれミキ
サ（乗算回路）３と４に入力される。ミキサ３は、局部
発振回路５が出力する搬送波を、ハイブリッド（ＨＢ）
回路６で９０度遅延した搬送波とＩ信号を乗算し、ミキ
サ４は、局部発振回路５が出力する搬送波とＱ信号を乗
算する。
当回路２より出力されたＩ信号とＱ信号がそれぞれミキ
サ（乗算回路）３と４に入力される。ミキサ３は、局部
発振回路５が出力する搬送波を、ハイブリッド（ＨＢ）
回路６で９０度遅延した搬送波とＩ信号を乗算し、ミキ
サ４は、局部発振回路５が出力する搬送波とＱ信号を乗
算する。
【０００７】加算回路７は、ミキサ３と４の出力を加算
し、バンドパスフィルタ（ＢＰＦ）８に出力する。バン
ドパスフィルタ８は、入力された信号から不要な帯域成
分を除去した後、伝送路に出力する。
し、バンドパスフィルタ（ＢＰＦ）８に出力する。バン
ドパスフィルタ８は、入力された信号から不要な帯域成
分を除去した後、伝送路に出力する。
【０００８】図５は、畳み込み符号化回路１の構成例を
表している。同図に示すように、この例においては、入
力された５ビットのデジタルデータ（ｘ5，ｘ4，ｘ3，
ｘ2，ｘ1）が、６ビットのデジタルデータ（ｙ5，ｙ4，
ｙ3，ｙ2，ｙ1，ｙ0）に符号化されるようになされてい
る。入力された５ビットのデータ（ｘ5，ｘ4，ｘ3，
ｘ2，ｘ1）は、そのまま出力デジタルデータ（ｙ5，
ｙ4，ｙ3，ｙ2，ｙ1，ｙ0）の上位５ビットのデータ
（ｙ5，ｙ4，ｙ3，ｙ2，ｙ1）とされる。出力デジタル
データの下位１ビットｙ0は、入力デジタルデータの下
位２ビット（ｘ2，ｘ1）から生成される。
表している。同図に示すように、この例においては、入
力された５ビットのデジタルデータ（ｘ5，ｘ4，ｘ3，
ｘ2，ｘ1）が、６ビットのデジタルデータ（ｙ5，ｙ4，
ｙ3，ｙ2，ｙ1，ｙ0）に符号化されるようになされてい
る。入力された５ビットのデータ（ｘ5，ｘ4，ｘ3，
ｘ2，ｘ1）は、そのまま出力デジタルデータ（ｙ5，
ｙ4，ｙ3，ｙ2，ｙ1，ｙ0）の上位５ビットのデータ
（ｙ5，ｙ4，ｙ3，ｙ2，ｙ1）とされる。出力デジタル
データの下位１ビットｙ0は、入力デジタルデータの下
位２ビット（ｘ2，ｘ1）から生成される。
【０００９】即ち、ｘ1は、加算回路１４により、レジ
スタ１１に保持されている３クロック前の出力ｙ0と加
算され、次のクロックでレジスタ１２に保持される。レ
ジスタ１２に保持されたデータは、加算回路１５によ
り、次のクロックで供給されるｘ2と加算され、加算出
力は、次のクロックでレジスタ１３に保持される。レジ
スタ１３に保持されたデータが、次のクロックでｙ0と
して出力されるとともに、レジスタ１１に保持される。
スタ１１に保持されている３クロック前の出力ｙ0と加
算され、次のクロックでレジスタ１２に保持される。レ
ジスタ１２に保持されたデータは、加算回路１５によ
り、次のクロックで供給されるｘ2と加算され、加算出
力は、次のクロックでレジスタ１３に保持される。レジ
スタ１３に保持されたデータが、次のクロックでｙ0と
して出力されるとともに、レジスタ１１に保持される。
【００１０】図６は、図４の送信装置１０より伝送路に
出力された信号を受信する受信装置の構成例を示してい
る。この受信装置２０においては、伝送路より入力され
た信号が２つの信号に分離され、それぞれ１６ＱＡＭ復
調回路３０のミキサ（乗算回路）３１と３２に入力され
る。ミキサ３１は、搬送波再生回路３３で生成した再生
搬送波を、ハイブリッド回路３４で９０度遅延した搬送
波と入力信号とを乗算する。ミキサ３２は、搬送波再生
回路３３が出力する再生搬送波と、伝送路より入力され
る信号を乗算する。これにより、受信した信号が基底帯
域の信号に復調される。
出力された信号を受信する受信装置の構成例を示してい
る。この受信装置２０においては、伝送路より入力され
た信号が２つの信号に分離され、それぞれ１６ＱＡＭ復
調回路３０のミキサ（乗算回路）３１と３２に入力され
る。ミキサ３１は、搬送波再生回路３３で生成した再生
搬送波を、ハイブリッド回路３４で９０度遅延した搬送
波と入力信号とを乗算する。ミキサ３２は、搬送波再生
回路３３が出力する再生搬送波と、伝送路より入力され
る信号を乗算する。これにより、受信した信号が基底帯
域の信号に復調される。
【００１１】ローパスフィルタ（ＬＰＦ）３５は、ミキ
サ３１の出力から不要な高域成分を除去し、Ａ／Ｄ変換
器３７に出力する。Ａ／Ｄ変換器３７は、入力された信
号をＡ／Ｄ変換し、Ｉ信号としてビタビ復号器３９に出
力する。同様にして、ミキサ３２の出力が、ローパスフ
ィルタ３６により不要な高域成分が除去された後、Ａ／
Ｄ変換器３８によりＡ／Ｄ変換され、Ｑ信号としてビタ
ビ復号器３９に出力される。
サ３１の出力から不要な高域成分を除去し、Ａ／Ｄ変換
器３７に出力する。Ａ／Ｄ変換器３７は、入力された信
号をＡ／Ｄ変換し、Ｉ信号としてビタビ復号器３９に出
力する。同様にして、ミキサ３２の出力が、ローパスフ
ィルタ３６により不要な高域成分が除去された後、Ａ／
Ｄ変換器３８によりＡ／Ｄ変換され、Ｑ信号としてビタ
ビ復号器３９に出力される。
【００１２】また、このＡ／Ｄ変換器３７と３８の出力
するＩ信号とＱ信号は、搬送波再生回路３３に供給さ
れ、搬送波再生回路３３は、このＩ信号とＱ信号から搬
送波を再生し、出力する。
するＩ信号とＱ信号は、搬送波再生回路３３に供給さ
れ、搬送波再生回路３３は、このＩ信号とＱ信号から搬
送波を再生し、出力する。
【００１３】ビタビ復号器３９は、伝送路上において発
生した誤りを訂正し、正しいデータを復号して、図示せ
ぬ回路に出力する。
生した誤りを訂正し、正しいデータを復号して、図示せ
ぬ回路に出力する。
【００１４】図７は、ビタビ復号器３９の構成例を示し
ている。１６ＱＡＭ復調回路３０のＡ／Ｄ変換器３７と
３８より出力されたＩ信号とＱ信号は、ブランチメトリ
ック演算回路５１に入力される。このブランチメトリッ
ク演算回路５１は、サブセット毎に仮定された変調方式
の信号点（仮定信号点）と、Ｉ信号とＱ信号により特定
される受信信号点との２乗ユークリッド距離を求める。
このような演算が各サブセット毎に行われ、各サブセッ
トにおける２乗ユークリッド距離のうちの最小値が求め
られ、これが、そのサブセットにおけるブランチメトリ
ックとして、後段の演算回路（ＡＣＳ（Ａｄｄ，Ｃｏｍ
ｐａｒｅ，Ｓｅｌｅｃｔ）回路）５２に出力される。
ている。１６ＱＡＭ復調回路３０のＡ／Ｄ変換器３７と
３８より出力されたＩ信号とＱ信号は、ブランチメトリ
ック演算回路５１に入力される。このブランチメトリッ
ク演算回路５１は、サブセット毎に仮定された変調方式
の信号点（仮定信号点）と、Ｉ信号とＱ信号により特定
される受信信号点との２乗ユークリッド距離を求める。
このような演算が各サブセット毎に行われ、各サブセッ
トにおける２乗ユークリッド距離のうちの最小値が求め
られ、これが、そのサブセットにおけるブランチメトリ
ックとして、後段の演算回路（ＡＣＳ（Ａｄｄ，Ｃｏｍ
ｐａｒｅ，Ｓｅｌｅｃｔ）回路）５２に出力される。
【００１５】ＡＣＳ回路５２は、入力された各サブセッ
トのブランチメトリックの中から、最尤パスを演算す
る。パスメモリ５３は、ＡＣＳ回路５２からの制御に基
づき、復号されたパスを所定の段数分記憶し、最後にＡ
ＣＳ回路５２で得られた最尤パスの内容を出力する。
トのブランチメトリックの中から、最尤パスを演算す
る。パスメモリ５３は、ＡＣＳ回路５２からの制御に基
づき、復号されたパスを所定の段数分記憶し、最後にＡ
ＣＳ回路５２で得られた最尤パスの内容を出力する。
【００１６】パラレルシリアル（Ｐ／Ｓ）変換回路５４
は、パスメモリ５３で得られた並列データを直列データ
に変換して出力する。
は、パスメモリ５３で得られた並列データを直列データ
に変換して出力する。
【００１７】図８は、ブランチメトリック演算回路５１
における１つのサブセットのブランチメトリックを演算
する回路の構成例を表している。同図に示すように、Ｉ
信号とＱ信号は、Ｎ個の２乗ユークリッド距離演算回路
６１−１乃至６１−Ｎに入力される。畳み込み符号化回
路１が、図５に示すように構成されている場合、１６Ｑ
ＡＭのとき、各サブセットには、２つの信号点（仮定信
号点）が含まれているため、このＮの数は２とされる。
３２ＱＡＭあるいは６４ＱＡＭのとき、このＮの数は４
または８とされる。
における１つのサブセットのブランチメトリックを演算
する回路の構成例を表している。同図に示すように、Ｉ
信号とＱ信号は、Ｎ個の２乗ユークリッド距離演算回路
６１−１乃至６１−Ｎに入力される。畳み込み符号化回
路１が、図５に示すように構成されている場合、１６Ｑ
ＡＭのとき、各サブセットには、２つの信号点（仮定信
号点）が含まれているため、このＮの数は２とされる。
３２ＱＡＭあるいは６４ＱＡＭのとき、このＮの数は４
または８とされる。
【００１８】各２乗ユークリッド距離演算回路６１−ｉ
は、対応する仮定信号点と、Ｉ信号とＱ信号により決定
される受信信号点との２乗ユークリッド距離を演算し、
最小値演算回路６２に出力する。最小値演算回路６２
は、入力されたＮ個の２乗ユークリッド距離の中から最
小のものを選択し、これをブランチメトリックとして、
ＡＣＳ回路５２に出力する。
は、対応する仮定信号点と、Ｉ信号とＱ信号により決定
される受信信号点との２乗ユークリッド距離を演算し、
最小値演算回路６２に出力する。最小値演算回路６２
は、入力されたＮ個の２乗ユークリッド距離の中から最
小のものを選択し、これをブランチメトリックとして、
ＡＣＳ回路５２に出力する。
【００１９】図９は、図８に示した２乗ユークリッド距
離演算回路６１−ｉの構成例を示している。この例にお
いては、減算回路７１において、入力されたＩ信号か
ら、仮定信号点のＩ成分Ｓiiが減算される。減算回路７
１の出力（Ｉ−Ｓii）は、２つのデータに分割され、ミ
キサ（乗算回路）７３に入力される。即ち、ミキサ７３
には、同一の信号が２つ入力されるため、結局、ミキサ
７３は、減算回路７１の出力（Ｉ−Ｓii）の２乗値（Ｉ
−Ｓii）2を演算する。
離演算回路６１−ｉの構成例を示している。この例にお
いては、減算回路７１において、入力されたＩ信号か
ら、仮定信号点のＩ成分Ｓiiが減算される。減算回路７
１の出力（Ｉ−Ｓii）は、２つのデータに分割され、ミ
キサ（乗算回路）７３に入力される。即ち、ミキサ７３
には、同一の信号が２つ入力されるため、結局、ミキサ
７３は、減算回路７１の出力（Ｉ−Ｓii）の２乗値（Ｉ
−Ｓii）2を演算する。
【００２０】同様に、減算回路７２が、Ｑ信号と仮定信
号点のＱ成分Ｓiqとの差（Ｑ−Ｓiq）を出力する。この
出力（Ｑ−Ｓiq）は２つのデータに分割され、ミキサ
（乗算回路）７４に入力される。ミキサ７４は、入力さ
れたデータを相互に乗算し、（Ｑ−Ｓiq）2を出力す
る。
号点のＱ成分Ｓiqとの差（Ｑ−Ｓiq）を出力する。この
出力（Ｑ−Ｓiq）は２つのデータに分割され、ミキサ
（乗算回路）７４に入力される。ミキサ７４は、入力さ
れたデータを相互に乗算し、（Ｑ−Ｓiq）2を出力す
る。
【００２１】加算回路７５は、ミキサ７３と７４の出力
を加算し、これを２乗ユークリッド距離として出力す
る。即ち、加算回路７５の出力は、次のようになる。 （Ｉ−Ｓii）2＋（Ｑ−Ｓiq）2
を加算し、これを２乗ユークリッド距離として出力す
る。即ち、加算回路７５の出力は、次のようになる。 （Ｉ−Ｓii）2＋（Ｑ−Ｓiq）2
【００２２】
【発明が解決しようとする課題】従来の２乗ユークリッ
ド距離演算においては、このように、ミキサ（乗算回
路）７３，７４を用いて２乗ユークリッド距離を演算す
るようにしている。その結果、構成が複雑となり、回路
規模も大きくなり、コスト高となる課題があった。
ド距離演算においては、このように、ミキサ（乗算回
路）７３，７４を用いて２乗ユークリッド距離を演算す
るようにしている。その結果、構成が複雑となり、回路
規模も大きくなり、コスト高となる課題があった。
【００２３】本発明はこのような状況に鑑みてなされた
ものであり、構成を簡略化し、回路規模を小さくして、
低コスト化を可能とするものである。
ものであり、構成を簡略化し、回路規模を小さくして、
低コスト化を可能とするものである。
【００２４】
【課題を解決するための手段】請求項１に記載のビタビ
復号方法は、受信信号点と仮定信号点の２乗ユークリッ
ド距離を演算し、２乗ユークリッド距離の最小値からブ
ランチメトリックを求め、ブランチメトリックから最尤
パスを求めるビタビ復号方法において、２乗ユークリッ
ド距離を演算するデジタルデータを、一方のデジタルデ
ータと他方のデジタルデータとに分離し、分離した一方
のデジタルデータと他方のデジタルデータを、それぞれ
のビット数が異なるようにして乗算することを特徴とす
る。
復号方法は、受信信号点と仮定信号点の２乗ユークリッ
ド距離を演算し、２乗ユークリッド距離の最小値からブ
ランチメトリックを求め、ブランチメトリックから最尤
パスを求めるビタビ復号方法において、２乗ユークリッ
ド距離を演算するデジタルデータを、一方のデジタルデ
ータと他方のデジタルデータとに分離し、分離した一方
のデジタルデータと他方のデジタルデータを、それぞれ
のビット数が異なるようにして乗算することを特徴とす
る。
【００２５】一方のデジタルデータのビット数を１と
し、その１ビットは符号を表すビットとすることができ
る。
し、その１ビットは符号を表すビットとすることができ
る。
【００２６】請求項３に記載のビタビ復号方法は、受信
信号点と仮定信号点の２乗ユークリッド距離を演算し、
２乗ユークリッド距離の最小値からブランチメトリック
を求め、ブランチメトリックから最尤パスを求めるビタ
ビ復号方法において、２乗ユークリッド距離として、２
乗ユークリッド距離を演算するデジタルデータの絶対値
を求めることを特徴とする。
信号点と仮定信号点の２乗ユークリッド距離を演算し、
２乗ユークリッド距離の最小値からブランチメトリック
を求め、ブランチメトリックから最尤パスを求めるビタ
ビ復号方法において、２乗ユークリッド距離として、２
乗ユークリッド距離を演算するデジタルデータの絶対値
を求めることを特徴とする。
【００２７】請求項４に記載のビタビ復号装置は、受信
信号点と仮定信号点の２乗ユークリッド距離を演算する
２乗ユークリッド距離演算手段（例えば図８の２乗ユー
クリッド距離演算回路６１−ｉ）と、２乗ユークリッド
距離の最小値からブランチメトリックを求める最小値演
算手段（例えば図８の最小値演算回路６２）と、ブラン
チメトリックから最尤パスを求めるパス決定手段（例え
ば図７のＡＣＳ回路５２、パスメモリ５３）とを備える
ビタビ復号装置において、２乗ユークリッド距離演算手
段は、２乗ユークリッド距離を演算するデジタルデータ
の数値ビットの論理を反転する反転手段（例えば図３の
ビット反転回路１０１）と、反転手段の出力と論理１と
を加算する加算手段（例えば図３の加算回路１０２）
と、２乗ユークリッド距離を演算するデジタルデータの
極性を判定する判定手段（例えば図３の正負判定回路１
０４）と、判定手段の判定に対応して、２乗ユークリッ
ド距離を演算するデジタルデータの数値ビットまたは加
算手段の出力を選択する選択手段（例えば図３のセレク
タ１０３）とを備えることを特徴とする。
信号点と仮定信号点の２乗ユークリッド距離を演算する
２乗ユークリッド距離演算手段（例えば図８の２乗ユー
クリッド距離演算回路６１−ｉ）と、２乗ユークリッド
距離の最小値からブランチメトリックを求める最小値演
算手段（例えば図８の最小値演算回路６２）と、ブラン
チメトリックから最尤パスを求めるパス決定手段（例え
ば図７のＡＣＳ回路５２、パスメモリ５３）とを備える
ビタビ復号装置において、２乗ユークリッド距離演算手
段は、２乗ユークリッド距離を演算するデジタルデータ
の数値ビットの論理を反転する反転手段（例えば図３の
ビット反転回路１０１）と、反転手段の出力と論理１と
を加算する加算手段（例えば図３の加算回路１０２）
と、２乗ユークリッド距離を演算するデジタルデータの
極性を判定する判定手段（例えば図３の正負判定回路１
０４）と、判定手段の判定に対応して、２乗ユークリッ
ド距離を演算するデジタルデータの数値ビットまたは加
算手段の出力を選択する選択手段（例えば図３のセレク
タ１０３）とを備えることを特徴とする。
【００２８】請求項５に記載の絶対値演算回路は、デジ
タルデータの数値ビットの論理を反転する反転手段（例
えば図３のビット反転回路１０１）と、反転手段の出力
と論理１とを加算する加算手段（例えば図３の加算回路
１０２）と、デジタルデータの極性を判定する判定手段
（例えば図３の正負判定回路１０４）と、判定手段の判
定に対応して、デジタルデータの数値ビットまたは加算
手段の出力を選択する選択手段（例えば図３のセレクタ
１０３）とを備えることを特徴とする。
タルデータの数値ビットの論理を反転する反転手段（例
えば図３のビット反転回路１０１）と、反転手段の出力
と論理１とを加算する加算手段（例えば図３の加算回路
１０２）と、デジタルデータの極性を判定する判定手段
（例えば図３の正負判定回路１０４）と、判定手段の判
定に対応して、デジタルデータの数値ビットまたは加算
手段の出力を選択する選択手段（例えば図３のセレクタ
１０３）とを備えることを特徴とする。
【００２９】
【作用】請求項１に記載のビタビ復号方法においては、
一方のデジタルデータと他方のデジタルデータが、それ
ぞれのビット数が異なるようにして乗算される。また、
請求項３に記載のビタビ復号方法においては、２乗ユー
クリッド距離として、２乗ユークリッド距離を演算する
デジタルデータの絶対値が求められる。
一方のデジタルデータと他方のデジタルデータが、それ
ぞれのビット数が異なるようにして乗算される。また、
請求項３に記載のビタビ復号方法においては、２乗ユー
クリッド距離として、２乗ユークリッド距離を演算する
デジタルデータの絶対値が求められる。
【００３０】従って、いずれの場合においても、構成を
簡略化し、回路規模を小型化し、低コスト化を図ること
が可能となる。
簡略化し、回路規模を小型化し、低コスト化を図ること
が可能となる。
【００３１】請求項４に記載のビタビ復号装置において
は、入力されたデジタルデータ、または加算回路１０２
より出力されたこのデジタルデータの極性を反転したデ
ータが、セレクタ１０３により選択、出力される。従っ
て、簡単な構成で、低コストのビタビ復号装置を実現す
ることが可能となる。
は、入力されたデジタルデータ、または加算回路１０２
より出力されたこのデジタルデータの極性を反転したデ
ータが、セレクタ１０３により選択、出力される。従っ
て、簡単な構成で、低コストのビタビ復号装置を実現す
ることが可能となる。
【００３２】請求項５に記載の絶対値演算回路において
は、ビット反転回路１０１によりビットを反転し、さら
に加算回路１０２において、論理１を加算した出力、ま
たは入力されたデジタルデータの数値ビットがセレクタ
１０３により選択され、出力される。従って、乗算器が
不要となり、簡単な構成で低コストの絶対値演算回路を
実現することが可能となる。
は、ビット反転回路１０１によりビットを反転し、さら
に加算回路１０２において、論理１を加算した出力、ま
たは入力されたデジタルデータの数値ビットがセレクタ
１０３により選択され、出力される。従って、乗算器が
不要となり、簡単な構成で低コストの絶対値演算回路を
実現することが可能となる。
【００３３】
【実施例】図１は、本発明のビタビ復号装置に用いる２
乗ユークリッド距離演算回路の構成例を表している。即
ち、本発明においても、図４に示す送信装置１０の、図
５に示す畳み込み符号化回路１により符号化されたデー
タが、１６ＱＡＭ変調回路９により変調され、伝送路に
伝送される。伝送路に伝送されたデータが、図６に示す
受信装置２０において受信されるようになされており、
そのビタビ復号器３９は、図７に示すように構成されて
いる。そして、図７に示すブランチメトリック演算回路
５１は、さらに図８に示すように構成されており、図８
に示す２乗ユークリッド距離演算回路６１−ｉは、図１
に示すように構成されている。その他の構成は、従来に
おける場合と同様である。
乗ユークリッド距離演算回路の構成例を表している。即
ち、本発明においても、図４に示す送信装置１０の、図
５に示す畳み込み符号化回路１により符号化されたデー
タが、１６ＱＡＭ変調回路９により変調され、伝送路に
伝送される。伝送路に伝送されたデータが、図６に示す
受信装置２０において受信されるようになされており、
そのビタビ復号器３９は、図７に示すように構成されて
いる。そして、図７に示すブランチメトリック演算回路
５１は、さらに図８に示すように構成されており、図８
に示す２乗ユークリッド距離演算回路６１−ｉは、図１
に示すように構成されている。その他の構成は、従来に
おける場合と同様である。
【００３４】図１に示すように、この２乗ユークリッド
距離演算回路６１−ｉは減算回路７１を有しており、こ
の減算回路７１は、入力されたｎビットのＩ信号（デジ
タルデータ）から、仮定信号点のｎビットのＩ成分Ｓii
を減算し、ｎビットのデータ（Ｉ−Ｓii）を出力する。
この減算回路７１の出力は、２つのデータに分割され、
一方のデータは、そのままミキサ（乗算回路）７３に入
力される。これに対して、他方のデータは、ビット選択
回路８１に入力される。このビット選択回路８１は、入
力されたｎビットのデータから上位ｋビットを選択し、
ミキサ７３に出力する。
距離演算回路６１−ｉは減算回路７１を有しており、こ
の減算回路７１は、入力されたｎビットのＩ信号（デジ
タルデータ）から、仮定信号点のｎビットのＩ成分Ｓii
を減算し、ｎビットのデータ（Ｉ−Ｓii）を出力する。
この減算回路７１の出力は、２つのデータに分割され、
一方のデータは、そのままミキサ（乗算回路）７３に入
力される。これに対して、他方のデータは、ビット選択
回路８１に入力される。このビット選択回路８１は、入
力されたｎビットのデータから上位ｋビットを選択し、
ミキサ７３に出力する。
【００３５】ビット選択回路８１は、図には特別の回路
として図示されているが、実際には、単なる配線だけで
済むことになる。即ち、減算回路７１が出力するｎビッ
ト分の配線のうち、上位ｋビットの配線だけをミキサ７
３に接続すればよい。勿論、ミキサ７３の他方の入力に
は、減算回路７１のｎビット分の配線がそのまま接続さ
れる。
として図示されているが、実際には、単なる配線だけで
済むことになる。即ち、減算回路７１が出力するｎビッ
ト分の配線のうち、上位ｋビットの配線だけをミキサ７
３に接続すればよい。勿論、ミキサ７３の他方の入力に
は、減算回路７１のｎビット分の配線がそのまま接続さ
れる。
【００３６】これにより、ミキサ７３は、ｎビットのデ
ータと、ｋビットのデータを乗算し、ｎ＋ｋビットのデ
ジタルデータを出力することになる。
ータと、ｋビットのデータを乗算し、ｎ＋ｋビットのデ
ジタルデータを出力することになる。
【００３７】同様に、減算回路７２は、ｎビットのＱ信
号から、ｎビットの仮定信号点のＱ成分Ｓiqを減算し、
ｎビットのデジタルデータ（Ｑ−Ｓiq）を出力する。こ
の出力は、２つのデジタルデータに分割され、一方はそ
のままミキサ７４に供給され、他方はビット選択回路８
２に入力される。ビット選択回路８２は、入力されたｎ
ビットのうち、上位ｋビットを選択し、ミキサ７４に出
力する。ミキサ７４は、減算回路７２より入力されるｎ
ビットのデータと、ビット選択回路８２より入力される
ｋビットのデータとを乗算し、ｎ＋ｋビットのデータを
加算回路７５に出力する。
号から、ｎビットの仮定信号点のＱ成分Ｓiqを減算し、
ｎビットのデジタルデータ（Ｑ−Ｓiq）を出力する。こ
の出力は、２つのデジタルデータに分割され、一方はそ
のままミキサ７４に供給され、他方はビット選択回路８
２に入力される。ビット選択回路８２は、入力されたｎ
ビットのうち、上位ｋビットを選択し、ミキサ７４に出
力する。ミキサ７４は、減算回路７２より入力されるｎ
ビットのデータと、ビット選択回路８２より入力される
ｋビットのデータとを乗算し、ｎ＋ｋビットのデータを
加算回路７５に出力する。
【００３８】加算回路７５は、ミキサ７３と７４の出力
を加算し、ｎ＋ｋビットのデータを出力する。即ち、こ
の加算回路７５の出力は、次式で表すことができる。 （Ｉ−Ｓii）［ｎ］＊（Ｉ−Ｓii）［ｋ］＋（Ｑ−Ｓi
q）［ｎ］＊（Ｑ−Ｓiq）［ｋ］
を加算し、ｎ＋ｋビットのデータを出力する。即ち、こ
の加算回路７５の出力は、次式で表すことができる。 （Ｉ−Ｓii）［ｎ］＊（Ｉ−Ｓii）［ｋ］＋（Ｑ−Ｓi
q）［ｎ］＊（Ｑ−Ｓiq）［ｋ］
【００３９】ここで、（Ｉ−Ｓii）［ｎ］は、（Ｉ−Ｓ
ii）の減算結果の上位ｎビットを表しており、（Ｉ−Ｓ
ii）［ｋ］は、（Ｉ−Ｓii）の減算結果の上位ｋビット
を表している。同様に、（Ｑ−Ｓiq）［ｎ］は、（Ｑ−
Ｓiq）の減算結果の上位ｎビットを表しており、（Ｑ−
Ｓiq）［ｋ］は、（Ｑ−Ｓiq）の減算結果の上位ｋビッ
トを表している。
ii）の減算結果の上位ｎビットを表しており、（Ｉ−Ｓ
ii）［ｋ］は、（Ｉ−Ｓii）の減算結果の上位ｋビット
を表している。同様に、（Ｑ−Ｓiq）［ｎ］は、（Ｑ−
Ｓiq）の減算結果の上位ｎビットを表しており、（Ｑ−
Ｓiq）［ｋ］は、（Ｑ−Ｓiq）の減算結果の上位ｋビッ
トを表している。
【００４０】このように、ミキサ７３，７４に供給する
デジタルデータの一方のビット数をｎビットからｋビッ
トに減らすようにしたので、ミキサ７３，７４の構成を
簡略化し、回路規模を小さくし、低コスト化を図ること
が可能となる。勿論、一般的に、このように乗算するデ
ータのビット数を減らせば、それだけ精度が悪くなる
が、この２乗ユークリッド距離を求めるのは、最終的に
は最尤パスを決定するためであり、この最尤パスが正確
に求められるのであれば、このようにビット数を減らし
たとしても、実用上、支障はきたさないことになる。換
言すれば、実用上、支障をきたすことがない程度に、即
ち、後段のＡＣＳ回路５２とパスメモリ５３において、
正しい最尤パスを確実に決定することができる程度に、
ビット数を減らせばよい。
デジタルデータの一方のビット数をｎビットからｋビッ
トに減らすようにしたので、ミキサ７３，７４の構成を
簡略化し、回路規模を小さくし、低コスト化を図ること
が可能となる。勿論、一般的に、このように乗算するデ
ータのビット数を減らせば、それだけ精度が悪くなる
が、この２乗ユークリッド距離を求めるのは、最終的に
は最尤パスを決定するためであり、この最尤パスが正確
に求められるのであれば、このようにビット数を減らし
たとしても、実用上、支障はきたさないことになる。換
言すれば、実用上、支障をきたすことがない程度に、即
ち、後段のＡＣＳ回路５２とパスメモリ５３において、
正しい最尤パスを確実に決定することができる程度に、
ビット数を減らせばよい。
【００４１】図２は、２乗ユークリッド距離演算回路６
１−ｉの他の構成例を示している。この実施例において
は、減算回路７１の出力が絶対値演算器９１に供給さ
れ、絶対値が演算されるようになされている。そして、
絶対値演算器９１で求められた絶対値が加算回路７５に
供給されている。同様に、減算回路７２の出力から、絶
対値演算器９２において絶対値が演算され、加算回路７
５に出力されるようになされている。その他の構成は、
図１における場合と同様である。
１−ｉの他の構成例を示している。この実施例において
は、減算回路７１の出力が絶対値演算器９１に供給さ
れ、絶対値が演算されるようになされている。そして、
絶対値演算器９１で求められた絶対値が加算回路７５に
供給されている。同様に、減算回路７２の出力から、絶
対値演算器９２において絶対値が演算され、加算回路７
５に出力されるようになされている。その他の構成は、
図１における場合と同様である。
【００４２】即ち、この実施例においては、次の演算が
行われることになる。 ｜Ｉ−Ｓii｜＋｜Ｑ−Ｓiq｜
行われることになる。 ｜Ｉ−Ｓii｜＋｜Ｑ−Ｓiq｜
【００４３】図３は、絶対値演算器９１（絶対値演算器
９２も同様の構成とされる）の構成例を表している。こ
の実施例においては、減算回路７１より供給されたｎビ
ットのデジタルデータは、符号（極性）を表すＭＳＢの
１ビットと、このＭＳＢを除くｎ−１ビットの数値ビッ
トとに分割される。ＭＳＢの１ビット（符号ビット）
は、正負判定回路１０４に供給され、そのデジタルデー
タの極性（正負）が判定される。そして、その判定結果
に対応して、セレクタ１０３が制御される。
９２も同様の構成とされる）の構成例を表している。こ
の実施例においては、減算回路７１より供給されたｎビ
ットのデジタルデータは、符号（極性）を表すＭＳＢの
１ビットと、このＭＳＢを除くｎ−１ビットの数値ビッ
トとに分割される。ＭＳＢの１ビット（符号ビット）
は、正負判定回路１０４に供給され、そのデジタルデー
タの極性（正負）が判定される。そして、その判定結果
に対応して、セレクタ１０３が制御される。
【００４４】一方、ｎ−１ビットの数値ビットは、さら
に２分割され、一方はそのままセレクタ１０３に供給さ
れ、他方はビット反転回路１０１に供給され、その論理
が反転される。即ち、ｎ−１個の各ビットのうち、論理
１は論理０に反転され、論理０は論理１に反転される。
ビット反転回路１０１より出力されたｎ−１ビットのデ
ータは、加算回路１０２に供給され、論理１と加算され
る。即ち、これにより、入力される２の補数により表さ
れているｎビットのデジタルデータが負のデータである
とき、対応する値の正のデータに変換されたことにな
る。
に２分割され、一方はそのままセレクタ１０３に供給さ
れ、他方はビット反転回路１０１に供給され、その論理
が反転される。即ち、ｎ−１個の各ビットのうち、論理
１は論理０に反転され、論理０は論理１に反転される。
ビット反転回路１０１より出力されたｎ−１ビットのデ
ータは、加算回路１０２に供給され、論理１と加算され
る。即ち、これにより、入力される２の補数により表さ
れているｎビットのデジタルデータが負のデータである
とき、対応する値の正のデータに変換されたことにな
る。
【００４５】セレクタ１０３は、正負判定回路１０４に
より制御され、符号ビットが正であるとき、入力された
ｎ−１ビットの数値ビットをそのまま選択、出力させ
る。これに対して、入力された符号ビットが負である場
合、加算回路１０２の出力が選択される。従って、セレ
クタ１０３が出力するｎ−１ビットの数値ビットは、常
に正のデータとなる。即ち、絶対値のデータとなる。
より制御され、符号ビットが正であるとき、入力された
ｎ−１ビットの数値ビットをそのまま選択、出力させ
る。これに対して、入力された符号ビットが負である場
合、加算回路１０２の出力が選択される。従って、セレ
クタ１０３が出力するｎ−１ビットの数値ビットは、常
に正のデータとなる。即ち、絶対値のデータとなる。
【００４６】絶対値演算器９１，９２をこのように構成
することで、乗算器が不要となり、簡単な構成で、回路
規模が小さく、低コストの絶対値演算器を実現すること
ができる。
することで、乗算器が不要となり、簡単な構成で、回路
規模が小さく、低コストの絶対値演算器を実現すること
ができる。
【００４７】
【発明の効果】以上の如く請求項１に記載のビタビ復号
方法によれば、分離した一方のデジタルデータと他方の
デジタルデータを、それぞれビット数が異なるようにし
て乗算する。また、請求項３に記載のビタビ復号方法に
よれば、２乗ユークリッド距離として、デジタルデータ
の絶対値が求められる。従って、構成を簡略化し、回路
規模を小さくして、低コスト化を図ることが可能とな
る。
方法によれば、分離した一方のデジタルデータと他方の
デジタルデータを、それぞれビット数が異なるようにし
て乗算する。また、請求項３に記載のビタビ復号方法に
よれば、２乗ユークリッド距離として、デジタルデータ
の絶対値が求められる。従って、構成を簡略化し、回路
規模を小さくして、低コスト化を図ることが可能とな
る。
【００４８】請求項４に記載のビタビ復号装置および請
求項５に記載の絶対値演算回路によれば、デジタルデー
タの数値ビットまたは加算手段の出力を選択、出力する
ようにしたので、構成を簡略化し、回路規模を小さく
し、低コスト化が可能となる。
求項５に記載の絶対値演算回路によれば、デジタルデー
タの数値ビットまたは加算手段の出力を選択、出力する
ようにしたので、構成を簡略化し、回路規模を小さく
し、低コスト化が可能となる。
【図１】本発明のビタビ復号装置に用いる２乗ユークリ
ッド距離演算回路の構成例を示すブロック図である。
ッド距離演算回路の構成例を示すブロック図である。
【図２】本発明のビタビ復号装置に用いる２乗ユークリ
ッド距離演算回路の他の構成例を示すブロック図であ
る。
ッド距離演算回路の他の構成例を示すブロック図であ
る。
【図３】図２の絶対値演算器９１の構成例を示すブロッ
ク図である。
ク図である。
【図４】送信装置の構成例を示すブロック図である。
【図５】図４の畳み込み符号化回路１の構成例を示すブ
ロック図である。
ロック図である。
【図６】受信装置の構成例を示すブロック図である。
【図７】図６のビタビ復号器３９の構成例を示すブロッ
ク図である。
ク図である。
【図８】図７のブランチメトリック演算回路５１の構成
例を示すブロック図である。
例を示すブロック図である。
【図９】図８の２乗ユークリッド距離演算回路６２−ｉ
の構成例を示すブロック図である。
の構成例を示すブロック図である。
１ 畳み込み符号化回路 ２ 信号割当回路 ３，４ ミキサ ５ 局部発振回路 ６ ハイブリッド回路 ７ 加算回路 ８ バンドパスフィルタ ９ １６ＱＡＭ変調回路 １０ 送信装置 ２０ 受信装置 ３１，３２ ミキサ ３３ 搬送波再生回路 ３４ ハイブリッド回路 ３５，３６ ローパスフィルタ ３７，３８ Ａ／Ｄ変換器 ３９ ビタビ復号器 ７１，７２ 減算回路 ７３，７４ ミキサ ７５ 加算回路 ８１，８２ ビット選択回路 ９１，９２ 絶対値演算器 １０１ ビット反転回路 １０２ 加算回路 １０３ セレクタ １０４ 正負判定回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 25/08 Ｂ 9199−5Ｋ 27/00 27/38
Claims (5)
- 【請求項１】 受信信号点と仮定信号点の２乗ユークリ
ッド距離を演算し、 前記２乗ユークリッド距離の最小値からブランチメトリ
ックを求め、 前記ブランチメトリックから最尤パスを求めるビタビ復
号方法において、 ２乗ユークリッド距離を演算するデジタルデータを、一
方のデジタルデータと他方のデジタルデータとに分離
し、 分離した前記一方のデジタルデータと他方のデジタルデ
ータを、それぞれのビット数が異なるようにして乗算す
ることを特徴とするビタビ復号方法。 - 【請求項２】 前記一方のデジタルデータのビット数を
１とし、その１ビットは符号を表すビットとすることを
特徴とする請求項１に記載のビタビ復号方法。 - 【請求項３】 受信信号点と仮定信号点の２乗ユークリ
ッド距離を演算し、 前記２乗ユークリッド距離の最小値からブランチメトリ
ックを求め、 前記ブランチメトリックから最尤パスを求めるビタビ復
号方法において、 前記２乗ユークリッド距離として、前記２乗ユークリッ
ド距離を演算するデジタルデータの絶対値を求めること
を特徴とするビタビ復号方法。 - 【請求項４】 受信信号点と仮定信号点の２乗ユークリ
ッド距離を演算する２乗ユークリッド距離演算手段と、 前記２乗ユークリッド距離の最小値からブランチメトリ
ックを求める最小値演算手段と、 前記ブランチメトリックから最尤パスを求めるパス決定
手段とを備えるビタビ復号装置において、 前記２乗ユークリッド距離演算手段は、 前記２乗ユークリッド距離を演算するデジタルデータの
数値ビットの論理を反転する反転手段と、 前記反転手段の出力と論理１とを加算する加算手段と、 前記２乗ユークリッド距離を演算するデジタルデータの
極性を判定する判定手段と、 前記判定手段の判定に対応して、前記２乗ユークリッド
距離を演算するデジタルデータの数値ビットまたは前記
加算手段の出力を選択する選択手段とを備えることを特
徴とするビタビ復号装置。 - 【請求項５】 デジタルデータの数値ビットの論理を反
転する反転手段と、 前記反転手段の出力と論理１とを加算する加算手段と、 前記デジタルデータの極性を判定する判定手段と、 前記判定手段の判定に対応して、前記デジタルデータの
数値ビットまたは前記加算手段の出力を選択する選択手
段とを備えることを特徴とする絶対値演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6169150A JPH0832457A (ja) | 1994-07-21 | 1994-07-21 | ビタビ復号方法および装置並びに絶対値演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6169150A JPH0832457A (ja) | 1994-07-21 | 1994-07-21 | ビタビ復号方法および装置並びに絶対値演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832457A true JPH0832457A (ja) | 1996-02-02 |
Family
ID=15881218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6169150A Withdrawn JPH0832457A (ja) | 1994-07-21 | 1994-07-21 | ビタビ復号方法および装置並びに絶対値演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008295057A (ja) * | 1997-06-19 | 2008-12-04 | Qualcomm Inc | 直交周波数分割多重通信方式によるデジタル信号の送信 |
-
1994
- 1994-07-21 JP JP6169150A patent/JPH0832457A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008295057A (ja) * | 1997-06-19 | 2008-12-04 | Qualcomm Inc | 直交周波数分割多重通信方式によるデジタル信号の送信 |
| JP4669026B2 (ja) * | 1997-06-19 | 2011-04-13 | クゥアルコム・インコーポレイテッド | 直交周波数分割多重通信方式によるデジタル信号の送信 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |