JPH08321837A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH08321837A JPH08321837A JP7124640A JP12464095A JPH08321837A JP H08321837 A JPH08321837 A JP H08321837A JP 7124640 A JP7124640 A JP 7124640A JP 12464095 A JP12464095 A JP 12464095A JP H08321837 A JPH08321837 A JP H08321837A
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Abstract
(57)【要約】
【目的】 IOバス上のトランザクションデータ転送を
リクエストとリプライとで分割して行うスプリット方式
の情報処理装置で、リプライトランザクションが正確に
要求元へ返送されたかチェックする。 【構成】 IOバス9配下のCCU(通信制御装置)1
1各々にスプリットカウンタ120を設け、ACデコー
ダ121によりトランザクションのACコードがリクエ
ストであると判定されたとき、このカウンタ120を+
1し、リプライであると判定されたとき、−1する。こ
のカウンタ120の内容が−となってボロー出力が生成
されると不正なリプライトランザクションが受信された
とみなして、エラー報告をなす。
リクエストとリプライとで分割して行うスプリット方式
の情報処理装置で、リプライトランザクションが正確に
要求元へ返送されたかチェックする。 【構成】 IOバス9配下のCCU(通信制御装置)1
1各々にスプリットカウンタ120を設け、ACデコー
ダ121によりトランザクションのACコードがリクエ
ストであると判定されたとき、このカウンタ120を+
1し、リプライであると判定されたとき、−1する。こ
のカウンタ120の内容が−となってボロー出力が生成
されると不正なリプライトランザクションが受信された
とみなして、エラー報告をなす。
Description
【0001】
【産業上の利用分野】本発明は情報処理装置に関し、特
にプロセッサと、メモリと、前記プロセッサと前記メモ
リとの接続をなすシステムバスと、入出力バスと、この
入出力バスに接続された複数の周辺制御装置と、これ等
複数の周辺制御装置に共通に設けられ前記システムバス
と前記入力バスとの間の接続をなすバスインタフェース
手段とを含み、前記入出力バスにおけるトランザクショ
ンデータ転送処理がリクエストトランザクションとリプ
ライトランザクションとに分離して処理されるスプリッ
ト方式とされた情報処理装置に関するものである。
にプロセッサと、メモリと、前記プロセッサと前記メモ
リとの接続をなすシステムバスと、入出力バスと、この
入出力バスに接続された複数の周辺制御装置と、これ等
複数の周辺制御装置に共通に設けられ前記システムバス
と前記入力バスとの間の接続をなすバスインタフェース
手段とを含み、前記入出力バスにおけるトランザクショ
ンデータ転送処理がリクエストトランザクションとリプ
ライトランザクションとに分離して処理されるスプリッ
ト方式とされた情報処理装置に関するものである。
【0002】
【従来の技術】この種の情報処理装置の構成例を図2の
ブロック図を参照して説明する。図2はフロントエンド
ネットワークプロセッサ(FNP)1と称されるもので
あり、公衆通信回線やネットワーク19との通信が可能
な装置である。
ブロック図を参照して説明する。図2はフロントエンド
ネットワークプロセッサ(FNP)1と称されるもので
あり、公衆通信回線やネットワーク19との通信が可能
な装置である。
【0003】CPU(中央処理装置:プロセッサ)2と
メモリ3とがシステムバス4にて接続されている。一
方、複数のIO(入出力)バス9,10が設けられてお
り、これ等IOバス9,10の各々には複数の周辺制御
装置である通信制御装置(CCU)11〜13,15〜
17が夫々接続されている。各IOバス9,10とシス
テムバス4との間は、バスインタフェース装置(BI
U)5,6とバスインタフェースアダプタ(BIA)
7,8とにより接続されており、これ等BIUとBIA
とがバスインタフェース手段を構成している。
メモリ3とがシステムバス4にて接続されている。一
方、複数のIO(入出力)バス9,10が設けられてお
り、これ等IOバス9,10の各々には複数の周辺制御
装置である通信制御装置(CCU)11〜13,15〜
17が夫々接続されている。各IOバス9,10とシス
テムバス4との間は、バスインタフェース装置(BI
U)5,6とバスインタフェースアダプタ(BIA)
7,8とにより接続されており、これ等BIUとBIA
とがバスインタフェース手段を構成している。
【0004】尚、BIA7,8はIOバス9,10とシ
ステムバス4との間のデータ転送、IOバス9,10の
バス使用権の調停、IOバス9,10上のトランザクシ
ョンのタイムアウト監視等を行う機能を有するものであ
る。
ステムバス4との間のデータ転送、IOバス9,10の
バス使用権の調停、IOバス9,10上のトランザクシ
ョンのタイムアウト監視等を行う機能を有するものであ
る。
【0005】公衆通信回線やネットワーク19とコンピ
ュータとを接続するために、物理層における電気的変換
や通信プロトコルの制御を行うのがCCU11〜13,
15〜17である。更に、オンラインアダプタ(ホスト
接続装置:OLA)14が設けられることにより、ホス
トコンピュータ20との接続を可能としている。
ュータとを接続するために、物理層における電気的変換
や通信プロトコルの制御を行うのがCCU11〜13,
15〜17である。更に、オンラインアダプタ(ホスト
接続装置:OLA)14が設けられることにより、ホス
トコンピュータ20との接続を可能としている。
【0006】図3はCCUの例を示すブロック図であ
り、本例では特にCCU11の構成を示すが、他のCC
U12〜13,15〜17についても同一であることは
勿論である。
り、本例では特にCCU11の構成を示すが、他のCC
U12〜13,15〜17についても同一であることは
勿論である。
【0007】IOバスインタフェース302、マイクロ
CPU303、ローカルメモリ304、シリアル/パラ
レル変換回路305が内部バス301にて相互接続され
ている。そして、通信回線とはトランシーバ/レシーバ
306を介して接続されており、シリアル/パラレル変
換回路305において通信データのシリアル/パラレル
変換が行われる。
CPU303、ローカルメモリ304、シリアル/パラ
レル変換回路305が内部バス301にて相互接続され
ている。そして、通信回線とはトランシーバ/レシーバ
306を介して接続されており、シリアル/パラレル変
換回路305において通信データのシリアル/パラレル
変換が行われる。
【0008】CCU11が接続されるIOバス9につい
て、図4,5を参照して説明する。図3におけるIOバ
ス9のADD/DAT信号線はアドレス/データバスで
あり、図4(a)に説明する如く、32ビット(4バイ
ト)幅を有する。
て、図4,5を参照して説明する。図3におけるIOバ
ス9のADD/DAT信号線はアドレス/データバスで
あり、図4(a)に説明する如く、32ビット(4バイ
ト)幅を有する。
【0009】また、IOバス9のAC信号線はアクセス
コードのバスラインであり、図4(a)に説明する様
に、トランザクションのタイプや転送バイト数を決定す
るものであり、トランザクションの種類には、図4
(b)に示す様に、インタロックトランザクション、ス
プリットリードトランザクションがあり、スプリットリ
ードトランザクションにはスプリットリードリクエスト
トランザクションとスプリットリードリプライトランザ
クションがある。
コードのバスラインであり、図4(a)に説明する様
に、トランザクションのタイプや転送バイト数を決定す
るものであり、トランザクションの種類には、図4
(b)に示す様に、インタロックトランザクション、ス
プリットリードトランザクションがあり、スプリットリ
ードトランザクションにはスプリットリードリクエスト
トランザクションとスプリットリードリプライトランザ
クションがある。
【0010】インタロックトランザクションの例として
は、あるCCUがマスタとなり、メモリ3のあるアドレ
スにライトデータをライトする場合がある。スプリット
リードリクエストトランザクションは、あるCCUがマ
スタとなりメモリ3のあるアドレスのデータをリードし
てローカルメモリ304のあるアドレスに格納する場合
に、リード先のメモリアドレスと格納先のローカルメモ
リアドレスとを転送するものである。
は、あるCCUがマスタとなり、メモリ3のあるアドレ
スにライトデータをライトする場合がある。スプリット
リードリクエストトランザクションは、あるCCUがマ
スタとなりメモリ3のあるアドレスのデータをリードし
てローカルメモリ304のあるアドレスに格納する場合
に、リード先のメモリアドレスと格納先のローカルメモ
リアドレスとを転送するものである。
【0011】スプリットリードリプライトランザクショ
ンは、BIAがマスタとなり先のスプリットリードリク
エストトランザクションで転送されたローカルメモリの
アドレスを転送先としたデータ転送をなすものである。
ンは、BIAがマスタとなり先のスプリットリードリク
エストトランザクションで転送されたローカルメモリの
アドレスを転送先としたデータ転送をなすものである。
【0012】IOバス9のACK信号線はバス使用許可
を示し、図4(a)に説明する如く、マスタ/スレーブ
間のハンドシェイク信号(スレーブが出力)であり、デ
ータ転送の1サイクルの区切りを示すもので、この信号
が転送されない場合、バス上でタイムアウトが発生す
る。
を示し、図4(a)に説明する如く、マスタ/スレーブ
間のハンドシェイク信号(スレーブが出力)であり、デ
ータ転送の1サイクルの区切りを示すもので、この信号
が転送されない場合、バス上でタイムアウトが発生す
る。
【0013】IOバス9のB−REQ信号線はバスリク
エスト信号を示し、またC−SEL信号線はカード(C
CUカード)セレクト信号を示し、共にローアクティブ
となっている。
エスト信号を示し、またC−SEL信号線はカード(C
CUカード)セレクト信号を示し、共にローアクティブ
となっている。
【0014】IOバス上において、トランザクションデ
ータを転送する場合、リクエストトランザクションとリ
プライトランザクションとに分離して処理するいわゆる
スプリット方式がある。このスプリット方式は、一度の
バス占有でアドレスとデータとを転送するインタロック
方式に対して、アドレスの転送とデータの転送との間に
一度バスの使用権を解放する方式である。
ータを転送する場合、リクエストトランザクションとリ
プライトランザクションとに分離して処理するいわゆる
スプリット方式がある。このスプリット方式は、一度の
バス占有でアドレスとデータとを転送するインタロック
方式に対して、アドレスの転送とデータの転送との間に
一度バスの使用権を解放する方式である。
【0015】図5はこのスプリット方式のIOバス上の
動作タイミングを示す図であり、(a)はインタロック
トランザクションのタイミング図であり、(b)はスプ
リットトランザクションのタイミング図である。図5
(a)のタイミングを参照すると、この例ではCCUが
マスタとなり、メモリアドレス=[AMEM ]番地に8バ
イトのデータをインタロックトランザクションでライト
する場合を示している。尚、Do ,D1 はライトデータ
である。
動作タイミングを示す図であり、(a)はインタロック
トランザクションのタイミング図であり、(b)はスプ
リットトランザクションのタイミング図である。図5
(a)のタイミングを参照すると、この例ではCCUが
マスタとなり、メモリアドレス=[AMEM ]番地に8バ
イトのデータをインタロックトランザクションでライト
する場合を示している。尚、Do ,D1 はライトデータ
である。
【0016】図5(b)のタイミングを参照すると、こ
の例ではCCUがメモリアドレス=[AMEM ]番地から
16バイトのデータをリードする場合の例を示してい
る。Aの期間はリクエストトランザクション転送期間で
あり、CCUがマスタとなりリード先のメモリアドレス
を転送先アドレス[AMEM ]とし、格納先の自ローカル
メモリのアドレスをスプリットトランザクションのID
情報[DLM]としてBIAへ転送する。その後、CCU
は一度IOバスの使用権を解放する。
の例ではCCUがメモリアドレス=[AMEM ]番地から
16バイトのデータをリードする場合の例を示してい
る。Aの期間はリクエストトランザクション転送期間で
あり、CCUがマスタとなりリード先のメモリアドレス
を転送先アドレス[AMEM ]とし、格納先の自ローカル
メモリのアドレスをスプリットトランザクションのID
情報[DLM]としてBIAへ転送する。その後、CCU
は一度IOバスの使用権を解放する。
【0017】Bの期間はリプライトランザクション転送
期間であり、BIAがマスタとなり、先に転送されたロ
ーカルメモリのアドレスを転送先アドレス[ALM]とし
たデータ転送を起動する。ここで、[ALM]は先にリク
エストトランザクションで転送されたスプリットトラン
ザクションのID情報[DLM]に等しい値である。尚、
Do 〜D3 はリードデータである。
期間であり、BIAがマスタとなり、先に転送されたロ
ーカルメモリのアドレスを転送先アドレス[ALM]とし
たデータ転送を起動する。ここで、[ALM]は先にリク
エストトランザクションで転送されたスプリットトラン
ザクションのID情報[DLM]に等しい値である。尚、
Do 〜D3 はリードデータである。
【0018】この様なスプリット方式によるデータ転送
処理においては、要求元がリクエストトランザクション
にID情報(図5(b)のDLM)を付加し、このID情
報によりこのリクエストトランザクションに対するリプ
ライトランザクションかどうかを判断するものである。
具体的には、期間Aでのリクエストトランザクション
で、IOバス上のAC信号(アクセスコード)からBI
U/BIAはこのトランザクションがリクエストトラン
ザクションであることを判別でき、DLMが要求元のID
情報に相当する。
処理においては、要求元がリクエストトランザクション
にID情報(図5(b)のDLM)を付加し、このID情
報によりこのリクエストトランザクションに対するリプ
ライトランザクションかどうかを判断するものである。
具体的には、期間Aでのリクエストトランザクション
で、IOバス上のAC信号(アクセスコード)からBI
U/BIAはこのトランザクションがリクエストトラン
ザクションであることを判別でき、DLMが要求元のID
情報に相当する。
【0019】期間Bのリプライトランザクションで、I
Oバス上のAC信号から同様にこのトランザクションが
リプライトランザクションであることが判別でき、ALM
が転送先のID情報に相当する。
Oバス上のAC信号から同様にこのトランザクションが
リプライトランザクションであることが判別でき、ALM
が転送先のID情報に相当する。
【0020】図6はこれ等ID情報を使用してリプライ
トランザクションの正当性を判別する回路を示してお
り、BIU/BIA5,7の一部となっている。ACテ
コーダ110はトランザクションのAC信号をデコード
してトランザクションがリプライトランザクションであ
ることを判別し、そのときアンドゲート113を開状態
とする。
トランザクションの正当性を判別する回路を示してお
り、BIU/BIA5,7の一部となっている。ACテ
コーダ110はトランザクションのAC信号をデコード
してトランザクションがリプライトランザクションであ
ることを判別し、そのときアンドゲート113を開状態
とする。
【0021】IOバスID格納部111に予めこのBI
U/BIA5,7の配下のIOバスのID情報が格納さ
れており、比較回路112はこの予め設定されたID情
報とトランザクションのID情報とを比較し、一致した
時に一致信号をアンドゲート113へ導出する。
U/BIA5,7の配下のIOバスのID情報が格納さ
れており、比較回路112はこの予め設定されたID情
報とトランザクションのID情報とを比較し、一致した
時に一致信号をアンドゲート113へ導出する。
【0022】IOバスID格納部111の格納IDは、
配下のIOバス9のID情報すなわちこのIOバス9に
接続されているCCU群11〜13のローカルメモリ3
04に割り当てられてたアドレス空間(DLMの上位ビッ
ト)に相当するものであり、よってリプライトランザク
ションでかつ配下のIOバスに接続されたCCU宛ての
リプライトランザクションであると判断された時、良の
判定信号がアンドゲート113から出力され、そうでな
いときは否の判定信号が出力されることになる。
配下のIOバス9のID情報すなわちこのIOバス9に
接続されているCCU群11〜13のローカルメモリ3
04に割り当てられてたアドレス空間(DLMの上位ビッ
ト)に相当するものであり、よってリプライトランザク
ションでかつ配下のIOバスに接続されたCCU宛ての
リプライトランザクションであると判断された時、良の
判定信号がアンドゲート113から出力され、そうでな
いときは否の判定信号が出力されることになる。
【0023】尚、100はBIU/BIAの本体回路機
能部を示している。
能部を示している。
【0024】
【発明が解決しようとする課題】この様な従来の情報処
理装置におけるスプリット方式のトランザクションデー
タ転送処理では、システムバス4とIOバス9,10と
の間のインタフェースをなすバスインタフェース部(B
IU/BIA)5,7においてリプライトランザクショ
ンのID情報チェックをおこなっているので、そのバス
インタフェース部配下のIOバスへのリプライトランザ
クションであるかどうかの判断はできるが、そのIOバ
スに接続された複数のCCUのどのリプライトランザク
ションでるかは判断できない。
理装置におけるスプリット方式のトランザクションデー
タ転送処理では、システムバス4とIOバス9,10と
の間のインタフェースをなすバスインタフェース部(B
IU/BIA)5,7においてリプライトランザクショ
ンのID情報チェックをおこなっているので、そのバス
インタフェース部配下のIOバスへのリプライトランザ
クションであるかどうかの判断はできるが、そのIOバ
スに接続された複数のCCUのどのリプライトランザク
ションでるかは判断できない。
【0025】従って、そのIOバス内での宛先誤りのリ
プライトランザクションの検出はできず、信頼性が低い
ものとならざるを得ない、本発明の目的は、IOバス内
での宛先誤りのリプライトランザクションの検出を可能
とした情報処理装置を提供することである。
プライトランザクションの検出はできず、信頼性が低い
ものとならざるを得ない、本発明の目的は、IOバス内
での宛先誤りのリプライトランザクションの検出を可能
とした情報処理装置を提供することである。
【0026】
【課題を解決するための手段】本発明によれば、プロセ
ッサと、メモリと、前記プロセッサと前記メモリとの接
続をなすシステムバスと、入出力バスと、この入出力バ
スに接続された複数の周辺制御装置と、これ等複数の周
辺制御装置に共通に設けられ前記システムバスと前記入
力バスとの間の接続をなすバスインタフェース手段とを
含み、前記入出力バスにおけるトランザクションデータ
転送処理がリクエストトランザクションとリプライトラ
ンザクションとに分離して処理されるスプリット方式と
された情報処理装置であって、前記周辺制御装置の各々
は、自装置からのリクエストトランザクションの送出に
応答してその送出数を計数し、リプライトランザクショ
ンの受信に応答してその受信数を計数する計数手段を有
し、これ等計数結果に従ってエラー告知をなすよう構成
されていることを特徴とする情報処理装置が得られる。
ッサと、メモリと、前記プロセッサと前記メモリとの接
続をなすシステムバスと、入出力バスと、この入出力バ
スに接続された複数の周辺制御装置と、これ等複数の周
辺制御装置に共通に設けられ前記システムバスと前記入
力バスとの間の接続をなすバスインタフェース手段とを
含み、前記入出力バスにおけるトランザクションデータ
転送処理がリクエストトランザクションとリプライトラ
ンザクションとに分離して処理されるスプリット方式と
された情報処理装置であって、前記周辺制御装置の各々
は、自装置からのリクエストトランザクションの送出に
応答してその送出数を計数し、リプライトランザクショ
ンの受信に応答してその受信数を計数する計数手段を有
し、これ等計数結果に従ってエラー告知をなすよう構成
されていることを特徴とする情報処理装置が得られる。
【0027】更に本発明によれば、前記入出力バスは複
数設けられており、これ等各入出力バスには夫々複数の
周辺制御装置が接続されており、前記入出力バスの各々
と前記システムバスとの間の接続をなすために前記入出
力バスの各々に対応してバスインタフェース手段も複数
設けられており、これ等複数のバスインタフェース手段
の各々は、リプライトランザクションが対応入出力バス
へのものか否かを判定する判定手段を有することを特徴
とする情報処理装置が得られる。
数設けられており、これ等各入出力バスには夫々複数の
周辺制御装置が接続されており、前記入出力バスの各々
と前記システムバスとの間の接続をなすために前記入出
力バスの各々に対応してバスインタフェース手段も複数
設けられており、これ等複数のバスインタフェース手段
の各々は、リプライトランザクションが対応入出力バス
へのものか否かを判定する判定手段を有することを特徴
とする情報処理装置が得られる。
【0028】
【作用】各CCUにおいて、リクエストトランザクショ
ンを送信する毎にこれを計数し、またリプライトランザ
クションを受信する毎にこれを計数するようにする。両
計数値が等しければ良であるが、異なれば異常であり、
特に不正なリプライトランザクションを受信すると、受
信の計数値が送信の計数値を上回ることになるので、異
常判定が可能となる。
ンを送信する毎にこれを計数し、またリプライトランザ
クションを受信する毎にこれを計数するようにする。両
計数値が等しければ良であるが、異なれば異常であり、
特に不正なリプライトランザクションを受信すると、受
信の計数値が送信の計数値を上回ることになるので、異
常判定が可能となる。
【0029】
【実施例】以下に、図面を参照して本発明の実施例につ
いて説明する。
いて説明する。
【0030】図1は本発明の実施例のブロック図であ
り、図6と同等部分は同一符号により示している。本例
では、CCU11において、ACデコーダ121とスプ
リットカウンタ120とを設けている。ACデコーダ1
21においては、IOバス9上のトランザクションのA
C信号をデコードしてトランザクションの種類のうちリ
クエストトランザクションとリプライトランザクション
とを判別する。
り、図6と同等部分は同一符号により示している。本例
では、CCU11において、ACデコーダ121とスプ
リットカウンタ120とを設けている。ACデコーダ1
21においては、IOバス9上のトランザクションのA
C信号をデコードしてトランザクションの種類のうちリ
クエストトランザクションとリプライトランザクション
とを判別する。
【0031】スプリットカウンタ120はアップダウン
カウンタであり、ACデコーダ121がリクエストトラ
ンザクションを判別した時「+1」し、リプライトラン
ザクションを判別した時「−1」する様動作する。尚、
123はCCUの本体回路機能部分を示す。BIU/B
IA5,7の構成は図6のそれと同一である。
カウンタであり、ACデコーダ121がリクエストトラ
ンザクションを判別した時「+1」し、リプライトラン
ザクションを判別した時「−1」する様動作する。尚、
123はCCUの本体回路機能部分を示す。BIU/B
IA5,7の構成は図6のそれと同一である。
【0032】カウンタ120のカウント値がマイナスに
なると、ボロー(桁借り)信号が発生し、起動したリク
エストトランザクション数以上のリプライトランザクシ
ョンが受信されたことになり、不正なリプライトランザ
クションが受信されたと判断される。よって、外部に対
してエラー情報を生成してエラー告知が可能となる。従
って、CCU個々に独自にリプライトランザクションの
転送エラーの有無が判断できることになる。
なると、ボロー(桁借り)信号が発生し、起動したリク
エストトランザクション数以上のリプライトランザクシ
ョンが受信されたことになり、不正なリプライトランザ
クションが受信されたと判断される。よって、外部に対
してエラー情報を生成してエラー告知が可能となる。従
って、CCU個々に独自にリプライトランザクションの
転送エラーの有無が判断できることになる。
【0033】BIU/BIA5,7においても、従来と
同様構成として、配下のIOバスに実装されたCCU宛
てのリプライトランザクションかどうかを判断する機能
を有しており、この機能に加えて各CCUにおいて独自
にリプライトランザクションの転送エラーの判断機能を
付加することにより、信頼性がより向上する。
同様構成として、配下のIOバスに実装されたCCU宛
てのリプライトランザクションかどうかを判断する機能
を有しており、この機能に加えて各CCUにおいて独自
にリプライトランザクションの転送エラーの判断機能を
付加することにより、信頼性がより向上する。
【0034】上記実施例では、スプリットカウンタ12
0としてアップダウンカウンタを用いたが、リクエスト
トランザクション送信毎に+1するリクエストカウンタ
と、リプライトランザクション受信毎に+1するリプラ
イカウンタとを夫々個別に設けて、両カウンタの計数値
を比較して、一致、不一致を判断するようにしても良い
ものである。
0としてアップダウンカウンタを用いたが、リクエスト
トランザクション送信毎に+1するリクエストカウンタ
と、リプライトランザクション受信毎に+1するリプラ
イカウンタとを夫々個別に設けて、両カウンタの計数値
を比較して、一致、不一致を判断するようにしても良い
ものである。
【0035】
【発明の効果】以上述べた様に、本発明によれば、1つ
のIOバス内においてリプライトランザクションの転送
誤りが発生したことを正確に検出できるので、システム
の信頼性が向上可能となるという効果がある。
のIOバス内においてリプライトランザクションの転送
誤りが発生したことを正確に検出できるので、システム
の信頼性が向上可能となるという効果がある。
【図1】本発明の実施例のブロック図である。
【図2】本発明が適用されるシステムブロック図であ
る。
る。
【図3】図2のブロックのCCUの構成を示す図であ
る。
る。
【図4】IOバス上のトランザクションを説明する図で
ある。
ある。
【図5】IOバス上の動作を示すタイミング図である。
【図6】従来のバスインタフェース部(BIU/BI
A)のブロック図である。
A)のブロック図である。
【符号の説明】 1 FNP(フロントエンドネットワークプロセッサ) 2 CPU 3 メモリ 4 システムバス 5,6 BIU(バスインタフェース装置) 7,8 BIA(バスインタフェースアダプタ) 9,10 IOバス 11〜13,15〜17 CCU(通信制御装置) 14,18 OLA(オンラインアダプタ) 19 公衆通信回線/ネットワーク 20 ホスト 110,121 ACデコーダ 111 IOバスID記憶部 112 比較回路 113 アンドゲート 120 スプリットカウンタ
Claims (6)
- 【請求項1】 プロセッサと、メモリと、前記プロセッ
サと前記メモリとの接続をなすシステムバスと、入出力
バスと、この入出力バスに接続された複数の周辺制御装
置と、これ等複数の周辺制御装置に共通に設けられ前記
システムバスと前記入力バスとの間の接続をなすバスイ
ンタフェース手段とを含み、前記入出力バスにおけるト
ランザクションデータ転送処理がリクエストトランザク
ションとリプライトランザクションとに分離して処理さ
れるスプリット方式とされた情報処理装置であって、 前記周辺制御装置の各々は、自装置からのリクエストト
ランザクションの送出に応答してその送出数を計数し、
リプライトランザクションの受信に応答してその受信数
を計数する計数手段を有し、これ等計数結果に従ってエ
ラー告知をなすよう構成されていることを特徴とする情
報処理装置。 - 【請求項2】 前記計数手段はアップダウンカウンタで
あり、前記リクエストトランザクションの送出に応答し
て1アップ計数を行い前記リプライトランザクションの
受信に応答して1ダウン計数を行うように構成されてい
ることを特徴とする請求項1記載の情報処理装置。 - 【請求項3】 前記アップダウンカウンタのボロー出力
の発生に応答して前記エラー告知をなすよう構成されて
いることを特徴とする請求項2記載の情報処理装置。 - 【請求項4】 前記入出力バスは複数設けられており、
これ等各入出力バスには夫々複数の周辺制御装置が接続
されており、前記入出力バスの各々と前記システムバス
との間の接続をなすために前記入出力バスの各々に対応
してバスインタフェース手段も複数設けられており、 これ等複数のバスインタフェース手段の各々は、リプラ
イトランザクションが対応入出力バスへのものか否かを
判定する判定手段を有することを特徴とする請求項1〜
3いずれか記載の情報処理装置。 - 【請求項5】 前記判定手段は、前記リプライトランザ
クションのアドレス情報に含まれる入出力バス識別情報
と予め設定されている対応入出力バス識別情報とを比較
する比較手段を有することを特徴とする請求項4記載の
情報処理装置。 - 【請求項6】 周辺制御装置はコンピュータと通信網と
の接続をなすための通信制御装置であることを特徴とす
る請求項1〜5いずれか記載の情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7124640A JPH08321837A (ja) | 1995-05-24 | 1995-05-24 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7124640A JPH08321837A (ja) | 1995-05-24 | 1995-05-24 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08321837A true JPH08321837A (ja) | 1996-12-03 |
Family
ID=14890417
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7124640A Withdrawn JPH08321837A (ja) | 1995-05-24 | 1995-05-24 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08321837A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013175017A (ja) * | 2012-02-24 | 2013-09-05 | Nec Computertechno Ltd | トランザクション処理装置及び不正トランザクション検出方法 |
-
1995
- 1995-05-24 JP JP7124640A patent/JPH08321837A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013175017A (ja) * | 2012-02-24 | 2013-09-05 | Nec Computertechno Ltd | トランザクション処理装置及び不正トランザクション検出方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |