JPH05308364A - 多重プロセッサ通信システムにおけるデータ衝突検出方法および装置 - Google Patents
多重プロセッサ通信システムにおけるデータ衝突検出方法および装置Info
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- JPH05308364A JPH05308364A JP4299263A JP29926392A JPH05308364A JP H05308364 A JPH05308364 A JP H05308364A JP 4299263 A JP4299263 A JP 4299263A JP 29926392 A JP29926392 A JP 29926392A JP H05308364 A JPH05308364 A JP H05308364A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
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- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
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- Multi Processors (AREA)
- Small-Scale Networks (AREA)
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- Bus Control (AREA)
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Abstract
(57)【要約】
【目的】 多重プロセッサ通信システム内でデータ衝突
を検出および解消する方法と装置とを提供する。 【構成】 本システムには、共通バス９を介して結合さ
れた複数のプロセッサ１，２，３，４，５，６，７，８
が含まれる。あるプロセッサが他のプロセッサと通信を
行うことが求められると、第１プロセッサは、データ衝
突フラッグが設定されているか否かを判定する。次に該
プロセッサは、複数の指標をチェックして、送信プロセ
ッサの識別子が、予測されたものであるか否か判定す
る。データ衝突が検出されると、該プロセッサは、選択
時間を待ってから、メッセージ３０を送る。次に該プロ
セッサは、データ衝突のチェックを繰り返し、データ衝
突が検出されなければ他のプロセッサにメッセージを送
る。待機する時間は、プロセッサの識別子に依存し、表
に準拠する。
を検出および解消する方法と装置とを提供する。 【構成】 本システムには、共通バス９を介して結合さ
れた複数のプロセッサ１，２，３，４，５，６，７，８
が含まれる。あるプロセッサが他のプロセッサと通信を
行うことが求められると、第１プロセッサは、データ衝
突フラッグが設定されているか否かを判定する。次に該
プロセッサは、複数の指標をチェックして、送信プロセ
ッサの識別子が、予測されたものであるか否か判定す
る。データ衝突が検出されると、該プロセッサは、選択
時間を待ってから、メッセージ３０を送る。次に該プロ
セッサは、データ衝突のチェックを繰り返し、データ衝
突が検出されなければ他のプロセッサにメッセージを送
る。待機する時間は、プロセッサの識別子に依存し、表
に準拠する。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサ間の通信に
関する。さらに詳しくは多重プロセッサ通信システムに
おけるデータ衝突の検出と回復の方法に関する。
関する。さらに詳しくは多重プロセッサ通信システムに
おけるデータ衝突の検出と回復の方法に関する。
【０００２】
【従来の技術】分散型制御システムにおいては、複数の
プロセッサが、たとえば電話などの機能単位の全体的な
動作の一部を実行する。現在の電話機は、機密保護など
のいくつかの機能をもつ高度な装置である。さらに、こ
のような電話機は、ファクシミリ装置，コピー装置，そ
の他の通信機器とのインタフェースを行うことができ
る。これらの異なる機能を制御するプロセッサは、互い
に通信を行わねばならない。通常、これらのプロセッサ
は、１本のバスにより相互接続されている。このバスは
シリアル・バスで、衝突検出機能を持つ搬送波検知多重
アクセス（CarrierSense Multiple Access with Collis
ion Detection：ＣＳＭＡ／ＣＤ）バス・プロトコルを
採用することができる。
プロセッサが、たとえば電話などの機能単位の全体的な
動作の一部を実行する。現在の電話機は、機密保護など
のいくつかの機能をもつ高度な装置である。さらに、こ
のような電話機は、ファクシミリ装置，コピー装置，そ
の他の通信機器とのインタフェースを行うことができ
る。これらの異なる機能を制御するプロセッサは、互い
に通信を行わねばならない。通常、これらのプロセッサ
は、１本のバスにより相互接続されている。このバスは
シリアル・バスで、衝突検出機能を持つ搬送波検知多重
アクセス（CarrierSense Multiple Access with Collis
ion Detection：ＣＳＭＡ／ＣＤ）バス・プロトコルを
採用することができる。
【０００３】
【発明が解決しようとする課題】これらの多重プロセッ
サ通信システムは、あらゆる条件下でバス上のデータ衝
突を検出するわけではない。さらに、このようなシステ
ムはデータ衝突に関与するプロセッサ間の衝突を解決す
る効果的な装置を持たない。
サ通信システムは、あらゆる条件下でバス上のデータ衝
突を検出するわけではない。さらに、このようなシステ
ムはデータ衝突に関与するプロセッサ間の衝突を解決す
る効果的な装置を持たない。
【０００４】従って、あらゆる条件下でデータの衝突を
検出し、プロセッサが優先順位を付けて通信を効果的に
行うことができるようにすることにより衝突を解決する
多重プロセッサ通信システムを提供することが非常に望
ましい。
検出し、プロセッサが優先順位を付けて通信を効果的に
行うことができるようにすることにより衝突を解決する
多重プロセッサ通信システムを提供することが非常に望
ましい。
【０００５】
【課題を解決するための手段】本発明により、データの
衝突を検出するための新規の多重プロセッサ通信システ
ムが提供される。
衝突を検出するための新規の多重プロセッサ通信システ
ムが提供される。
【０００６】バスにより結合された複数のプロセッサを
持つ多重プロセッサ通信システムにおける、データ衝突
の検出と解決の方法は、まず、あるプロセッサにより、
別のプロセッサとの通信が必要とされているか否かを判
定する。そのプロセッサは、前にデータ衝突が起こった
か否かを判定する。プロセッサは各々、メッセージ内の
複数の発信元指標（source indicators)をチェックし
て、データ衝突が起こったか否かを調べる。データ衝突
が起こっていれば、プロセッサはある選択時間を待機す
る。次にプロセッサは、データ衝突が前に起こったか否
かを判定する段階と、データ衝突を検出するためのチェ
ックを行う段階と、もしデータ衝突が観測されれば、選
択時間を待機する段階とを繰り返す。その後、データの
衝突が起こっていない場合は、プロセッサは、メッセー
ジを少なくとも１台の他のプロセッサに送る。
持つ多重プロセッサ通信システムにおける、データ衝突
の検出と解決の方法は、まず、あるプロセッサにより、
別のプロセッサとの通信が必要とされているか否かを判
定する。そのプロセッサは、前にデータ衝突が起こった
か否かを判定する。プロセッサは各々、メッセージ内の
複数の発信元指標（source indicators)をチェックし
て、データ衝突が起こったか否かを調べる。データ衝突
が起こっていれば、プロセッサはある選択時間を待機す
る。次にプロセッサは、データ衝突が前に起こったか否
かを判定する段階と、データ衝突を検出するためのチェ
ックを行う段階と、もしデータ衝突が観測されれば、選
択時間を待機する段階とを繰り返す。その後、データの
衝突が起こっていない場合は、プロセッサは、メッセー
ジを少なくとも１台の他のプロセッサに送る。
【０００７】多重プロセッサ通信システムには、１本の
バスにより結合された複数のプロセッサが含まれる。デ
ータ衝突検出装置は、該バスに結合された複数の送信機
を有する。各送信機は、プロセッサ群のうち対応する１
台のプロセッサに結合される。各送信機は、発信元のプ
ロセッサからのメッセージを、少なくとも１台の目的地
のプロセッサに送る。データ衝突検出装置は、また、該
バスに結合された複数の受信機をも有する。この複数の
受信機は各々、プロセッサ群のうち対応する１台のプロ
セッサに結合される。受信機は、バスを介して送信され
たメッセージを受信する。プロセッサは各々、メッセー
ジの発信元プロセッサの指標を調べることにより、デー
タの衝突が起こったか否かを判定する。データの衝突が
起こった場合は、発信元プロセッサはある選択時間を待
機する。データの衝突が起こらなかった場合は、各送信
機は、メッセージの送信を引続き行うように動作する。
バスにより結合された複数のプロセッサが含まれる。デ
ータ衝突検出装置は、該バスに結合された複数の送信機
を有する。各送信機は、プロセッサ群のうち対応する１
台のプロセッサに結合される。各送信機は、発信元のプ
ロセッサからのメッセージを、少なくとも１台の目的地
のプロセッサに送る。データ衝突検出装置は、また、該
バスに結合された複数の受信機をも有する。この複数の
受信機は各々、プロセッサ群のうち対応する１台のプロ
セッサに結合される。受信機は、バスを介して送信され
たメッセージを受信する。プロセッサは各々、メッセー
ジの発信元プロセッサの指標を調べることにより、デー
タの衝突が起こったか否かを判定する。データの衝突が
起こった場合は、発信元プロセッサはある選択時間を待
機する。データの衝突が起こらなかった場合は、各送信
機は、メッセージの送信を引続き行うように動作する。
【０００８】
【実施例】図１は、多重プロセッサ通信装置のブロック
図である。図１に示されるプロセッサ装置は、機密電話
ターミナル（secure telephone terminals) に組み込む
のに適している。このような機密電話ターミナルには、
モトローラ製のスーパー・エコノミック・ターミナルま
たはＳＥＴがある。図１に示されるように、プロセッサ
１−８はバス９を介して互いに接続されている。プロセ
ッサ１−４と８とが示されている。省略されている部分
は、プロセッサ５−７を表すが、これらは簡潔性を図る
ために図示されていない。プロセッサ１−８は、互いに
メッセージを送ることにより通信する。
図である。図１に示されるプロセッサ装置は、機密電話
ターミナル（secure telephone terminals) に組み込む
のに適している。このような機密電話ターミナルには、
モトローラ製のスーパー・エコノミック・ターミナルま
たはＳＥＴがある。図１に示されるように、プロセッサ
１−８はバス９を介して互いに接続されている。プロセ
ッサ１−４と８とが示されている。省略されている部分
は、プロセッサ５−７を表すが、これらは簡潔性を図る
ために図示されていない。プロセッサ１−８は、互いに
メッセージを送ることにより通信する。
【０００９】データ・プロセッサ１，２は、通信ネット
ワーク（図示せず）を介して、プロセッサ１−８を備え
たＳＥＴターミナルと他のＳＥＴターミナル（図示せ
ず）との間で共通の通信機能を行う。データ・プロセッ
サ１，２は、機密電話ターミナルに用いる場合には、赤
と黒のプロセッサでもよい。ディスプレイ・プロセッサ
３は、機密電話ターミナルに接続されるディスプレイ・
ユニット（図示せず）を制御する。テスト・プロセッサ
４は、機密電話ターミナルの試験と保守とを行う。アダ
プタ・プロセッサ８とその他のプロセッサ群（図示せ
ず）は、ファクシミリやコピー機などの、電話の外部装
置との相互接続や通信を行う。バス９を介するプロセッ
サ１−８のこのような相互接続により、コマンド型情報
のプロセッサ間通信が容易になる。このようなプロセッ
サ構造（architecture) は、分散型制御構造である。す
なわち、マスタ制御プロセッサが存在しない。分散型制
御処理により、図１に示されるターミナル内で各プロセ
ッサが完全に非同期に動作することができる。
ワーク（図示せず）を介して、プロセッサ１−８を備え
たＳＥＴターミナルと他のＳＥＴターミナル（図示せ
ず）との間で共通の通信機能を行う。データ・プロセッ
サ１，２は、機密電話ターミナルに用いる場合には、赤
と黒のプロセッサでもよい。ディスプレイ・プロセッサ
３は、機密電話ターミナルに接続されるディスプレイ・
ユニット（図示せず）を制御する。テスト・プロセッサ
４は、機密電話ターミナルの試験と保守とを行う。アダ
プタ・プロセッサ８とその他のプロセッサ群（図示せ
ず）は、ファクシミリやコピー機などの、電話の外部装
置との相互接続や通信を行う。バス９を介するプロセッ
サ１−８のこのような相互接続により、コマンド型情報
のプロセッサ間通信が容易になる。このようなプロセッ
サ構造（architecture) は、分散型制御構造である。す
なわち、マスタ制御プロセッサが存在しない。分散型制
御処理により、図１に示されるターミナル内で各プロセ
ッサが完全に非同期に動作することができる。
【００１０】バス９は、ゼロ支配（zero dominant)バス
である。プロセッサ１−８は各々、半二重構造を介して
通信を行う。このようなプロセッサとしては、モトロー
ラ製のDSP6001 型または68HC11型などがある。バスは、
各プロセッサが接続される単リード線オープン・コレク
タ経路をもつ。バス９は、DSP56001型および68HC11型プ
ロセッサの１１ビット多重ドロップ・モード（multi-dr
op mode)に準拠する。
である。プロセッサ１−８は各々、半二重構造を介して
通信を行う。このようなプロセッサとしては、モトロー
ラ製のDSP6001 型または68HC11型などがある。バスは、
各プロセッサが接続される単リード線オープン・コレク
タ経路をもつ。バス９は、DSP56001型および68HC11型プ
ロセッサの１１ビット多重ドロップ・モード（multi-dr
op mode)に準拠する。
【００１１】バス・プロトコルは、プロセッサ間のすべ
てのメッセージ転送に、衝突検出機能の付いた搬送波検
知多重アクセス（Carrier Sense Multiple Access with
Collision Detection：ＣＳＭＡ／ＣＤ）を用いる。あ
るプロセッサがメッセージを送る必要があるときは、そ
のプロセッサは、まずバスが現在使用中でないことを確
認するためにバスを調べなければならない（搬送波検
知）。バスが使用可能な状態であれば、プロセッサは送
信を始めることができる。２台以上のプロセッサが同時
に送信を始めると、データの衝突が起こる。バスに接続
されたすべてのプロセッサは、衝突を検出する。衝突を
検出するためには、各プロセッサは、フレーミング・エ
ラーとパターン違反のために最初の２文字を受け取り、
解釈する。最初の２文字を正確に受け取ったときは、そ
の送信は衝突なしに進行していることを示す。衝突が起
こると、送信元のプロセッサはその送信を中断して、一
定の時間バスを「バックオフ」してから、再度メッセー
ジの送信を試みる。メッセージの再送信を行うまで待機
する閾値時間限度を設定することができる。ここで説明
される機密電話ターミナルに関しては、最大３回までの
再試行が許される。４回衝突が起こると、バスの障害が
あることを示し、送信元プロセッサは、プロセッサがリ
セットされるまでメッセージの送信を試みることはな
い。そのときプロセッサは、自身で障害を宣言する。
てのメッセージ転送に、衝突検出機能の付いた搬送波検
知多重アクセス（Carrier Sense Multiple Access with
Collision Detection：ＣＳＭＡ／ＣＤ）を用いる。あ
るプロセッサがメッセージを送る必要があるときは、そ
のプロセッサは、まずバスが現在使用中でないことを確
認するためにバスを調べなければならない（搬送波検
知）。バスが使用可能な状態であれば、プロセッサは送
信を始めることができる。２台以上のプロセッサが同時
に送信を始めると、データの衝突が起こる。バスに接続
されたすべてのプロセッサは、衝突を検出する。衝突を
検出するためには、各プロセッサは、フレーミング・エ
ラーとパターン違反のために最初の２文字を受け取り、
解釈する。最初の２文字を正確に受け取ったときは、そ
の送信は衝突なしに進行していることを示す。衝突が起
こると、送信元のプロセッサはその送信を中断して、一
定の時間バスを「バックオフ」してから、再度メッセー
ジの送信を試みる。メッセージの再送信を行うまで待機
する閾値時間限度を設定することができる。ここで説明
される機密電話ターミナルに関しては、最大３回までの
再試行が許される。４回衝突が起こると、バスの障害が
あることを示し、送信元プロセッサは、プロセッサがリ
セットされるまでメッセージの送信を試みることはな
い。そのときプロセッサは、自身で障害を宣言する。
【００１２】図２は、図１のプロセッサ装置のより詳細
な図である。２台のプロセッサ１０，２０が示されてい
る。プロセッサ１０，２０は、図１に示されるプロセッ
サのうちの２台に相当する。その他のプロセッサは、説
明を簡単にするために省略する。プロセッサ１０には、
ＵＡＲＴ（Universal Asynchronous Receiver Transmit
ter ：汎用非同期受信機送信機）１３に接続されるプロ
セッサ１１が含まれる。プロセッサ１１はメモリ１６に
接続される。クロック１５もまた、ＵＡＲＴ１３に接続
される。ＵＡＲＴ１３は、受信リード線１７と、送信リ
ード線１９とを介してバス９に接続されている。
な図である。２台のプロセッサ１０，２０が示されてい
る。プロセッサ１０，２０は、図１に示されるプロセッ
サのうちの２台に相当する。その他のプロセッサは、説
明を簡単にするために省略する。プロセッサ１０には、
ＵＡＲＴ（Universal Asynchronous Receiver Transmit
ter ：汎用非同期受信機送信機）１３に接続されるプロ
セッサ１１が含まれる。プロセッサ１１はメモリ１６に
接続される。クロック１５もまた、ＵＡＲＴ１３に接続
される。ＵＡＲＴ１３は、受信リード線１７と、送信リ
ード線１９とを介してバス９に接続されている。
【００１３】同様に、プロセッサ装置２０には、ＵＡＲ
Ｔ２３に接続されるプロセッサ２１が含まれる。プロセ
ッサ２１は、メモリ２６にも接続される。クロック２５
もまた、ＵＡＲＴ２３に接続される。ＵＡＲＴ２３は、
受信リード線２７と送信リード線２９とを介してバス９
に接続される。同様の方法で、最大６台まで他のプロセ
ッサを接続することができる。前述のように、プロセッ
サ群は、DSP56001型または68HC11型などの異なるプロセ
ッサでもよい。異なるＵＡＲＴ群を用いることもでき
る。使用される各ＵＡＲＴは、１１ビットのキャラクタ
・フォーマットを持たなければならない。クロック１
５，２５と、別のプロセッサ装置に対応する他のクロッ
クとはすべて、各ＵＡＲＴに対して±２パーセントの変
動で、同一の周波数を送る。
Ｔ２３に接続されるプロセッサ２１が含まれる。プロセ
ッサ２１は、メモリ２６にも接続される。クロック２５
もまた、ＵＡＲＴ２３に接続される。ＵＡＲＴ２３は、
受信リード線２７と送信リード線２９とを介してバス９
に接続される。同様の方法で、最大６台まで他のプロセ
ッサを接続することができる。前述のように、プロセッ
サ群は、DSP56001型または68HC11型などの異なるプロセ
ッサでもよい。異なるＵＡＲＴ群を用いることもでき
る。使用される各ＵＡＲＴは、１１ビットのキャラクタ
・フォーマットを持たなければならない。クロック１
５，２５と、別のプロセッサ装置に対応する他のクロッ
クとはすべて、各ＵＡＲＴに対して±２パーセントの変
動で、同一の周波数を送る。
【００１４】図３は、バス９を介してプロセッサ１−８
間で送信されるメッセージのキャラクタ・フォーマット
を示す。キャラクタ（バイト）のフォーマットには、１
個のスタート・ビットと、それに続く８個のデータ・ビ
ットＤ０−Ｄ７と、それに続く２個のストップ・ビット
とが含まれる。バス９はゼロ支配バスであるので、通常
は論理１にある。そのため、スタート・ビットは、論理
１から論理０への遷移を行う。データ・ビットＤ０−Ｄ
７は、論理１あるいは論理０の値をとる。２個のストッ
プ・ビットは、各々論理１の値にある。そのため、連続
したキャラクタ上では、新しいキャラクタが送信される
場合、遷移は常に論理１から論理０へと行われる。
間で送信されるメッセージのキャラクタ・フォーマット
を示す。キャラクタ（バイト）のフォーマットには、１
個のスタート・ビットと、それに続く８個のデータ・ビ
ットＤ０−Ｄ７と、それに続く２個のストップ・ビット
とが含まれる。バス９はゼロ支配バスであるので、通常
は論理１にある。そのため、スタート・ビットは、論理
１から論理０への遷移を行う。データ・ビットＤ０−Ｄ
７は、論理１あるいは論理０の値をとる。２個のストッ
プ・ビットは、各々論理１の値にある。そのため、連続
したキャラクタ上では、新しいキャラクタが送信される
場合、遷移は常に論理１から論理０へと行われる。
【００１５】図４は、典型的なメッセージ３０を示す。
あるプロセッサから他のプロセッサへと送られるメッセ
ージ３０には、ソース・バイト３１と、それに続く（バ
イト３１と）同じものであるソース・バイト３２と、そ
れに続く目的地バイト３３とが含まれる。次にいくつか
のデータ・バイト３４が続く。最後にアイドル・バイト
３５でメッセージ３０は終る。
あるプロセッサから他のプロセッサへと送られるメッセ
ージ３０には、ソース・バイト３１と、それに続く（バ
イト３１と）同じものであるソース・バイト３２と、そ
れに続く目的地バイト３３とが含まれる。次にいくつか
のデータ・バイト３４が続く。最後にアイドル・バイト
３５でメッセージ３０は終る。
【００１６】ソース・バイト３１，３２は、メッセージ
を送信するプロセッサの識別子である。目的地バイト３
３は、メッセージを受け取るプロセッサの識別子であ
る。プロセッサ１−８の各々を識別するソース・バイト
３１，３２および目的地バイト３３の値を、以下の表１
に示す。表１はメモリ１６，２６とその他のメモリ（図
示せず）に記憶されている。アドレス・フィールド・バ
イト３１，３２，３３には、ビットＤ０−Ｄ７が含ま
れ、Ｄ０が低次で、Ｄ７が最高次のビットである。プロ
セッサ１−８の各々に関して、アドレス・フィールド・
バイト内のある特定のビットが論理１に設定されてい
る。たとえば、プロセッサ１に関しては、Ｄ０が論理１
に設定される。プロセッサ２に関しては、Ｄ１が論理１
に設定され、以下同様に設定される。すべてゼロのアド
レス・フィールド・バイトは違法アドレスである。フレ
ーミング・エラーまたは違法アドレスをもつソース・バ
イト３１または３２を受け取ったプロセッサは、バス９
上にデータの衝突があることを示す。
を送信するプロセッサの識別子である。目的地バイト３
３は、メッセージを受け取るプロセッサの識別子であ
る。プロセッサ１−８の各々を識別するソース・バイト
３１，３２および目的地バイト３３の値を、以下の表１
に示す。表１はメモリ１６，２６とその他のメモリ（図
示せず）に記憶されている。アドレス・フィールド・バ
イト３１，３２，３３には、ビットＤ０−Ｄ７が含ま
れ、Ｄ０が低次で、Ｄ７が最高次のビットである。プロ
セッサ１−８の各々に関して、アドレス・フィールド・
バイト内のある特定のビットが論理１に設定されてい
る。たとえば、プロセッサ１に関しては、Ｄ０が論理１
に設定される。プロセッサ２に関しては、Ｄ１が論理１
に設定され、以下同様に設定される。すべてゼロのアド
レス・フィールド・バイトは違法アドレスである。フレ
ーミング・エラーまたは違法アドレスをもつソース・バ
イト３１または３２を受け取ったプロセッサは、バス９
上にデータの衝突があることを示す。
【００１７】
【表１】
【００１８】バス９上の各プロセッサは、送信される各
メッセージをチェックする。このように、各プロセッサ
は、メッセージがそのプロセッサに向けられているもの
であるのか否か、データの衝突が起きているか否かを判
定する。データの衝突が起きている場合、各プロセッサ
は自身のローカル・データ衝突フラッグを設定する。
メッセージをチェックする。このように、各プロセッサ
は、メッセージがそのプロセッサに向けられているもの
であるのか否か、データの衝突が起きているか否かを判
定する。データの衝突が起きている場合、各プロセッサ
は自身のローカル・データ衝突フラッグを設定する。
【００１９】図５には、あるプロセッサから他のプロセ
ッサへとメッセージを送信する処理を示す。この処理
は、プロセッサ１−８の各々が、他のプロセッサにメッ
セージを送信する必要があると判断したときに、プロセ
ッサ１−８の各々により実行される。あるプロセッサが
データ送信が必要であると判定すると、ブロック４０に
入る。ブロック４０は、ブロック４２に制御を渡す。ブ
ロック４２で、プロセッサ１−８を相互接続するバス９
がアイドル状態であるか否かを判定する。バス９が使用
中の場合は、ブロック４２はバス９がアイドルになるま
で、バス９がアイドルであるか否かのテストを繰り返
す。バス９がアイドルのときは、ブロック４２は、イエ
ス（YES)経路を介してブロック４４に制御を渡す。ブロ
ック５２のバス試験は、さまざまな方法で実行すること
ができる。この特定の実行法は、後述する。
ッサへとメッセージを送信する処理を示す。この処理
は、プロセッサ１−８の各々が、他のプロセッサにメッ
セージを送信する必要があると判断したときに、プロセ
ッサ１−８の各々により実行される。あるプロセッサが
データ送信が必要であると判定すると、ブロック４０に
入る。ブロック４０は、ブロック４２に制御を渡す。ブ
ロック４２で、プロセッサ１−８を相互接続するバス９
がアイドル状態であるか否かを判定する。バス９が使用
中の場合は、ブロック４２はバス９がアイドルになるま
で、バス９がアイドルであるか否かのテストを繰り返
す。バス９がアイドルのときは、ブロック４２は、イエ
ス（YES)経路を介してブロック４４に制御を渡す。ブロ
ック５２のバス試験は、さまざまな方法で実行すること
ができる。この特定の実行法は、後述する。
【００２０】次に、各プロセッサは、自身のローカル衝
突フラッグをチェックして、それが設定されているか否
かを判定する。プロセッサのローカル衝突フラッグが設
定されていると、ブロック４４は、イエス経路を介して
ブロック４６に制御を渡す。これは、データの衝突が起
きたときに、他のプロセッサがメッセージを送信してい
たことを示す。次にブロック４６は、バスをバックオフ
する（所定の最大時間待ってから、再度送信を試み
る）。ブロック４６は、待機した後、制御をブロック４
２に渡して、バスがアイドルであるか否かを判定する。
突フラッグをチェックして、それが設定されているか否
かを判定する。プロセッサのローカル衝突フラッグが設
定されていると、ブロック４４は、イエス経路を介して
ブロック４６に制御を渡す。これは、データの衝突が起
きたときに、他のプロセッサがメッセージを送信してい
たことを示す。次にブロック４６は、バスをバックオフ
する（所定の最大時間待ってから、再度送信を試み
る）。ブロック４６は、待機した後、制御をブロック４
２に渡して、バスがアイドルであるか否かを判定する。
【００２１】衝突フラッグが設定されていない場合は、
ブロック４４は、ノー(NO)経路を介してブロック４８に
制御を渡す。ブロック４８は、図４に示されるプロトコ
ルにより、データ送信を開始する。ＵＡＲＴ（汎用非同
期受信機送信機）は、バス上でデータの送信を始める。
ＵＡＲＴの受信機部分は、図４のソース・バイト３１，
３２を含む被送信データを読み込む（ブロック５０）。
ブロック５１で、ソース・バイトの各々に１ビットのみ
が設定されているか否かを判定する。前述のように、ソ
ース・バイトは、データを送信しているプロセッサを識
別する。表１に各プロセッサに関する有効なソース・バ
イトが示されている。フレーミング・エラーまたは違法
アドレスが検出されたときは、データ衝突が起こったこ
とを示す。データ衝突の場合、ブロック５１は、ノー経
路を介して制御をブロック５８に渡す。各ソース・バイ
トに１ビットのみが設定されている場合、ブロック５１
は、イエス経路を介してブロック５２に制御を渡す。あ
るいは、ブロック５２でソース・バイト３１，３２の各
々に関して同じビットが設定されているか否か判定す
る。同じビットが設定されていない場合は、ブロック５
２はノー経路を介してブロック５８に制御を渡す。ブロ
ック５８は、表２に従い、バスをバックオフする（所定
時間待つ）。ブロック４６によって用いられる最大時間
を含む、各プロセッサに関して表２に設定されている時
間は、最大時間であるＮ９が他のバックオフ時間Ｎ８−
Ｎ１のどれよりも大きくなるように構成されている。Ｎ
８はＮ７よりも大きく、Ｎ７はＮ６よりも大きく、以下
同様である。その結果、ブロック５１とブロック５２
が、この試験に関してノーの結果を検出したときは、そ
のプロセッサが他のプロセッサとデータの衝突を起こし
ていることを表す。関連するプロセッサの各々は、表２
に従い所定の時間バックオフして、再送信を試みる。こ
のように、プロセッサ１には、他のすべてのプロセッサ
に対して優先権が与えられている。プロセッサ２にはプ
ロセッサ１以外のすべての他のプロセッサに対して優先
権が与えられ、以下同様である。さらに、表２を動的に
変更して、特定のプロセッサに、他のプロセッサ群に対
する優先権を与えることができる。また、最大時間Ｎ９
を動的により長くあるいは短く変更することもできる
が、これは他の時間Ｎ１−Ｎ８よりは大きい。
ブロック４４は、ノー(NO)経路を介してブロック４８に
制御を渡す。ブロック４８は、図４に示されるプロトコ
ルにより、データ送信を開始する。ＵＡＲＴ（汎用非同
期受信機送信機）は、バス上でデータの送信を始める。
ＵＡＲＴの受信機部分は、図４のソース・バイト３１，
３２を含む被送信データを読み込む（ブロック５０）。
ブロック５１で、ソース・バイトの各々に１ビットのみ
が設定されているか否かを判定する。前述のように、ソ
ース・バイトは、データを送信しているプロセッサを識
別する。表１に各プロセッサに関する有効なソース・バ
イトが示されている。フレーミング・エラーまたは違法
アドレスが検出されたときは、データ衝突が起こったこ
とを示す。データ衝突の場合、ブロック５１は、ノー経
路を介して制御をブロック５８に渡す。各ソース・バイ
トに１ビットのみが設定されている場合、ブロック５１
は、イエス経路を介してブロック５２に制御を渡す。あ
るいは、ブロック５２でソース・バイト３１，３２の各
々に関して同じビットが設定されているか否か判定す
る。同じビットが設定されていない場合は、ブロック５
２はノー経路を介してブロック５８に制御を渡す。ブロ
ック５８は、表２に従い、バスをバックオフする（所定
時間待つ）。ブロック４６によって用いられる最大時間
を含む、各プロセッサに関して表２に設定されている時
間は、最大時間であるＮ９が他のバックオフ時間Ｎ８−
Ｎ１のどれよりも大きくなるように構成されている。Ｎ
８はＮ７よりも大きく、Ｎ７はＮ６よりも大きく、以下
同様である。その結果、ブロック５１とブロック５２
が、この試験に関してノーの結果を検出したときは、そ
のプロセッサが他のプロセッサとデータの衝突を起こし
ていることを表す。関連するプロセッサの各々は、表２
に従い所定の時間バックオフして、再送信を試みる。こ
のように、プロセッサ１には、他のすべてのプロセッサ
に対して優先権が与えられている。プロセッサ２にはプ
ロセッサ１以外のすべての他のプロセッサに対して優先
権が与えられ、以下同様である。さらに、表２を動的に
変更して、特定のプロセッサに、他のプロセッサ群に対
する優先権を与えることができる。また、最大時間Ｎ９
を動的により長くあるいは短く変更することもできる
が、これは他の時間Ｎ１−Ｎ８よりは大きい。
【００２２】
【表２】
【００２３】１ビットのみが各ソース・バイトに設定さ
れ、それが両ソース・バイト３１，３２に関して設定さ
れたものと同一のビットである場合、ブロック５１は、
イエス経路を介してブロック５４に制御を渡す。データ
衝突が検出されていないので、ブロック５４は、図４に
示されるプロトコルのメッセージ送信を継続する。これ
で処理は終るが、これがブロック５６である。
れ、それが両ソース・バイト３１，３２に関して設定さ
れたものと同一のビットである場合、ブロック５１は、
イエス経路を介してブロック５４に制御を渡す。データ
衝突が検出されていないので、ブロック５４は、図４に
示されるプロトコルのメッセージ送信を継続する。これ
で処理は終るが、これがブロック５６である。
【００２４】図６は、図５のブロック４２のバス・アイ
ドル試験の詳細を示す。バス・アイドル試験が始まる
と、ブロック６０はブロック６１に制御を渡す。この試
験により、アイドル受信指標をもつＵＡＲＴでも、もた
ないＵＡＲＴでもシステム設計に採用することができ
る。ブロック６１で、このプロセッサに関連するＵＡＲ
Ｔがアイドル受信指標をもつか否かが判定される（ブロ
ック６１）。その特定のＵＡＲＴが、アイドル受信指標
をもっているときは、ブロック６１はイエス経路を介し
てブロック６２に制御を渡す。その後プロセッサは、Ｕ
ＡＲＴから指標を読み込む（ブロック６２）。ブロック
６３で、指標をテストして、それが設定されているか否
かを判定する。指標が設定されているときは、ブロック
６３は、ノー経路を介してブロック６４に制御を渡す。
ブロック６４は、処理を続ける。すなわち、図５に示さ
れるように、ブロック４４に制御が渡される。指標が設
定されているときは、ブロック６３は、イエス経路を介
してブロック６１に制御を渡して、バスがアイドルにな
るまで、バス・アイドル動作を繰り返す。
ドル試験の詳細を示す。バス・アイドル試験が始まる
と、ブロック６０はブロック６１に制御を渡す。この試
験により、アイドル受信指標をもつＵＡＲＴでも、もた
ないＵＡＲＴでもシステム設計に採用することができ
る。ブロック６１で、このプロセッサに関連するＵＡＲ
Ｔがアイドル受信指標をもつか否かが判定される（ブロ
ック６１）。その特定のＵＡＲＴが、アイドル受信指標
をもっているときは、ブロック６１はイエス経路を介し
てブロック６２に制御を渡す。その後プロセッサは、Ｕ
ＡＲＴから指標を読み込む（ブロック６２）。ブロック
６３で、指標をテストして、それが設定されているか否
かを判定する。指標が設定されているときは、ブロック
６３は、ノー経路を介してブロック６４に制御を渡す。
ブロック６４は、処理を続ける。すなわち、図５に示さ
れるように、ブロック４４に制御が渡される。指標が設
定されているときは、ブロック６３は、イエス経路を介
してブロック６１に制御を渡して、バスがアイドルにな
るまで、バス・アイドル動作を繰り返す。
【００２５】ＵＡＲＴが受信指標を持たなかった場合、
ブロック６１はノー経路を介してブロック６６に制御を
渡す。ブロック６６は、論理１の連続ビット時間が１１
あるか否かを判定する。プロセッサが通信中でない場
合、バスは論理１にあるので、論理１の連続ビット時間
が１１個あると、バスがアイドルであることを示す。論
理１の連続ビット時間が１１個あると、ブロック６６
は、イエス経路を介してブロック６７に制御を渡し、動
作は継続される。これは図５のブロック４２からブロッ
ク４４への移動に対応する。バスが使用中の場合、１１
個の論理１の連続ビット時間は見られず、ブロック６６
は、ノー経路を介してブロック６１に制御を渡す。バス
のアイドル状態は、バスがアイドルになるまで再度チェ
ックされる。これは図５のブロック４２のノー経路に対
応する。
ブロック６１はノー経路を介してブロック６６に制御を
渡す。ブロック６６は、論理１の連続ビット時間が１１
あるか否かを判定する。プロセッサが通信中でない場
合、バスは論理１にあるので、論理１の連続ビット時間
が１１個あると、バスがアイドルであることを示す。論
理１の連続ビット時間が１１個あると、ブロック６６
は、イエス経路を介してブロック６７に制御を渡し、動
作は継続される。これは図５のブロック４２からブロッ
ク４４への移動に対応する。バスが使用中の場合、１１
個の論理１の連続ビット時間は見られず、ブロック６６
は、ノー経路を介してブロック６１に制御を渡す。バス
のアイドル状態は、バスがアイドルになるまで再度チェ
ックされる。これは図５のブロック４２のノー経路に対
応する。
【００２６】バス上のデータ衝突は以下のシステム設計
により影響を受ける。第１に、すべてのプロセッサは、
他のプロセッサと非同期に送受信することができる。第
２に、送信および受信ビット・クロックは、２台の送信
プロセッサ間で±２パーセント、すなわち最悪の場合４
パーセント変動することがある。第３に、プロセッサ群
は、１１ビットのキャラクタのスタート・ビットを検出
して、スタート・ビットの立ち下がり端に関して中間ビ
ット点のデータ・ビットをサンプリングすることによ
り、バス上のデータをサンプリングする。
により影響を受ける。第１に、すべてのプロセッサは、
他のプロセッサと非同期に送受信することができる。第
２に、送信および受信ビット・クロックは、２台の送信
プロセッサ間で±２パーセント、すなわち最悪の場合４
パーセント変動することがある。第３に、プロセッサ群
は、１１ビットのキャラクタのスタート・ビットを検出
して、スタート・ビットの立ち下がり端に関して中間ビ
ット点のデータ・ビットをサンプリングすることによ
り、バス上のデータをサンプリングする。
【００２７】クロック・スキュー（クロック速度の差）
がないとき、中間ビットのサンプリングによりデータ衝
突が検出される。上記のシステム設計で最大４パーセン
トのクロック・スキューを想定して、データ衝突を検出
する（第１送信プロセッサのスタート・ビットの立ち下
がりエッジを基準点として）ためには、解析しなければ
ならない条件が３つある。その条件とは：（１）基準エ
ッジから（ビット時間の）ゼロないし５０パーセント内
で始まる送信；（２）基準エッジから（ビット時間の）
８６パーセント後に始まる送信；および（３）基準エッ
ジから（ビット時間の）５１ないし８６パーセントから
始まる送信である。第１条件（ゼロないし５０パーセン
ト）に関しては、各プロセッサが第１キャラクタ内で無
効のソース・バイトを検出する。これは、たとえば、す
べてゼロのソース・バイトを検出して、これをデータ衝
突と解釈する中間ビット・サンプリング法によるもので
ある。
がないとき、中間ビットのサンプリングによりデータ衝
突が検出される。上記のシステム設計で最大４パーセン
トのクロック・スキューを想定して、データ衝突を検出
する（第１送信プロセッサのスタート・ビットの立ち下
がりエッジを基準点として）ためには、解析しなければ
ならない条件が３つある。その条件とは：（１）基準エ
ッジから（ビット時間の）ゼロないし５０パーセント内
で始まる送信；（２）基準エッジから（ビット時間の）
８６パーセント後に始まる送信；および（３）基準エッ
ジから（ビット時間の）５１ないし８６パーセントから
始まる送信である。第１条件（ゼロないし５０パーセン
ト）に関しては、各プロセッサが第１キャラクタ内で無
効のソース・バイトを検出する。これは、たとえば、す
べてゼロのソース・バイトを検出して、これをデータ衝
突と解釈する中間ビット・サンプリング法によるもので
ある。
【００２８】第２条件（送信において基準端から８６パ
ーセント以上ずれている）に関しては、データ衝突は第
１キャラクタ内の無効ソース・バイトまたはフレーミン
グ・エラーとして検出される。第１キャラクタ内のフレ
ーミング・エラーが起こるのは、ソース・バイトの第１
キャラクタのビット２−１０の２個の基準クロック間に
ある４パーセントの変動によって両プロセッサのビット
１０の前縁（leadingedge) が、互いの３６パーセント
（９ビット＋４パーセント／ビット）以内に入るためで
ある。フレーミング・エラーを検出するには、１台のプ
ロセッサのビット１０の前縁が、ビット１０の５０パー
セント点にある中間ビット・サンプリング点と交差しな
ければならない。そのため、あるプロセッサが、基準点
から８７パーセント過ぎた地点で送信を開始して、３６
パーセント進んだクロックを持っていたとすると、最終
エッジは、第１キャラクタのビット１０内の５１パーセ
ント（８７−３６）になる。そのため、すべてのプロセ
ッサ受信機は、それらに関連するＵＡＲＴからフレーミ
ング・エラーを検出することになる。フレーミング・エ
ラーが確実に起こるようにするためには、各々が論理１
である２個のストップ・ビットを図３に示されるように
用いている。
ーセント以上ずれている）に関しては、データ衝突は第
１キャラクタ内の無効ソース・バイトまたはフレーミン
グ・エラーとして検出される。第１キャラクタ内のフレ
ーミング・エラーが起こるのは、ソース・バイトの第１
キャラクタのビット２−１０の２個の基準クロック間に
ある４パーセントの変動によって両プロセッサのビット
１０の前縁（leadingedge) が、互いの３６パーセント
（９ビット＋４パーセント／ビット）以内に入るためで
ある。フレーミング・エラーを検出するには、１台のプ
ロセッサのビット１０の前縁が、ビット１０の５０パー
セント点にある中間ビット・サンプリング点と交差しな
ければならない。そのため、あるプロセッサが、基準点
から８７パーセント過ぎた地点で送信を開始して、３６
パーセント進んだクロックを持っていたとすると、最終
エッジは、第１キャラクタのビット１０内の５１パーセ
ント（８７−３６）になる。そのため、すべてのプロセ
ッサ受信機は、それらに関連するＵＡＲＴからフレーミ
ング・エラーを検出することになる。フレーミング・エ
ラーが確実に起こるようにするためには、各々が論理１
である２個のストップ・ビットを図３に示されるように
用いている。
【００２９】前述の第３条件（スタート・ビットの５１
ないし８１パーセント内のデータ衝突）に関しては、デ
ータ衝突は、そのバイトの第１キャラクタ内の無効ソー
ス・バイトまたはフレーミング・エラーとしては検出さ
れない。次の例を考える。各キャラクタのビット１０，
１１は常に論理１に設定されることになる。そのため３
６パーセントの変動（drift)が、９ビットにわたり起こ
りうる（ビット時間当り４パーセントの９ビット分）。
この３６パーセントの変動は、ビット１０の前に起こり
うる。あるプロセッサが他のプロセッサの基準点から５
１ないし８６パーセント過ぎた時点で送信を開始して、
第１プロセッサがより速いクロックによって３６パーセ
ントの差を作り出すとすると、各プロセッサの送信され
るビット１０は、互いに１５（５１−３６）ないし５０
パーセント（８１−３６）になる。各ビットはサンプリ
ングされた中間ビット（ビット内の５０パーセント）で
あるので、各プロセッサはビット１０を有効ストップ・
ビットと見なし、フレーミング・エラーは検出されな
い。第２プロセッサが第１プロセッサの基準点から５１
ないし８６パーセント過ぎた時点で送信を開始して、２
台のプロセッサが２個の隣接するビットのソース・バイ
ト識別子を持つ場合、すべての受信プロセッサは有効ソ
ース・バイトを発見する。このデータ衝突は検出されな
い。バス上のすべてのプロセッサは、第１プロセッサの
スタート・ビットに関して中間ビット時間でデータのサ
ンプリングを開始する。９ビット後に、プロセッサＡ，
Ｂは追いつき（caught up)、ビット当り最大４パーセン
トの変動となる。ビット１０に関しては、２台のプロセ
ッサ間の差はビット時間の５０パーセントになる。その
結果、すべてのプロセッサは、ビット１０を有効ストッ
プ・ビットとしてサンプリングして、データ衝突は検出
されない。第３の条件の問題を克服するためには、各プ
ロセッサを独自に識別するソース・バイトを、図４に示
されるバイト３２のように各プロセッサにより繰り返
す。ここでも１ビット当り４パーセントの最大変動をも
たせると、各プロセッサにより送信される第２キャラク
タはその差が３３パーセント未満（８１−４８）の前縁
（第１２番目の被送信ビット）を持つ。このエラー条件
は、前述の第１条件のように検出される。
ないし８１パーセント内のデータ衝突）に関しては、デ
ータ衝突は、そのバイトの第１キャラクタ内の無効ソー
ス・バイトまたはフレーミング・エラーとしては検出さ
れない。次の例を考える。各キャラクタのビット１０，
１１は常に論理１に設定されることになる。そのため３
６パーセントの変動（drift)が、９ビットにわたり起こ
りうる（ビット時間当り４パーセントの９ビット分）。
この３６パーセントの変動は、ビット１０の前に起こり
うる。あるプロセッサが他のプロセッサの基準点から５
１ないし８６パーセント過ぎた時点で送信を開始して、
第１プロセッサがより速いクロックによって３６パーセ
ントの差を作り出すとすると、各プロセッサの送信され
るビット１０は、互いに１５（５１−３６）ないし５０
パーセント（８１−３６）になる。各ビットはサンプリ
ングされた中間ビット（ビット内の５０パーセント）で
あるので、各プロセッサはビット１０を有効ストップ・
ビットと見なし、フレーミング・エラーは検出されな
い。第２プロセッサが第１プロセッサの基準点から５１
ないし８６パーセント過ぎた時点で送信を開始して、２
台のプロセッサが２個の隣接するビットのソース・バイ
ト識別子を持つ場合、すべての受信プロセッサは有効ソ
ース・バイトを発見する。このデータ衝突は検出されな
い。バス上のすべてのプロセッサは、第１プロセッサの
スタート・ビットに関して中間ビット時間でデータのサ
ンプリングを開始する。９ビット後に、プロセッサＡ，
Ｂは追いつき（caught up)、ビット当り最大４パーセン
トの変動となる。ビット１０に関しては、２台のプロセ
ッサ間の差はビット時間の５０パーセントになる。その
結果、すべてのプロセッサは、ビット１０を有効ストッ
プ・ビットとしてサンプリングして、データ衝突は検出
されない。第３の条件の問題を克服するためには、各プ
ロセッサを独自に識別するソース・バイトを、図４に示
されるバイト３２のように各プロセッサにより繰り返
す。ここでも１ビット当り４パーセントの最大変動をも
たせると、各プロセッサにより送信される第２キャラク
タはその差が３３パーセント未満（８１−４８）の前縁
（第１２番目の被送信ビット）を持つ。このエラー条件
は、前述の第１条件のように検出される。
【００３０】
【発明の効果】以上の説明からわかるように、データ衝
突を検出し、システム・データ・バスに対して優先順位
を付けたアクセスを行う多重プロセッサ通信システムが
示される。この通信システムは、表に基づいて動的に変
更することのできる構成によって、プロセッサ間のその
後の通信に優先権を与える。さらに、このシステムによ
り、直接データ衝突に関わらないプロセッサに、他のプ
ロセッサ間のデータ衝突が解消しないうちは、システム
・バスに対するアクセスのリクエストを行わせないよう
にする。これは衝突を起こしていないプロセッサを最大
限の時間待たせて、その後でメッセージの送信を試みる
ようにさせることにより実行する。この構成により、デ
ータ衝突が迅速に検出され、プロセッサ間の通信が優先
順位を付けて行われる多重プロセッサ通信システムが提
供される。優先順位を付ける構成は、いくつかのプロセ
ッサがそれぞれ、システムの全体的な機能のうち専門の
部分を実行している場合に特に有用である。本発明の好
適な実施例が図示され、詳細に説明されたが、本発明の
精神から逸脱することなく、あるいは添付の請求項の範
囲から逸脱することなく多くの修正が可能であること
は、当業者には明白であろう。
突を検出し、システム・データ・バスに対して優先順位
を付けたアクセスを行う多重プロセッサ通信システムが
示される。この通信システムは、表に基づいて動的に変
更することのできる構成によって、プロセッサ間のその
後の通信に優先権を与える。さらに、このシステムによ
り、直接データ衝突に関わらないプロセッサに、他のプ
ロセッサ間のデータ衝突が解消しないうちは、システム
・バスに対するアクセスのリクエストを行わせないよう
にする。これは衝突を起こしていないプロセッサを最大
限の時間待たせて、その後でメッセージの送信を試みる
ようにさせることにより実行する。この構成により、デ
ータ衝突が迅速に検出され、プロセッサ間の通信が優先
順位を付けて行われる多重プロセッサ通信システムが提
供される。優先順位を付ける構成は、いくつかのプロセ
ッサがそれぞれ、システムの全体的な機能のうち専門の
部分を実行している場合に特に有用である。本発明の好
適な実施例が図示され、詳細に説明されたが、本発明の
精神から逸脱することなく、あるいは添付の請求項の範
囲から逸脱することなく多くの修正が可能であること
は、当業者には明白であろう。
【図１】本発明による多重プロセッサ通信システムのブ
ロック図である。
ロック図である。
【図２】本発明による図１の多重プロセッサ構成のブロ
ック図である。
ック図である。
【図３】本発明による多重プロセッサ通信システムのキ
ャラクタ・フォーマットを示す説明図である。
ャラクタ・フォーマットを示す説明図である。
【図４】本発明によるバス・プロトコルのデータ・レイ
アウトを示す説明図である。
アウトを示す説明図である。
【図５】本発明による衝突検出方法の流れ図である。
【図６】本発明によるバス・アイドル検出機構の流れ図
である。
である。
９ バス １０，２０ プロセッサ装置 １１，２１ プロセッサ １３，２３ 汎用非同期受信機通信機（ＵＡＲＴ） １５，２５ クロック １６，２６ メモリ １７，２７ 受信リード線 １９，２９ 送信リード線
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/16 ４６０ Ｚ 9190−5Ｌ
Claims (3)
- 【請求項１】 バス（９）により結合された複数のプロ
セッサ（１，２，３，４，５，６，７，８）を含む多重
プロセッサ通信システムにおいてデータ衝突を検出し解
消する方法であって：前記の複数のプロセッサ（１，
２，３，４，５，６，７，８）のうちのある１台のプロ
セッサ（１，２，３，４，５，６，７または８）によ
り、メッセージ（３０）を介して前記の複数のプロセッ
サ（１，２，３，４，５，６，７，８）のうちの少なく
とも１台の他のプロセッサ（１，２，３，４，５，６，
７または８）との通信が必要とされることを判定する第
１決定（４０）段階；前記１台のプロセッサ（１，２，
３，４，５，６，７または８）により、データ衝突フラ
ッグが前にデータ衝突が起きたことを示しているか否か
を判定する第２決定（４４，４６）段階；前記の複数の
プロセッサ（１，２，３，４，５，６，７，８）の各々
により、前記メッセージ（３０）の複数の発信元指標
（３１，３２）をチェックして（５０，５１，５２）デ
ータ衝突を発見する段階であって、前記発信元指標（３
１，３２）は、前記メッセージ（３０）を送信するプロ
セッサ（１，２，３，４，５，６，７または８）の識別
子を表示するものである前記段階；前記データ検出が発
見された場合、ある選択時間を待機する（５８）段階；
前記データ衝突が発見された場合、第２決定段階（４
４，４６）と、チェック段階（５０，５１，５２）と、
待機段階（５８）とを繰り返す段階；およびデータ衝突
が発見されなければ、前記メッセージ（３０）を前記の
少なくとも１台の他のプロセッサ（１，２，３，４，
５，６，７または８）に送信する（５４）段階；を具備
することを特徴とする方法。 - 【請求項２】 バス（９）により結合された複数のプロ
セッサ（１，２，３，４，５，６，７，８）を含む多重
プロセッサ通信システムにおけるデータ衝突検出装置で
あって：前記バス（９）に結合された複数の送信手段
（１３，２３）であって、前記の複数の送信手段（１
３，２３）の各々は前記の複数のプロセッサ（１，２，
３，４，５，６，７，８）のうちの対応する１台に結合
されており、前記送信手段（１３，２３）の各々が、発
信元プロセッサ（１，２，３，４，５，６，７または
８）から、前記の複数のプロセッサ（１，２，３，４，
５，６，７，８）のうちの少なくとも１台の目的地プロ
セッサ（１，２，３，４，５，６，７または８）にメッ
セージ（３０）を送るもの；前記バス（９）に結合され
た複数の受信手段（１３，２３）であって、前記の複数
の受信手段（１３，２３）の各々は前記プロセッサのう
ちの対応する１台（１，２，３，４，５，６，７または
８）に結合され、前記受信手段（１３，２３）は前記バ
ス（９）を介して前記の被送信メッセージ（３０）を受
け取るもの；前記プロセッサ（１，２，３，４，５，
６，７，８）の各々により、前記メッセージ（３０）の
発信元プロセッサ指標（３１，３２）を調べることによ
り、データ衝突が起きたか否かを決定する手段（５０，
５１，５２）；データ衝突が判定されたときに、前記発
信元プロセッサの各々（１，２，３，４，５，６，７ま
たは８）により、ある選択時間を待機する手段（５
８）；およびデータ衝突が判定されなかった場合に、前
記メッセージ（３０）の送信（５４）を継続するように
動作する各々の前記送信手段（１３，２３）；を具備す
ることを特徴とする装置。 - 【請求項３】 バス（９）を介して結合された複数のプ
ロセッサ（１，２，３，４，５，６，７，８）を含み、
前記バス（９）を介して前記の複数のプロセッサ（１，
２，３，４，５，６，７，８）間でメッセージ（３０）
を送信する多重プロセッサ通信システムにおけるメッセ
ージ・フォーマット（３０）であって：前記の複数のプ
ロセッサ（１，２，３，４，５，６，７，８）のうちの
１台を、前記メッセージ（３０）の発信元プロセッサ
（１，２，３，４，５，６，７または８）として識別す
るための、少なくとも２個の連続したソース・ワード
（３１，３２）；前記メッセージ（３０）を受け取るた
めに、複数のプロセッサ（１，２，３，４，５，６，
７，８）のうちの、少なくとも１台の目的地プロセッサ
（１，２，３，４，５，６，７または８）を表わす目的
地ワード（３３）であって、前記の少なくとも２個のソ
ース・ワード（３１，３２）の直後に続くもの；前記発
信元プロセッサ（１，２，３，４，５，６，７または
８）と、前記目的地プロセッサ（１，２，３，４，５，
６，７または８）との間で情報を送信する少なくとも１
個のデータ・ワード（３４）であって、前記目的地ワー
ド（３３）の後に続くもの；および前記バス（９）がア
イドルであることを示す少なくとも１個のアイドル・ワ
ード（３５）であって、前記の少なくとも１個のデータ
・ワード（３４）の後に続くもの；を具備することを特
徴とするメッセージ・フォーマット。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US78512491A | 1991-10-30 | 1991-10-30 | |
| US785,124 | 1991-10-30 |
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|---|---|
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