JPH08321198A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08321198A JPH08321198A JP12647195A JP12647195A JPH08321198A JP H08321198 A JPH08321198 A JP H08321198A JP 12647195 A JP12647195 A JP 12647195A JP 12647195 A JP12647195 A JP 12647195A JP H08321198 A JPH08321198 A JP H08321198A
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Abstract
(57)【要約】
【目的】マスクＲＯＭにおいて、データが“０”か
“１”かを判別するための判別電圧値をマスクＲＯＭの
動作状態に応じて変更することにより、マスクＲＯＭが
高速・低電圧動作であっても、低速・高電圧動作であっ
ても、データ判別を正確に行って、マスクＲＯＭの動作
範囲を広くする。 【構成】マスクＲＯＭ１と、前記マスクＲＯＭ１のデー
タの電圧値を判別電圧値と比較してデータの値を判別
し、前記判別電圧値が変更可能なデータ判別手段４と、
前記マスクＲＯＭ１の動作状態に応じて前記データ判別
手段４の判別電圧値を変更する判別値変更手段５とを設
ける。判別値変更手段５は、高速・低電圧動作時には、
判別電圧値を高く変更し、低速・高電圧動作時には、判
別電圧値を低く変更する。
“１”かを判別するための判別電圧値をマスクＲＯＭの
動作状態に応じて変更することにより、マスクＲＯＭが
高速・低電圧動作であっても、低速・高電圧動作であっ
ても、データ判別を正確に行って、マスクＲＯＭの動作
範囲を広くする。 【構成】マスクＲＯＭ１と、前記マスクＲＯＭ１のデー
タの電圧値を判別電圧値と比較してデータの値を判別
し、前記判別電圧値が変更可能なデータ判別手段４と、
前記マスクＲＯＭ１の動作状態に応じて前記データ判別
手段４の判別電圧値を変更する判別値変更手段５とを設
ける。判別値変更手段５は、高速・低電圧動作時には、
判別電圧値を高く変更し、低速・高電圧動作時には、判
別電圧値を低く変更する。
Description
【０００１】
【産業上の利用分野】本発明は、電荷のプリチャージ動
作とディスチャージ動作によりデータを決定するマスク
ＲＯＭを有する半導体記憶装置の改良に関するものであ
る。
作とディスチャージ動作によりデータを決定するマスク
ＲＯＭを有する半導体記憶装置の改良に関するものであ
る。
【０００２】
【従来の技術】半導体記憶装置のうちマスクＲＯＭは、
予め定めた所定の一部のメモリセルトランジスタが接続
されるデータラインを有し、前記データラインへの電荷
のプリチャージ動作と電荷のディスチャージ動作とを行
うことにより、選択されたメモリのデータが”１”か”
０”かを判別している。
予め定めた所定の一部のメモリセルトランジスタが接続
されるデータラインを有し、前記データラインへの電荷
のプリチャージ動作と電荷のディスチャージ動作とを行
うことにより、選択されたメモリのデータが”１”か”
０”かを判別している。
【０００３】以下、従来の半導体記憶装置について、図
面を参照しながら説明する。
面を参照しながら説明する。
【０００４】図３は従来の半導体記憶装置の回路構成の
一部を示す。同図において、１はマスクＲＯＭであっ
て、電源ＶＤＤにＰチャネル型トランジスタＴｒｐを介
して接続されるデータライン１ａを有し、このデータラ
イン１ａには、全てのメモリセルトランジスタＴｒ１〜
Ｔｒ４…のうち予め定めた一部のメモリセルトランジス
タＴｒ１，Ｔｒ３のみが接続される。全てのメモリセル
トランジスタＴｒ１…は、Ｎチャネル型トランジスタＴ
ｒｎを介して接地される。前記２個のトランジスタＴｒ
ｐ，Ｔｒｎは、チャージ信号の反転信号により制御され
る。マスクＲＯＭ１のアドレスはディスチャージ動作時
に何れか１つのメモリセルトランジスタが正論理で選択
される。
一部を示す。同図において、１はマスクＲＯＭであっ
て、電源ＶＤＤにＰチャネル型トランジスタＴｒｐを介
して接続されるデータライン１ａを有し、このデータラ
イン１ａには、全てのメモリセルトランジスタＴｒ１〜
Ｔｒ４…のうち予め定めた一部のメモリセルトランジス
タＴｒ１，Ｔｒ３のみが接続される。全てのメモリセル
トランジスタＴｒ１…は、Ｎチャネル型トランジスタＴ
ｒｎを介して接地される。前記２個のトランジスタＴｒ
ｐ，Ｔｒｎは、チャージ信号の反転信号により制御され
る。マスクＲＯＭ１のアドレスはディスチャージ動作時
に何れか１つのメモリセルトランジスタが正論理で選択
される。
【０００５】２は前記マスクＲＯＭ１のデータを判別す
るデータ判別回路であって、ＣＭＯＳトランジスタより
成り、このＣＭＯＳトランジスタを構成する２個のトラ
ンジスタＴｒ５，Ｔｒ６は、前記マスクＲＯＭ１のデー
タライン１ａの電圧により制御される。
るデータ判別回路であって、ＣＭＯＳトランジスタより
成り、このＣＭＯＳトランジスタを構成する２個のトラ
ンジスタＴｒ５，Ｔｒ６は、前記マスクＲＯＭ１のデー
タライン１ａの電圧により制御される。
【０００６】また、３は前記データ判別回路２によって
判別されたデータを保持するラッチ回路である。
判別されたデータを保持するラッチ回路である。
【０００７】図４は、図３に示したマスクＲＯＭ１のチ
ャージ信号の反転信号と、データライン１ａの電圧値
と、ラッチ回路３のデータとのタイミングチャートを示
す。
ャージ信号の反転信号と、データライン１ａの電圧値
と、ラッチ回路３のデータとのタイミングチャートを示
す。
【０００８】同図（ａ）は電源電圧が高く且つ動作周波
数が小さい場合の状態を示し、同図（ｂ）は電源電圧が
低く且つ動作周波数が大きい場合の状態を示す。また、
データラインの電圧値の縦軸上に記入した「データ判別
値」はデータが”１”か”０”か判別する境界電圧値，
即ち判別電圧値を示す。
数が小さい場合の状態を示し、同図（ｂ）は電源電圧が
低く且つ動作周波数が大きい場合の状態を示す。また、
データラインの電圧値の縦軸上に記入した「データ判別
値」はデータが”１”か”０”か判別する境界電圧値，
即ち判別電圧値を示す。
【０００９】以上のように構成された半導体記憶装置に
ついて、以下、データの読出し動作について説明する。
チャージ信号を“ＨＩＧＨ”にして、Ｐチャネル型トラ
ンジスタＴｒｐをオンにすることにより、電源ＶＤＤか
らマスクＲＯＭ１のデータライン１ａに電荷を充電する
（プリチャージ動作）。
ついて、以下、データの読出し動作について説明する。
チャージ信号を“ＨＩＧＨ”にして、Ｐチャネル型トラ
ンジスタＴｒｐをオンにすることにより、電源ＶＤＤか
らマスクＲＯＭ１のデータライン１ａに電荷を充電する
（プリチャージ動作）。
【００１０】その後、チャージ信号をＬＯＷにして、前
記プリチャージ動作を停止する。この時、選択されてい
るアドレスのメモリセルトランジスタがデータライン１
ａに接続されてる場合には、データライン１ａの電荷は
Ｎチャネル型トランジスタＴｒｎを介して放電され、逆
に接続されていない場合には、データライン１ａの電荷
は保持される（ディスチャージ動作）。
記プリチャージ動作を停止する。この時、選択されてい
るアドレスのメモリセルトランジスタがデータライン１
ａに接続されてる場合には、データライン１ａの電荷は
Ｎチャネル型トランジスタＴｒｎを介して放電され、逆
に接続されていない場合には、データライン１ａの電荷
は保持される（ディスチャージ動作）。
【００１１】前記ディスチャージ動作時のデータライン
１ａの電位がデータ判別回路２により判別され、データ
ライン１ａの電圧値がデータ判別値より大きい場合に
は”１”、小さい場合には”０”である。判別回路２に
より判別されたデータは、ラッチ回路３により保持され
て、データの読み出しが行われる。
１ａの電位がデータ判別回路２により判別され、データ
ライン１ａの電圧値がデータ判別値より大きい場合に
は”１”、小さい場合には”０”である。判別回路２に
より判別されたデータは、ラッチ回路３により保持され
て、データの読み出しが行われる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
従来の半導体記憶装置では、次の欠点があった。
従来の半導体記憶装置では、次の欠点があった。
【００１３】即ち、電源電圧を低くするか、又は動作周
波数を大きくした場合には、データライン１ａの電荷の
放電が十分に行われない傾向となり、このため、データ
ライン１ａの電圧値がデータ判別値未満に下がらず、そ
の結果、選択されたアドレスのメモリセルトランジスタ
のデータが”０”と期待される場合であっても、データ
判別回路２はデータを”１”と判別して、ラッチ回路３
は“１”のデータを保持し、誤動作が生じる。
波数を大きくした場合には、データライン１ａの電荷の
放電が十分に行われない傾向となり、このため、データ
ライン１ａの電圧値がデータ判別値未満に下がらず、そ
の結果、選択されたアドレスのメモリセルトランジスタ
のデータが”０”と期待される場合であっても、データ
判別回路２はデータを”１”と判別して、ラッチ回路３
は“１”のデータを保持し、誤動作が生じる。
【００１４】一方、前記の誤動作を防止するために、デ
ータ判別値を大きく設定すると、逆に電源電圧を高くす
るか、又は動作周波数を小さくした場合には、データラ
イン１ａの電荷のリークが影響して、選択されたアドレ
スのメモリセルトランジスタのデータが”１”と期待さ
れるときであっても、データライン１ａの電圧値がデー
タ判別値未満に低下して、データ判別回路２はデータ
を”０”と判別し、ラッチ回路３は“０”のデータを保
持し、誤動作が生じる。
ータ判別値を大きく設定すると、逆に電源電圧を高くす
るか、又は動作周波数を小さくした場合には、データラ
イン１ａの電荷のリークが影響して、選択されたアドレ
スのメモリセルトランジスタのデータが”１”と期待さ
れるときであっても、データライン１ａの電圧値がデー
タ判別値未満に低下して、データ判別回路２はデータ
を”０”と判別し、ラッチ回路３は“０”のデータを保
持し、誤動作が生じる。
【００１５】従って、前記従来の半導体記憶装置の構成
では、マスクＲＯＭの高速動作、及び低電圧動作の双方
での正確なデータ判別が困難であった。
では、マスクＲＯＭの高速動作、及び低電圧動作の双方
での正確なデータ判別が困難であった。
【００１６】本発明は上記従来の問題を解決するもので
あり、その目的は、マスクＲＯＭが高速動作、又は低電
圧動作の何れであっても、判別回路によって正確なデー
タ判別を可能にする半導体記憶装置を提供することにあ
る。
あり、その目的は、マスクＲＯＭが高速動作、又は低電
圧動作の何れであっても、判別回路によって正確なデー
タ判別を可能にする半導体記憶装置を提供することにあ
る。
【００１７】
【課題を解決するための手段】前記目的を達成するため
に、本発明では、データ判別回路の判別電圧値を固定せ
ず、マスクＲＯＭの動作状態に応じて適宜変更すること
とする。
に、本発明では、データ判別回路の判別電圧値を固定せ
ず、マスクＲＯＭの動作状態に応じて適宜変更すること
とする。
【００１８】即ち、請求項１記載の半導体記憶装置は、
所定のメモリセルトランジスタが接続されたデータライ
ンを有し、前記データラインへの電荷のプリチャージ動
作と前記データラインからの電荷のディスチャージ動作
とに応じてデータの値を決定するマスクＲＯＭと、前記
マスクＲＯＭのデータの電圧値を判別電圧値と比較して
データの値を判別し、前記判別電圧値が変更可能なデー
タ判別手段と、前記マスクＲＯＭの動作状態に応じて前
記データ判別手段の判別電圧値を変更する判別値変更手
段とを備えたことを特徴とする。
所定のメモリセルトランジスタが接続されたデータライ
ンを有し、前記データラインへの電荷のプリチャージ動
作と前記データラインからの電荷のディスチャージ動作
とに応じてデータの値を決定するマスクＲＯＭと、前記
マスクＲＯＭのデータの電圧値を判別電圧値と比較して
データの値を判別し、前記判別電圧値が変更可能なデー
タ判別手段と、前記マスクＲＯＭの動作状態に応じて前
記データ判別手段の判別電圧値を変更する判別値変更手
段とを備えたことを特徴とする。
【００１９】また、請求項２記載の発明は、前記請求項
１記載の半導体記憶装置において、データ判別手段は、
電源に接続されたＰチャネル型トランジスタと、接地さ
れたＮチャネル型トランジスタとが直列に接続され、前
記両トランジスタのゲートにマスクＲＯＭのデータライ
ンの電圧が供給されるＣＭＯＳインバータと、前記ＣＭ
ＯＳインバータのＰチャネル型トランジスタとＮチャネ
ル型トランジスタとの接続点と電源との間に配置された
第１及び第２のＰチャネル型トランジスタとから成り、
前記第１のＰチャネル型トランジスタのゲートにマスク
ＲＯＭのデータラインの電圧が供給され、前記第２のＰ
チャネル型トランジスタのゲートに判別値変更手段の判
別値変更信号が供給されることを特徴とする。
１記載の半導体記憶装置において、データ判別手段は、
電源に接続されたＰチャネル型トランジスタと、接地さ
れたＮチャネル型トランジスタとが直列に接続され、前
記両トランジスタのゲートにマスクＲＯＭのデータライ
ンの電圧が供給されるＣＭＯＳインバータと、前記ＣＭ
ＯＳインバータのＰチャネル型トランジスタとＮチャネ
ル型トランジスタとの接続点と電源との間に配置された
第１及び第２のＰチャネル型トランジスタとから成り、
前記第１のＰチャネル型トランジスタのゲートにマスク
ＲＯＭのデータラインの電圧が供給され、前記第２のＰ
チャネル型トランジスタのゲートに判別値変更手段の判
別値変更信号が供給されることを特徴とする。
【００２０】更に、請求項３記載の発明は、前記請求項
１又は請求項２記載の半導体記憶装置において、判別値
変更手段は、マスクＲＯＭが有するメモリセルトランジ
スタ及びデータラインを有し、且つ全ての前記メモリセ
ルトランジスタが前記データラインに接続されたダミー
マスクＲＯＭと、電源に接続されたＰチャネル型トラン
ジスタと、接地されたＮチャネル型トランジスタとが直
列に接続され、前記両トランジスタのゲートに前記ダミ
ーマスクＲＯＭのデータラインの電圧が供給されるＣＭ
ＯＳインバータとから成り、前記ＣＭＯＳインバータの
出力を判別値変更信号とすることを特徴とする。
１又は請求項２記載の半導体記憶装置において、判別値
変更手段は、マスクＲＯＭが有するメモリセルトランジ
スタ及びデータラインを有し、且つ全ての前記メモリセ
ルトランジスタが前記データラインに接続されたダミー
マスクＲＯＭと、電源に接続されたＰチャネル型トラン
ジスタと、接地されたＮチャネル型トランジスタとが直
列に接続され、前記両トランジスタのゲートに前記ダミ
ーマスクＲＯＭのデータラインの電圧が供給されるＣＭ
ＯＳインバータとから成り、前記ＣＭＯＳインバータの
出力を判別値変更信号とすることを特徴とする。
【００２１】
【作用】以上の構成により、請求項１ないし請求項３記
載の発明の半導体記憶装置では、データ判別手段の判別
電圧値が判別値変更手段によってマスクＲＯＭの動作状
態に応じて変更される。従って、マスクＲＯＭが高速又
は低電圧動作時には、判別電圧値が高く変更されるの
で、マスクＲＯＭのデータラインからの電荷のディスチ
ャージ不足があっても、データは正確に判別される。一
方、低速又は高電圧動作時には、判別電圧値が低く変更
されるので、マスクＲＯＭのデータラインからの電荷の
リークがあっても、データは正確に判別される。
載の発明の半導体記憶装置では、データ判別手段の判別
電圧値が判別値変更手段によってマスクＲＯＭの動作状
態に応じて変更される。従って、マスクＲＯＭが高速又
は低電圧動作時には、判別電圧値が高く変更されるの
で、マスクＲＯＭのデータラインからの電荷のディスチ
ャージ不足があっても、データは正確に判別される。一
方、低速又は高電圧動作時には、判別電圧値が低く変更
されるので、マスクＲＯＭのデータラインからの電荷の
リークがあっても、データは正確に判別される。
【００２２】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００２３】図１は本発明の実施例における半導体記憶
装置の回路構成の一部を示す。同図において、１はマス
クＲＯＭ、４は前記マスクＲＯＭ１のデータを判別する
データ判別回路（データ判別手段）、３は前記データ判
別回路２によって判別されたデータを保持するラッチ回
路である。５は本発明に特徴的な構成であって、前記マ
スクＲＯＭ１の動作状態に応じて前記データ判別回路４
のデータ判別電圧値を変更する判別値変更回路（判別値
変更手段）である。
装置の回路構成の一部を示す。同図において、１はマス
クＲＯＭ、４は前記マスクＲＯＭ１のデータを判別する
データ判別回路（データ判別手段）、３は前記データ判
別回路２によって判別されたデータを保持するラッチ回
路である。５は本発明に特徴的な構成であって、前記マ
スクＲＯＭ１の動作状態に応じて前記データ判別回路４
のデータ判別電圧値を変更する判別値変更回路（判別値
変更手段）である。
【００２４】前記マスクＲＯＭ１は、電源ＶＤＤにＰチ
ャネル型トランジスタＴｒｐを介して接続されるデータ
ライン１ａを有し、このデータライン１ａには、全ての
メモリセルトランジスタＴｒ１〜Ｔｒ４…のうち予め定
めた一部のメモリセルトランジスタＴｒ１，Ｔｒ３のみ
が接続される。全てのメモリセルトランジスタＴｒ１…
は、Ｎチャネル型トランジスタＴｒｎを介して接地され
る。前記２個のトランジスタＴｒｐ，Ｔｒｎは、チャー
ジ信号の反転信号により制御される。マスクＲＯＭ１の
アドレスはディスチャージ動作時に何れか１つのメモリ
セルトランジスタが正論理で選択される。
ャネル型トランジスタＴｒｐを介して接続されるデータ
ライン１ａを有し、このデータライン１ａには、全ての
メモリセルトランジスタＴｒ１〜Ｔｒ４…のうち予め定
めた一部のメモリセルトランジスタＴｒ１，Ｔｒ３のみ
が接続される。全てのメモリセルトランジスタＴｒ１…
は、Ｎチャネル型トランジスタＴｒｎを介して接地され
る。前記２個のトランジスタＴｒｐ，Ｔｒｎは、チャー
ジ信号の反転信号により制御される。マスクＲＯＭ１の
アドレスはディスチャージ動作時に何れか１つのメモリ
セルトランジスタが正論理で選択される。
【００２５】前記データ判別回路４は、直列接続された
Ｎチャネル型トランジスタＴｒ５及びＰチャネル型トラ
ンジスタＴｒ６より成るＣＭＯＳトランジスタ４ａと、
第１及び第２のＰチャネル型トランジスタＴｒ７、Ｔｒ
８とから成る。前記ＣＭＯＳトランジスタ４ａは、Ｎチ
ャネル型トランジスタＴｒ５側が接地され、Ｐチャネル
型トランジスタＴｒ６側は電源ＶＤＤに接続される。前
記ＣＭＯＳトランジスタ４ａを構成する２個のトランジ
スタＴｒ５，Ｔｒ６は、前記マスクＲＯＭ１のデータラ
イン１ａの電圧により制御される。
Ｎチャネル型トランジスタＴｒ５及びＰチャネル型トラ
ンジスタＴｒ６より成るＣＭＯＳトランジスタ４ａと、
第１及び第２のＰチャネル型トランジスタＴｒ７、Ｔｒ
８とから成る。前記ＣＭＯＳトランジスタ４ａは、Ｎチ
ャネル型トランジスタＴｒ５側が接地され、Ｐチャネル
型トランジスタＴｒ６側は電源ＶＤＤに接続される。前
記ＣＭＯＳトランジスタ４ａを構成する２個のトランジ
スタＴｒ５，Ｔｒ６は、前記マスクＲＯＭ１のデータラ
イン１ａの電圧により制御される。
【００２６】前記第１及び第２のＰチャネル型トランジ
スタＴｒ７、Ｔｒ８は、直列接続され、且つ第１のＰチ
ャネル型トランジスタＴｒ７は、前記ＣＭＯＳインバー
タ４ａのＰチャネル型トランジスタＴｒ５とＮチャネル
型トランジスタＴｒ６との接続点に接続され、第２のＰ
チャネル型トランジスタＴｒ８は電源ＶＤＤに接続され
る。また、前記第１のＰチャネル型トランジスタＴｒ７
のゲートには、前記マスクＲＯＭ１のデータライン１ａ
の電圧が供給され、前記第２のＰチャネル型トランジス
タＴｒ８のゲートには、前記判別値変更回路５の出力
（判別値変更信号）が供給される。
スタＴｒ７、Ｔｒ８は、直列接続され、且つ第１のＰチ
ャネル型トランジスタＴｒ７は、前記ＣＭＯＳインバー
タ４ａのＰチャネル型トランジスタＴｒ５とＮチャネル
型トランジスタＴｒ６との接続点に接続され、第２のＰ
チャネル型トランジスタＴｒ８は電源ＶＤＤに接続され
る。また、前記第１のＰチャネル型トランジスタＴｒ７
のゲートには、前記マスクＲＯＭ１のデータライン１ａ
の電圧が供給され、前記第２のＰチャネル型トランジス
タＴｒ８のゲートには、前記判別値変更回路５の出力
（判別値変更信号）が供給される。
【００２７】従って、前記データ判別回路４は、第２の
Ｐチャネル型トランジスタＴｒ８のＯＮ，ＯＦＦにより
データの判別電圧値が変化し、第２のＰチャネル型トラ
ンジスタＴｒ８のＯＮ状態では、ＣＭＯＳインバータ４
ａの電荷供給能力バランスがＰチャネル型トランジスタ
Ｔｒ６側で高まって、データ判別電圧値が高くなり、一
方、第２のＰチャネル型トランジスタＴｒ８のＯＦＦ状
態では、ＣＭＯＳインバータ４ａの電荷供給能力バラン
スがＰチャネル型トランジスタＴｒ６側で通常に戻っ
て、データ判別電圧値が通常値に（低く）なる。
Ｐチャネル型トランジスタＴｒ８のＯＮ，ＯＦＦにより
データの判別電圧値が変化し、第２のＰチャネル型トラ
ンジスタＴｒ８のＯＮ状態では、ＣＭＯＳインバータ４
ａの電荷供給能力バランスがＰチャネル型トランジスタ
Ｔｒ６側で高まって、データ判別電圧値が高くなり、一
方、第２のＰチャネル型トランジスタＴｒ８のＯＦＦ状
態では、ＣＭＯＳインバータ４ａの電荷供給能力バラン
スがＰチャネル型トランジスタＴｒ６側で通常に戻っ
て、データ判別電圧値が通常値に（低く）なる。
【００２８】更に、前記判別値変更回路５は、ダミーマ
スクＲＯＭ５ａと、ＣＭＯＳインバータ５ｂとから成
る。
スクＲＯＭ５ａと、ＣＭＯＳインバータ５ｂとから成
る。
【００２９】前記ダミーマスクＲＯＭ５ａは、前記マス
クＲＯＭ１と同様に、メモリセルトランジスタＴｒ１１
〜Ｔｒ１４〜及びデータライン５ｃを有し、且つ全ての
メモリセルトランジスタＴｒ１１〜が前記データライン
５ｃに接続される。また、前記ＣＭＯＳインバータ５ｂ
は、接地されたＮチャネル型トランジスタＴｒ２０と、
電源ＶＤＤに接続されたＰチャネル型トランジスタＴｒ
２１とが直列に接続されて成り、前記両トランジスタＴ
ｒ２０，Ｔｒ２１のゲートには、各々、前記ダミーマス
クＲＯＭ５ａのデータライン５ｃの電圧が供給される。
そして、前記ＣＭＯＳインバータ５ａの出力が判別値変
更信号として、前記データ判別回路４の第２のＰチャネ
ル型トランジスタＴｒ８のゲートに入力される。
クＲＯＭ１と同様に、メモリセルトランジスタＴｒ１１
〜Ｔｒ１４〜及びデータライン５ｃを有し、且つ全ての
メモリセルトランジスタＴｒ１１〜が前記データライン
５ｃに接続される。また、前記ＣＭＯＳインバータ５ｂ
は、接地されたＮチャネル型トランジスタＴｒ２０と、
電源ＶＤＤに接続されたＰチャネル型トランジスタＴｒ
２１とが直列に接続されて成り、前記両トランジスタＴ
ｒ２０，Ｔｒ２１のゲートには、各々、前記ダミーマス
クＲＯＭ５ａのデータライン５ｃの電圧が供給される。
そして、前記ＣＭＯＳインバータ５ａの出力が判別値変
更信号として、前記データ判別回路４の第２のＰチャネ
ル型トランジスタＴｒ８のゲートに入力される。
【００３０】図２は、前記図１に示したマスクＲＯＭ１
のチャージ信号と、データライン１ａの電圧値と、ラッ
チ回路３のデータとのタイミングチャートを示す。同図
（ａ）は電源電圧が高く且つ動作周波数が小さい場合の
状態を示し、同図（ｂ）は電源電圧が低く且つ動作周波
数が大きい場合の状態を示す。また、データラインの電
圧値の縦軸上に記入した「データ判別値」はデータが”
１”か”０”か判別する境界電圧値（判別電圧値）を示
す。
のチャージ信号と、データライン１ａの電圧値と、ラッ
チ回路３のデータとのタイミングチャートを示す。同図
（ａ）は電源電圧が高く且つ動作周波数が小さい場合の
状態を示し、同図（ｂ）は電源電圧が低く且つ動作周波
数が大きい場合の状態を示す。また、データラインの電
圧値の縦軸上に記入した「データ判別値」はデータが”
１”か”０”か判別する境界電圧値（判別電圧値）を示
す。
【００３１】以上のように構成された半導体記憶装置に
ついて、以下、動作を説明する。
ついて、以下、動作を説明する。
【００３２】チャージ信号を”ＨＩＧＨ”にして、マス
クＲＯＭ１のデータライン１ａに電荷を充電する。この
時、判別値変更回路５のダミーマスクＲＯＭ５ａのデー
タライン５ｃにも電荷が充電される（プリチャージ動
作）。
クＲＯＭ１のデータライン１ａに電荷を充電する。この
時、判別値変更回路５のダミーマスクＲＯＭ５ａのデー
タライン５ｃにも電荷が充電される（プリチャージ動
作）。
【００３３】この判別値変更回路５のダミーマスクＲＯ
Ｍ５ａのデータライン５ｃの電位レベルによりデータ判
別回路４の制御が行われる。即ち、前記プリチャージ動
作により、判別値変更回路５のデータライン５ｃの電位
レベルが高いときには、判別値変更信号（”１”）によ
り、データ判別回路４の第２のＰチャネル型トランジス
タＴｒ８をＯＮさせて、データ判別回路４のＣＭＯＳイ
ンバータ４ａの電荷供給能力バランスをｐチャネル型ト
ランジスタＴｒ６側で強くして、データの判別電圧レベ
ルを高い状態とする。
Ｍ５ａのデータライン５ｃの電位レベルによりデータ判
別回路４の制御が行われる。即ち、前記プリチャージ動
作により、判別値変更回路５のデータライン５ｃの電位
レベルが高いときには、判別値変更信号（”１”）によ
り、データ判別回路４の第２のＰチャネル型トランジス
タＴｒ８をＯＮさせて、データ判別回路４のＣＭＯＳイ
ンバータ４ａの電荷供給能力バランスをｐチャネル型ト
ランジスタＴｒ６側で強くして、データの判別電圧レベ
ルを高い状態とする。
【００３４】その後、チャージ信号を”Ｌｏｗ”にし
て、ディスチャージ動作を行う。この時、判別値変更回
路５のデータライン５ｃは、全メモリセルトランジスタ
Ｔｒ１１〜が接続されている関係上、充電されていた電
荷は必ず、選択されたメモリセルトランジスタを介して
放電する。このデータライン５ｃの電位レベルが前記放
電により低下して、データの判別電圧レベル未満になっ
た時点で、判別値変更回路５から判別値変更信号（”
０”）が出力されて、データ判別回路４の第２のＰチャ
ネル型トランジスタＴｒ８がＯＦＦし、これにより、デ
ータ判別回路４のＣＭＯＳインバータ４ａの電荷供給能
力バランスが元に戻って、データの判定電圧レベルは低
い状態になる。
て、ディスチャージ動作を行う。この時、判別値変更回
路５のデータライン５ｃは、全メモリセルトランジスタ
Ｔｒ１１〜が接続されている関係上、充電されていた電
荷は必ず、選択されたメモリセルトランジスタを介して
放電する。このデータライン５ｃの電位レベルが前記放
電により低下して、データの判別電圧レベル未満になっ
た時点で、判別値変更回路５から判別値変更信号（”
０”）が出力されて、データ判別回路４の第２のＰチャ
ネル型トランジスタＴｒ８がＯＦＦし、これにより、デ
ータ判別回路４のＣＭＯＳインバータ４ａの電荷供給能
力バランスが元に戻って、データの判定電圧レベルは低
い状態になる。
【００３５】ここに、電源電圧が高い時、又は動作周波
数が小さい場合、ディスチャージ動作時には、判別値変
更回路５のデータライン５ｃの電位レベルはデータの判
別電圧変更電位以下に低下するので、データ判別回路４
のデータの判別電圧レベルが低く変更される。その結
果、データが”１”の場合に、マスクＲＯＭ１のデータ
ライン１ａからの電荷リークに起因して前記データライ
ン１ａの電圧が低下しても、前記判別電圧レベルの低い
側への変更により、同図（ａ）に示すように、データラ
イン１ａの電圧は判別電圧レベルよりも高い状態となる
ので、データ判別回路４はデータを“１”と正確に判別
し、ラッチ回路３は“１”のデータを保持して、正確な
データ判別が行われる。
数が小さい場合、ディスチャージ動作時には、判別値変
更回路５のデータライン５ｃの電位レベルはデータの判
別電圧変更電位以下に低下するので、データ判別回路４
のデータの判別電圧レベルが低く変更される。その結
果、データが”１”の場合に、マスクＲＯＭ１のデータ
ライン１ａからの電荷リークに起因して前記データライ
ン１ａの電圧が低下しても、前記判別電圧レベルの低い
側への変更により、同図（ａ）に示すように、データラ
イン１ａの電圧は判別電圧レベルよりも高い状態となる
ので、データ判別回路４はデータを“１”と正確に判別
し、ラッチ回路３は“１”のデータを保持して、正確な
データ判別が行われる。
【００３６】また、電源電圧が低い時、又は動作周波数
が大きい場合、ディスチャージ動作時には、判別値変更
回路５のデータライン５ｃの電位レベルはデータの判別
電圧変更電位よりも高い電位に保持されるので、データ
判別回路４のデータの判別電圧レベルは高く変更され
る。その結果、データが”０”の場合に、マスクＲＯＭ
１のデータライン１ａからの電荷の放電不足に起因して
前記データライン１ａの電圧が十分に低下しなくても、
前記判別電圧レベルの高い側への変更により、同図
（ｂ）に示すように、データライン１ａの電圧は判別電
圧レベルよりも低い状態となるので、データ判別回路４
はデータを“０”と正確に判別し、ラッチ回路３は
“０”のデータを保持して、正確なデータ判別が行われ
る。
が大きい場合、ディスチャージ動作時には、判別値変更
回路５のデータライン５ｃの電位レベルはデータの判別
電圧変更電位よりも高い電位に保持されるので、データ
判別回路４のデータの判別電圧レベルは高く変更され
る。その結果、データが”０”の場合に、マスクＲＯＭ
１のデータライン１ａからの電荷の放電不足に起因して
前記データライン１ａの電圧が十分に低下しなくても、
前記判別電圧レベルの高い側への変更により、同図
（ｂ）に示すように、データライン１ａの電圧は判別電
圧レベルよりも低い状態となるので、データ判別回路４
はデータを“０”と正確に判別し、ラッチ回路３は
“０”のデータを保持して、正確なデータ判別が行われ
る。
【００３７】よって、電源電圧が高い時若しくは動作周
波数が小さい場合、又は電源電圧が低い時若しくは動作
周波数が大きい場合の何れの場合であっても、マスクＲ
ＯＭ１のデータの判別を正確に行うことができて、マス
クＲＯＭの動作範囲の拡大を図ることができる。
波数が小さい場合、又は電源電圧が低い時若しくは動作
周波数が大きい場合の何れの場合であっても、マスクＲ
ＯＭ１のデータの判別を正確に行うことができて、マス
クＲＯＭの動作範囲の拡大を図ることができる。
【００３８】
【発明の効果】以上説明したように、請求項１ないし請
求項３記載の発明の半導体記憶装置によれば、マスクＲ
ＯＭにおいて、このマスクＲＯＭのデータを判別するデ
ータ判別手段の判別電圧値を、マスクＲＯＭの動作状態
に応じて変更したので、高速又は低電圧動作時であって
も、低速又は高電圧動作時であっても、データを正確に
判別できて、マスクＲＯＭの動作範囲の拡大を図ること
ができる。
求項３記載の発明の半導体記憶装置によれば、マスクＲ
ＯＭにおいて、このマスクＲＯＭのデータを判別するデ
ータ判別手段の判別電圧値を、マスクＲＯＭの動作状態
に応じて変更したので、高速又は低電圧動作時であって
も、低速又は高電圧動作時であっても、データを正確に
判別できて、マスクＲＯＭの動作範囲の拡大を図ること
ができる。
【図１】本発明の実施例の半導体記憶装置のブロック図
である。
である。
【図２】本発明の実施例の半導体記憶装置のタイミング
チャート図である。
チャート図である。
【図３】従来例の半導体記憶装置のブロック図である。
【図４】従来例の半導体記憶装置のタイミングチャート
図である。
図である。
１ マスクＲＯＭ Ｔｒ１〜Ｔｒ４ メモリセルトランジスタ １ａ データライン ４ データ判別回路（データ判別手
段） ＶＤＤ 電源 Ｔｒ５ Ｎチャネル型トランジスタ Ｔｒ６ Ｐチャネル型トランジスタ ４ａ ＣＭＯＳトランジスタ Ｔｒ７ 第１のＰチャネル型トランジ
スタ Ｔｒ８ 第２のＰチャネル型トランジ
スタ ５ 判別値変更回路（判別値変更手
段） Ｔｒ１１〜Ｔｒ１４ メモリセルトランジスタ ５ａ ダミーマスクＲＯＭ ５ｂ ＣＭＯＳインバータ ５ｃ データライン Ｔｒ２０ Ｎチャネル型トランジスタ Ｔｒ２１ Ｐチャネル型トランジスタ
段） ＶＤＤ 電源 Ｔｒ５ Ｎチャネル型トランジスタ Ｔｒ６ Ｐチャネル型トランジスタ ４ａ ＣＭＯＳトランジスタ Ｔｒ７ 第１のＰチャネル型トランジ
スタ Ｔｒ８ 第２のＰチャネル型トランジ
スタ ５ 判別値変更回路（判別値変更手
段） Ｔｒ１１〜Ｔｒ１４ メモリセルトランジスタ ５ａ ダミーマスクＲＯＭ ５ｂ ＣＭＯＳインバータ ５ｃ データライン Ｔｒ２０ Ｎチャネル型トランジスタ Ｔｒ２１ Ｐチャネル型トランジスタ
Claims (3)
- 【請求項１】 所定のメモリセルトランジスタが接続さ
れたデータラインを有し、前記データラインへの電荷の
プリチャージ動作と前記データラインからの電荷のディ
スチャージ動作とに応じてデータの値を決定するマスク
ＲＯＭと、 前記マスクＲＯＭのデータの電圧値を判別電圧値と比較
してデータの値を判別し、前記判別電圧値が変更可能な
データ判別手段と、 前記マスクＲＯＭの動作状態に応じて前記データ判別手
段の判別電圧値を変更する判別値変更手段とを備えたこ
とを特徴とする半導体記憶装置。 - 【請求項２】 データ判別手段は、 電源に接続されたＰチャネル型トランジスタと、接地さ
れたＮチャネル型トランジスタとが直列に接続され、前
記両トランジスタのゲートにマスクＲＯＭのデータライ
ンの電圧が供給されるＣＭＯＳインバータと、 前記ＣＭＯＳインバータのＰチャネル型トランジスタと
Ｎチャネル型トランジスタとの接続点と電源との間に配
置された第１及び第２のＰチャネル型トランジスタとか
ら成り、 前記第１のＰチャネル型トランジスタのゲートにマスク
ＲＯＭのデータラインの電圧が供給され、前記第２のＰ
チャネル型トランジスタのゲートに判別値変更手段の判
別値変更信号が供給されることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項３】 判別値変更手段は、 マスクＲＯＭが有するメモリセルトランジスタ及びデー
タラインを有し、且つ全ての前記メモリセルトランジス
タが前記データラインに接続されたダミーマスクＲＯＭ
と、 電源に接続されたＰチャネル型トランジスタと、接地さ
れたＮチャネル型トランジスタとが直列に接続され、前
記両トランジスタのゲートに前記ダミーマスクＲＯＭの
データラインの電圧が供給されるＣＭＯＳインバータと
から成り、 前記ＣＭＯＳインバータの出力を判別値変更信号とする
ことを特徴とする請求項１又は請求項２記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12647195A JPH08321198A (ja) | 1995-05-25 | 1995-05-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12647195A JPH08321198A (ja) | 1995-05-25 | 1995-05-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321198A true JPH08321198A (ja) | 1996-12-03 |
Family
ID=14936048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12647195A Withdrawn JPH08321198A (ja) | 1995-05-25 | 1995-05-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321198A (ja) |
-
1995
- 1995-05-25 JP JP12647195A patent/JPH08321198A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |