JPH08320832A - 半導体記憶装置及びこれを搭載したマイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】 半導体記憶装置における記憶情報の秘密保護
を向上させる。 【構成】 不揮発性記憶回路ＳＴＲにはユーザが任意に
キーコード情報を書き込む。メモリアレイＭＡＲＹから
読出されたデータとキーコード情報との一致がコンパレ
ータＣＯＭＰにて検出されると、それ以降、スクランブ
ル回路ＳＣＲＢＬの出力状態が変化され、その入力に対
して出力が無意味に変化され、それ以降正常なデータ読
み出しが行われなくなる。キーコード情報及びそれに一
致するデータを記憶させるメモリアドレスは、半導体記
憶装置のユーザが単独で決定し、当該ユーザは、係るメ
モリアドレスを使用禁止としてシステムを構成する。秘
密保持のためのキーコード情報は前記ユーザだけが承知
し、キーコード情報を知る者の数は減少し、記憶情報の
秘密保護の信頼性が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性の半導体記憶装
置に係り、特に不揮発性記憶素子に保持された記憶情報
の秘密保持に関し、例えばプログラムＲＯＭを内蔵した
マイクロコンピュータに適用して有効な技術に関するも
のである。

【０００２】

【従来の技術】マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、フラッシュメモリ等の不揮発性半導体記憶装置は、
マイクロコンピュータ等を用いたシステムを所望の手順
に従って動作させるためのプログラム格納に広く用いら
れているが、それに格納されたプログラム等が不正に解
読されて模倣盗用されるのを阻止するための、記憶情報
の不正な読出しに対する各種プロテクト技術が提供され
ている。例えば、暗号化されて記憶されたプログラム等
を外部から供給されるキーコードを用いて復号化する論
理を採用したり、半導体記憶装置の製造段階で組み込ま
れた識別情報に一致するキーコードの入力を条件にアク
セスを許容したりする技術を採用することができる。
尚、記憶情報の秘密保持に関して記載された文献の例と
しては特開昭５９−１８８８９７号公報がある。

【０００３】

【発明が解決しようとする課題】しかしながら、暗号化
された情報を復号化するための論理やキーコードと比較
されるべき情報は、それが適用される不揮発性半導体記
憶装置にその製造段階で組み込まれることになる。その
場合、当該記憶装置を製造するメーカとそれを利用する
ユーザの双方がその内容を承知していることになる。こ
のため、それら情報を知る者が必然的に多くなり、キー
コード等に対する不本意な情報漏洩の防止対策を万全に
しなければ、プログラム等の秘密保持を充分に達成する
ことができない。また、そのような情報漏洩防止対策に
絶対確実という保証を得ることは実質的に難しい。

【０００４】本発明の目的は、記憶情報の秘密保護の信
頼性を向上させることができる半導体記憶装置及びそれ
を用いたマイクロコンピュータを提供することにある。
また、本発明の別の目的は、秘密保護のためのキーコー
ド情報などを半導体記憶装置の製造段階で特定する必要
なく、ユーザが任意に設定できる半導体記憶装置を提供
することにある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、マトリクス配置された複数個の
不揮発性記憶素子を有し、外部から供給されるアドレス
信号にて不揮発性記憶素子のデータが読み出し可能にさ
れた半導体記憶装置において、所定のキーコード情報が
外部から任意に書き込み可能にされた不揮発性記憶手段
と、前記不揮発性記憶素子を選択するための選択情報又
は不揮発性記憶素子から読出されたデータ情報と前記不
揮発性記憶手段から出力されるキーコード情報とを比較
し、その比較結果を出力する比較手段と、前記選択情報
又はデータ情報を入力し、前記比較手段から一致出力を
得る以前には前記入力情報をそのまま出力し、前記一致
出力を得た以降には前記入力情報を変化させて出力する
スクランブル回路とを設けたものである。

【０００８】前記キーコード情報の出力は半導体記憶装
置に対するデータ読み出し可能状態に呼応してタイミン
グコントローラで制御できる。キーコード情報の書き込
みは、前記タイミングコントローラに外部から供給され
る複数の信号入力状態が所定の状態にされることにより
可能にすることができる。前記半導体記憶装置は、中央
処理装置の動作プログラムを格納して当該中央処理装置
と共に１個の半導体基板に搭載されたマイクロコンピュ
ータに適用することができる。

【０００９】

【作用】上記した手段によれば、不揮発性記憶手段には
ユーザが任意にキーコード情報を書き込むことができ
る。前記不揮発性記憶素子を選択するための選択情報又
は不揮発性記憶素子から読出されたデータ情報がキーコ
ード情報と一致されると、それ以降、スクランブル手段
の出力状態が変化されて、その入力に対する出力は無意
味化される結果、正常なデータ読み出しを行うことがで
きなくなる。例えば、ユーザは所望のキーコード情報を
不揮発性記憶手段に書き込むと共に、それと等しいデー
タを任意のメモリアドレスに書き込む。当該メモリアド
レスが一旦リードされると、それ以降スクランブル手段
の出力状態変化によって、正常なデータ読み出しが行わ
れなくなる。キーコード情報の値及びそれに一致するデ
ータを記憶されるメモリアドレスは、半導体記憶装置の
ユーザが単独で決定する。当該ユーザは、そのようなメ
モリアドレスを使用禁止としてシステムを構成すること
になる。これにより、秘密保持のためのキーコード情報
は半導体記憶装置のユーザだけが承知するので、それら
情報を知る者の数をすくなくでき、不本意な情報漏洩の
機会も少なくなって、記憶情報の秘密保護の信頼性を向
上させることができる。

【００１０】

【実施例】図１には本発明の一実施例に係るプログラマ
ブル・リード・オンリ・メモリ（以下ＰＲＯＭとも記
す）５のブロック図が示される。同図に示されるＰＲＯ
Ｍ５はＥＰＲＯＭ、ＥＥＰＲＯＭ、又はフラッシュメモ
リとされる。ＭＡＲＹは不揮発性のメモリセルがマトリ
クス配置されたメモリアレイである。例えばフラッシュ
メモリの場合、そのメモリセルは、２層ゲート構造の絶
縁ゲート型電界効果トランジスタによって構成される。
上記メモリセルを構成するトランジスタのコントロール
ゲートは夫々対応する図示しないワード線に接続され、
上記トランジスタのドレインは夫々対応する図示しない
データ線に接続され、上記トランジスタのソースは一括
消去単位とされるメモリセル毎に共通のソース線に夫々
接続されている。メモリセルへのデータの書込み動作
は、例えばコントロールゲート及びドレインに高電圧を
印加して、例えばアバランシェ注入によりドレイン側か
らフローティングゲートに電子を注入することで実現さ
れる。この書込み動作によりメモリセルのトランジスタ
は、そのコントロールゲートからみたしきい値電圧が、
書込み動作を行わなかった消去状態のメモリセルに比べ
て高くされる。一方消去動作は、例えばソースに高電圧
を印加して、トンネル現象によりフローティングゲート
からソース側に電子を引き抜くことにより実現される。
同一のソース線に接続される複数のメモリセルは一括消
去される。上記消去動作によりメモリセルのトランジス
タは、そのコントロールゲートからみたしきい値電圧が
低くされる。

【００１１】メモリセルを選択するためのアドレス信号
はアドレス入力端子Ａ０〜ＡｍからアドレスバッファＡ
ＢＵＦに供給され、アドレスバッファＡＢＵＦにて内部
相補アドレス信号とされる。内部相補アドレス信号はア
ドレスデコーダＡＤＥＣに供給される。アドレスデコー
ダＡＤＥＣは内部相補アドレス信号をデコードしてワー
ド線及びデータ線などの選択信号を形成する。アドレス
デコーダＡＤＥＣの出力はスクランブル回路ＳＣＲＢＬ
を介してメモリアレイＭＡＲＹに供給される。メモリア
レイでは、それに供給されたアドレスデコード出力に従
って、１本のワード線が選択され、それによって選択さ
れたワード線を共有するメモリセルのデータ線が選択さ
れる。選択されたデータ線は共通データ線ＣＤ０〜ＣＤ
ｉに導通される。共通データ線ＣＤ０〜ＣＤｉはリード
・ライト回路ＲＤ／ＷＲに接続される。リード・ライト
回路ＲＤ／ＷＲは、読み出し動作におて共通データ線Ｃ
Ｄ０〜ＣＤｉに読み出されたデータを増幅するセンスア
ンプ（図示せず）と、書き込み動作に置いて書き込みデ
ータを共通データ線ＣＤ０〜ＣＤｉに供給する書き込み
アンプ（図示せず）を備える。書き込みアンプの入力と
センスアンプの出力はデータ入出力バッファＤＢＵＦに
接続され、外部とデータの入出力が可能にされる。Ｄ０
〜Ｄｉはデータ入出力端子である。

【００１２】前記スクランブル回路ＳＣＲＢＬは図２に
その一例が示されるように、インバータＩＶａとクロッ
クドインバータＣＩＶａにてアドレスデコード信号をそ
のままの通過させる経路を備えると共に、それに並列に
設けられたスクランブル用経路を各デコード信号毎に有
する。スクランブル用経路は前記クロックドインバータ
ＣＩＶａと相補的に出力動作可能にされるクロックドイ
ンバータＣＩＶｂを少なくとも備え、選択的に当該クロ
ックドインバータＣＩＶｂにインバータＩＶｂが直列配
置されている。したがって、入力信号の経路としてスク
ランブル用経路が選択されると、アドレスデコーダＡＤ
ＥＣのデコード出力はビット単位で反転され又は非反転
とされることによってアドレスデコード信号が無意味に
変化され、デコード信号としての意味を持たなくなる。
前記クロックドインバータＣＩＶａの制御端子には制御
信号φ１が供給され、クロックドインバータＣＩＶｂの
制御端子には制御信号φ１＊（記号＊はそれが付されて
いない信号の反転信号であることを意味する）が供給さ
れる。制御信号φ１はセット・リセット型フリップフロ
ップＲＳＦＦとＤ型ラッチ回路ＤＦＦによって形成され
る。電源投入時においてセット・リセット型フリップフ
ロップＲＳＦＦはその入力が高抵抗Ｒを介してプルダウ
ンされる結果、セット状態にされる。セット状態におい
てハイレベルのＱ１出力はＤ型ラッチ回路ＤＦＦの入力
端子Ｄに帰還される。制御信号φｃｏｍｐのハイレベル
変化がＤ型ラッチ回路ＤＦＦのクロック端子ＣＫに供給
されると、Ｄ型ラッチ回路ＤＦＦはハイレベルをラッチ
してセットリセット型フリップフロップＲＳＦＦをリセ
ット状態に反転させる。セットリセット型フリップフロ
ップＲＳＦＦのセット状態においてハイレベルとされる
制御信号φ１はクロックドインバータＣＩＶａを出力動
作可能に、クロックドインバータＣＩＶｂを高い出力イ
ンピーダンス状態に制御する。これによってアドレスデ
コード信号はそのままスクランブル回路ＳＣＲＢＬから
出力される。セットリセット型フリップフロップＲＳＦ
Ｆのリセット状態ではクロックドインバータＣＩＶａ，
ＣＩＶｂに対する制御状態が反転される。これによって
スクランブル回路ＳＣＲＢＬの出力はアドレス信号に対
して無意味な信号に変化されて次段に供給される。

【００１３】前記制御信号φｃｏｍｐはコンパレータＣ
ＯＭＰから出力される。コンパレータＣＯＭＰは、不揮
発性記憶回路ＳＴＲの出力と前記共通データ線ＣＤ０〜
ＣＤｉの値を入力し、双方の入力が一致したとき制御信
号φｃｏｍｐをハイレベルに変化させる。不揮発性記憶
回路ＳＴＲは、本実施例に従えば共通データ線ＣＤ０〜
ＣＤｉのビット数と同じビット数のデータを書換可能に
記憶する不揮発性記憶素子を有する。例えばそれら記憶
素子はメモリセルと同じ素子で構成される。書き込みデ
ータはリード・ライト回路ＲＤ／ＷＲを介して外部から
与えられる。

【００１４】ＴＣＯＮＴは外部アクセス制御信号とし
て、メモリイネーブル信号ＭＥ、ライトイネーブル信号
ＷＥ、アウトプットイネーブル信号ＯＥ、及びプログラ
ム信号ＰＧＭを受けて、内部制御信号を生成する。メモ
リイネーブル信号ＭＥは実施例に係るＰＲＯＭ５の動作
選択信号、ライトイネーブル信号ＷＥは書き込みデータ
の入力指示信号、アウトプットイネーブル信号ＯＥはデ
ータ読み出し指示信号、プログラム信号ＰＧＭはデータ
書き込み動作指示信号とされる。それら信号は特に制限
されないがハイレベルがイネーブルレベルとされる。Ｖ
ｐｐは書き換え若しくは書き込み動作に必要な高電圧で
あり、書き込み動作の指示に従って発生される。内部制
御信号として代表的に示されたφｄｅｃはアドレスデコ
ーダＡＤＥＣに対する活性化制御信号、φｉはデータ入
出力バッファＤＢＵＦに対する入力動作指示信号、φｏ
はデータ入出力バッファＤＢＵＦに対する出力動作指示
信号、φｓａはリード・ライト回路ＲＤ／ＷＲのセンス
アンプ活性化制御信号、φｗａはリード・ライト回路Ｒ
Ｄ／ＷＲのライトアンプ活性化制御信号、φｓｅｌは不
揮発性記憶回路ＳＴＲの記憶素子選択信号、φｓｉは不
揮発性記憶回路ＳＴＲの入力指示信号、φｓｏは不揮発
性記憶回路ＳＴＲの出力指示信号である。

【００１５】前記不揮発性記憶回路ＳＴＲに対する書き
込み動作は、特に制限されないが、メモリイネーブル信
号ＭＥにてＰＲＯＭ５の動作が選択され、プログラム信
号ＰＧＭにて書き込み動作が指示された状態において、
ライトイネーブル信号が通常の書き込み動作サイクルよ
りも充分短い所定のサイクルで所定複数回変化されるこ
とによって指示される。これにより、φｓｅｌにて不揮
発性記憶回路ＳＴＲの記憶素子が選択され、先に消去動
作が行われ、次いで、φｉにて書き込みデータの入力が
指示され、φｗａにて書き込みアンプが動作され、φｓ
ｉにて不揮発性記憶回路ＳＴＲへのデータ入力が指示さ
れて、不揮発性記憶回路ＳＴＲに所望のデータが書き込
まれる。不揮発性記憶回路ＳＴＲに対する読み出し動作
は、ＰＲＯＭ５のメモリアレイＭＡＲＹからのデータ読
出し動作に並行して行われる。即ち、メモリイネーブル
信号ＭＥにてＰＲＯＭ５の動作が選択され、アウトプッ
トイネーブル信号ＯＥにて読み出し動作が指示される
と、φｓｅｌにて不揮発性記憶回路ＳＴＲの記憶素子が
選択され、φｓｉにて不揮発性記憶回路ＳＴＲのデータ
出力が指示されて、その記憶情報がコンパレータＣＯＭ
Ｐに供給される。尚、メモリアレイＭＲＹに対するデー
タ読出し動作はメモリイネーブル信号ＭＥにてＰＲＯＭ
５の動作が選択され、アウトプットイネーブル信号ＯＥ
にて読み出し動作が指示されることによって行われる。
メモリアレイＭＲＹに対するデータ書き込み動作はメモ
リイネーブル信号ＭＥにて不揮発性半導体記憶装置の動
作が選択され、プログラム信号ＰＧＭにて書き込み動作
が指示された状態において、ライトイネーブル信号が一
定時間以上イネーブルレベルを維持することによって指
示される。書き込み動作ではそれに先立って消去動作が
行われる。

【００１６】本実施例の不揮発性半導体記憶装置に例え
ばプログラムを格納し、そのプログラムの秘密保持を行
う場合には、ユーザは不揮発性記憶回路ＳＴＲに予め所
望のキーコード情報を書き込む。更にそれと同一の情報
をメモリアレイＭＡＲＹの所望のアドレスに書き込む。
書き込みアドレスは単数アドレスであっても、複数アド
レスであってもよい。そのように設定されたメモリアド
レスがリードされるまでは、セット・リセット型フリッ
プフロップＲＳＦＦがセット状態にされている結果、ア
ドレスデコード信号はスクランブル回路ＳＣＲＢＬのイ
ンバータＩＶａ，クロックドインバータＣＩＶａを通っ
てそのままの論理値でメモリアレイＭＡＲＹに供給され
る。これにより、メモリアレイＭＡＲＹではアドレス信
号に応じたメモリセルが選択されて、アクセスが行われ
ることになる。これに対し、前記設定されたメモリアド
レスが一旦リードされると、制御信号φｃｏｍｐがハイ
レベルに変化されて、セット・リセット型フリップフロ
ップＲＳＦＦがリセット状態に反転される結果、アドレ
スデコード信号はスクランブル回路ＳＣＲＢＬのスクラ
ンブル経路を通ってメモリアレイＭＡＲＹに供給され
る。このようにしてメモリアレイＭＡＲＹに供給される
アドレスデコード信号はアドレス信号に対して無意味に
変化された信号とされるので、正常なデータ読み出しが
行われなくなる。正規のユーザは、前記スクランブル回
路ＳＣＲＢＬを活性化するメモリアドレスを承知してい
るのでそのようなメモリアドレスを利用しないようにシ
ステムを構成する。そのようなメモリアドレスを知らな
い者が、記憶情報を不正にアクセスしようとすると、途
中で必ず前記メモリアドレスをアクセスすることにな
り、その後の情報は無意味な情報とされる。上述の秘密
保持のためのキーコード情報はＰＲＯＭ５のユーザが任
意に設定して当該ユーザだけが承知するので、それら情
報を知る者の数は減少し、不本意な情報漏洩の機会も少
なくなって、記憶情報の秘密保護の信頼性を向上させる
ことができる。

【００１７】スクランブル回路ＳＣＲＢＬの配置場所は
アドレスデコーダＡＤＥＣの次段に限定されない。例え
ば図３のようにアドレスバッファＡＢＵＦの次段であっ
ても、また、図４のようにリード・ライト回路ＲＤ／Ｗ
Ｒの前段であってもよい。また、コンパレータＣＯＭＰ
による比較対象はメモリアレイＭＡＲＹ〜の読み出しデ
ータに限定されず、図５のようにアドレスデコーダＡＤ
ＥＣのデコード出力であってもよい。

【００１８】図６には上記実施例に係るＰＲＯＭ５を適
用したマイクロコンピュータのブロック図が示される。
同図に示されるマイクロコンピュータ１は、ＣＰＵ２、
システムコントローラ（ＳＹＳＣ）３、バスコントロー
ラ（ＢＳＣ）４、上記実施例のＰＲＯＭ５、ＲＡＭ６、
タイマ７、シリアルコミュニケーションインタフェース
（ＳＣＩ）８、第１乃至第９入出力ポートＩＯＰ１〜Ｉ
ＯＰ９、クロック発振器（ＣＰＧ）９の機能ブロック若
しくは回路モジュールを供え、公知の半導体集積回路製
造技術により単結晶シリコンのような一つの半導体基板
上に形成される。マイクロコンピュータ１は、電源端子
として、グランドレベルＶｓｓ、電源電圧レベルＶｃ
ｃ、その他専用制御端子として、リセット端子ＲＥＳ、
スタンバイ端子ＳＴＢＹ、モード制御端子ＭＤ０〜ＭＤ
３、クロック入力端子ＥＸＴＡＬ，ＸＴＡＬの各端子を
有する。シングルチップマイクロコンピュータ１は、ク
ロック入力端子ＥＸＴＡＬ，ＸＴＡＬに接続される、図
示はされない水晶振動子に基づいて、クロック発振器９
が生成するシステムクロック信号φ１、φ２に同期して
動作する。或は外部クロックを端子ＥＸＴＡＬに直接入
力してシステムクロック信号φ１、φ２を形成してもよ
い。システムクロック信号φ１，φ２はノンオーバラッ
プ２相のクロック信号とされる。上記機能ブロックは、
内部バスによって相互に接続される。内部バスは、アド
レスバスＩＡＢ，ＰＡＢとデータバスＤＢの他、リード
信号、ライト信号、バスサイズ信号などを含むコントロ
ールバス、そしてシステムクロック信号φ１、φ２のク
ロック配線を含む。アドレスバスＩＡＢとＰＡＢはバス
コントローラ４によってインタフェースされる。

【００１９】前記入出力ポートＩＯＰ１〜ＩＯＰ９は、
外部バス信号、入出力回路の入出力信号と兼用とされて
いる。これらは、動作モードあるいはソフトウエアの設
定により、機能が選択されて、使用される。入出力ポー
トＩＯＰ１〜ＩＯＰ３はアドレスバス出力、入出力ポー
トＩＯＰ４、ＩＯＰ５はデータバス入出力、入出力ポー
トＩＯＰ６はバス制御信号の入出力に兼用されている。
外部アドレスは、それぞれ、これらの入出力ポートに含
まれるバッファ回路を介してアドレスバスＩＡＢと接続
されている。アドレスバスＰＡＢは入出力ポートのレジ
スタをリード／ライトするために使用され、外部バスに
接続されるものではない。内部バス及び外部バスは共に
１６ビットバス幅とされ、バイトサイズ（８ビット）及
びワードサイズ（１６ビット）のリード／ライトが可能
にされている。入出力ポートＩＯＰ６から入出力される
バス制御信号には、アドレスストローブ信号ＡＳ、リー
ド信号ＲＤ、ライト信号ＨＷＲ，ＬＷＲ、ウェイト信号
ＷＡＩＴなどがある。

【００２０】マイクロコンピュータ１のリセット端子Ｒ
ＥＳにリセット信号が加えられると、モード制御端子Ｍ
Ｄ０〜ＭＤ３によって指示される動作モードを認識し
て、マイクロコンピュータ１はリセット状態とされる。
動作モードは、特に制限はされないものの、シングルチ
ップ／拡張、内蔵ＲＯＭの有効／無効、内蔵ＲＯＭのア
クセス方法、データバス幅の初期値を８ビットまたは１
６ビットから選択される。モード制御端子ＭＤ０〜ＭＤ
３に与えられるレベルの組合せで動作モードが設定され
る。リセット状態が解除されると、ＣＰＵ２は、プログ
ラムのスタートアドレスをリードして、このスタートア
ドレスから命令のリードを開始するリセット例外処理を
行なう。前記スタートアドレスは、特に制限はされない
もののアドレス空間の０番地から始まる領域に格納され
ているものとする。内蔵ＰＲＯＭ５が有効の場合ＰＲＯ
Ｍ５から、内蔵ＰＲＯＭ５が無効の場合には図示しない
外部メモリから、前記スタートアドレスがリードされ
る。その後、ＣＰＵ２は前記スタートアドレスから順次
命令を実行していく。

【００２１】マイクロコンピュータ１のシステムプログ
ラム若しくはアプリケーションプログラムはＰＲＯＭ５
に格納されているので、当該ＰＲＯＭ５の秘密保持機能
によって前記プログラムが不正に模倣盗用される事態を
低減することができる。

【００２２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
不揮発性記憶回路ＳＴＲはメモリアレイの一部の特定領
域を用いてもよい。その場合にキーコード情報の読み出
し経路を専用的の備えるようにする事が望ましい。ま
た、不揮発性記憶回路ＳＴＲに対する書き込み動作や読
み出し動作の指定手法は上記実施例に限定されず、その
他適宜の手法を採用することができる。また、スクラン
ブル回路の構成も上記実施例に限定されず、更に複雑な
経路選択論理などを採用することができる。本発明はマ
スクＲＯＭにも適用することができる。

【００２３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００２４】すなわち、秘密保護のためのキーコード情
報などを半導体記憶装置の製造段階で特定する必要な
く、ユーザが任意に設定できる。メモリアクセスのため
の選択情報又は不揮発性記憶素子から読出されたデータ
情報がキーコード情報と一致されると、それ以降、スク
ランブル手段の出力状態が変化され、その出力は入力に
対して無意味に変化される結果、正常なデータ読み出し
を行うことができななくなる。キーコード情報の値及び
それに一致するデータを記憶されるメモリアドレスなど
は、半導体記憶装置のユーザが単独で決定する。当該ユ
ーザは、そのようなメモリアドレスを使用禁止としてシ
ステムを構成することになる。これにより、秘密保持の
ためのキーコード情報は半導体記憶装置のユーザだけが
承知するので、それら情報を知る者の数を少なくでき、
不本意な情報漏洩の機会も少なくなって、記憶情報の秘
密保護の信頼性を向上させることができる。

【００２５】キーコード情報を比較回路に出力させるタ
イミングをタイミングコントローラにてデータ読み出し
動作に連動させることにより、その制御を簡素化でき
る。キーコード情報の書き込みモードを、タイミングコ
ントローラに外部から供給される複数の信号の入力状態
を利用して指定することにより、特別なモード設定端子
を要しない。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＰＲＯＭのブロック図
である。

【図２】スクランブル回路の一例ブロック図である。

【図３】アドレスバッファの次段にスクランブル回路を
配置したＰＲＯＭの実施例ブロック図である。

【図４】リード・ライト回路の前段にスクランブル回路
を配置したＰＲＯＭの実施例ブロック図である。

【図５】コンパレータによる比較対象をアドレスデコー
ダのデコード出力としたＰＲＯＭの実施例ブロック図で
ある。

【図６】本実施例のＰＲＯＭを適用したマイクロコンピ
ュータのブロック図である。

【符号の説明】

１ マイクロコンピュータ ２ ＣＰＵ ５ ＰＲＯＭ ＡＤＥＣ アドレスデコーダ ＳＣＲＢＬ スクランブル回路 ＭＡＲＹ メモリアレイ ＣＯＭＰ 比較器 ＳＴＲ 不揮発性記憶回路 ＲＤ／ＷＲ リード・ライト回路 ＴＣＯＮＴ タイミングコントローラ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ３０９Ｆ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 マトリクス配置された複数個の不揮発性
   記憶素子を有し、外部から供給されるアドレス信号にて
   不揮発性記憶素子のデータが読み出し可能にされた半導
   体記憶装置において、 所定のキーコード情報が外部から任意に書き込み可能に
   された不揮発性記憶手段と、 前記不揮発性記憶素子を選択するための選択情報又は不
   揮発性記憶素子から読出されたデータ情報と前記不揮発
   性記憶手段から出力されるキーコード情報とを比較し、
   その比較結果を出力する比較手段と、 前記選択情報又はデータ情報を入力し、前記比較手段か
   ら一致出力を得る以前には前記入力情報をそのまま出力
   し、前記一致出力を得た以降には前記入力情報を変化さ
   せて出力するスクランブル回路と、を設けて成ることを
   特徴とする半導体記憶装置。
2. 【請求項２】 半導体記憶装置に対するデータ読み出し
   可能状態に呼応して前記不揮発性記憶手段からキーコー
   ド情報を出力させるタイミングコントローラを備えて成
   ることを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記タイミングコントローラは、外部か
   ら供給される複数の信号入力状態が所定状態にされるこ
   とにより、前記不揮発性記憶手段に対するキーコード情
   報の書き込みを可能にするものであることを特徴とする
   請求項２記載の半導体記憶装置。
4. 【請求項４】 中央処理装置と、この中央処理装置の動
   作プログラムが格納された請求項１乃至３の何れか１項
   記載の半導体記憶装置とを１個の半導体基板に含んで成
   るものであることを特徴とするマイクロコンピュータ。