JPH0831887B2 - クロック位相検出器 - Google Patents

Description

【発明の詳細な説明】 本発明は、請求項１に記載の上位概念に記載の同期デ
ータ伝送のための受信機におけるクロック同期のための
クロック位相検出器に関する。

この形式のクロック位相検出器（第１図及び第２図を
参照）は例えば後に記載する文献により公知である。

同期データ伝送では、受信機が受信データから正確な
標本化時点を導出することが重要である。このためにク
ロック位相検出器（第１図及び第２図）で非線形操作に
より、クロック周波数の基本振動に対応する出力信号U_T
が発生され、この出力信号U_Tの零点通過から標本化時点
が導出される。クロック振動は帯域フィルタまたは位相
同期ループ（PLL）での狭帯域フィルタリングによりノ
イズから解放される。

搬送波周波数領域で伝送が行なわれると受信機ではク
ロック同期の他に搬送波同期も行われる。搬送波周波数
オフセットが搬送波制御ループの帯域幅に対して大きい
ことでアクイジション問題が生ずる。搬送波制御ループ
を同期する１つの方法は、搬送波制御ループの他に付加
的に周波数制御ループを用いることから成る。これに関
しては西独特許出願公開第3707762号公報に述べられて
いる。

すなわち受信機は、ここでは詳細には説明しない搬送
波位相を同期するためにPLLの他に周波数制御ループの
ための周波数弁別器とクロック制御のための検出器を必
要とする。QPSK信号におけるこのようなクロック位相検
出はGardner著”標本化器内蔵受信機のためのBPSK/QPSK
クロック位相検出器”（IEE Com.−34,No.5,1986年５
月,423−429頁目，以後これを文献/1/と呼ぶ）およびGo
dard著”オールデジタルモデム受信機におけるパスバン
ドタイミングリカバリ”（IEEE Com.−26、No.5、1978
年５月、517−523頁目、以後これを文献/2/と呼ぶ）に
述べられている。

さらに刊行物「情報・通信におけるディジタル信号処
理」（村野和雄 海上重之共著、昭晃堂、昭和62年11
月）の第140頁〜第144頁に複素フィルタの基本構成が示
されている。その第140頁の（ｂ）複素入力法に、信号
を複素信号として行う方式が公知技術として記載されて
いる。即ち4kHzサンプリングのチャネル別の複素信号を
得る第１ステップ処理、これを8kHzサンプリングの実信
号とする第２ステップ処理、および第１ステップでは複
素フィルタを用いての各チャネル信号の分離、この複素
フィルタでの離散余弦変換による出力を複素信号と見な
すこと、この4kHzサンプリングの出力複素信号の、8kHz
サンプリングの実信号への変換、その過程としての4kHz
サンプリングの複素信号系列を０値サンプル挿入によ
り、8kHzサンプルの複素信号とし、8kHzサンプリングで
動作する複素フィルタＦ（ｚ）を用いて、8kHzサンプリ
ングの複素信号を生成し、これの実部分を取り出すこ
と、さらにこの演算をフィルタＦ（ｚ）の分解形を適用
すること、離散余弦変換の複素数出力を複素フィルタＦ
（ｚ）を通すこと、この場合、出力の実数部をフィルタ
F₀に通し、虚数部をフィルタF₁に通すこと、が示されて
いる。

本発明の課題は、僅かな付加的な回路コストで周波数
検出器としても同時に用いることが可能であり、検出器
が互いに大幅に独立して動作しできるだけジッタの少な
い出力信号を供給する冒頭に記載の形式のクロック位相
検出器を提供することにある。

上記課題は、請求項１に記載の特徴部分に記載の特徴
により解決される。

本発明によるクロック位相検出器は、僅かな付加的な
コストで周波数検出器としても同時に用いることがで
き、付加的な回路コストは、希望される制御信号を発生
する別の１つの結合回路により得ることのできる利点を
有する。２つの検出器は互いに大幅に無関係に動作し、
ジッタの非常に少ない出力信号を供給する。アクイジョ
ン時間は本発明のクロック位相検出器により強く低減さ
れる。

有利な実施例は他の請求項に記載されている。帯域フ
ィルタ前の適切な前置等化器により双方におけるジッタ
成分をほぼ零に低減することが可能である。２つの検出
器が互いに独立して動作することは、周波数検出器がク
ロックフェーズオフセットから独立していることと、ク
ロック位相検出器が、復調された信号の周波数オフセッ
トから大幅に独立していることから成る。このようにし
て２つの検出器の出力信号は減結合される。別の利点
は、文献/1/のデータフィルタの代わりにコストの低い
帯域フィルタと場合に応じては前置等化器を検出器が含
むので制御ループでの遅延が発生しないことにある。

また、検出器をデジタルで実現する場合、帯域フィル
タと必要な場合には前置等化器における標本化周波数を
データフィルタにおける標本化周波数とは関係なく選択
することができる。通常のようにそれぞれナイキスト間
隔の逆数値の整数倍が選択される。クロック位相制御を
制御し、クロック制御におけるアクイジション時間をさ
らに大幅に低減する複素出力信号が発生されることが第
３の結合回路により可能である。

次に本発明を実施例に基づき図を参照しながら説明す
る。第１図ないし第３図は従来の技術を示す。第１図及
び第２図はクロック位相検出器を有する受信信号の復調
のための受信機部分のブロック回路図を示す。第２図に
はクロック位相検出器が詳細に示されている。

第３図ａは小コストのクロック位相検出器を示し、第
３図ｂには詳細な結合回路が示されている。

第４図は周波数検出器が接続されている本発明のクロ
ック位相検出器を示している。第５図ａ、第５図ｂ、第
５図ｃには周波数検出器とクロック位相検出器の結合回
路が示されている。

第６図は前置等化器を有する本発明のクロック位相検
出器が示されている。第７図ａ、第７図ｂ、第７図ｃに
は前置等化器と帯域フィルタの統合すなわち複素前置等
化器が示されている。

第１図には受信機の復調回路が示されている。受信信
号ｓ（ｔ）は、搬送波発振器により発生される搬送波信
号と一方では直接に乗算され、他方では−π/2だけ位相
偏移されてから搬送信号と乗算され、ついで低減フィル
タTPを介してろ波され、復調された受信信号の同相分ｘ
（ｔ）と直角分ｙ（ｔ）としてクロック位相検出器TDに
受信信号として供給され、クロック位相検出器TDは、標
本化装置のためのクロック位相調整装置を制御する制御
信号U_Tを発生する。この出力信号U_Tは、クロック周波数
に相当する基本振動を有する。この基本振動の零点通過
は、さらにフィルタリングされた後に標本化時点を検出
するために用いられる。以上が制御電圧U_Tの評価に関す
る説明である。U_Tは複素信号であり、その実数部U_TRと
虚数部U_TIから複素信号をU_T＝U_TR＋jU_TIとして表す。こ
の場合、複素というのは数学における表現形式である。
クロック制御に関するさらに詳しい情報は前記文献/1/
および/2/から得られる。

第２図には、文献/2/で用いられている“フエーズス
プリッタ”回路網の代わりに、中心周波数f_M＝f_Nyqを有
する複素帯域フィルタQPSK信号の復調が導入される場合
に用いられる文献/2/に説明されているクロック位相検
出器TD1が詳細なブロック回路図として示されている。

復調された受信信号ｚ（ｔ）＝ｘ（ｔ）＋jy（ｔ）の
同相分ｘ（ｔ）と直角分ｙ（ｔ）はそれぞれ、中心周波
数f_M＝f_Nyqを有する複素帯域フィルタBP＋と中心周波数
f_M＝f_Nyqを有する複素帯域フィルタBP−に達する。ただ
しf_Nyqは、f_Nyq＝1/2T_S（T_Sは送信符号のナイキスト間
隔）を有するナイキスト周波数である。実数部分ｒ＋と
虚数部分ｉ＋を有する第１の帯域フィルタBP＋の共役複
素出力信号はついで乗算器Ｍで第２の帯域フィルタBP−
の実数部分ｒ−と虚数部分ｉ−が乗算される。乗算器−
出力信号の虚数部分はクロック位相検出器TD1の出力信
号U_TI表わす。このようにBP＋BP−は複素フィルタであ
り、この場合、BP＋は中心周波数f_NYQ＝1/2T_Sを有し、B
P−は中心周波数−f_NYQ＝−1/2T_Sを有する。

第３図は、第２図のクロック位相検出器TD1に対して
コストの低いクロック位相検出器を示している。第３図
のクロック位相検出器は第２図のクロック位相検出器TD
1と同一の機能を有し、２つの帯域フィルタBP＋BP−の
対称性が利用されることによりクロック位相検出器TD1
から開発された。すなわち、これらの２つの対称の帯域
フィルタBP＋BP−の代わりに２つの同一の帯域フィルタ
BP＋が用いられ、復調された受信信号の実数部分ｘが一
方に供給され、他方には虚数部分ｙが供給される。２つ
の帯域フィルタBP＋は中心周波数f_M＝f_Nyqで動作し、複
素出力信号rx＋jixまたはry＋jiyを発生する。複素出力
信号rx＋jixおよびry＋jiyは制御信号U_TIを発生する後
続の結合構成素子VTIで結合されて、次のU_TIが得られ
る。

U_TI＝（rx・ix＋ry・iy）・２ この式は、複素信号U_Tの虚数部分である。この虚数部
分だけをエラー信号として、タイミング制御の実施の目
的で用いることができる。この式は第3b図における結合
を表している。

次にこの式U_TI＝（rx・ix＋ry・iy）・２の導出につ
いて説明する。

第３図ａの結合構成素子VTIに入力される制御信号を U_T＝Ｘ（ｔ）＋jY（ｔ）で表わす。

ただし、Ｘ（ｔ）＝r_X＋ji_X Ｙ（ｔ）＝r_Y＋ji_Yである。

U_Tの複素共役をU_T ^＊＝Ｘ（ｔ）＋jY（ｔ）で表して U_T×U_T ^＊を演算すると、 U_T×U_T ^＊ ＝{(r_X＋ji_X)＋ｊ(r_Y＋ji_Y)}×{(r_X＋ji_X)−(r_Y＋ji_Y)} ＝{(r_X−i_Y)＋ｊ(i_X＋r_Y)}×{(r_X＋i_X)＋ｊ(i_X−r_Y)} ＝(r_X ²−i_X ²＋r_Y ²−i_Y ²)＋ｊ((r_Xi_X＋r_Yi_Y)・２)とな
る。この実数部r_X ²−i_X ²＋r_Y ²−i_Y ²＝U_TR 虚数部（r_Xi_X＋r_Yi_Y）・２＝U_TIとおくと、 U_T×U_T ^＊＝U_TR＋jU_TIと表せる。

ここで、U_TR＝r_X ²−i_X ²＋r_Y ²−i_Y ² U_TI＝（r_Xi_X＋r_Yi_Y）・２ また、Ｘ（ｔ）＝r_X＋ji_XとＹ（ｔ）＝r_Y＋ji_Yの周波
数オフセット（位相誤差）U_fは、 Ｘ（ｔ）とＹ（ｔ）の複素共役Ｙ（ｔ）^＊との乗算また
は Ｙ（ｔ）とＸ（ｔ）の複素共役Ｘ（ｔ）^＊との乗算によ
り得られる。

前者の乗算の場合は Ｘ（ｔ）とＹ（ｔ）^＊ ＝（r_X＋ji_X）×（r_Y−ji_Y） ＝（r_Xr_Y＋i_Xi_Y）＋ｊ（r_Yi_X−r_Xi_Y）で その虚数部は U_f＝r_Yi_X−r_Xi_Yとなる。

後者の乗算の場合は Ｘ（ｔ）^＊×Ｙ（ｔ） ＝（r_Xr_Y＋i_Xi_Y）−ｊ（r_Yi_X−r_Xi_Y）で この虚数部は前者とは符号が異なるが U_f＝−（r_Yi_X−r_Xi_Y）となる。

両者のU_fのうち前者を用いる。

第４図はクロック位相検出器と周波数検出器KFTD1の
本発明による組合せを示す。図中、第３図ａに示されて
いるクロック位相検出器には第５図ａに示すような別の
１つの結合回路VFが付加されている。この結合回路VFに
も同様に２つの複素帯域フィルタBP＋の出力信号の実数
部分rx,ryと虚数部分ix,iyが入力信号として供給する。
付加的な結合回路VFの出力信号U_fは周波数オフセットの
ための尺度である。結合回路VTIは第３図ａまたは第３
図ｂのものに対応する。第３の結合回路VTRが付加され
ている。これは同一の入力信号から別の制御電圧U_TRを
発生する。制御電圧U_TRは複素クロック位相検出器−出
力信号U_T＝U_TR＋jU_TIの実数部分と解釈することができ
る。前記の複素クロック位相検出器−出力信号U_Tへのこ
れらの２つの量の統合は、クロック制御のアクイジショ
ンにおける大幅な改善に導く。

結合構成素子Ｖの出力信号U_f,U_TR,U_TIは前述の導出に
より次のように表せる。

U_f＝ry・ix−rx・iy （第５図ａを参照） U_TR＝rx²−ix²＋ry²−iy² （第５図ｂ参照） U_TI＝（rx・ix＋ry・iy）・２ （第５図ｃ参照） を満たす。帯域フィルタBP＋の中心周波数はナイキスト
周波数に等しいことと、その帯域幅はナイキスト側縁の
幅のオーダにあるかまたは僅かにそれより狭いことを述
べておく。この場合、このU_fは周波数エラー信号であ
る。

復調された受信信号の同相分および直角分の適切な前
置等化によりクロック検出器と周波数検出器の双方のパ
ターンジッタを完全に抑圧することができる。前置等化
は文献/2/に述べられている。また、Frank及びBubrousk
i共著“PAMタイミングリカバリシェーマにおけるタイミ
ングジッタの統計的特性”（IEEE Com.−22,No.7,1974
年７月,/3/の913−920頁）およびAndrea,Mengali,Moro
共著の”クロックリカバリにおけるほぼ最適な前置フィ
ルタリング”（IEEE Com.−34,No.11,1986年11月,1081
−1088頁，以後これを/4/と呼ぶ）により、いかにして
適切な前置等化によりクロック検出器の出力側における
パターンジッタを低減することができるかが公知となっ
た。

このようにして、前置等化器VEと帯域フィルタBP＋の
適切な構成により、周波数検出器におけるジッタ低減の
ための条件（西独特許出願公開第3707762号公報を参
照）とクロック位相検出器におけるジッタ低減のための
条件の双方を守ることが可能となる。到達可能なジッタ
低減は、前置等化の品質すなわち等化帯域幅及び理想経
過からのずれに依存し、前置等化器VEにおけるコストの
問題である。

第６図は、周波数検出器とクロック位相検出器の組合
せ回路（KFTD2）を示す。この組合せ回路において前置
等化器により周波数検出器−出力信号におけるパターン
ジッタとクロック位相検出器の出力信号におけるパター
ンジッタの双方が低減される。

前置等化器は実数前置等化または複素前置等化のため
に構成されることも可能である。前置等化器は双方の実
施例で、後置接続されている帯域フィルタBP＋と一緒に
ただ１つの複素フィルタに統合されることが可能であ
る。第７図ａには、このようにして得られる組合せられ
ている検出器の構成が示されている。複素帯域フィルタ
BP_μとBP_lが、第７図ｂに示されているように実数前置
フィルタとこれに続く帯域フィルタBP＋との統合によ
り、又は第７図ｃに示されているように複素前置等化器
VEK_μ又はVEK_lとこれに続く帯域フィルタBP＋の直列接
続により構成される。

Claims (8)

【特許請求の範囲】
1. 【請求項１】受信信号（ｓ（ｔ））は、搬送波発振器に
   より発生される搬送波信号と一方では直接に乗算され、
   他方では−π/2だけ位相偏位されてから搬送波信号と乗
   算され、乗算された各々の信号は低域フィルタ（TP）を
   介してろ波され、ろ波された各々の信号を受信信号の同
   相分（ｘ（ｔ））と直角分（ｙ（ｔ））として供給され
   るクロック位相検出器（TD）において、 上記クロック位相検出器は、 受信信号の同相分（ｘ（ｔ））を実数部分（rx）と虚数
   部分（ix）とに分離する複素帯域フィルタ（BP＋）と、 受信信号の直角分（ｙ（ｔ））を実数部分（ry）と虚数
   部分（iy）とに分離する複素帯域フィルタ（BP＋）と、 上記２つの複素帯域フィルタからの実数部分（rx,ry）
   と虚数部分（ix,iy）とが入力信号として供給される第
   １の結合回路（VTI）、第２の結合回路（VF）及び第３
   の結合回路（VTR）の結合回路とからなり、 上記第１及び第３の結合回路（VTI,VTR）によりクロッ
   ク発生器のクロック位相を制御する複素制御信号を発生
   し、上記第２の結合回路（VF）により上記搬送波発振器
   の周波数を制御する制御信号を発生すること（第４図）
   を特徴とするクロック位相検出器。
2. 【請求項２】上記２つの複素帯域フィルタ（BP＋）の前
   にそれぞれ１つの前置等化器（VE）を設け、この前置等
   化器（VE）により復調された受信信号（ｘ（ｔ）,y
   （ｔ））が前置等化される（第６図）ことを特徴とする
   請求項１記載のクロック位相検出器。
3. 【請求項３】上記前置等化器（VE）と複素帯域フィルタ
   とを組み合わせること（第７図ｃ）を特徴とする請求項
   ２記載のクロック位相検出器。
4. 【請求項４】上記前置等化器（VE）とこれに続く上記複
   素帯域フィルタ（BP＋）の直列接続を１つの複素フィル
   タ（BP_μ,BP_l）とすること（第７図ａ）を特徴とする請
   求項２又は３記載のクロック位相検出器。
5. 【請求項５】上記第１の結合回路（VTI）は複素帯域フ
   ィルタ（BP＋）の出力信号rx,ix,ry,iyを式、 U_TI＝（rx・ix＋ry・iy）・２ に従って結合してU_TIを制御信号とすること（第５図
   ｃ）を特徴とする請求項１記載のクロック位相検出器。
6. 【請求項６】上記第２の結合回路（VF）は複素帯域フィ
   ルタ（BP＋）の出力信号rx,ix,ry,iyを式、 U_f＝ry・ix−rx・iy に従って結合してU_fを制御信号とすること（第５図ａ）
   を特徴とする請求項１記載のクロック位相検出器。
7. 【請求項７】上記第３の結合回路（VTR）により２つの
   帯域フィルタ（BP＋,BP＋;BP_μ,BP_l）の出力信号rx,ix,
   ry,iyが式 U_TR＝rx²−ix²＋ry²−iy² に従って結合されてU_TRを制御信号とすること（第５図
   ｂ）を特徴とする請求項１記載のクロック位相検出器。
8. 【請求項８】上記第３の結合回路（VTR）により制御信
   号U_TRが形成され、この制御信号U_TRは制御信号U_TIと共
   働してクロック発生器のための複素制御信号（U_T＝U_TR
   ＋jU_TI）を形成すること（第４図、第５図、第６図、第
   ７図ａ）を特徴とする請求項１から７までのいずれか１
   項記載のクロック位相検出器。