JPH08316224A - 素子分離法及び半導体装置の製造方法 - Google Patents
素子分離法及び半導体装置の製造方法Info
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- JPH08316224A JPH08316224A JP11957095A JP11957095A JPH08316224A JP H08316224 A JPH08316224 A JP H08316224A JP 11957095 A JP11957095 A JP 11957095A JP 11957095 A JP11957095 A JP 11957095A JP H08316224 A JPH08316224 A JP H08316224A
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Abstract
(57)【要約】
【目的】 酸化防止膜の側壁にポリＳｉサイドウォール
を形成した後、選択酸化することにより素子分離絶縁領
域を形成する場合においても、サイドウォールを構成す
るポリＳｉの未酸化部（ポリＳｉ残り）が不都合を生じ
ず、よって素子間リーク等の悪影響の生じない素子分離
法、及びこれを用いた半導体装置の製造方法を提供す
る。 【構成】 ＳｉＮ等の酸化防止膜２の側壁にポリＳｉサ
イドウォール４ａ，４ｂを形成した後、選択酸化するこ
とにより素子分離絶縁領域５（ＬＯＣＯＳ）を形成して
素子分離を行う際、酸化防止膜２の側壁と、ポリＳｉサ
イドウォールとの間（必要に応じて更にポリＳｉサイド
ウォールと基板１との間）に酸化膜３を形成する。
を形成した後、選択酸化することにより素子分離絶縁領
域を形成する場合においても、サイドウォールを構成す
るポリＳｉの未酸化部（ポリＳｉ残り）が不都合を生じ
ず、よって素子間リーク等の悪影響の生じない素子分離
法、及びこれを用いた半導体装置の製造方法を提供す
る。 【構成】 ＳｉＮ等の酸化防止膜２の側壁にポリＳｉサ
イドウォール４ａ，４ｂを形成した後、選択酸化するこ
とにより素子分離絶縁領域５（ＬＯＣＯＳ）を形成して
素子分離を行う際、酸化防止膜２の側壁と、ポリＳｉサ
イドウォールとの間（必要に応じて更にポリＳｉサイド
ウォールと基板１との間）に酸化膜３を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、素子分離法及び半導体
装置の製造方法に関する。本発明は、素子分離を要する
各種の素子構造について利用でき、また、各種の半導体
装置の製造の場合に利用することができる。
装置の製造方法に関する。本発明は、素子分離を要する
各種の素子構造について利用でき、また、各種の半導体
装置の製造の場合に利用することができる。
【０００２】
【従来の技術】従来より、半導体装置において素子間を
分離する手法として、選択酸化により酸化膜を形成し、
これにより素子分離を行うことが知られている。
分離する手法として、選択酸化により酸化膜を形成し、
これにより素子分離を行うことが知られている。
【０００３】このような従来技術としては、シリコンを
選択酸化して素子分離領域を形成するいわゆるＬＯＣＯ
Ｓ法が代表的である。
選択酸化して素子分離領域を形成するいわゆるＬＯＣＯ
Ｓ法が代表的である。
【０００４】従来、ＬＯＣＯＳ法においては、分離幅が
狭いとＬＯＣＯＳ膜厚が小さくなり、素子分離特性が劣
化するという問題があった。
狭いとＬＯＣＯＳ膜厚が小さくなり、素子分離特性が劣
化するという問題があった。
【０００５】そこで、酸化防止膜の側壁にＰｏｌｙＳｉ
（ポリシリコン）サイドウォールを形成し、素子分離領
域を形成するＬＯＣＯＳ酸化時に、基板と共にこのサイ
ドウォールも酸化する手法が考え出された。
（ポリシリコン）サイドウォールを形成し、素子分離領
域を形成するＬＯＣＯＳ酸化時に、基板と共にこのサイ
ドウォールも酸化する手法が考え出された。
【０００６】しかし、この場合、ＬＯＣＯＳ酸化膜厚が
適当でないと、図７に示すように、基板１上に素子分離
５（ＬＯＣＯＳ領域）を形成したときに、サイドウォー
ルのポリシリコンを酸化しきれず、残ってしまう問題が
ある。符号６をもって、このようなポリシリコン残りを
示した（図７中、符号３は選択酸化の際のマスクとなる
酸化防止膜で、Ｓｉ3 Ｎ4 から成る）。
適当でないと、図７に示すように、基板１上に素子分離
５（ＬＯＣＯＳ領域）を形成したときに、サイドウォー
ルのポリシリコンを酸化しきれず、残ってしまう問題が
ある。符号６をもって、このようなポリシリコン残りを
示した（図７中、符号３は選択酸化の際のマスクとなる
酸化防止膜で、Ｓｉ3 Ｎ4 から成る）。
【０００７】上記のようなポリシリコン残り６は、後に
ゲート形成用ポリシリコンをパターニングした後、ゲー
ト形成用ポリシリコンと側壁ポリシリコンとの間のゲー
ト酸化膜の絶縁耐性が悪い場合に、素子間リークの原因
となるなど、不都合をもたらすおそれがある。
ゲート形成用ポリシリコンをパターニングした後、ゲー
ト形成用ポリシリコンと側壁ポリシリコンとの間のゲー
ト酸化膜の絶縁耐性が悪い場合に、素子間リークの原因
となるなど、不都合をもたらすおそれがある。
【０００８】
【０００９】本発明は、上記問題点を解決して、酸化防
止膜の側壁にポリシリコンサイドウォールを形成した
後、選択酸化することにより素子分離絶縁領域を形成す
る場合においても、サイドウォールを構成するポリシリ
コンの未酸化部（ポリシリコン残り）が不都合を生じ
ず、よって素子間リーク等の悪影響の生じない素子分離
法、及びこれを用いた半導体装置の製造方法を提供する
ことを目的する。
止膜の側壁にポリシリコンサイドウォールを形成した
後、選択酸化することにより素子分離絶縁領域を形成す
る場合においても、サイドウォールを構成するポリシリ
コンの未酸化部（ポリシリコン残り）が不都合を生じ
ず、よって素子間リーク等の悪影響の生じない素子分離
法、及びこれを用いた半導体装置の製造方法を提供する
ことを目的する。
【００１０】
【目的を達成するための手段】本発明の素子分離法は、
酸化防止膜の側壁にポリシリコンサイドウォールを形成
した後、選択酸化することにより素子分離絶縁領域を形
成する素子分離法において、酸化防止膜側壁と、ポリシ
リコンサイドウォールとの間に酸化膜を形成する構成を
とることによって、上記目的を達成するものである。
酸化防止膜の側壁にポリシリコンサイドウォールを形成
した後、選択酸化することにより素子分離絶縁領域を形
成する素子分離法において、酸化防止膜側壁と、ポリシ
リコンサイドウォールとの間に酸化膜を形成する構成を
とることによって、上記目的を達成するものである。
【００１１】本発明の半導体装置の製造方法は、酸化防
止膜の側壁にポリシリコンサイドウォールを形成した
後、選択酸化することにより素子分離絶縁領域を形成す
る工程を有する半導体装置の製造方法において、酸化防
止膜側壁と、ポリシリコンサイドウォールとの間に酸化
膜を形成する構成をとることによって、上記目的を達成
するものである。
止膜の側壁にポリシリコンサイドウォールを形成した
後、選択酸化することにより素子分離絶縁領域を形成す
る工程を有する半導体装置の製造方法において、酸化防
止膜側壁と、ポリシリコンサイドウォールとの間に酸化
膜を形成する構成をとることによって、上記目的を達成
するものである。
【００１２】
【作用】本発明によれば、酸化防止膜の側壁にポリシリ
コンサイドウォールを形成した後、選択酸化することに
より素子分離絶縁領域を形成する際に、酸化防止膜側壁
と、ポリシリコンサイドウォールとの間に酸化膜を形成
してあるので、ポリシリコンサイドウォールが仮に酸化
しきれなくて残ってしまったとしても、これは酸化膜に
より他の部分と遮断され、キャップされた状態となって
他の部分に影響を与えない。よって、従来のポリシリコ
ン残りによる問題を解決できる。
コンサイドウォールを形成した後、選択酸化することに
より素子分離絶縁領域を形成する際に、酸化防止膜側壁
と、ポリシリコンサイドウォールとの間に酸化膜を形成
してあるので、ポリシリコンサイドウォールが仮に酸化
しきれなくて残ってしまったとしても、これは酸化膜に
より他の部分と遮断され、キャップされた状態となって
他の部分に影響を与えない。よって、従来のポリシリコ
ン残りによる問題を解決できる。
【００１３】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し、当然のことではあるが、本発明は以
下の実施例にとり限定を受けるものではない。
て説明する。但し、当然のことではあるが、本発明は以
下の実施例にとり限定を受けるものではない。
【００１４】実施例１ この実施例は、本発明を、集積化した半導体装置におけ
るＭＯＳトランジスタ形成について、ＬＯＣＯＳ素子分
離を行う場合に適用したものである。図１ないし図５を
参照する。
るＭＯＳトランジスタ形成について、ＬＯＣＯＳ素子分
離を行う場合に適用したものである。図１ないし図５を
参照する。
【００１５】本実施例では、素子分離は次のように行
う。即ち、酸化防止膜２（ここではシリコンナイトライ
ド）の側壁にポリシリコンサイドウォール４ａ，４ｂを
形成した（図４）後、選択酸化することにより素子分離
絶縁領域５（ＬＯＣＯＳ）を形成して素子分離を行う
（図５）際、酸化防止膜２の側壁と、ポリシリコンサイ
ドウォール４ａ，４ｂとの間に酸化膜３を形成する（図
２〜図４）ようにする。
う。即ち、酸化防止膜２（ここではシリコンナイトライ
ド）の側壁にポリシリコンサイドウォール４ａ，４ｂを
形成した（図４）後、選択酸化することにより素子分離
絶縁領域５（ＬＯＣＯＳ）を形成して素子分離を行う
（図５）際、酸化防止膜２の側壁と、ポリシリコンサイ
ドウォール４ａ，４ｂとの間に酸化膜３を形成する（図
２〜図４）ようにする。
【００１６】本実施例の半導体装置の製造方法において
は、酸化防止膜２の側壁と、ポリシリコンサイドウォー
ル４ａ，４ｂとの間に、酸化膜３を形成する。
は、酸化防止膜２の側壁と、ポリシリコンサイドウォー
ル４ａ，４ｂとの間に、酸化膜３を形成する。
【００１７】更に詳しくは、本発明は、次の具体的工程
を行う。
を行う。
【００１８】通常のＬＯＣＯＳ法と同様に、Ｓｉ基板１
を薄く酸化（２０ｎｍ）して酸化薄膜１０を形成した
後、ＣＶＤ法により酸化防止膜２としてＳｉ3 Ｎ4 膜２
００ｎｍを形成する。この構造について、リソグラフィ
ー法によりパターニングしたレジストをマスクとし、素
子分離領域に該当する酸化防止膜２（Ｓｉ3 Ｎ4 ）及び
酸化薄膜１０をＲＩＥによりエッチング除去する。これ
により図１の構造とする。
を薄く酸化（２０ｎｍ）して酸化薄膜１０を形成した
後、ＣＶＤ法により酸化防止膜２としてＳｉ3 Ｎ4 膜２
００ｎｍを形成する。この構造について、リソグラフィ
ー法によりパターニングしたレジストをマスクとし、素
子分離領域に該当する酸化防止膜２（Ｓｉ3 Ｎ4 ）及び
酸化薄膜１０をＲＩＥによりエッチング除去する。これ
により図１の構造とする。
【００１９】次に酸化膜３を形成する。ここでは、ＣＶ
Ｄ法により、ＳｉＯ2 膜を全面に２０ｎｍ厚で形成し、
図２の構造を得る。
Ｄ法により、ＳｉＯ2 膜を全面に２０ｎｍ厚で形成し、
図２の構造を得る。
【００２０】次に、ＣＶＤ法により、ポリシリコン膜４
を１００ｎｍ形成する。これにより図３の構造とする。
を１００ｎｍ形成する。これにより図３の構造とする。
【００２１】ポリシリコン４をエッチバックする。この
とき、Ｓｉ基板１上に形成された酸化膜３（ＳｉＯ
2 膜）がエッチングストッパーとなり、Ｓｉ基板１まで
エッチングが進行することは抑えられる。これによっ
て、酸化防止膜２（Ｓｉ3 Ｎ4 ）の側壁にサイドウォー
ル４ａ，４ｂが形成された図４の構造を得る。
とき、Ｓｉ基板１上に形成された酸化膜３（ＳｉＯ
2 膜）がエッチングストッパーとなり、Ｓｉ基板１まで
エッチングが進行することは抑えられる。これによっ
て、酸化防止膜２（Ｓｉ3 Ｎ4 ）の側壁にサイドウォー
ル４ａ，４ｂが形成された図４の構造を得る。
【００２２】ＬＯＣＯＳ酸化を行う。ポリシリコンサイ
ドウォール４ａ，４ｂの、酸化し残った部分６は、図２
に示した工程で形成した酸化膜３（ＳｉＯ2 膜）によ
り、キャップされている（図５）。
ドウォール４ａ，４ｂの、酸化し残った部分６は、図２
に示した工程で形成した酸化膜３（ＳｉＯ2 膜）によ
り、キャップされている（図５）。
【００２３】このように、ＬＯＣＯＳ酸化後、仮にポリ
シリコンサイドウォールのポリシリコン残り（符号６で
示す）があっても、これは少なくともサイドウォール４
ａ，４ｂと酸化防止膜２（Ｓｉ3 Ｎ4 ）側壁との間に形
成されたＳｉＯ2 によりキャップされているため、Ｓｉ
3 Ｎ4 除去後も、ポリシリコンが表にむき出しになるこ
とはない。
シリコンサイドウォールのポリシリコン残り（符号６で
示す）があっても、これは少なくともサイドウォール４
ａ，４ｂと酸化防止膜２（Ｓｉ3 Ｎ4 ）側壁との間に形
成されたＳｉＯ2 によりキャップされているため、Ｓｉ
3 Ｎ4 除去後も、ポリシリコンが表にむき出しになるこ
とはない。
【００２４】よって上述したように、本実施例によれ
ば、酸化防止膜２の側壁にポリシリコンサイドウォール
４ａ，４ｂを形成した後、ＬＯＣＯＳ酸化する場合にお
いて、後に素子間リークの原因となり得るサイドウォー
ルポリシリコンの酸化残り６を、酸化膜３（ＳｉＯ2 ）
によりキャップしたので、これによりゲートポリシリコ
ンとの間の絶縁耐性を増すことによって、素子間リーク
が起こらないようにすることができた。なお本実施例で
は、サイドウォール４ａ，４ｂと、酸化防止膜２の側壁
との間だけでなく、サイドウォール４ａ，４ｂと基板１
との間にも酸化膜３を形成したが、サイドウォール４
ａ，４ｂと酸化防止膜の側壁との間のみに酸化膜３を形
成した場合も、酸化物のまわりこみによりほぼ同様の作
用が得られることを確認してある。
ば、酸化防止膜２の側壁にポリシリコンサイドウォール
４ａ，４ｂを形成した後、ＬＯＣＯＳ酸化する場合にお
いて、後に素子間リークの原因となり得るサイドウォー
ルポリシリコンの酸化残り６を、酸化膜３（ＳｉＯ2 ）
によりキャップしたので、これによりゲートポリシリコ
ンとの間の絶縁耐性を増すことによって、素子間リーク
が起こらないようにすることができた。なお本実施例で
は、サイドウォール４ａ，４ｂと、酸化防止膜２の側壁
との間だけでなく、サイドウォール４ａ，４ｂと基板１
との間にも酸化膜３を形成したが、サイドウォール４
ａ，４ｂと酸化防止膜の側壁との間のみに酸化膜３を形
成した場合も、酸化物のまわりこみによりほぼ同様の作
用が得られることを確認してある。
【００２５】実施例２ 本実施例は、図６に示すように、ＬＯＣＯＳ酸化前に基
板１をエッチングし、ＬＯＣＯＳを基板に埋め込む構成
で形成する場合に、本発明を適用したものである。即ち
ここでは、実施例１の図４の状態でエッチングを行い、
基板１を堀り込む。堀り込みで形成した凹部を符号１１
で示す。図４の状態では、酸化膜３（ＳｉＯ2 膜）が存
在することにより、基板１の掘り込みはないので、掘り
込む深さは、その後のエッチングにより制御できる。こ
の掘り込みのためのエッチングのとき、酸化防止膜２上
のＳｉＯ2 もエッチングされ、ポリシリコンサイドウォ
ール４ａ，４ｂもやや後退するが、その後の酸化によ
り、ＬＯＣＯＳが基板に埋め込まれた素子分離が形成で
きる。この場合についても、酸化防止膜２であるＳｉ3
Ｎ4 膜の側壁に酸化膜３であるＳｉＯ2 膜を形成するこ
とにより、ＬＯＣＯＳ酸化後のポリシリコン残りをＳｉ
Ｏ2 によりキャップすることができる。なお本実施例で
は、酸化膜３（ＳｉＯ2 膜）により、ポリシリコンサイ
ドウォール形成時のＳｉ基板掘れが抑えられ、これによ
り掘り込み深さの制御性が良くなり、よって制御性良
く、素子分離絶縁領域を形成できる。
板１をエッチングし、ＬＯＣＯＳを基板に埋め込む構成
で形成する場合に、本発明を適用したものである。即ち
ここでは、実施例１の図４の状態でエッチングを行い、
基板１を堀り込む。堀り込みで形成した凹部を符号１１
で示す。図４の状態では、酸化膜３（ＳｉＯ2 膜）が存
在することにより、基板１の掘り込みはないので、掘り
込む深さは、その後のエッチングにより制御できる。こ
の掘り込みのためのエッチングのとき、酸化防止膜２上
のＳｉＯ2 もエッチングされ、ポリシリコンサイドウォ
ール４ａ，４ｂもやや後退するが、その後の酸化によ
り、ＬＯＣＯＳが基板に埋め込まれた素子分離が形成で
きる。この場合についても、酸化防止膜２であるＳｉ3
Ｎ4 膜の側壁に酸化膜３であるＳｉＯ2 膜を形成するこ
とにより、ＬＯＣＯＳ酸化後のポリシリコン残りをＳｉ
Ｏ2 によりキャップすることができる。なお本実施例で
は、酸化膜３（ＳｉＯ2 膜）により、ポリシリコンサイ
ドウォール形成時のＳｉ基板掘れが抑えられ、これによ
り掘り込み深さの制御性が良くなり、よって制御性良
く、素子分離絶縁領域を形成できる。
【００２６】
【発明の効果】上述したように、本発明によれば、酸化
防止膜の側壁にポリシリコンサイドウォールを形成した
後、選択酸化することにより素子分離絶縁領域を形成す
る場合においても、サイドウォールを構成するポリシリ
コンの未酸化残りが不都合を生じず、よって素子間リー
ク等の問題の生じない素子分離法、及びこれを用いた半
導体装置の製造方法を提供することができた。また、掘
り込み技術を用いる場合も、ポリシリコンサイドウォー
ル形成時の基板掘れを抑えることにより、掘り込み深さ
の制御性を良くし、制御性良く素子分離絶縁領域を形成
できる。
防止膜の側壁にポリシリコンサイドウォールを形成した
後、選択酸化することにより素子分離絶縁領域を形成す
る場合においても、サイドウォールを構成するポリシリ
コンの未酸化残りが不都合を生じず、よって素子間リー
ク等の問題の生じない素子分離法、及びこれを用いた半
導体装置の製造方法を提供することができた。また、掘
り込み技術を用いる場合も、ポリシリコンサイドウォー
ル形成時の基板掘れを抑えることにより、掘り込み深さ
の制御性を良くし、制御性良く素子分離絶縁領域を形成
できる。
【図１】 実施例１の工程を順に断面図で示すものであ
る（１）。
る（１）。
【図２】 実施例１の工程を順に断面図で示すものであ
る（２）。
る（２）。
【図３】 実施例１の工程を順に断面図で示すものであ
る（３）。
る（３）。
【図４】 実施例１の工程を順に断面図で示すものであ
る（４）。
る（４）。
【図５】 実施例１の工程を順に断面図で示すものであ
る（５）。
る（５）。
【図６】 実施例２を説明する図である。
【図７】 従来の技術及びその問題点を示す図である。
１ 基板（Ｓｉ） １０ 酸化薄膜（ＳｉＯ2 ） ２ 酸化防止膜（Ｓｉ3 Ｎ4 ） ３ 酸化膜（ＳｉＯ2 ） ４ ポリシリコン ４ａ，４ｂポリシリコンサイドウォール ５ 素子分離絶縁化膜（ＬＯＣＯＳ領域） ６ ポリシリコン未酸化部（ポリシリコン残り）
Claims (4)
- 【請求項１】酸化防止膜の側壁にポリシリコンサイドウ
ォールを形成した後、選択酸化することにより素子分離
絶縁領域を形成する素子分離法において、 酸化防止膜側壁と、ポリシリコンサイドウォールとの間
に酸化膜を形成することを特徴とする素子分離法。 - 【請求項２】基板上に素子分離絶縁領域を形成する素子
分離法であって、酸化防止膜側壁と、ポリシリコンサイ
ドウォールとの間、及び、基板と、ポリシリコンサイド
ウォールとの間に酸化膜を形成することを特徴とする請
求項１に記載の素子分離法。 - 【請求項３】酸化防止膜の側壁にポリシリコンサイドウ
ォールを形成した後、選択酸化することにより素子分離
絶縁領域を形成する工程を有する半導体装置の製造方法
において、 酸化防止膜側壁と、ポリシリコンサイドウォールとの間
に酸化膜を形成することを特徴とする半導体装置の製造
方法。 - 【請求項４】半導体基板上に素子分離絶縁領域を形成す
る半導体装置の製造方法であって、酸化防止膜側壁と、
ポリシリコンサイドウォールとの間、及び、半導体基板
と、ポリシリコンサイドウォールとの間に酸化膜を形成
することを特徴とする請求項３に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11957095A JPH08316224A (ja) | 1995-05-18 | 1995-05-18 | 素子分離法及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11957095A JPH08316224A (ja) | 1995-05-18 | 1995-05-18 | 素子分離法及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316224A true JPH08316224A (ja) | 1996-11-29 |
Family
ID=14764618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11957095A Pending JPH08316224A (ja) | 1995-05-18 | 1995-05-18 | 素子分離法及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316224A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100675962B1 (ko) * | 1998-05-20 | 2007-02-01 | 스펜션 엘엘씨 | 열적 산화물이 채워진 얕은 소자 분리용 트렌치 |
-
1995
- 1995-05-18 JP JP11957095A patent/JPH08316224A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100675962B1 (ko) * | 1998-05-20 | 2007-02-01 | 스펜션 엘엘씨 | 열적 산화물이 채워진 얕은 소자 분리용 트렌치 |
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