JPH08314812A - パリティ検査回路 - Google Patents
パリティ検査回路Info
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- JPH08314812A JPH08314812A JP7116819A JP11681995A JPH08314812A JP H08314812 A JPH08314812 A JP H08314812A JP 7116819 A JP7116819 A JP 7116819A JP 11681995 A JP11681995 A JP 11681995A JP H08314812 A JPH08314812 A JP H08314812A
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Abstract
(57)【要約】
【目的】半導体メモリのデータビットに存在する奇数個
の多重ビットエラーだけでなく、偶数個の多重ビットエ
ラーであっても検出することができるパリティ検査回路
の提供。 【構成】半導体メモリに入力データ信号を書き込む際
に、この半導体メモリのあらゆる多重ビットエラーを検
出できるように、この入力データ信号に応じて入力パリ
ティ信号を生成する入力検査回路と、前記入力パリティ
信号を記憶する記憶回路と、前記半導体メモリから出力
データ信号を読み出す際に、前記入力検査回路と同様
に、この出力データ信号に応じて出力パリティ信号を生
成する出力検査回路と、前記記憶回路に記憶された前記
入力パリティ信号および前記出力検査回路により生成さ
れた前記出力パリティ信号の不一致を検出して出力エラ
ー検出信号を出力する不一致検出回路とを備えることに
より、上記目的を達成する。
の多重ビットエラーだけでなく、偶数個の多重ビットエ
ラーであっても検出することができるパリティ検査回路
の提供。 【構成】半導体メモリに入力データ信号を書き込む際
に、この半導体メモリのあらゆる多重ビットエラーを検
出できるように、この入力データ信号に応じて入力パリ
ティ信号を生成する入力検査回路と、前記入力パリティ
信号を記憶する記憶回路と、前記半導体メモリから出力
データ信号を読み出す際に、前記入力検査回路と同様
に、この出力データ信号に応じて出力パリティ信号を生
成する出力検査回路と、前記記憶回路に記憶された前記
入力パリティ信号および前記出力検査回路により生成さ
れた前記出力パリティ信号の不一致を検出して出力エラ
ー検出信号を出力する不一致検出回路とを備えることに
より、上記目的を達成する。
Description
【０００１】
【産業上の利用分野】本発明はパリティ検査回路に関
し、詳しくは、半導体メモリの出力データ信号に存在す
るあらゆる多重ビットエラーを検出し、さらに半導体メ
モリのテスト回路としても使用可能なパリティ検査回路
に関するものである。
し、詳しくは、半導体メモリの出力データ信号に存在す
るあらゆる多重ビットエラーを検出し、さらに半導体メ
モリのテスト回路としても使用可能なパリティ検査回路
に関するものである。
【０００２】
【従来の技術】パリティ検査とは、例えば半導体メモリ
に入力データ信号を書き込んだり、半導体メモリから出
力データ信号を読み出す際に、Ｎビット（Ｎは自然数）
のデータに１ビットのパリティビットを付加し、これら
の（Ｎ＋１）ビットの中の‘１’の総数が偶数個（偶数
パリティ）または奇数個（奇数パリティ）となるように
パリティビットを与えることにより、半導体メモリから
読み出される出力データ信号のビットエラーを検出する
ものである。以下に、従来のパリティ検査回路の構成、
動作および問題点について説明する。
に入力データ信号を書き込んだり、半導体メモリから出
力データ信号を読み出す際に、Ｎビット（Ｎは自然数）
のデータに１ビットのパリティビットを付加し、これら
の（Ｎ＋１）ビットの中の‘１’の総数が偶数個（偶数
パリティ）または奇数個（奇数パリティ）となるように
パリティビットを与えることにより、半導体メモリから
読み出される出力データ信号のビットエラーを検出する
ものである。以下に、従来のパリティ検査回路の構成、
動作および問題点について説明する。
【０００３】図７は、従来のパリティ検査回路を備える
メモリ装置の一例の構成回路図である（基礎からのメモ
リ応用（著者−中村和夫、発行−ＣＱ出版株式会社）pp
145-149 参照）。まず、このメモリ装置１００の構成に
ついて説明する。このメモリ装置１００は、データバス
を通して８ビットのデータ信号D7〜D0の書き込みおよび
読み出しが行われる半導体メモリ１０２と、この半導体
メモリ１０２から読み出されるデータ信号D7〜D0のパリ
ティ検査を行うパリティ検査回路１０４とから構成され
る。
メモリ装置の一例の構成回路図である（基礎からのメモ
リ応用（著者−中村和夫、発行−ＣＱ出版株式会社）pp
145-149 参照）。まず、このメモリ装置１００の構成に
ついて説明する。このメモリ装置１００は、データバス
を通して８ビットのデータ信号D7〜D0の書き込みおよび
読み出しが行われる半導体メモリ１０２と、この半導体
メモリ１０２から読み出されるデータ信号D7〜D0のパリ
ティ検査を行うパリティ検査回路１０４とから構成され
る。
【０００４】また、パリティ検査回路１０４は、半導体
メモリ１０２に書き込まれるデータ信号D7〜D0に応じて
１ビットのパリティビットを発生し、読み出されるデー
タ信号D7〜D0のパリティ検査を行うパリティ発生・検査
回路１０６と、このパリティ発生・検査回路１０６の発
生する１ビットのパリティビットを保持する半導体メモ
リ１０８と、パリティ発生・検査回路１０６の検査結果
を保持し、これをパリティエラー信号として出力するＪ
Ｋフリップフロップ１１０と、ＡＮＤゲート１１２，１
１４と、インバータ１１６とから構成される。
メモリ１０２に書き込まれるデータ信号D7〜D0に応じて
１ビットのパリティビットを発生し、読み出されるデー
タ信号D7〜D0のパリティ検査を行うパリティ発生・検査
回路１０６と、このパリティ発生・検査回路１０６の発
生する１ビットのパリティビットを保持する半導体メモ
リ１０８と、パリティ発生・検査回路１０６の検査結果
を保持し、これをパリティエラー信号として出力するＪ
Ｋフリップフロップ１１０と、ＡＮＤゲート１１２，１
１４と、インバータ１１６とから構成される。
【０００５】このメモリ装置１００において、半導体メ
モリ１０２，１０８にはマルチプレクスされたアドレス
信号、ローアドレスストローブ信号ＲＡＳ＿、カラムア
ドレスストローブ信号ＣＡＳ＿およびライトイネーブル
信号Ｗ＿が共通に入力される。また、ライトイネーブル
信号Ｗ＿および半導体メモリ１０８の出力データ信号Ｑ
はＡＮＤゲート１１２に入力され、ライトイネーブル信
号Ｗ＿およびインバータ１１６により反転されたカラム
アドレスストローブ信号ＣＡＳ＿はＡＮＤゲート１１４
に入力される。
モリ１０２，１０８にはマルチプレクスされたアドレス
信号、ローアドレスストローブ信号ＲＡＳ＿、カラムア
ドレスストローブ信号ＣＡＳ＿およびライトイネーブル
信号Ｗ＿が共通に入力される。また、ライトイネーブル
信号Ｗ＿および半導体メモリ１０８の出力データ信号Ｑ
はＡＮＤゲート１１２に入力され、ライトイネーブル信
号Ｗ＿およびインバータ１１６により反転されたカラム
アドレスストローブ信号ＣＡＳ＿はＡＮＤゲート１１４
に入力される。
【０００６】また、パリティ発生・検査回路１０６の入
力端Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，ＨおよびＩには、そ
れぞれＡＮＤゲート１１２の出力信号およびデータ信号
D0〜D7が接続され、その出力信号Σo はＪＫフリップフ
ロップ１１０のＪ入力端および半導体メモリ１０８のデ
ータ入力端Ｄに接続される。また、ＪＫフリップフロッ
プ１１０の反転クロック入力端にはＡＮＤゲート１１４
の出力信号が入力され、Ｋ入力端はグランドに接続さ
れ、プリセット端は電源に接続され、クリア端にはパリ
ティリセット信号が入力される。
力端Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，ＨおよびＩには、そ
れぞれＡＮＤゲート１１２の出力信号およびデータ信号
D0〜D7が接続され、その出力信号Σo はＪＫフリップフ
ロップ１１０のＪ入力端および半導体メモリ１０８のデ
ータ入力端Ｄに接続される。また、ＪＫフリップフロッ
プ１１０の反転クロック入力端にはＡＮＤゲート１１４
の出力信号が入力され、Ｋ入力端はグランドに接続さ
れ、プリセット端は電源に接続され、クリア端にはパリ
ティリセット信号が入力される。
【０００７】次に、このメモリ装置１００の動作につい
て説明する。なお、パリティ検査とは直接関係がないた
め、アドレス信号およびローアドレスストローブ信号Ｒ
ＡＳ＿についての説明は省略する。まず、スタンバイ状
態において、カラムアドレスストローブ信号ＣＡＳ＿お
よびライトイネーブル信号Ｗ＿はともにハイレベルであ
る。従って、ＡＮＤゲート１１４の出力信号、即ち、Ｊ
Ｋフリップフロップ１１０の反転クロック入力端はロー
レベルである。また、ＪＫフリップフロップ１１０の出
力信号、即ち、パリティエラー信号はローレベルであ
る。
て説明する。なお、パリティ検査とは直接関係がないた
め、アドレス信号およびローアドレスストローブ信号Ｒ
ＡＳ＿についての説明は省略する。まず、スタンバイ状
態において、カラムアドレスストローブ信号ＣＡＳ＿お
よびライトイネーブル信号Ｗ＿はともにハイレベルであ
る。従って、ＡＮＤゲート１１４の出力信号、即ち、Ｊ
Ｋフリップフロップ１１０の反転クロック入力端はロー
レベルである。また、ＪＫフリップフロップ１１０の出
力信号、即ち、パリティエラー信号はローレベルであ
る。
【０００８】続いて、データ信号D7〜D0の書き込みに際
し、まず、ライトイネーブル信号Ｗ＿がハイレベルから
ローレベルに変化する。この時、ＡＮＤゲート１１４の
出力信号はローレベルを保持し、ＡＮＤゲート１１２の
出力信号はローレベルに確定する。データ信号D7〜D0が
入力されると、パリティ発生・検査回路１０６は、この
データ信号D7〜D0およびＡＮＤゲート１１２の出力信号
に応じてパリティビット（偶数パリティ）を発生する。
し、まず、ライトイネーブル信号Ｗ＿がハイレベルから
ローレベルに変化する。この時、ＡＮＤゲート１１４の
出力信号はローレベルを保持し、ＡＮＤゲート１１２の
出力信号はローレベルに確定する。データ信号D7〜D0が
入力されると、パリティ発生・検査回路１０６は、この
データ信号D7〜D0およびＡＮＤゲート１１２の出力信号
に応じてパリティビット（偶数パリティ）を発生する。
【０００９】例えば、データ信号D7〜D0およびＡＮＤゲ
ート１１２の出力信号の中の‘１’の総数が偶数個の場
合、パリティ発生・検査回路１０６の出力信号Σo に
は、偶数パリティとなるようにローレベルが出力され
る。一方、奇数個の場合、パリティ発生・検査回路１０
６の出力信号Σo には、偶数パリティとなるようにハイ
レベルが出力される。そして、データ信号D7〜D0および
パリティ発生・検査回路１０６の出力信号Σo は、カラ
ムアドレスストローブ信号ＣＡＳ＿がローレベルに変化
する時、それぞれ半導体メモリ１０２，１０８に書き込
まれる。
ート１１２の出力信号の中の‘１’の総数が偶数個の場
合、パリティ発生・検査回路１０６の出力信号Σo に
は、偶数パリティとなるようにローレベルが出力され
る。一方、奇数個の場合、パリティ発生・検査回路１０
６の出力信号Σo には、偶数パリティとなるようにハイ
レベルが出力される。そして、データ信号D7〜D0および
パリティ発生・検査回路１０６の出力信号Σo は、カラ
ムアドレスストローブ信号ＣＡＳ＿がローレベルに変化
する時、それぞれ半導体メモリ１０２，１０８に書き込
まれる。
【００１０】一方、データ信号D7〜D0の読み出しに際
し、ライトイネーブル信号Ｗ＿はハイレベルに保持され
る。カラムアドレスストローブ信号ＣＡＳ＿がハイレベ
ルからローレベルに変化すると、半導体メモリ１０２，
１０８からそれぞれデータ信号D7〜D0およびこれに相当
するパリティビットが読み出される。この時、ＡＮＤゲ
ート１１４の出力信号、即ち、ＪＫフリップフロップ１
１０の反転クロック端はハイレベルとなり、ＡＮＤゲー
ト１１２の出力信号は、半導体メモリ１０８から読み出
されたパリティビットと同じレベルになる。
し、ライトイネーブル信号Ｗ＿はハイレベルに保持され
る。カラムアドレスストローブ信号ＣＡＳ＿がハイレベ
ルからローレベルに変化すると、半導体メモリ１０２，
１０８からそれぞれデータ信号D7〜D0およびこれに相当
するパリティビットが読み出される。この時、ＡＮＤゲ
ート１１４の出力信号、即ち、ＪＫフリップフロップ１
１０の反転クロック端はハイレベルとなり、ＡＮＤゲー
ト１１２の出力信号は、半導体メモリ１０８から読み出
されたパリティビットと同じレベルになる。
【００１１】半導体メモリ１０２，１０８から読み出さ
れたデータ信号D7〜D0およびパリティビットは、ともに
パリティ発生・検査回路１０６に入力されてパリティ検
査が行われる。例えば、データ信号D7〜D0およびパリテ
ィビットの中の‘１’の総数が偶数個の場合、パリティ
発生・検査回路１０６の出力信号Σo はローレベルとな
り、パリティエラーのないことが確認される。一方、奇
数個の場合、パリティ発生・検査回路１０６の出力信号
Σo はハイレベルとなり、パリティエラーがあることが
検出される。
れたデータ信号D7〜D0およびパリティビットは、ともに
パリティ発生・検査回路１０６に入力されてパリティ検
査が行われる。例えば、データ信号D7〜D0およびパリテ
ィビットの中の‘１’の総数が偶数個の場合、パリティ
発生・検査回路１０６の出力信号Σo はローレベルとな
り、パリティエラーのないことが確認される。一方、奇
数個の場合、パリティ発生・検査回路１０６の出力信号
Σo はハイレベルとなり、パリティエラーがあることが
検出される。
【００１２】そして、カラムアドレスストローブ信号Ｃ
ＡＳ＿がローレベルからハイレベルに変化すると、ＡＮ
Ｄゲート１１４の出力信号、即ち、ＪＫフリップフロッ
プ１１０の反転クロック端はハイレベルからローレベル
に立ち下がる。この時、パリティ発生・検査回路１０６
の出力信号Σo がローレベルであれば、パリティエラー
信号はローレベルを保持する。一方、パリティ発生・検
査回路１０６の出力信号Σo がハイレベルであれば、パ
リティエラー信号はハイレベルとなり、パリティリセッ
ト信号にローレベルが与えられるまで、このハイレベル
を保持する。
ＡＳ＿がローレベルからハイレベルに変化すると、ＡＮ
Ｄゲート１１４の出力信号、即ち、ＪＫフリップフロッ
プ１１０の反転クロック端はハイレベルからローレベル
に立ち下がる。この時、パリティ発生・検査回路１０６
の出力信号Σo がローレベルであれば、パリティエラー
信号はローレベルを保持する。一方、パリティ発生・検
査回路１０６の出力信号Σo がハイレベルであれば、パ
リティエラー信号はハイレベルとなり、パリティリセッ
ト信号にローレベルが与えられるまで、このハイレベル
を保持する。
【００１３】このように、半導体メモリ１０２に書き込
まれるデータ信号D7〜D0に対応する１ビットのパリティ
ビットを半導体メモリ１０８に記憶しておくことによ
り、半導体メモリ１０２から読み出されるデータ信号D7
〜D0に奇数個のビットエラーが存在することを検出する
ことができる。しかし、従来のパリティ検査回路１０
４、即ち、パリティ発生・検査回路１０６では、偶数個
のビットエラーは相殺されてしまうため、２ビット以上
の偶数個のビットエラーが存在する場合、これを検出す
ることができないという問題点があった。
まれるデータ信号D7〜D0に対応する１ビットのパリティ
ビットを半導体メモリ１０８に記憶しておくことによ
り、半導体メモリ１０２から読み出されるデータ信号D7
〜D0に奇数個のビットエラーが存在することを検出する
ことができる。しかし、従来のパリティ検査回路１０
４、即ち、パリティ発生・検査回路１０６では、偶数個
のビットエラーは相殺されてしまうため、２ビット以上
の偶数個のビットエラーが存在する場合、これを検出す
ることができないという問題点があった。
【００１４】このような問題点に対して、例えば特開昭
５４−１３２２９号公報に開示されたパリティ検査方式
などが提案されている。
５４−１３２２９号公報に開示されたパリティ検査方式
などが提案されている。
【００１５】このパリティ検査方式は、複数のデータビ
ットを持つ半導体メモリ素子を複数個設けて構成される
メモリ装置において、半導体メモリ素子の対応するデー
タビット毎に独立したパリティビットを生成する手段
と、この生成されたパリティビットを記憶する半導体メ
モリ素子と、この半導体メモリ素子に記憶されたパリテ
ィビットを用いて対応するデータビットのパリティチェ
ックをそれぞれ個別に行う手段とを具備してなるもの
で、同一半導体メモリ素子の多重ビットエラーを確実に
検出することができるとしている。
ットを持つ半導体メモリ素子を複数個設けて構成される
メモリ装置において、半導体メモリ素子の対応するデー
タビット毎に独立したパリティビットを生成する手段
と、この生成されたパリティビットを記憶する半導体メ
モリ素子と、この半導体メモリ素子に記憶されたパリテ
ィビットを用いて対応するデータビットのパリティチェ
ックをそれぞれ個別に行う手段とを具備してなるもの
で、同一半導体メモリ素子の多重ビットエラーを確実に
検出することができるとしている。
【００１６】しかし、このパリティ検査方式において
は、異なる半導体メモリ素子の対応するデータビット毎
に、ＥＸＯＲ（排他的論理和）ゲートを使用することに
より、独立したパリティビットを生成している。従っ
て、異なる半導体メモリ素子の対応するデータビットの
両方、即ち、ＥＸＯＲゲートに入力されるデータビット
の両方にエラーが存在する場合、ＥＸＯＲゲートにより
これらのエラーが打ち消されてしまう。このため、この
パリティ検査方式においても、異なる半導体メモリ素子
間に存在する偶数個の同時ビットエラーは検出すること
はできなかった。
は、異なる半導体メモリ素子の対応するデータビット毎
に、ＥＸＯＲ（排他的論理和）ゲートを使用することに
より、独立したパリティビットを生成している。従っ
て、異なる半導体メモリ素子の対応するデータビットの
両方、即ち、ＥＸＯＲゲートに入力されるデータビット
の両方にエラーが存在する場合、ＥＸＯＲゲートにより
これらのエラーが打ち消されてしまう。このため、この
パリティ検査方式においても、異なる半導体メモリ素子
間に存在する偶数個の同時ビットエラーは検出すること
はできなかった。
【００１７】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、入力デー
タ信号および出力データ信号から、それぞれ全ての多重
ビットエラーを検出することのできるパリティ信号を生
成し、これらのパリティ信号の不一致を検出することに
より、半導体メモリの出力データ信号に存在する奇数個
の多重ビットエラーだけでなく、偶数個の多重ビットエ
ラーであっても検出することができるパリティ検査回路
を提供することにある。
従来技術に基づく種々の問題点をかえりみて、入力デー
タ信号および出力データ信号から、それぞれ全ての多重
ビットエラーを検出することのできるパリティ信号を生
成し、これらのパリティ信号の不一致を検出することに
より、半導体メモリの出力データ信号に存在する奇数個
の多重ビットエラーだけでなく、偶数個の多重ビットエ
ラーであっても検出することができるパリティ検査回路
を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体メモリにＮビット（Ｎは偶数）の
入力データ信号を書き込む際に、この入力データ信号に
応じて入力パリティ信号を生成する入力検査回路と、前
記入力パリティ信号を記憶する記憶回路と、前記半導体
メモリからＮビットの出力データ信号を読み出す際に、
この出力データ信号に応じて出力パリティ信号を生成す
る出力検査回路と、前記記憶回路に記憶された前記入力
パリティ信号と前記出力検査回路により生成された前記
出力パリティ信号との不一致を検出して出力エラー検出
信号を出力する不一致検出回路とを備え、前記入力検査
回路は、入力パリティビットに応じて前記Ｎビットの入
力データ信号のパリティ検査を行い、入力エラー検出信
号を出力する検査回路と、前記Ｎビットの入力データ信
号の中の任意の異なる２ビットからなるＭ個（ＭはＮ／
２）の入力データ信号対毎にそれぞれ第１の入力パリテ
ィ信号を生成する検査回路と、それぞれの前記入力デー
タ信号対のいずれか１ビットからなるＭビットの入力デ
ータ信号に応じて第２の入力パリティ信号を生成する検
査回路と、前記入力データ信号対を２つ組み合わせて構
成される組合せの中で、共通の入力データ信号対を持つ
組合せをまとめて構成される組合せ毎に、共通の入力デ
ータ信号対および残りのそれぞれの入力データ信号対の
いずれか１ビットからなる入力データ信号に応じてそれ
ぞれ第３の入力パリティ信号を生成する検査回路とを備
え、前記出力検査回路は、前記Ｎビットの出力データ信
号のパリティ検査を行い、出力パリティビットを出力す
る検査回路と、前記Ｎビットの出力データ信号の中の前
記入力データ信号に対応する２ビットからなるＭ個の出
力データ信号対毎にそれぞれ第１の出力パリティ信号を
生成する検査回路と、それぞれの前記出力データ信号対
のいずれか１ビットからなるＭビットの出力データ信号
に応じて第２の出力パリティ信号を生成する検査回路
と、前記出力データ信号対を２つ組み合わせて構成され
る組合せの中で、共通の出力データ信号対を持つ組合せ
をまとめて構成される組合せ毎に、共通の出力データ信
号対および残りのそれぞれの出力データ信号対のいずれ
か１ビットからなる出力データ信号に応じてそれぞれ第
３の出力パリティ信号を生成する検査回路とを備えるこ
とを特徴とするパリティ検査回路を提供するものであ
る。
に、本発明は、半導体メモリにＮビット（Ｎは偶数）の
入力データ信号を書き込む際に、この入力データ信号に
応じて入力パリティ信号を生成する入力検査回路と、前
記入力パリティ信号を記憶する記憶回路と、前記半導体
メモリからＮビットの出力データ信号を読み出す際に、
この出力データ信号に応じて出力パリティ信号を生成す
る出力検査回路と、前記記憶回路に記憶された前記入力
パリティ信号と前記出力検査回路により生成された前記
出力パリティ信号との不一致を検出して出力エラー検出
信号を出力する不一致検出回路とを備え、前記入力検査
回路は、入力パリティビットに応じて前記Ｎビットの入
力データ信号のパリティ検査を行い、入力エラー検出信
号を出力する検査回路と、前記Ｎビットの入力データ信
号の中の任意の異なる２ビットからなるＭ個（ＭはＮ／
２）の入力データ信号対毎にそれぞれ第１の入力パリテ
ィ信号を生成する検査回路と、それぞれの前記入力デー
タ信号対のいずれか１ビットからなるＭビットの入力デ
ータ信号に応じて第２の入力パリティ信号を生成する検
査回路と、前記入力データ信号対を２つ組み合わせて構
成される組合せの中で、共通の入力データ信号対を持つ
組合せをまとめて構成される組合せ毎に、共通の入力デ
ータ信号対および残りのそれぞれの入力データ信号対の
いずれか１ビットからなる入力データ信号に応じてそれ
ぞれ第３の入力パリティ信号を生成する検査回路とを備
え、前記出力検査回路は、前記Ｎビットの出力データ信
号のパリティ検査を行い、出力パリティビットを出力す
る検査回路と、前記Ｎビットの出力データ信号の中の前
記入力データ信号に対応する２ビットからなるＭ個の出
力データ信号対毎にそれぞれ第１の出力パリティ信号を
生成する検査回路と、それぞれの前記出力データ信号対
のいずれか１ビットからなるＭビットの出力データ信号
に応じて第２の出力パリティ信号を生成する検査回路
と、前記出力データ信号対を２つ組み合わせて構成され
る組合せの中で、共通の出力データ信号対を持つ組合せ
をまとめて構成される組合せ毎に、共通の出力データ信
号対および残りのそれぞれの出力データ信号対のいずれ
か１ビットからなる出力データ信号に応じてそれぞれ第
３の出力パリティ信号を生成する検査回路とを備えるこ
とを特徴とするパリティ検査回路を提供するものであ
る。
【００１９】また、本発明は、半導体メモリにＮビット
（Ｎは奇数）の入力データ信号を書き込む際に、この入
力データ信号に応じて入力パリティ信号を生成する入力
検査回路と、前記入力パリティ信号を記憶する記憶回路
と、前記半導体メモリからＮビットの出力データ信号を
読み出す際に、この出力データ信号に応じて出力パリテ
ィ信号を生成する出力検査回路と、前記記憶回路に記憶
された前記入力パリティ信号と前記出力検査回路により
生成された前記出力パリティ信号との不一致を検出して
出力エラー検出信号を出力する不一致検出回路とを備
え、前記入力検査回路は、入力パリティビットに応じて
前記Ｎビットの入力データ信号のパリティ検査を行い、
入力エラー検出信号を出力する検査回路と、前記Ｎビッ
トの入力データ信号の中の任意の異なる２ビットからな
るＭ個（Ｍは（Ｎ−１）／２）の入力データ信号対毎に
それぞれ、および前記入力データ信号対が構成されない
１ビットの入力データ信号に応じて第１の入力パリティ
信号を生成する検査回路と、それぞれの前記入力データ
信号対のいずれか１ビットからなるＭビットの入力デー
タ信号に応じて第２の入力パリティ信号を生成する検査
回路と、前記入力データ信号対を２つ組み合わせて構成
される組合せの中で、共通の入力データ信号対を持つ組
合せをまとめて構成される組合せ毎に、共通の入力デー
タ信号対および残りのそれぞれの入力データ信号対のい
ずれか１ビットからなる入力データ信号に応じてそれぞ
れ第３の入力パリティ信号を生成する検査回路とを備
え、前記出力検査回路は、前記Ｎビットの出力データ信
号のパリティ検査を行い、出力パリティビットを出力す
る検査回路と、前記Ｎビットの出力データ信号の中の前
記入力データ信号に対応する２ビットからなるＭ個の出
力データ信号対毎にそれぞれ、および前記出力データ信
号対が構成されない１ビットの出力データ信号に応じて
第１の出力パリティ信号を生成する検査回路と、それぞ
れの前記出力データ信号対のいずれか１ビットからなる
Ｍビットの出力データ信号に応じて第２の出力パリティ
信号を生成する検査回路と、前記出力データ信号対を２
つ組み合わせて構成される組合せの中で、共通の出力デ
ータ信号対を持つ組合せをまとめて構成される組合せ毎
に、共通の出力データ信号対および残りのそれぞれの出
力データ信号対のいずれか１ビットからなる出力データ
信号に応じてそれぞれ第３の出力パリティ信号を生成す
る検査回路とを備えることを特徴とするパリティ検査回
路を提供するものである。
（Ｎは奇数）の入力データ信号を書き込む際に、この入
力データ信号に応じて入力パリティ信号を生成する入力
検査回路と、前記入力パリティ信号を記憶する記憶回路
と、前記半導体メモリからＮビットの出力データ信号を
読み出す際に、この出力データ信号に応じて出力パリテ
ィ信号を生成する出力検査回路と、前記記憶回路に記憶
された前記入力パリティ信号と前記出力検査回路により
生成された前記出力パリティ信号との不一致を検出して
出力エラー検出信号を出力する不一致検出回路とを備
え、前記入力検査回路は、入力パリティビットに応じて
前記Ｎビットの入力データ信号のパリティ検査を行い、
入力エラー検出信号を出力する検査回路と、前記Ｎビッ
トの入力データ信号の中の任意の異なる２ビットからな
るＭ個（Ｍは（Ｎ−１）／２）の入力データ信号対毎に
それぞれ、および前記入力データ信号対が構成されない
１ビットの入力データ信号に応じて第１の入力パリティ
信号を生成する検査回路と、それぞれの前記入力データ
信号対のいずれか１ビットからなるＭビットの入力デー
タ信号に応じて第２の入力パリティ信号を生成する検査
回路と、前記入力データ信号対を２つ組み合わせて構成
される組合せの中で、共通の入力データ信号対を持つ組
合せをまとめて構成される組合せ毎に、共通の入力デー
タ信号対および残りのそれぞれの入力データ信号対のい
ずれか１ビットからなる入力データ信号に応じてそれぞ
れ第３の入力パリティ信号を生成する検査回路とを備
え、前記出力検査回路は、前記Ｎビットの出力データ信
号のパリティ検査を行い、出力パリティビットを出力す
る検査回路と、前記Ｎビットの出力データ信号の中の前
記入力データ信号に対応する２ビットからなるＭ個の出
力データ信号対毎にそれぞれ、および前記出力データ信
号対が構成されない１ビットの出力データ信号に応じて
第１の出力パリティ信号を生成する検査回路と、それぞ
れの前記出力データ信号対のいずれか１ビットからなる
Ｍビットの出力データ信号に応じて第２の出力パリティ
信号を生成する検査回路と、前記出力データ信号対を２
つ組み合わせて構成される組合せの中で、共通の出力デ
ータ信号対を持つ組合せをまとめて構成される組合せ毎
に、共通の出力データ信号対および残りのそれぞれの出
力データ信号対のいずれか１ビットからなる出力データ
信号に応じてそれぞれ第３の出力パリティ信号を生成す
る検査回路とを備えることを特徴とするパリティ検査回
路を提供するものである。
【００２０】
【発明の作用】本発明のパリティ検査回路は、半導体メ
モリに入力データ信号を書き込む際に、入力検査回路に
より、この入力データ信号に応じた入力パリティ信号を
生成して記憶回路に記憶しておき、半導体メモリから出
力データ信号を読み出す際に、出力検査回路により、こ
の出力データ信号に応じた出力パリティ信号を生成し、
不一致検出回路により、これらの入力パリティ信号と出
力パリティ信号との不一致を検出することにより、半導
体メモリのデータビットに多重ビットエラーが存在する
ことを検出するものである。
モリに入力データ信号を書き込む際に、入力検査回路に
より、この入力データ信号に応じた入力パリティ信号を
生成して記憶回路に記憶しておき、半導体メモリから出
力データ信号を読み出す際に、出力検査回路により、こ
の出力データ信号に応じた出力パリティ信号を生成し、
不一致検出回路により、これらの入力パリティ信号と出
力パリティ信号との不一致を検出することにより、半導
体メモリのデータビットに多重ビットエラーが存在する
ことを検出するものである。
【００２１】ここで、不一致検出回路において、第１の
入力および出力パリティ信号を比較することにより、出
力データ信号の中に奇数個の多重ビットエラーが存在す
ること、および出力データ信号対の組合せ以外の組合せ
からなる偶数個の多重ビットエラーが存在することが検
出される。また、第２の入力および出力パリティ信号を
比較することにより、出力データ信号対の組合せからな
り、２の奇数倍の偶数個の多重ビットエラーが存在する
ことが検出される。第３の入力および出力パリティ信号
を比較することにより、出力データ信号対の組合せから
なり、２の偶数倍の偶数個の多重ビットエラーが存在す
ることが検出される。
入力および出力パリティ信号を比較することにより、出
力データ信号の中に奇数個の多重ビットエラーが存在す
ること、および出力データ信号対の組合せ以外の組合せ
からなる偶数個の多重ビットエラーが存在することが検
出される。また、第２の入力および出力パリティ信号を
比較することにより、出力データ信号対の組合せからな
り、２の奇数倍の偶数個の多重ビットエラーが存在する
ことが検出される。第３の入力および出力パリティ信号
を比較することにより、出力データ信号対の組合せから
なり、２の偶数倍の偶数個の多重ビットエラーが存在す
ることが検出される。
【００２２】このため、本発明のパリティ検査回路にお
いては、半導体メモリの出力データ信号に奇数個のビッ
トエラーが存在することを検出することができるのは勿
論のこと、さらにあらゆる偶数個の多重ビットエラーが
存在することをも検出することができる。従って、本発
明のパリティ検査回路によれば、半導体メモリにおける
多重ビットエラーを完全に検出することができる。この
ため、本発明のパリティ検査回路によれば、例えば半導
体メモリのテスト回路としても使用することができる。
いては、半導体メモリの出力データ信号に奇数個のビッ
トエラーが存在することを検出することができるのは勿
論のこと、さらにあらゆる偶数個の多重ビットエラーが
存在することをも検出することができる。従って、本発
明のパリティ検査回路によれば、半導体メモリにおける
多重ビットエラーを完全に検出することができる。この
ため、本発明のパリティ検査回路によれば、例えば半導
体メモリのテスト回路としても使用することができる。
【００２３】
【実施例】以下に、添付の図面に示す好適実施例に基づ
いて、本発明のパリティ検査回路を詳細に説明する。
いて、本発明のパリティ検査回路を詳細に説明する。
【００２４】図１は、本発明のパリティ検査回路を備え
るメモリ装置の一実施例のブロック図であり、図２は、
図１に示す本発明のパリティ検査回路の一実施例のブロ
ック図である。図１に示すように、このメモリ装置１０
は、８ビットの入力データ信号DI7 〜DI0 が入力され、
８ビットの出力データ信号DO7 〜DO0 を出力する半導体
メモリ１２と、入力データ信号DI7 〜DI0 、出力データ
信号DO7 〜DO0 および入力パリティビットPIが入力さ
れ、出力パリティビットPO、入力エラー検出信号ERROR
1、および出力エラー検出信号ERROR2を出力するパリテ
ィ検査回路１４とから構成される。
るメモリ装置の一実施例のブロック図であり、図２は、
図１に示す本発明のパリティ検査回路の一実施例のブロ
ック図である。図１に示すように、このメモリ装置１０
は、８ビットの入力データ信号DI7 〜DI0 が入力され、
８ビットの出力データ信号DO7 〜DO0 を出力する半導体
メモリ１２と、入力データ信号DI7 〜DI0 、出力データ
信号DO7 〜DO0 および入力パリティビットPIが入力さ
れ、出力パリティビットPO、入力エラー検出信号ERROR
1、および出力エラー検出信号ERROR2を出力するパリテ
ィ検査回路１４とから構成される。
【００２５】また、図２に示すように、本発明のパリテ
ィ検査回路１４は、入力データ信号DI7 〜DI0 および入
力パリティビットPIが入力され、入力エラー検出信号ER
ROR1および入力パリティ信号２４を出力する入力検査回
路１６と、入力パリティ信号２４を記憶し、入力パリテ
ィ信号２８を出力する記憶回路１８と、出力データ信号
DO7 〜DO0 が入力され、出力パリティビットPOおよび出
力パリティ信号２６を出力する出力検査回路２０と、出
力パリティ信号２６および入力パリティ信号２８が入力
され、出力エラー検出信号ERROR2を出力する不一致検出
回路２２とから構成される。
ィ検査回路１４は、入力データ信号DI7 〜DI0 および入
力パリティビットPIが入力され、入力エラー検出信号ER
ROR1および入力パリティ信号２４を出力する入力検査回
路１６と、入力パリティ信号２４を記憶し、入力パリテ
ィ信号２８を出力する記憶回路１８と、出力データ信号
DO7 〜DO0 が入力され、出力パリティビットPOおよび出
力パリティ信号２６を出力する出力検査回路２０と、出
力パリティ信号２６および入力パリティ信号２８が入力
され、出力エラー検出信号ERROR2を出力する不一致検出
回路２２とから構成される。
【００２６】ここで、このパリティ検査回路１４は、半
導体メモリ１２に入力データ信号DI 7 〜DI0 を書き込む
際に、入力データ信号DI7 〜DI0 に応じて入力パリティ
信号２４を生成し、同様に、半導体メモリ１２から出力
データ信号DO7 〜DO0 を読み出す際に、出力データ信号
DO7 〜DO0 に応じて出力パリティ信号２６を生成し、こ
れらの入力パリティ信号２４と出力パリティ信号２６と
の不一致を検出することにより、半導体メモリ１２から
読み出される出力データ信号DO7 〜DO0 のパリティ検査
を行うものである。
導体メモリ１２に入力データ信号DI 7 〜DI0 を書き込む
際に、入力データ信号DI7 〜DI0 に応じて入力パリティ
信号２４を生成し、同様に、半導体メモリ１２から出力
データ信号DO7 〜DO0 を読み出す際に、出力データ信号
DO7 〜DO0 に応じて出力パリティ信号２６を生成し、こ
れらの入力パリティ信号２４と出力パリティ信号２６と
の不一致を検出することにより、半導体メモリ１２から
読み出される出力データ信号DO7 〜DO0 のパリティ検査
を行うものである。
【００２７】また、半導体メモリ１２としては、例えば
あらゆる種類のＲＡＭ（揮発性メモリ）や、さらにはＲ
ＯＭ（不揮発性メモリ）などを適用することができる。
なお、半導体メモリ１２のデータ信号の入力端および出
力端は分離されていても良いし、あるいは共通化されて
いても良い。また、そのデータビット数は８ビットに限
定されず何ビットであっても良いし、その個数も限定さ
れない。即ち、本発明のパリティ検査回路１４は、どの
ような半導体メモリ１２にも適用可能である。なお、図
示例においては説明の都合上、半導体メモリ１２のアド
レス信号、書き込みおよび読み出し制御信号は省略され
ている。
あらゆる種類のＲＡＭ（揮発性メモリ）や、さらにはＲ
ＯＭ（不揮発性メモリ）などを適用することができる。
なお、半導体メモリ１２のデータ信号の入力端および出
力端は分離されていても良いし、あるいは共通化されて
いても良い。また、そのデータビット数は８ビットに限
定されず何ビットであっても良いし、その個数も限定さ
れない。即ち、本発明のパリティ検査回路１４は、どの
ような半導体メモリ１２にも適用可能である。なお、図
示例においては説明の都合上、半導体メモリ１２のアド
レス信号、書き込みおよび読み出し制御信号は省略され
ている。
【００２８】次に、図３、図４、図５および図６に、そ
れぞれ入力検査回路、記憶回路、出力検査回路および不
一致検出回路の具体例を示す。まず、図３は、本発明の
パリティ検査回路に用いられる入力検査回路の一実施例
の構成回路図である。この入力検査回路１６は検査回路
３０ａ，３２，３４，３６から構成される。
れぞれ入力検査回路、記憶回路、出力検査回路および不
一致検出回路の具体例を示す。まず、図３は、本発明の
パリティ検査回路に用いられる入力検査回路の一実施例
の構成回路図である。この入力検査回路１６は検査回路
３０ａ，３２，３４，３６から構成される。
【００２９】検査回路３０ａはEXORゲート３８，４０，
４２，４４，４６，４８，５０，５２から構成される。
なお、検査回路３２は、検査回路３０ａを構成するEXOR
ゲート３８，４０，４２，４４を共通利用して構成され
ているが、例えば検査回路３０ａとは別々のEXORゲート
を使用して構成されていても良い。これらの検査回路３
０ａ，３２において、EXORゲート３８の入力端には入力
データ信号DI7 ，DI6が入力され、以下同様に、EXORゲ
ート４０の入力端には入力データ信号DI5 ，DI 4 が、EX
ORゲート４２の入力端には入力データ信号DI3 ，DI
2 が、そしてEXORゲート４４の入力端には入力データ信
号DI1 ，DI0 が入力される。
４２，４４，４６，４８，５０，５２から構成される。
なお、検査回路３２は、検査回路３０ａを構成するEXOR
ゲート３８，４０，４２，４４を共通利用して構成され
ているが、例えば検査回路３０ａとは別々のEXORゲート
を使用して構成されていても良い。これらの検査回路３
０ａ，３２において、EXORゲート３８の入力端には入力
データ信号DI7 ，DI6が入力され、以下同様に、EXORゲ
ート４０の入力端には入力データ信号DI5 ，DI 4 が、EX
ORゲート４２の入力端には入力データ信号DI3 ，DI
2 が、そしてEXORゲート４４の入力端には入力データ信
号DI1 ，DI0 が入力される。
【００３０】また、EXORゲート４６の入力端にはEXORゲ
ート３８，４０の出力端が接続され、同様に、EXORゲー
ト４８の入力端にはEXORゲート４２，４４の出力端が接
続され、EXORゲート５０の入力端にはEXORゲート４６，
４８の出力端が接続される。また、EXORゲート５２の入
力端にはEXORゲート５０の出力端および入力パリティビ
ットPIが入力され、EXORゲート５２の出力端からは入力
エラー検出信号ERROR1が出力される。また、EXORゲート
３８，４０，４２，４４の出力端からは、それぞれ入力
パリティ信号２４ａ，２４ｂ，２４ｃ，２４ｄが出力さ
れる。
ート３８，４０の出力端が接続され、同様に、EXORゲー
ト４８の入力端にはEXORゲート４２，４４の出力端が接
続され、EXORゲート５０の入力端にはEXORゲート４６，
４８の出力端が接続される。また、EXORゲート５２の入
力端にはEXORゲート５０の出力端および入力パリティビ
ットPIが入力され、EXORゲート５２の出力端からは入力
エラー検出信号ERROR1が出力される。また、EXORゲート
３８，４０，４２，４４の出力端からは、それぞれ入力
パリティ信号２４ａ，２４ｂ，２４ｃ，２４ｄが出力さ
れる。
【００３１】ここで、検査回路３０ａは、入力パリティ
ビットPIに応じて８ビットの入力データ信号DI7 〜DI0
のパリティ検査を行い、その検査結果となる入力エラー
検出信号ERROR1を出力するものである。なお、入力デー
タ信号のデータビット数が８ビットの場合を例に挙げて
説明しているが、これに限定されず入力データ信号のデ
ータビット数が何ビットであっても同様に構成すること
ができる。また、以降に説明する検査回路３２、３４、
３６においても同様である。
ビットPIに応じて８ビットの入力データ信号DI7 〜DI0
のパリティ検査を行い、その検査結果となる入力エラー
検出信号ERROR1を出力するものである。なお、入力デー
タ信号のデータビット数が８ビットの場合を例に挙げて
説明しているが、これに限定されず入力データ信号のデ
ータビット数が何ビットであっても同様に構成すること
ができる。また、以降に説明する検査回路３２、３４、
３６においても同様である。
【００３２】また、検査回路３２は、８ビットの入力デ
ータ信号DI7 〜DI0 の中の任意の２ビットを組み合わせ
て構成される４個の入力データ信号対、図示例において
は入力データ信号対DI7 ，DI6 、入力データ信号対D
I5 ，DI4 、入力データ信号対DI 3 ，DI2 、入力データ
信号対DI1 ，DI0 を構成し、それぞれの入力データ信号
対DI7 ，DI6 、入力データ信号対DI5 ，DI4 、入力デー
タ信号対DI3 ，DI2 、入力データ信号対DI1 ，DI0 毎
に、それぞれ入力パリティ信号２４ａ，２４ｂ，２４
ｃ，２４ｄを生成するものである。
ータ信号DI7 〜DI0 の中の任意の２ビットを組み合わせ
て構成される４個の入力データ信号対、図示例において
は入力データ信号対DI7 ，DI6 、入力データ信号対D
I5 ，DI4 、入力データ信号対DI 3 ，DI2 、入力データ
信号対DI1 ，DI0 を構成し、それぞれの入力データ信号
対DI7 ，DI6 、入力データ信号対DI5 ，DI4 、入力デー
タ信号対DI3 ，DI2 、入力データ信号対DI1 ，DI0 毎
に、それぞれ入力パリティ信号２４ａ，２４ｂ，２４
ｃ，２４ｄを生成するものである。
【００３３】検査回路３２において、入力データ信号の
データビット数がＮビット（Ｎは偶数）の場合、Ｍ個
（ＭはＮ／２）の入力データ信号対が構成され、Ｍ本の
入力パリティ信号２４が生成される。また、入力データ
信号のデータビット数がＮビット（Ｎは奇数）の場合、
Ｍ個（Ｍは（Ｎ−１）／２）の入力データ信号対が構成
され、入力データ信号対が構成されない入力データ信号
の中の任意の１ビットは、そのままあるいはバッファ等
を介して出力され、合計Ｍ＋１本の入力パリティ信号２
４が生成される。なお、入力データ信号対の組合せは、
異なるビット対であれば任意の組合せで良い。
データビット数がＮビット（Ｎは偶数）の場合、Ｍ個
（ＭはＮ／２）の入力データ信号対が構成され、Ｍ本の
入力パリティ信号２４が生成される。また、入力データ
信号のデータビット数がＮビット（Ｎは奇数）の場合、
Ｍ個（Ｍは（Ｎ−１）／２）の入力データ信号対が構成
され、入力データ信号対が構成されない入力データ信号
の中の任意の１ビットは、そのままあるいはバッファ等
を介して出力され、合計Ｍ＋１本の入力パリティ信号２
４が生成される。なお、入力データ信号対の組合せは、
異なるビット対であれば任意の組合せで良い。
【００３４】また、検出回路３４は、EXORゲート５４，
５６，５８から構成される。EXORゲート５４の入力端に
は入力データ信号DI7 ，DI5 が入力され、同様に、EXOR
ゲート５６の入力端には入力データ信号DI3 ，DI1 が入
力される。また、EXORゲート５８の入力端にはEXORゲー
ト５４，５６の出力端が接続され、EXORゲート５８の出
力端からは入力パリティ信号２４ｅが出力される。
５６，５８から構成される。EXORゲート５４の入力端に
は入力データ信号DI7 ，DI5 が入力され、同様に、EXOR
ゲート５６の入力端には入力データ信号DI3 ，DI1 が入
力される。また、EXORゲート５８の入力端にはEXORゲー
ト５４，５６の出力端が接続され、EXORゲート５８の出
力端からは入力パリティ信号２４ｅが出力される。
【００３５】この検査回路３４は、検査回路３２におい
て構成される４個の入力データ信号対、図示例において
は入力データ信号対DI7 ，DI6 、入力データ信号対D
I5 ，DI 4 、入力データ信号対DI3 ，DI2 、入力データ
信号対DI1 ，DI0 のそれぞれにおいて、入力データ信号
対のいずれか１ビットを取り出して４ビットの入力デー
タ信号の組合せ、図示例においては入力データ信号D
I7 ，DI5 ，DI3 ，DI1 の組合せを構成し、これらの入
力データ信号DI7 ，DI5 ，DI3 ，DI1 に応じて、１本の
入力パリティ信号２４ｅを生成するものである。
て構成される４個の入力データ信号対、図示例において
は入力データ信号対DI7 ，DI6 、入力データ信号対D
I5 ，DI 4 、入力データ信号対DI3 ，DI2 、入力データ
信号対DI1 ，DI0 のそれぞれにおいて、入力データ信号
対のいずれか１ビットを取り出して４ビットの入力デー
タ信号の組合せ、図示例においては入力データ信号D
I7 ，DI5 ，DI3 ，DI1 の組合せを構成し、これらの入
力データ信号DI7 ，DI5 ，DI3 ，DI1 に応じて、１本の
入力パリティ信号２４ｅを生成するものである。
【００３６】また、検出回路３６は、EXORゲート６０，
６２，６４、EXORゲート６６，６８，７０およびEXORゲ
ート７２から構成される。EXORゲート６０の入力端には
入力データ信号DI7 ，DI6 ，DI5 が入力され、同様に、
EXORゲート６２の入力端には入力データ信号DI3 ，DI1
が入力される。また、EXORゲート６４の入力端にはEXOR
ゲート６０，６２の出力端が接続され、EXORゲート６４
の出力端からは入力パリティ信号２４ｆが出力される。
６２，６４、EXORゲート６６，６８，７０およびEXORゲ
ート７２から構成される。EXORゲート６０の入力端には
入力データ信号DI7 ，DI6 ，DI5 が入力され、同様に、
EXORゲート６２の入力端には入力データ信号DI3 ，DI1
が入力される。また、EXORゲート６４の入力端にはEXOR
ゲート６０，６２の出力端が接続され、EXORゲート６４
の出力端からは入力パリティ信号２４ｆが出力される。
【００３７】また、EXORゲート６６の入力端には入力デ
ータ信号DI5 ，DI4 が入力され、同様に、EXORゲート６
８の入力端には入力データ信号DI3 ，DI1 が入力され
る。また、EXORゲート７０の入力端にはEXORゲート６
６，６８の出力端が接続され、EXORゲート７０の出力端
からは入力パリティ信号２４ｇが出力される。また、EX
ORゲート７２の入力端には入力データ信号DI2 ，DI1 ，
DI0 が入力され、EXORゲート７２の出力端からは入力パ
リティ信号２４ｈが出力される。
ータ信号DI5 ，DI4 が入力され、同様に、EXORゲート６
８の入力端には入力データ信号DI3 ，DI1 が入力され
る。また、EXORゲート７０の入力端にはEXORゲート６
６，６８の出力端が接続され、EXORゲート７０の出力端
からは入力パリティ信号２４ｇが出力される。また、EX
ORゲート７２の入力端には入力データ信号DI2 ，DI1 ，
DI0 が入力され、EXORゲート７２の出力端からは入力パ
リティ信号２４ｈが出力される。
【００３８】この検査回路３６は、検査回路３２におい
て構成される４個の入力データ信号対、図示例において
は入力データ信号対DI7 ，DI6 、入力データ信号対D
I5 ，DI 4 、入力データ信号対DI3 ，DI2 、入力データ
信号対DI1 ，DI0 を２つ組み合わせて構成される合計６
個の組合せ、即ち、入力データ信号対DI7 ，DI6 および
入力データ信号対DI5 ，DI4 の組合せ、入力データ信号
対DI7 ，DI6 および入力データ信号対DI3 ，DI2 の組合
せ、入力データ信号対DI7 ，DI6 および入力データ信号
対DI1 ，DI0 の組合せ、入力データ信号対DI5 ，DI4 お
よび入力データ信号対DI3 ，DI2 の組合せ、入力データ
信号対DI5 ，DI4 および入力データ信号対DI 1 ，DI0 の
組合せ、入力データ信号対DI3 ，DI2 および入力データ
信号対DI1 ，DI0 の組合せの中で、共通の入力データ信
号対を持つ組合せをまとめて構成される組合せ、例えば
入力データ信号対DI7 ，DI6 を共通の入力データ信号対
として構成される入力データ信号対DI7 ，DI6 および入
力データ信号対DI5 ，DI4 の組合せ、入力データ信号対
DI7 ，DI6 および入力データ信号対DI3 ，DI2 の組合
せ、入力データ信号対DI7 ，DI6 および入力データ信号
対DI1 ，DI0 の組合せからなる組合せと、入力データ信
号対DI5 ，DI4 を共通の入力データ信号対として構成さ
れる入力データ信号対DI5 ，DI4 および入力データ信号
対DI3 ，DI2 の組合せ、入力データ信号対DI5 ，DI4 お
よび入力データ信号対DI1 ，DI0 の組合せからなる組合
せと、入力データ信号対DI1 ，DI0 を共通の入力データ
信号対として構成される入力データ信号対DI3 ，DI2 お
よび入力データ信号対DI1 ，DI0 の組合せとからなる３
個の組合せ毎に、共通の入力データ信号対および残りの
それぞれの入力データ信号対のいずれか１ビットからな
る入力データ信号、図示例においては入力データ信号DI
7 ，DI6 ，DI5 ，DI3 ，DI1 、入力データ信号DI5 ，DI
4 ，DI3 ，DI1 、入力データ信号DI1 ，DI0 ，DI2 に応
じて、それぞれ入力パリティ信号２４ｆ，２４ｇ，２４
ｈを生成するものである。
て構成される４個の入力データ信号対、図示例において
は入力データ信号対DI7 ，DI6 、入力データ信号対D
I5 ，DI 4 、入力データ信号対DI3 ，DI2 、入力データ
信号対DI1 ，DI0 を２つ組み合わせて構成される合計６
個の組合せ、即ち、入力データ信号対DI7 ，DI6 および
入力データ信号対DI5 ，DI4 の組合せ、入力データ信号
対DI7 ，DI6 および入力データ信号対DI3 ，DI2 の組合
せ、入力データ信号対DI7 ，DI6 および入力データ信号
対DI1 ，DI0 の組合せ、入力データ信号対DI5 ，DI4 お
よび入力データ信号対DI3 ，DI2 の組合せ、入力データ
信号対DI5 ，DI4 および入力データ信号対DI 1 ，DI0 の
組合せ、入力データ信号対DI3 ，DI2 および入力データ
信号対DI1 ，DI0 の組合せの中で、共通の入力データ信
号対を持つ組合せをまとめて構成される組合せ、例えば
入力データ信号対DI7 ，DI6 を共通の入力データ信号対
として構成される入力データ信号対DI7 ，DI6 および入
力データ信号対DI5 ，DI4 の組合せ、入力データ信号対
DI7 ，DI6 および入力データ信号対DI3 ，DI2 の組合
せ、入力データ信号対DI7 ，DI6 および入力データ信号
対DI1 ，DI0 の組合せからなる組合せと、入力データ信
号対DI5 ，DI4 を共通の入力データ信号対として構成さ
れる入力データ信号対DI5 ，DI4 および入力データ信号
対DI3 ，DI2 の組合せ、入力データ信号対DI5 ，DI4 お
よび入力データ信号対DI1 ，DI0 の組合せからなる組合
せと、入力データ信号対DI1 ，DI0 を共通の入力データ
信号対として構成される入力データ信号対DI3 ，DI2 お
よび入力データ信号対DI1 ，DI0 の組合せとからなる３
個の組合せ毎に、共通の入力データ信号対および残りの
それぞれの入力データ信号対のいずれか１ビットからな
る入力データ信号、図示例においては入力データ信号DI
7 ，DI6 ，DI5 ，DI3 ，DI1 、入力データ信号DI5 ，DI
4 ，DI3 ，DI1 、入力データ信号DI1 ，DI0 ，DI2 に応
じて、それぞれ入力パリティ信号２４ｆ，２４ｇ，２４
ｈを生成するものである。
【００３９】なお、検査回路３６の図示例において構成
される入力データ信号の組数はＭ−１個となり、Ｍ−１
本の入力パリティ信号２４が生成される。また、本実施
例においては、説明のために判りやすく回路を分割して
図示しているが、これらの回路を論理圧縮することによ
り回路規模を削減することができる。例えば、検査回路
３６において使用されるEXORゲート６６は、検査回路３
０ａのEXORゲート４０と共通利用することができるし、
EXORゲート６０，７２の一部はEXORゲート３８，４２と
共通利用することもできる。
される入力データ信号の組数はＭ−１個となり、Ｍ−１
本の入力パリティ信号２４が生成される。また、本実施
例においては、説明のために判りやすく回路を分割して
図示しているが、これらの回路を論理圧縮することによ
り回路規模を削減することができる。例えば、検査回路
３６において使用されるEXORゲート６６は、検査回路３
０ａのEXORゲート４０と共通利用することができるし、
EXORゲート６０，７２の一部はEXORゲート３８，４２と
共通利用することもできる。
【００４０】続いて、図４は、本発明のパリティ検査回
路に用いられる記憶回路の一実施例の構成回路図であ
る。この記憶回路１８は、半導体メモリ７３，７４から
構成される。ここで、半導体メモリ７３の入力端には入
力パリティ信号２４ａ，２４ｂ，２４ｃ，２４ｄが入力
され、これらの入力端に対応する出力端からはそれぞれ
入力パリティ信号２８ａ，２８ｂ，２８ｃ，２８ｄが出
力される。同様に、半導体メモリ７４の入力端には入力
パリティ信号２４ｅ，２４ｆ，２４ｇ，２４ｈが入力さ
れ、これらの入力端に対応する出力端からはそれぞれ入
力パリティ信号２８ｅ，２８ｆ，２８ｇ，２８ｈが出力
される。
路に用いられる記憶回路の一実施例の構成回路図であ
る。この記憶回路１８は、半導体メモリ７３，７４から
構成される。ここで、半導体メモリ７３の入力端には入
力パリティ信号２４ａ，２４ｂ，２４ｃ，２４ｄが入力
され、これらの入力端に対応する出力端からはそれぞれ
入力パリティ信号２８ａ，２８ｂ，２８ｃ，２８ｄが出
力される。同様に、半導体メモリ７４の入力端には入力
パリティ信号２４ｅ，２４ｆ，２４ｇ，２４ｈが入力さ
れ、これらの入力端に対応する出力端からはそれぞれ入
力パリティ信号２８ｅ，２８ｆ，２８ｇ，２８ｈが出力
される。
【００４１】なお、この記憶回路１８はＲＡＭであれば
良く、特に限定されるものではない。例えば、１個の半
導体メモリにより構成しても良いし、図示例のように、
２個以上の半導体メモリにより構成しても良い。また、
半導体メモリ１２が複数個ある場合、テストモードにお
いて、この半導体メモリ１２の中の１つを本発明のパリ
ティ検査回路１４の記憶回路１８として使用するよう構
成しても良い。
良く、特に限定されるものではない。例えば、１個の半
導体メモリにより構成しても良いし、図示例のように、
２個以上の半導体メモリにより構成しても良い。また、
半導体メモリ１２が複数個ある場合、テストモードにお
いて、この半導体メモリ１２の中の１つを本発明のパリ
ティ検査回路１４の記憶回路１８として使用するよう構
成しても良い。
【００４２】また、この記憶回路１８のデータビット数
は、半導体メモリ１２のデータビット数Ｎにより決定さ
れる。即ち、入力検査回路１６においては、Ｎが偶数の
場合、最大（Ｍ＋１＋Ｍ−１）＝２Ｍ＝２（Ｎ／２）＝
Ｎ本の入力パリティ信号２４が生成され、Ｎが奇数の場
合、最大（Ｍ＋１＋１＋Ｍ−１）＝２Ｍ＋１＝２（（Ｎ
−１）／２）＋１＝Ｎ本の入力パリティ信号２４が生成
されるため、記憶回路１８のデータビット数はＮビット
となる。また、記憶回路１８のワード数は、半導体メモ
リ１２のワード数以上であれば良い。
は、半導体メモリ１２のデータビット数Ｎにより決定さ
れる。即ち、入力検査回路１６においては、Ｎが偶数の
場合、最大（Ｍ＋１＋Ｍ−１）＝２Ｍ＝２（Ｎ／２）＝
Ｎ本の入力パリティ信号２４が生成され、Ｎが奇数の場
合、最大（Ｍ＋１＋１＋Ｍ−１）＝２Ｍ＋１＝２（（Ｎ
−１）／２）＋１＝Ｎ本の入力パリティ信号２４が生成
されるため、記憶回路１８のデータビット数はＮビット
となる。また、記憶回路１８のワード数は、半導体メモ
リ１２のワード数以上であれば良い。
【００４３】続いて、図５は、本発明のパリティ検査回
路に用いられる出力検査回路の一実施例の構成回路図で
ある。この出力検査回路２０は入力検査回路１６と比較
して、入力パリティビットPIが入力されないために、検
査回路３０ａがEXORゲート５２を有していない検査回路
３０ｂに変更された点、および入力データ信号DI7 〜DI
0 の代わりに出力データ信号DO7 〜DO0 が入力され、入
力パリティ信号２４の代わりに出力パリティ信号２６が
出力される点が相違するだけであるから、同一の構成要
素には同一の符号を付してその説明は省略する。
路に用いられる出力検査回路の一実施例の構成回路図で
ある。この出力検査回路２０は入力検査回路１６と比較
して、入力パリティビットPIが入力されないために、検
査回路３０ａがEXORゲート５２を有していない検査回路
３０ｂに変更された点、および入力データ信号DI7 〜DI
0 の代わりに出力データ信号DO7 〜DO0 が入力され、入
力パリティ信号２４の代わりに出力パリティ信号２６が
出力される点が相違するだけであるから、同一の構成要
素には同一の符号を付してその説明は省略する。
【００４４】即ち、検査回路３０ｂにおいて、EXORゲー
ト５０の出力端からは出力パリティビットPOが出力され
る。この検査回路３０ｂは、８ビットの出力データ信号
DO7〜DO0 のパリティ検査を行い、その検査結果となる
出力パリティビットPOを出力するものである。
ト５０の出力端からは出力パリティビットPOが出力され
る。この検査回路３０ｂは、８ビットの出力データ信号
DO7〜DO0 のパリティ検査を行い、その検査結果となる
出力パリティビットPOを出力するものである。
【００４５】また、EXORゲート３８，４０，４２，４
４，５４，５６，６０，６２，６６，６８，７２の入力
端には、入力データ信号DI7 〜DI0 に対応する出力デー
タ信号DO7 〜DO0 が入力され、EXORゲート３８，４０，
４２，４４，５８，６４，７０，７２の出力端からは入
力パリティ信号２４ａ，２４ｂ，２４ｃ，２４ｄ，２４
ｅ，２４ｆ，２４ｇ，２４ｈに対応する出力パリティ信
号２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，
２６ｇ，２６ｈが出力される。
４，５４，５６，６０，６２，６６，６８，７２の入力
端には、入力データ信号DI7 〜DI0 に対応する出力デー
タ信号DO7 〜DO0 が入力され、EXORゲート３８，４０，
４２，４４，５８，６４，７０，７２の出力端からは入
力パリティ信号２４ａ，２４ｂ，２４ｃ，２４ｄ，２４
ｅ，２４ｆ，２４ｇ，２４ｈに対応する出力パリティ信
号２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，
２６ｇ，２６ｈが出力される。
【００４６】最後に、図６は、本発明のパリティ検査回
路に用いられる不一致検出回路の一実施例の構成回路図
である。この不一致検出回路２２は、EXORゲート７６，
７８，８０，８２，８４，８６，８８，９０と、ＯＲ
（論理和）ゲート９２とから構成される。
路に用いられる不一致検出回路の一実施例の構成回路図
である。この不一致検出回路２２は、EXORゲート７６，
７８，８０，８２，８４，８６，８８，９０と、ＯＲ
（論理和）ゲート９２とから構成される。
【００４７】ここで、EXORゲート７６の入力端には入力
パリティ信号２８ａおよび出力パリティ信号２６ａが入
力され、以下同様に、EXORゲート７８の入力端には入力
パリティ信号２８ｂおよび出力パリティ信号２６ｂが、
EXORゲート８０の入力端には入力パリティ信号２８ｃお
よび出力パリティ信号２６ｃが、EXORゲート８２の入力
端には入力パリティ信号２８ｄおよび出力パリティ信号
２６ｄが、EXORゲート８４の入力端には入力パリティ信
号２８ｅおよび出力パリティ信号２６ｅが、EXORゲート
８６の入力端には入力パリティ信号２８ｆおよび出力パ
リティ信号２６ｆが、EXORゲート８８の入力端には入力
パリティ信号２８ｇおよび出力パリティ信号２６ｇが、
そしてEXORゲート９０の入力端には入力パリティ信号２
８ｈおよび出力パリティ信号２６ｈが入力される。ま
た、ＯＲゲート９２の入力端にはEXORゲート７６，７
８，８０，８２，８４，８６，８８，９０の出力端が接
続され、ＯＲゲート９２の出力端からは出力エラー検出
信号ERROR2が出力される。
パリティ信号２８ａおよび出力パリティ信号２６ａが入
力され、以下同様に、EXORゲート７８の入力端には入力
パリティ信号２８ｂおよび出力パリティ信号２６ｂが、
EXORゲート８０の入力端には入力パリティ信号２８ｃお
よび出力パリティ信号２６ｃが、EXORゲート８２の入力
端には入力パリティ信号２８ｄおよび出力パリティ信号
２６ｄが、EXORゲート８４の入力端には入力パリティ信
号２８ｅおよび出力パリティ信号２６ｅが、EXORゲート
８６の入力端には入力パリティ信号２８ｆおよび出力パ
リティ信号２６ｆが、EXORゲート８８の入力端には入力
パリティ信号２８ｇおよび出力パリティ信号２６ｇが、
そしてEXORゲート９０の入力端には入力パリティ信号２
８ｈおよび出力パリティ信号２６ｈが入力される。ま
た、ＯＲゲート９２の入力端にはEXORゲート７６，７
８，８０，８２，８４，８６，８８，９０の出力端が接
続され、ＯＲゲート９２の出力端からは出力エラー検出
信号ERROR2が出力される。
【００４８】この不一致検出回路２２は、記憶回路１８
から出力される入力パリティ信号２８ａ，２８ｂ，２８
ｃ，２８ｄ，２８ｅ，２８ｆ，２８ｇ，２８ｈ、即ち、
入力検査回路１６により生成された入力パリティ信号２
４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ，２４
ｇ，２４ｈと、これに対応する出力検査回路２０により
生成される出力パリティ信号２６ａ，２６ｂ，２６ｃ，
２６ｄ，２６ｅ，２６ｆ，２６ｇ，２６ｈとの不一致を
検出して、その検出結果である出力エラー検出信号ERRO
R2を出力するものである。なお、その回路構成は特に限
定されるものではない。
から出力される入力パリティ信号２８ａ，２８ｂ，２８
ｃ，２８ｄ，２８ｅ，２８ｆ，２８ｇ，２８ｈ、即ち、
入力検査回路１６により生成された入力パリティ信号２
４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ，２４
ｇ，２４ｈと、これに対応する出力検査回路２０により
生成される出力パリティ信号２６ａ，２６ｂ，２６ｃ，
２６ｄ，２６ｅ，２６ｆ，２６ｇ，２６ｈとの不一致を
検出して、その検出結果である出力エラー検出信号ERRO
R2を出力するものである。なお、その回路構成は特に限
定されるものではない。
【００４９】次に、図１〜図６を参照しながら本発明の
パリティ検査回路１４の動作について説明する。まず、
半導体メモリ１２にデータを書き込む場合、図示してい
ないＣＰＵ（中央演算装置）により、入力データ信号DI
7 〜DI0 が半導体メモリ１２に入力されるとともに、入
力データ信号DI7 〜DI0 およびこの入力データ信号DI 7
〜DI0 に応じて決定される入力パリティビットPIが入力
検査回路１４に入力される。
パリティ検査回路１４の動作について説明する。まず、
半導体メモリ１２にデータを書き込む場合、図示してい
ないＣＰＵ（中央演算装置）により、入力データ信号DI
7 〜DI0 が半導体メモリ１２に入力されるとともに、入
力データ信号DI7 〜DI0 およびこの入力データ信号DI 7
〜DI0 に応じて決定される入力パリティビットPIが入力
検査回路１４に入力される。
【００５０】ここで、検査回路３０ａにおいては、入力
パリティビットPIに応じて入力データ信号DI7 〜DI0 の
パリティ検査が行われ、入力エラー検出信号ERROR1が出
力される。入力パリティビットPIとしては、偶数パリテ
ィを使用する場合、入力データ信号DI7 〜DI0 の中の
‘１’の総数が偶数個であれば‘０’が入力され、逆
に、奇数個であれば‘１’が入力される。また、奇数パ
リティを使用する場合、入力データ信号DI7 〜DI0 の中
の‘１’の総数が奇数個であれば‘０’が入力され、逆
に、偶数個であれば‘１’が入力される。
パリティビットPIに応じて入力データ信号DI7 〜DI0 の
パリティ検査が行われ、入力エラー検出信号ERROR1が出
力される。入力パリティビットPIとしては、偶数パリテ
ィを使用する場合、入力データ信号DI7 〜DI0 の中の
‘１’の総数が偶数個であれば‘０’が入力され、逆
に、奇数個であれば‘１’が入力される。また、奇数パ
リティを使用する場合、入力データ信号DI7 〜DI0 の中
の‘１’の総数が奇数個であれば‘０’が入力され、逆
に、偶数個であれば‘１’が入力される。
【００５１】このため、偶数パリティを使用する場合、
入力データ信号DI7 〜DI0 および入力パリティビットPI
の中の‘１’の総数は偶数個となるため、入力データ信
号DI 7 〜DI0 の中にビットエラーが存在しなければ、入
力エラー検出信号ERROR1は‘０’になる。同様に、奇数
パリティを使用する場合、入力データ信号DI7 〜DI0お
よび入力パリティビットPIの中の‘１’の総数は奇数個
となるため、入力データ信号DI7 〜DI0 の中にビットエ
ラーが存在しなければ、入力エラー検出信号ERROR1は
‘１’になる。
入力データ信号DI7 〜DI0 および入力パリティビットPI
の中の‘１’の総数は偶数個となるため、入力データ信
号DI 7 〜DI0 の中にビットエラーが存在しなければ、入
力エラー検出信号ERROR1は‘０’になる。同様に、奇数
パリティを使用する場合、入力データ信号DI7 〜DI0お
よび入力パリティビットPIの中の‘１’の総数は奇数個
となるため、入力データ信号DI7 〜DI0 の中にビットエ
ラーが存在しなければ、入力エラー検出信号ERROR1は
‘１’になる。
【００５２】この検査回路３０ａにおいては、８ビット
の入力データ信号DI7 〜DI0 の中に奇数個、即ち、１
個、３個、５個または７個の多重ビットエラーが存在す
る場合、入力エラー検出信号ERROR1により検出される。
例えば、偶数パリティを使用する場合、入力データ信号
DI7 ，DI6 ，DI5 に３個のビットエラーが存在すると、
入力エラー検出信号ERROR1が‘１’となることにより検
出される。また、ＣＰＵは、入力エラー検出信号ERROR1
により入力データ信号DI7 〜DI0 のエラーを確認して、
書き込みを中止したり再書き込みを行うことができる。
の入力データ信号DI7 〜DI0 の中に奇数個、即ち、１
個、３個、５個または７個の多重ビットエラーが存在す
る場合、入力エラー検出信号ERROR1により検出される。
例えば、偶数パリティを使用する場合、入力データ信号
DI7 ，DI6 ，DI5 に３個のビットエラーが存在すると、
入力エラー検出信号ERROR1が‘１’となることにより検
出される。また、ＣＰＵは、入力エラー検出信号ERROR1
により入力データ信号DI7 〜DI0 のエラーを確認して、
書き込みを中止したり再書き込みを行うことができる。
【００５３】また、検査回路３２において、入力データ
信号DI7 ，DI6 、入力データ信号DI 5 ，DI4 、入力デー
タ信号DI3 ，DI2 、入力データ信号DI1 ，DI0 に応じ
て、それぞれ入力パリティ信号２４ａ，２４ｂ，２４
ｃ，２４ｄが生成される。また、検査回路３４におい
て、入力データ信号DI7 ，DI6 ，DI5 ，DI4 に応じて入
力パリティ信号２４ｅが生成される。検査回路３６にお
いて、入力データ信号DI7 ，DI6 ，DI5 ，DI3 ，DI1 、
入力データ信号DI5 ，DI4 ，DI3 ，DI1 、入力データ信
号DI2 ，DI1 ，DI0 に応じて、それぞれ入力パリティ信
号２４ｆ，２４ｇ，２４ｈが生成される。
信号DI7 ，DI6 、入力データ信号DI 5 ，DI4 、入力デー
タ信号DI3 ，DI2 、入力データ信号DI1 ，DI0 に応じ
て、それぞれ入力パリティ信号２４ａ，２４ｂ，２４
ｃ，２４ｄが生成される。また、検査回路３４におい
て、入力データ信号DI7 ，DI6 ，DI5 ，DI4 に応じて入
力パリティ信号２４ｅが生成される。検査回路３６にお
いて、入力データ信号DI7 ，DI6 ，DI5 ，DI3 ，DI1 、
入力データ信号DI5 ，DI4 ，DI3 ，DI1 、入力データ信
号DI2 ，DI1 ，DI0 に応じて、それぞれ入力パリティ信
号２４ｆ，２４ｇ，２４ｈが生成される。
【００５４】このように、検査回路３０ａ，３２，３
４，３６により、データを書き込む際同時に、入力エラ
ー検出信号ERROR1が出力されるとともに、入力パリティ
信号２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４
ｆ，２４ｇ，２４ｈが生成される。そして、入力パリテ
ィ信号２４ａ，２４ｂ，２４ｃ，２４ｄは、記憶回路１
８を構成する半導体メモリ７３に記憶され、同様に、入
力パリティ信号２４ｅ，２４ｆ，２４ｇ，２４ｈは、記
憶回路１８の半導体メモリ７４に記憶される。
４，３６により、データを書き込む際同時に、入力エラ
ー検出信号ERROR1が出力されるとともに、入力パリティ
信号２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４
ｆ，２４ｇ，２４ｈが生成される。そして、入力パリテ
ィ信号２４ａ，２４ｂ，２４ｃ，２４ｄは、記憶回路１
８を構成する半導体メモリ７３に記憶され、同様に、入
力パリティ信号２４ｅ，２４ｆ，２４ｇ，２４ｈは、記
憶回路１８の半導体メモリ７４に記憶される。
【００５５】次に、半導体メモリ１２からデータを読み
出す場合、図示していないＣＰＵ（中央演算装置）によ
り、出力データ信号DO7 〜DO0 が半導体メモリ１２から
読み出されるとともに、出力検査回路２０にも入力され
る。また、記憶回路１８の半導体メモリ７３，７４から
は入力パリティ信号２８ａ，２８ｂ，２８ｃ，２８ｄ，
２８ｅ，２８ｆ，２８ｇ，２８ｈが読み出される。ここ
で、検査回路３０ｂにおいては、出力データ信号DO7 〜
DO0 のパリティ検査が行われ、この出力データ信号DO7
〜DO0 に応じて出力パリティビットPOが出力される。
出す場合、図示していないＣＰＵ（中央演算装置）によ
り、出力データ信号DO7 〜DO0 が半導体メモリ１２から
読み出されるとともに、出力検査回路２０にも入力され
る。また、記憶回路１８の半導体メモリ７３，７４から
は入力パリティ信号２８ａ，２８ｂ，２８ｃ，２８ｄ，
２８ｅ，２８ｆ，２８ｇ，２８ｈが読み出される。ここ
で、検査回路３０ｂにおいては、出力データ信号DO7 〜
DO0 のパリティ検査が行われ、この出力データ信号DO7
〜DO0 に応じて出力パリティビットPOが出力される。
【００５６】また、出力検査回路２０の検査回路３２，
３４，３６においては、入力検査回路１６の検査回路３
２，３４，３６と同様に、出力パリティ信号２６ａ，２
６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ，２６
ｈが生成される。そして、出力パリティ信号２６ａ，２
６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ，２６
ｈと、記憶回路１８の半導体メモリ７３，７４から読み
出された入力パリティ信号２８ａ，２８ｂ，２８ｃ，２
８ｄ，２８ｅ，２８ｆ，２８ｇ，２８ｈとは不一致検出
回路２２に入力される。
３４，３６においては、入力検査回路１６の検査回路３
２，３４，３６と同様に、出力パリティ信号２６ａ，２
６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ，２６
ｈが生成される。そして、出力パリティ信号２６ａ，２
６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ，２６
ｈと、記憶回路１８の半導体メモリ７３，７４から読み
出された入力パリティ信号２８ａ，２８ｂ，２８ｃ，２
８ｄ，２８ｅ，２８ｆ，２８ｇ，２８ｈとは不一致検出
回路２２に入力される。
【００５７】不一致検出回路２２においては、入力パリ
ティ信号２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２
８ｆ，２８ｇ，２８ｈ、即ち、入力検査回路１６により
生成された入力パリティ信号２４ａ，２４ｂ，２４ｃ，
２４ｄ，２４ｅ，２４ｆ，２４ｇ，２４ｈと、出力検査
回路２０により生成された出力パリティ信号２６ａ，２
６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ，２６
ｈとの不一致検出が行われ、その検出結果である出力エ
ラー検出信号ERROR2が出力される。
ティ信号２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２
８ｆ，２８ｇ，２８ｈ、即ち、入力検査回路１６により
生成された入力パリティ信号２４ａ，２４ｂ，２４ｃ，
２４ｄ，２４ｅ，２４ｆ，２４ｇ，２４ｈと、出力検査
回路２０により生成された出力パリティ信号２６ａ，２
６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ，２６
ｈとの不一致検出が行われ、その検出結果である出力エ
ラー検出信号ERROR2が出力される。
【００５８】まず、EXORゲート７６，７８，８０，８２
により、出力データ信号DO7 〜DO0の中に奇数個の多重
ビットエラーが存在する場合、または、出力データ信号
DO7〜DO0 の中に出力データ信号対DO7 ，DO6 、出力デ
ータ信号対DO5 ，DO4 、出力データ信号対DO3 ，DO2 、
出力データ信号対DO1 ，DO0 の組合せ以外の組合せから
なる偶数個の多重ビットエラーが存在する場合、入力パ
リティ信号２８ａ，２８ｂ，２８ｃ，２８ｄと、これに
対応する出力パリティ信号２６ａ，２６ｂ，２６ｃ，２
６ｄとの不一致が検出される。
により、出力データ信号DO7 〜DO0の中に奇数個の多重
ビットエラーが存在する場合、または、出力データ信号
DO7〜DO0 の中に出力データ信号対DO7 ，DO6 、出力デ
ータ信号対DO5 ，DO4 、出力データ信号対DO3 ，DO2 、
出力データ信号対DO1 ，DO0 の組合せ以外の組合せから
なる偶数個の多重ビットエラーが存在する場合、入力パ
リティ信号２８ａ，２８ｂ，２８ｃ，２８ｄと、これに
対応する出力パリティ信号２６ａ，２６ｂ，２６ｃ，２
６ｄとの不一致が検出される。
【００５９】例えば、出力データ信号DO7 ，DO6 ，DO5
に存在する３個のビットエラーは、EXORゲート７８の出
力が‘１’となることにより、入力パリティ信号２８ｂ
と出力パリティ信号２６ｂとの不一致が検出される。ま
た、出力データ信号DO7 ，DO 5 に存在する２個のビット
エラーは、EXORゲート７６，７８の出力が‘１’となる
ことにより、入力パリティ信号２８ａ，２８ｂと出力パ
リティ信号２６ａ，２６ｂとの不一致が検出される。
に存在する３個のビットエラーは、EXORゲート７８の出
力が‘１’となることにより、入力パリティ信号２８ｂ
と出力パリティ信号２６ｂとの不一致が検出される。ま
た、出力データ信号DO7 ，DO 5 に存在する２個のビット
エラーは、EXORゲート７６，７８の出力が‘１’となる
ことにより、入力パリティ信号２８ａ，２８ｂと出力パ
リティ信号２６ａ，２６ｂとの不一致が検出される。
【００６０】また、EXORゲート８４により、出力データ
信号DO7 〜DO0 の中に出力データ信号対DO7 ，DO6 、出
力データ信号対DO5 ，DO4 、出力データ信号対DO3 ，DO
2 、出力データ信号対DO1 ，DO0 の組合せからなり、２
の奇数倍の偶数個、例えば図示例においては、２個（２
×１）または６個（２×３）の多重ビットエラーが存在
する場合、入力パリティ信号２８ｅと、これに対応する
出力パリティ信号２６ｅとの不一致が検出される。
信号DO7 〜DO0 の中に出力データ信号対DO7 ，DO6 、出
力データ信号対DO5 ，DO4 、出力データ信号対DO3 ，DO
2 、出力データ信号対DO1 ，DO0 の組合せからなり、２
の奇数倍の偶数個、例えば図示例においては、２個（２
×１）または６個（２×３）の多重ビットエラーが存在
する場合、入力パリティ信号２８ｅと、これに対応する
出力パリティ信号２６ｅとの不一致が検出される。
【００６１】例えば、出力データ信号DO7 ，DO6 に存在
する２個のビットエラーや、出力データ信号DO7 ，D
O6 ，DO5 ，DO4 ，DO3 ，DO2 に存在する６個のビット
エラーは、EXORゲート８４の出力が‘１’となることに
より、入力パリティ信号２８ｅと出力パリティ信号２６
ｅとの不一致が検出される。なお、例えば入力および出
力データ信号のデータビット数が１６ビットの場合、こ
の検査回路３４により検出される多重ビットエラーは、
２ビット，６ビット，１０ビット，１４ビットである。
する２個のビットエラーや、出力データ信号DO7 ，D
O6 ，DO5 ，DO4 ，DO3 ，DO2 に存在する６個のビット
エラーは、EXORゲート８４の出力が‘１’となることに
より、入力パリティ信号２８ｅと出力パリティ信号２６
ｅとの不一致が検出される。なお、例えば入力および出
力データ信号のデータビット数が１６ビットの場合、こ
の検査回路３４により検出される多重ビットエラーは、
２ビット，６ビット，１０ビット，１４ビットである。
【００６２】また、EXORゲート８６，８８，９０によ
り、出力データ信号DO7 〜DO0 の中に出力データ信号対
DO7 ，DO6 、出力データ信号対DO5 ，DO4 、出力データ
信号対DO3 ，DO2 、出力データ信号対DO1 ，DO0 の組合
せからなり、２の偶数倍の偶数個、例えば図示例におい
ては、４個（２×２）または８個（２×４）の多重ビッ
トエラーが存在する場合、入力パリティ信号２８ｆ，２
８ｇ，２８ｈと、これに対応する出力パリティ信号２６
ｆ，２６ｇ，２６ｈとの不一致が検出される。
り、出力データ信号DO7 〜DO0 の中に出力データ信号対
DO7 ，DO6 、出力データ信号対DO5 ，DO4 、出力データ
信号対DO3 ，DO2 、出力データ信号対DO1 ，DO0 の組合
せからなり、２の偶数倍の偶数個、例えば図示例におい
ては、４個（２×２）または８個（２×４）の多重ビッ
トエラーが存在する場合、入力パリティ信号２８ｆ，２
８ｇ，２８ｈと、これに対応する出力パリティ信号２６
ｆ，２６ｇ，２６ｈとの不一致が検出される。
【００６３】例えば、出力データ信号DO7 ，DO6 ，D
O5 ，DO4 に存在する４個のビットエラーは、EXORゲー
ト８６の出力が‘１’となることにより、入力パリティ
信号２８ｆと出力パリティ信号２６ｆとの不一致が検出
される。また、出力データ信号DO 7 〜DO0 の全てに存在
する８個のビットエラーは、即ち、全ビットエラーはEX
ORゲート８６，９０の出力が‘１’となることにより、
入力パリティ信号２８ｆ，２８ｈと出力パリティ信号２
６ｆ，２６ｈとの不一致が検出される。なお、例えば入
力および出力データ信号のデータビット数が１６ビット
の場合、この検査回路３６により検出される多重ビット
エラーは、４ビット，８ビット，１２ビット，１６ビッ
トである。
O5 ，DO4 に存在する４個のビットエラーは、EXORゲー
ト８６の出力が‘１’となることにより、入力パリティ
信号２８ｆと出力パリティ信号２６ｆとの不一致が検出
される。また、出力データ信号DO 7 〜DO0 の全てに存在
する８個のビットエラーは、即ち、全ビットエラーはEX
ORゲート８６，９０の出力が‘１’となることにより、
入力パリティ信号２８ｆ，２８ｈと出力パリティ信号２
６ｆ，２６ｈとの不一致が検出される。なお、例えば入
力および出力データ信号のデータビット数が１６ビット
の場合、この検査回路３６により検出される多重ビット
エラーは、４ビット，８ビット，１２ビット，１６ビッ
トである。
【００６４】そして、例えば入力パリティ信号２８ａと
出力パリティ信号２６ａとの不一致が検出されると、EX
ORゲート７６の出力は‘１’になるため、ＯＲゲート９
２から出力される出力エラー検出信号ERROR2も‘１’に
なる。また、入力パリティ信号２４ａ，２４ｂ，２４
ｃ，２４ｄ，２４ｅ，２４ｆ，２４ｇ，２４ｈと、これ
に対応する出力パリティ信号２６ａ，２６ｂ，２６ｃ，
２６ｄ，２６ｅ，２６ｆ，２６ｇ，２６ｈとの全てが一
致する場合、EXORゲート７６，７８，８０，８２，８
４，８６，８８，９０の出力は全て‘０’となり、ＯＲ
ゲート９２から出力される出力エラー検出信号ERROR2も
‘０’になる。
出力パリティ信号２６ａとの不一致が検出されると、EX
ORゲート７６の出力は‘１’になるため、ＯＲゲート９
２から出力される出力エラー検出信号ERROR2も‘１’に
なる。また、入力パリティ信号２４ａ，２４ｂ，２４
ｃ，２４ｄ，２４ｅ，２４ｆ，２４ｇ，２４ｈと、これ
に対応する出力パリティ信号２６ａ，２６ｂ，２６ｃ，
２６ｄ，２６ｅ，２６ｆ，２６ｇ，２６ｈとの全てが一
致する場合、EXORゲート７６，７８，８０，８２，８
４，８６，８８，９０の出力は全て‘０’となり、ＯＲ
ゲート９２から出力される出力エラー検出信号ERROR2も
‘０’になる。
【００６５】このように、入力データ信号DI7 〜DI0 に
応じて生成された入力パリティ信号２４ａ，２４ｂ，２
４ｃ，２４ｄ，２４ｅ，２４ｆ，２４ｇ，２４ｈを記憶
回路１８に記憶し、この記憶回路１８から出力される入
力パリティ信号２８ａ，２８ｂ，２８ｃ，２８ｄ，２８
ｅ，２８ｆ，２８ｇ，２８ｈと、出力データ信号DO7〜D
O0 に応じて生成される出力パリティ信号２６ａ，２６
ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ，２６ｈ
とを比較することにより、半導体メモリ１２から読み出
される出力データ信号DO7 〜DO0 の中に存在するあらゆ
る多重ビットエラーを検出することができる。また、Ｃ
ＰＵは、出力エラー検出信号ERROR2により出力データ信
号DO7 〜DO0 のエラーを確認して、読み出しを中止した
り再読み出しを行うことができる。
応じて生成された入力パリティ信号２４ａ，２４ｂ，２
４ｃ，２４ｄ，２４ｅ，２４ｆ，２４ｇ，２４ｈを記憶
回路１８に記憶し、この記憶回路１８から出力される入
力パリティ信号２８ａ，２８ｂ，２８ｃ，２８ｄ，２８
ｅ，２８ｆ，２８ｇ，２８ｈと、出力データ信号DO7〜D
O0 に応じて生成される出力パリティ信号２６ａ，２６
ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ，２６ｈ
とを比較することにより、半導体メモリ１２から読み出
される出力データ信号DO7 〜DO0 の中に存在するあらゆ
る多重ビットエラーを検出することができる。また、Ｃ
ＰＵは、出力エラー検出信号ERROR2により出力データ信
号DO7 〜DO0 のエラーを確認して、読み出しを中止した
り再読み出しを行うことができる。
【００６６】なお、半導体メモリ１２のデータビット数
が奇数ビットの場合、検査回路３２において入力データ
信号対が構成されない入力データ信号の任意の１ビット
は、そのままあるいはバッファ等を介して入力パリティ
信号２４の１つとして出力することにより、このビット
を含む奇数個の多重ビットエラーを検出することが可能
になる。また、この１ビット以外の回路構成およびその
動作は、半導体メモリ１２のデータビット数が偶数ビッ
トの場合と同じである。逆に、回路的に多少冗長になる
が、半導体メモリ１２のデータビット数が偶数ビットの
場合の本発明のパリティ検査回路において、例えば任意
の１ビットをダミービットとしてローレベルに固定し、
例えば入力データ信号DI7 をローレベルに固定し、さら
に入力パリティ信号２４ｆを使用しないようにすれば、
これを奇数ビットの場合の回路として使用することもで
きる。
が奇数ビットの場合、検査回路３２において入力データ
信号対が構成されない入力データ信号の任意の１ビット
は、そのままあるいはバッファ等を介して入力パリティ
信号２４の１つとして出力することにより、このビット
を含む奇数個の多重ビットエラーを検出することが可能
になる。また、この１ビット以外の回路構成およびその
動作は、半導体メモリ１２のデータビット数が偶数ビッ
トの場合と同じである。逆に、回路的に多少冗長になる
が、半導体メモリ１２のデータビット数が偶数ビットの
場合の本発明のパリティ検査回路において、例えば任意
の１ビットをダミービットとしてローレベルに固定し、
例えば入力データ信号DI7 をローレベルに固定し、さら
に入力パリティ信号２４ｆを使用しないようにすれば、
これを奇数ビットの場合の回路として使用することもで
きる。
【００６７】本発明のパリティ検査回路を実施例を挙げ
て説明したが、本発明のパリティ検査回路はこの実施例
だけに限定されるものではない。例えば、このパリティ
検査回路１４は、半導体メモリ１２のチップの内部に内
蔵しても良いし、これとは逆に、半導体メモリ１２のチ
ップの外部に配置しても良い。なお、半導体メモリ１２
のチップの外部にこのパリティ検査回路１４を配置する
場合、本発明のパリティ検査回路は全ての半導体メモリ
に対して共通に使用することができるし、半導体メモリ
のテスト回路としても使用することができる。
て説明したが、本発明のパリティ検査回路はこの実施例
だけに限定されるものではない。例えば、このパリティ
検査回路１４は、半導体メモリ１２のチップの内部に内
蔵しても良いし、これとは逆に、半導体メモリ１２のチ
ップの外部に配置しても良い。なお、半導体メモリ１２
のチップの外部にこのパリティ検査回路１４を配置する
場合、本発明のパリティ検査回路は全ての半導体メモリ
に対して共通に使用することができるし、半導体メモリ
のテスト回路としても使用することができる。
【００６８】
【発明の効果】以上詳細に説明した様に、本発明のパリ
ティ検査回路は、半導体メモリにデータを書き込む際
に、入力検査回路により、この半導体メモリのあらゆる
多重ビットエラーを検出できるよう入力パリティ信号を
生成して、これを記憶回路に記憶し、半導体メモリから
データを読み出す際に、出力検査回路により、入力検査
回路と同様に出力パリティ信号を生成し、不一致検出回
路により、この出力パリティ信号と記憶回路に記憶され
た入力パリティ信号との不一致を検出するものである。
従って、本発明のパリティ検査回路によれば、半導体メ
モリのあらゆる多重ビットエラーを検出することができ
る。このため、本発明のパリティ検査回路は、半導体メ
モリのテスト回路としても使用することができる。
ティ検査回路は、半導体メモリにデータを書き込む際
に、入力検査回路により、この半導体メモリのあらゆる
多重ビットエラーを検出できるよう入力パリティ信号を
生成して、これを記憶回路に記憶し、半導体メモリから
データを読み出す際に、出力検査回路により、入力検査
回路と同様に出力パリティ信号を生成し、不一致検出回
路により、この出力パリティ信号と記憶回路に記憶され
た入力パリティ信号との不一致を検出するものである。
従って、本発明のパリティ検査回路によれば、半導体メ
モリのあらゆる多重ビットエラーを検出することができ
る。このため、本発明のパリティ検査回路は、半導体メ
モリのテスト回路としても使用することができる。
【図面の簡単な説明】
【図１】本発明のパリティ検査回路を備えるメモリ装置
の一実施例のブロック図である。
の一実施例のブロック図である。
【図２】本発明のパリティ検査回路の一実施例のブロッ
ク図である。
ク図である。
【図３】本発明のパリティ検査回路の入力検査回路の一
実施例の構成回路図である。
実施例の構成回路図である。
【図４】本発明のパリティ検査回路の記憶回路の一実施
例の構成回路図である。
例の構成回路図である。
【図５】本発明のパリティ検査回路の出力検査回路の一
実施例の構成回路図である。
実施例の構成回路図である。
【図６】本発明のパリティ検査回路の不一致検出回路の
一実施例の構成回路図である。
一実施例の構成回路図である。
【図７】従来のパリティ検査回路を備えるメモリ装置の
一例のブロック図である。
一例のブロック図である。
１０，１００ メモリ装置 １２，１０２，１０８ 半導体メモリ １４，１０４ パリティ検査回路 １６ 入力検査回路 １８ 記憶回路 ２０ 出力検査回路 ２２ 不一致検出回路 ２４，２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４
ｆ，２４ｇ，２４ｈ入力パリティ信号 ２６，２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６
ｆ，２６ｇ，２６ｈ入力パリティ信号 ２８，２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２８
ｆ，２８ｇ，２８ｈ出力パリティ信号 ３０ａ，３０ｂ，３２，３４，３６ 検査回路 ３８，４０，４２，４４，４６，４８，５０，５２，５
４，５６，５８，６０，６２，６４，６６，６８，７
０，７２，７６，７８，８０，８２，８６，８８，９
０，９１ ＥＸＯＲゲート ７３，７４ 半導体メモリ ９２ ＯＲゲート １０６ パリティ発生・検査回路 １１０ ＪＫフリップフロップ １１２，１１４ ＡＮＤゲート １１６ インバータ ＰＩ 入力パリティビット ＰＯ 出力パリティビット ＤＩ0 〜ＤＩ7 入力データ信号 ＤＯ0 〜ＤＯ7 出力データ信号 ＥＲＲＯＲ１，ＥＲＲＯＲ２ エラー検出信号 ＲＡＳ＿ ローアドレスストローブ信号 ＣＡＳ＿ カラムアドレスストローブ信号 Ｗ＿ ライトイネーブル信号
ｆ，２４ｇ，２４ｈ入力パリティ信号 ２６，２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６
ｆ，２６ｇ，２６ｈ入力パリティ信号 ２８，２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，２８
ｆ，２８ｇ，２８ｈ出力パリティ信号 ３０ａ，３０ｂ，３２，３４，３６ 検査回路 ３８，４０，４２，４４，４６，４８，５０，５２，５
４，５６，５８，６０，６２，６４，６６，６８，７
０，７２，７６，７８，８０，８２，８６，８８，９
０，９１ ＥＸＯＲゲート ７３，７４ 半導体メモリ ９２ ＯＲゲート １０６ パリティ発生・検査回路 １１０ ＪＫフリップフロップ １１２，１１４ ＡＮＤゲート １１６ インバータ ＰＩ 入力パリティビット ＰＯ 出力パリティビット ＤＩ0 〜ＤＩ7 入力データ信号 ＤＯ0 〜ＤＯ7 出力データ信号 ＥＲＲＯＲ１，ＥＲＲＯＲ２ エラー検出信号 ＲＡＳ＿ ローアドレスストローブ信号 ＣＡＳ＿ カラムアドレスストローブ信号 Ｗ＿ ライトイネーブル信号
Claims (2)
- 【請求項１】半導体メモリにＮビット（Ｎは偶数）の入
力データ信号を書き込む際に、この入力データ信号に応
じて入力パリティ信号を生成する入力検査回路と、前記
入力パリティ信号を記憶する記憶回路と、前記半導体メ
モリからＮビットの出力データ信号を読み出す際に、こ
の出力データ信号に応じて出力パリティ信号を生成する
出力検査回路と、前記記憶回路に記憶された前記入力パ
リティ信号と前記出力検査回路により生成された前記出
力パリティ信号との不一致を検出して出力エラー検出信
号を出力する不一致検出回路とを備え、 前記入力検査回路は、入力パリティビットに応じて前記
Ｎビットの入力データ信号のパリティ検査を行い、入力
エラー検出信号を出力する検査回路と、前記Ｎビットの
入力データ信号の中の任意の異なる２ビットからなるＭ
個（ＭはＮ／２）の入力データ信号対毎にそれぞれ第１
の入力パリティ信号を生成する検査回路と、それぞれの
前記入力データ信号対のいずれか１ビットからなるＭビ
ットの入力データ信号に応じて第２の入力パリティ信号
を生成する検査回路と、前記入力データ信号対を２つ組
み合わせて構成される組合せの中で、共通の入力データ
信号対を持つ組合せをまとめて構成される組合せ毎に、
共通の入力データ信号対および残りのそれぞれの入力デ
ータ信号対のいずれか１ビットからなる入力データ信号
に応じてそれぞれ第３の入力パリティ信号を生成する検
査回路とを備え、 前記出力検査回路は、前記Ｎビットの出力データ信号の
パリティ検査を行い、出力パリティビットを出力する検
査回路と、前記Ｎビットの出力データ信号の中の前記入
力データ信号に対応する２ビットからなるＭ個の出力デ
ータ信号対毎にそれぞれ第１の出力パリティ信号を生成
する検査回路と、それぞれの前記出力データ信号対のい
ずれか１ビットからなるＭビットの出力データ信号に応
じて第２の出力パリティ信号を生成する検査回路と、前
記出力データ信号対を２つ組み合わせて構成される組合
せの中で、共通の出力データ信号対を持つ組合せをまと
めて構成される組合せ毎に、共通の出力データ信号対お
よび残りのそれぞれの出力データ信号対のいずれか１ビ
ットからなる出力データ信号に応じてそれぞれ第３の出
力パリティ信号を生成する検査回路とを備えることを特
徴とするパリティ検査回路。 - 【請求項２】半導体メモリにＮビット（Ｎは奇数）の入
力データ信号を書き込む際に、この入力データ信号に応
じて入力パリティ信号を生成する入力検査回路と、前記
入力パリティ信号を記憶する記憶回路と、前記半導体メ
モリからＮビットの出力データ信号を読み出す際に、こ
の出力データ信号に応じて出力パリティ信号を生成する
出力検査回路と、前記記憶回路に記憶された前記入力パ
リティ信号と前記出力検査回路により生成された前記出
力パリティ信号との不一致を検出して出力エラー検出信
号を出力する不一致検出回路とを備え、 前記入力検査回路は、入力パリティビットに応じて前記
Ｎビットの入力データ信号のパリティ検査を行い、入力
エラー検出信号を出力する検査回路と、前記Ｎビットの
入力データ信号の中の任意の異なる２ビットからなるＭ
個（Ｍは（Ｎ−１）／２）の入力データ信号対毎にそれ
ぞれ、および前記入力データ信号対が構成されない１ビ
ットの入力データ信号に応じて第１の入力パリティ信号
を生成する検査回路と、それぞれの前記入力データ信号
対のいずれか１ビットからなるＭビットの入力データ信
号に応じて第２の入力パリティ信号を生成する検査回路
と、前記入力データ信号対を２つ組み合わせて構成され
る組合せの中で、共通の入力データ信号対を持つ組合せ
をまとめて構成される組合せ毎に、共通の入力データ信
号対および残りのそれぞれの入力データ信号対のいずれ
か１ビットからなる入力データ信号に応じてそれぞれ第
３の入力パリティ信号を生成する検査回路とを備え、 前記出力検査回路は、前記Ｎビットの出力データ信号の
パリティ検査を行い、出力パリティビットを出力する検
査回路と、前記Ｎビットの出力データ信号の中の前記入
力データ信号に対応する２ビットからなるＭ個の出力デ
ータ信号対毎にそれぞれ、および前記出力データ信号対
が構成されない１ビットの出力データ信号に応じて第１
の出力パリティ信号を生成する検査回路と、それぞれの
前記出力データ信号対のいずれか１ビットからなるＭビ
ットの出力データ信号に応じて第２の出力パリティ信号
を生成する検査回路と、前記出力データ信号対を２つ組
み合わせて構成される組合せの中で、共通の出力データ
信号対を持つ組合せをまとめて構成される組合せ毎に、
共通の出力データ信号対および残りのそれぞれの出力デ
ータ信号対のいずれか１ビットからなる出力データ信号
に応じてそれぞれ第３の出力パリティ信号を生成する検
査回路とを備えることを特徴とするパリティ検査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7116819A JPH08314812A (ja) | 1995-05-16 | 1995-05-16 | パリティ検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7116819A JPH08314812A (ja) | 1995-05-16 | 1995-05-16 | パリティ検査回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08314812A true JPH08314812A (ja) | 1996-11-29 |
Family
ID=14696423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7116819A Withdrawn JPH08314812A (ja) | 1995-05-16 | 1995-05-16 | パリティ検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08314812A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720911B1 (ko) * | 2005-03-31 | 2007-05-25 | 후지쯔 가부시끼가이샤 | 기억 제어 회로, 기억 제어 회로에서의 어드레스 에러 체크방법 |
-
1995
- 1995-05-16 JP JP7116819A patent/JPH08314812A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720911B1 (ko) * | 2005-03-31 | 2007-05-25 | 후지쯔 가부시끼가이샤 | 기억 제어 회로, 기억 제어 회로에서의 어드레스 에러 체크방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |