JPH0831188A - フラッシュメモリ及びそのデータ読み出し方法 - Google Patents
フラッシュメモリ及びそのデータ読み出し方法Info
- Publication number
- JPH0831188A JPH0831188A JP15760694A JP15760694A JPH0831188A JP H0831188 A JPH0831188 A JP H0831188A JP 15760694 A JP15760694 A JP 15760694A JP 15760694 A JP15760694 A JP 15760694A JP H0831188 A JPH0831188 A JP H0831188A
- Authority
- JP
- Japan
- Prior art keywords
- flash memory
- potential
- memory cell
- source
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】消去所要時間を長くすることなく過剰消去によ
る誤読み出しをより低減する。 【構成】フラッシュメモリセルアレイ２０中の選択され
たフラッシュメモリセルからデータを読み出している
間、非選択のフラッシュメモリセルＭ１１のコントロー
ルゲート１４に、フラッシュメモリセルＭ１１のソース
電位０Ｖよりも低い電位−２Ｖを印加するので、過剰消
去によりフローティングゲート１３が正に帯電していて
も、フローティングゲート１３の電位が低下され、フラ
ッシュメモリセルＭ１１がオフになる。
る誤読み出しをより低減する。 【構成】フラッシュメモリセルアレイ２０中の選択され
たフラッシュメモリセルからデータを読み出している
間、非選択のフラッシュメモリセルＭ１１のコントロー
ルゲート１４に、フラッシュメモリセルＭ１１のソース
電位０Ｖよりも低い電位−２Ｖを印加するので、過剰消
去によりフローティングゲート１３が正に帯電していて
も、フローティングゲート１３の電位が低下され、フラ
ッシュメモリセルＭ１１がオフになる。
Description
【０００１】
【産業上の利用分野】本発明は、フラッシュメモリ及び
そのデータ読み出し方法に関する。
そのデータ読み出し方法に関する。
【０００２】
【従来の技術】図４は、フラッシュメモリセルＭの断面
概略構成を示す。フラッシュメモリセルＭは、ｐ型半導
体基板１０上にｎ型のソース領域１１とドレイン領域１
２とが互いに離間して形成され、ソース領域１１とドレ
イン領域１２の間の上方に絶縁膜を介してフローティン
グゲート１３が形成され、フローティングゲート１３の
上方に絶縁膜を介してコントロ−ルゲート１４が形成さ
れている。
概略構成を示す。フラッシュメモリセルＭは、ｐ型半導
体基板１０上にｎ型のソース領域１１とドレイン領域１
２とが互いに離間して形成され、ソース領域１１とドレ
イン領域１２の間の上方に絶縁膜を介してフローティン
グゲート１３が形成され、フローティングゲート１３の
上方に絶縁膜を介してコントロ−ルゲート１４が形成さ
れている。
【０００３】ソース領域１１、コントロ−ルゲート１４
及びドレイン領域１２のそれぞれに印加される電位Ｖ
ｓ、Ｖｃｇ及びＶｄは、書き込み、読み出し、消去のい
ずれのモードであるか、かつ、フラッシュメモリセルＭ
が選択、非選択のいずれであるかによって、例えば図４
（Ｂ）に示す値にされる。書き込みでフラッシュメモリ
セルＭが選択された場合には、ドレイン領域１２近傍に
ホットエレクトロンが生じ、これがソース・ドレイン間
のチャンネルとコントロ−ルゲート１４との間に形成さ
れた電界により、フローティングゲート１３へ注入され
る。
及びドレイン領域１２のそれぞれに印加される電位Ｖ
ｓ、Ｖｃｇ及びＶｄは、書き込み、読み出し、消去のい
ずれのモードであるか、かつ、フラッシュメモリセルＭ
が選択、非選択のいずれであるかによって、例えば図４
（Ｂ）に示す値にされる。書き込みでフラッシュメモリ
セルＭが選択された場合には、ドレイン領域１２近傍に
ホットエレクトロンが生じ、これがソース・ドレイン間
のチャンネルとコントロ−ルゲート１４との間に形成さ
れた電界により、フローティングゲート１３へ注入され
る。
【０００４】消去でフラッシュメモリセルＭが選択され
た場合には、フローティングゲート１３に蓄積された電
子がソース領域１１へ放出される。しかし、フッラシュ
メモリでは、ブロック単位又はチップ単位でフラッシュ
メモリセルを一括消去するため、フラッシュメモリセル
の消去特性のばらつきにより、過剰消去されてフローテ
ィングゲート１３が正に帯電するものが生ずる。この場
合、読み出しでフラッシュメモリセルが非選択であって
も、フローティングゲート１３の正電荷によりソース・
ドレイン間にチャンネルが形成されて、ドレイン領域１
２からソース領域１１へ電流が流れ、誤読み出しが生ず
る場合がある。
た場合には、フローティングゲート１３に蓄積された電
子がソース領域１１へ放出される。しかし、フッラシュ
メモリでは、ブロック単位又はチップ単位でフラッシュ
メモリセルを一括消去するため、フラッシュメモリセル
の消去特性のばらつきにより、過剰消去されてフローテ
ィングゲート１３が正に帯電するものが生ずる。この場
合、読み出しでフラッシュメモリセルが非選択であって
も、フローティングゲート１３の正電荷によりソース・
ドレイン間にチャンネルが形成されて、ドレイン領域１
２からソース領域１１へ電流が流れ、誤読み出しが生ず
る場合がある。
【０００５】過剰消去を低減するために、従来では、次
のような対策を行っていた。 （１）消去前に全メモリセルに対し書き込みを行って全
てのフローティングゲート１４の電荷量を略同一にし、
消去の際にソース領域１１に印加するパルスの幅を短く
し、消去対象のブロックについて消去が完了したかどう
かを確認しながら消去パルスを繰り返し印加する。
のような対策を行っていた。 （１）消去前に全メモリセルに対し書き込みを行って全
てのフローティングゲート１４の電荷量を略同一にし、
消去の際にソース領域１１に印加するパルスの幅を短く
し、消去対象のブロックについて消去が完了したかどう
かを確認しながら消去パルスを繰り返し印加する。
【０００６】（２）一括消去するメモリセルの数を少な
くすることにより、消去特性のばらつきを小さくする。 （３）消去後に、過剰消去されたメモリセルのフローテ
ィングゲートに電子を注入して過剰消去状態を解消す
る。
くすることにより、消去特性のばらつきを小さくする。 （３）消去後に、過剰消去されたメモリセルのフローテ
ィングゲートに電子を注入して過剰消去状態を解消す
る。
【０００７】
【発明が解決しようとする課題】しかし、フラッシュメ
モリセルの消去特性のばらつきが大きい場合には、上記
対策によっても過剰消去を防止できず、誤読み出しが生
ずる。また、消去パルス幅を短くしたり、一括消去する
メモリセルの数を少なくしたり、消去後に電子を注入す
る方法では、消去所要時間が長くなる。
モリセルの消去特性のばらつきが大きい場合には、上記
対策によっても過剰消去を防止できず、誤読み出しが生
ずる。また、消去パルス幅を短くしたり、一括消去する
メモリセルの数を少なくしたり、消去後に電子を注入す
る方法では、消去所要時間が長くなる。
【０００８】本発明の目的は、このような問題点に鑑
み、消去所要時間を長くすることなく過剰消去による誤
読み出しをより低減することができるフラッシュメモリ
及びそのデータ読み出し方法を提供することにある。
み、消去所要時間を長くすることなく過剰消去による誤
読み出しをより低減することができるフラッシュメモリ
及びそのデータ読み出し方法を提供することにある。
【０００９】
【課題を解決するための手段及びその作用】第１発明の
フラッシュメモリのデータ読み出し方法では、例えば図
１及び図２において、フラッシュメモリセルアレイ２０
中の選択されたフラッシュメモリセルからデータを読み
出している間、非選択のフラッシュメモリセルＭ１１の
コントロールゲート１４に、フラッシュメモリセルＭ１
１のソース電位よりも低い電位を印加する。
フラッシュメモリのデータ読み出し方法では、例えば図
１及び図２において、フラッシュメモリセルアレイ２０
中の選択されたフラッシュメモリセルからデータを読み
出している間、非選択のフラッシュメモリセルＭ１１の
コントロールゲート１４に、フラッシュメモリセルＭ１
１のソース電位よりも低い電位を印加する。
【００１０】第２発明では、例えば図１及び図２におい
て、入力アドレスをデコードするデコーダ２１と、フラ
ッシュメモリセルが複数配置されたフラッシュメモリセ
ルアレイ２０と、を有するフラッシュメモリにおいて、
デコーダ２１の出力レベルに応じて高レベル電位Ｖｘｘ
又はフラッシュメモリセルＭ１１のソース電位よりも低
い低レベル電位ＶｎｎをフラッシュメモリセルＭ１１の
コントロールゲート１４に印加するレベルシフト回路２
３Ａを有する。
て、入力アドレスをデコードするデコーダ２１と、フラ
ッシュメモリセルが複数配置されたフラッシュメモリセ
ルアレイ２０と、を有するフラッシュメモリにおいて、
デコーダ２１の出力レベルに応じて高レベル電位Ｖｘｘ
又はフラッシュメモリセルＭ１１のソース電位よりも低
い低レベル電位ＶｎｎをフラッシュメモリセルＭ１１の
コントロールゲート１４に印加するレベルシフト回路２
３Ａを有する。
【００１１】この第１及び第２発明によれば、読み出し
の非選択のフラッシュメモリセルＭ１１のコントロ−ル
ゲート１４の電位がソース領域１１に対し負にされるの
で、過剰消去によりフローティングゲート１３が正に帯
電していてもフローティングゲート１３の電位が低下さ
れ、フラッシュメモリセルＭ１１がオフになり、消去所
要時間を長くすることなく過剰消去による誤読み出しを
より低減することができる。
の非選択のフラッシュメモリセルＭ１１のコントロ−ル
ゲート１４の電位がソース領域１１に対し負にされるの
で、過剰消去によりフローティングゲート１３が正に帯
電していてもフローティングゲート１３の電位が低下さ
れ、フラッシュメモリセルＭ１１がオフになり、消去所
要時間を長くすることなく過剰消去による誤読み出しを
より低減することができる。
【００１２】第２発明の第１態様では、例えば図１に示
す如く、レベルシフト回路２３Ａは、ゲートに入力信号
が供給されるＭＩＳトランジスタ４０と負荷素子４１と
が直列結合され、その結合部から出力が取り出され、該
直列結合の一端及び他端がそれぞれ高レベル電位Ｖｘｘ
の電源供給線及び低レベル電位Ｖｎｎの電源供給線に結
合されている。
す如く、レベルシフト回路２３Ａは、ゲートに入力信号
が供給されるＭＩＳトランジスタ４０と負荷素子４１と
が直列結合され、その結合部から出力が取り出され、該
直列結合の一端及び他端がそれぞれ高レベル電位Ｖｘｘ
の電源供給線及び低レベル電位Ｖｎｎの電源供給線に結
合されている。
【００１３】第１発明の第１態様では、消去エラーが生
ずる前は、フラッシュメモリセルアレイ２０中の選択さ
れたフラッシュメモリセルからデータを読み出している
間、非選択のフラッシュメモリセルＭ１１のコントロー
ルゲート１４にフラッシュメモリセルＭ１１のソース電
位と等しい電位をを印加し、消去エラーが生じた後に上
記方法を実行する。
ずる前は、フラッシュメモリセルアレイ２０中の選択さ
れたフラッシュメモリセルからデータを読み出している
間、非選択のフラッシュメモリセルＭ１１のコントロー
ルゲート１４にフラッシュメモリセルＭ１１のソース電
位と等しい電位をを印加し、消去エラーが生じた後に上
記方法を実行する。
【００１４】第２発明の第２態様では、制御信号により
動作が有効／無効にされ、動作状態のとき、読み出しで
非選択のフラッシュメモリセルＭ１１のソース電位より
も低い低レベル電位Ｖｎｎを出力し、非動作状態のとき
該ソース電位と等しい電位を出力する負電位生成回路２
５を有し、出力端が上記低レベル電位Ｖｎｎの電源供給
線に結合されている。
動作が有効／無効にされ、動作状態のとき、読み出しで
非選択のフラッシュメモリセルＭ１１のソース電位より
も低い低レベル電位Ｖｎｎを出力し、非動作状態のとき
該ソース電位と等しい電位を出力する負電位生成回路２
５を有し、出力端が上記低レベル電位Ｖｎｎの電源供給
線に結合されている。
【００１５】この第１発明の第１態様及び第２発明の第
２態様によれば、消去エラーが生ずる前は負電位生成回
路２５を無効にすることにより消費電力を低減すること
ができる。第２発明の第３態様では、例えば図２（Ｂ）
に示す如く、ＭＩＳトランジスタ４０は第１ｐＭＩＳト
ランジスタ４０であり、負荷素子４１はゲートとドレイ
ンが短絡された第２ｐＭＩＳトランジスタ４１Ａであ
り、上記直列結合の一端及び他端はそれぞれ第１ｐＭＩ
Ｓトランジスタ４０のソース及び第２ｐＭＩＳトランジ
スタ４１Ａのドレインである。
２態様によれば、消去エラーが生ずる前は負電位生成回
路２５を無効にすることにより消費電力を低減すること
ができる。第２発明の第３態様では、例えば図２（Ｂ）
に示す如く、ＭＩＳトランジスタ４０は第１ｐＭＩＳト
ランジスタ４０であり、負荷素子４１はゲートとドレイ
ンが短絡された第２ｐＭＩＳトランジスタ４１Ａであ
り、上記直列結合の一端及び他端はそれぞれ第１ｐＭＩ
Ｓトランジスタ４０のソース及び第２ｐＭＩＳトランジ
スタ４１Ａのドレインである。
【００１６】上記第１態様では、負荷素子４１をデプレ
ッション型ｎＭＩＳトランジスタで構成した場合、ｎ型
ソース領域からこれより電位が高いｐ型基板へ電流が流
れないようにするために、ｐ−ｎ−ｐの３層ウエル構造
としなければならず、占有面積が比較的大きくなる。し
かし、この第３態様によれば、第２ｐＭＯＳトランジス
タ４１Ａを、例えばｐ型基板内のｎウエル内に形成する
ことができるので、第１態様に比しその占有面積を小さ
くすることができる。
ッション型ｎＭＩＳトランジスタで構成した場合、ｎ型
ソース領域からこれより電位が高いｐ型基板へ電流が流
れないようにするために、ｐ−ｎ−ｐの３層ウエル構造
としなければならず、占有面積が比較的大きくなる。し
かし、この第３態様によれば、第２ｐＭＯＳトランジス
タ４１Ａを、例えばｐ型基板内のｎウエル内に形成する
ことができるので、第１態様に比しその占有面積を小さ
くすることができる。
【００１７】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。図３は、本発明の各実施例に共通のフラッシュメ
モリの概略構成を示す。フラッシュメモリセルアレイ２
０は、ｎ行ｍ列のメモリセルからなり、図３では簡単化
のために２行２列のみを示す。第１行のフラッシュメモ
リセルＭ１１及びＭ１２のゲートは共にワード線Ｗ１に
接続され、第２行のフラッシュメモリセルＭ２１及びＭ
２２のゲートは共にワード線Ｗ２に接続されている。第
１列のフラッシュメモリセルＭ１１及びＭ２１のドレイ
ンはビット線Ｂ１に接続され、第２列のフラッシュメモ
リセルＭ１２及びＭ２２のドレインはビット線Ｂ２に接
続されている。また、全てのフラッシュメモリセルＭ１
１、Ｍ１２、Ｍ２１及びＭ２２のソースはソース線Ｓ１
を介して共通のソース線ＳＣに接続されている。このよ
うな接続は、他の不図示のフラッシュメモリセルについ
ても同様である。
する。図３は、本発明の各実施例に共通のフラッシュメ
モリの概略構成を示す。フラッシュメモリセルアレイ２
０は、ｎ行ｍ列のメモリセルからなり、図３では簡単化
のために２行２列のみを示す。第１行のフラッシュメモ
リセルＭ１１及びＭ１２のゲートは共にワード線Ｗ１に
接続され、第２行のフラッシュメモリセルＭ２１及びＭ
２２のゲートは共にワード線Ｗ２に接続されている。第
１列のフラッシュメモリセルＭ１１及びＭ２１のドレイ
ンはビット線Ｂ１に接続され、第２列のフラッシュメモ
リセルＭ１２及びＭ２２のドレインはビット線Ｂ２に接
続されている。また、全てのフラッシュメモリセルＭ１
１、Ｍ１２、Ｍ２１及びＭ２２のソースはソース線Ｓ１
を介して共通のソース線ＳＣに接続されている。このよ
うな接続は、他の不図示のフラッシュメモリセルについ
ても同様である。
【００１８】外部から供給されるアドレスを１６ビット
とする。ロウデコーダ２１及びコラムデコーダ２２は、
制御回路２６からの制御信号により、書き込み又は読み
出しのときデコードが有効にされ、消去のときデコード
が無効にされる。アドレスＡ０〜Ａ７は、ロウデコーダ
２１でデコードされて、信号Ｒ１〜Ｒｎに変換され、信
号Ｒ１〜Ｒｎのうち、アドレスＡ０〜Ａ７の値に応じた
１つの信号Ｒｉのみアクティブにされ、他の信号Ｒ１〜
Ｒｉ−１、Ｒｉ＋１〜Ｒｎがインアクティブにされる。
同様にアドレスＡ８〜Ａ１５は、コラムデコーダ２２で
デコードされて、信号Ｃ１〜Ｃｍに変換され、信号Ｃ１
〜Ｃｍのうち、アドレスＡ８〜Ａ１５の値に応じた１つ
の信号Ｃｊのみアクティブにされ、他の信号Ｃ１〜Ｃｊ
−１、Ｃｊ＋１〜Ｃｍがインアクティブにされる。説明
の簡単化のために本実施例では消去をチップ一括で行う
ものとする。消去では、制御回路２６からの制御信号に
より、信号Ｒ１〜Ｒｎ及びＣ１〜Ｃｍは全てインアクテ
ィブにされる。
とする。ロウデコーダ２１及びコラムデコーダ２２は、
制御回路２６からの制御信号により、書き込み又は読み
出しのときデコードが有効にされ、消去のときデコード
が無効にされる。アドレスＡ０〜Ａ７は、ロウデコーダ
２１でデコードされて、信号Ｒ１〜Ｒｎに変換され、信
号Ｒ１〜Ｒｎのうち、アドレスＡ０〜Ａ７の値に応じた
１つの信号Ｒｉのみアクティブにされ、他の信号Ｒ１〜
Ｒｉ−１、Ｒｉ＋１〜Ｒｎがインアクティブにされる。
同様にアドレスＡ８〜Ａ１５は、コラムデコーダ２２で
デコードされて、信号Ｃ１〜Ｃｍに変換され、信号Ｃ１
〜Ｃｍのうち、アドレスＡ８〜Ａ１５の値に応じた１つ
の信号Ｃｊのみアクティブにされ、他の信号Ｃ１〜Ｃｊ
−１、Ｃｊ＋１〜Ｃｍがインアクティブにされる。説明
の簡単化のために本実施例では消去をチップ一括で行う
ものとする。消去では、制御回路２６からの制御信号に
より、信号Ｒ１〜Ｒｎ及びＣ１〜Ｃｍは全てインアクテ
ィブにされる。
【００１９】レベルシフト回路２３は、信号Ｒ１〜Ｒｎ
のレベルに応じて電位Ｖｘｘ又はＶｎｎをワード線Ｗ１
〜Ｗｎに印加する。レベルシフト回路２３は、電源回路
２４からの電位Ｖｘｘと負電位生成回路２５からの電位
Ｖｎｎとの間の電源電圧で動作する。電源回路２４は、
外部から供給される電源電圧Ｖｃｃ、例えば５Ｖを用い
て電位Ｖｘｘ及びＶｙｙを生成する。例えば、電位Ｖｘ
ｘは９Ｖ／５Ｖのいずれかであって制御回路２６からの
制御信号により、書き込みのとき９Ｖ、読み出しのとき
５Ｖにされる。電位Ｖｙｙは、例えば６Ｖ／１Ｖ／オー
プンのいずれかであって制御回路２６からの制御信号に
より、書き込みのとき６Ｖ、読み出しのとき１Ｖ、消去
のときオープンにされる。電位Ｖｎｎは、電源電圧Ｖｃ
ｃを用いて負電位生成回路２５により生成され、例えば
−８Ｖ／−２Ｖ／０Ｖのいずれかであって制御回路２６
からの制御信号により、書き込みのとき０Ｖ、読み出し
のとき−２Ｖ、消去のとき−８Ｖにされる。
のレベルに応じて電位Ｖｘｘ又はＶｎｎをワード線Ｗ１
〜Ｗｎに印加する。レベルシフト回路２３は、電源回路
２４からの電位Ｖｘｘと負電位生成回路２５からの電位
Ｖｎｎとの間の電源電圧で動作する。電源回路２４は、
外部から供給される電源電圧Ｖｃｃ、例えば５Ｖを用い
て電位Ｖｘｘ及びＶｙｙを生成する。例えば、電位Ｖｘ
ｘは９Ｖ／５Ｖのいずれかであって制御回路２６からの
制御信号により、書き込みのとき９Ｖ、読み出しのとき
５Ｖにされる。電位Ｖｙｙは、例えば６Ｖ／１Ｖ／オー
プンのいずれかであって制御回路２６からの制御信号に
より、書き込みのとき６Ｖ、読み出しのとき１Ｖ、消去
のときオープンにされる。電位Ｖｎｎは、電源電圧Ｖｃ
ｃを用いて負電位生成回路２５により生成され、例えば
−８Ｖ／−２Ｖ／０Ｖのいずれかであって制御回路２６
からの制御信号により、書き込みのとき０Ｖ、読み出し
のとき−２Ｖ、消去のとき−８Ｖにされる。
【００２０】コラムスイッチ回路２７には、電源回路２
４から電位Ｖｙｙが供給される。コラムスイッチ回路２
７は、コラムデコーダ２２からの信号Ｃｋがアクティブ
のとき、ビット線Ｂｋに電位Ｖｙｙを印加し、かつ、ビ
ット線ＢｋをＲ／Ｗアンプ２８の入出力端に導通させ、
非選択のビット線に０Ｖを印加し、信号Ｃｋがインアク
ティブのとき、ビット線Ｂｋに０Ｖを印加する。
４から電位Ｖｙｙが供給される。コラムスイッチ回路２
７は、コラムデコーダ２２からの信号Ｃｋがアクティブ
のとき、ビット線Ｂｋに電位Ｖｙｙを印加し、かつ、ビ
ット線ＢｋをＲ／Ｗアンプ２８の入出力端に導通させ、
非選択のビット線に０Ｖを印加し、信号Ｃｋがインアク
ティブのとき、ビット線Ｂｋに０Ｖを印加する。
【００２１】Ｒ／Ｗアンプ２８は、制御回路２６からの
制御信号により、書き込み又は読み出しのときのみ有効
にされ、読み出しのとき入出力端をリードアンプの入力
端に導通させ増幅して１ビットのデータＤを出力し、書
き込みのとき入出力端をライトアンプの出力端に導通さ
せて１ビットのデータＤを増幅しビット線Ｂｊに供給す
る。
制御信号により、書き込み又は読み出しのときのみ有効
にされ、読み出しのとき入出力端をリードアンプの入力
端に導通させ増幅して１ビットのデータＤを出力し、書
き込みのとき入出力端をライトアンプの出力端に導通さ
せて１ビットのデータＤを増幅しビット線Ｂｊに供給す
る。
【００２２】ソーススイッチ回路２９は、電源電圧Ｖｃ
ｃで動作し、制御回路２６からの制御信号によりソース
線ＳＣに対し、消去のとき５Ｖを印加し、その他のとき
０Ｖを印加する。 ［第１実施例］図１は、第１実施例のフラッシュメモリ
の要部回路を示す。
ｃで動作し、制御回路２６からの制御信号によりソース
線ＳＣに対し、消去のとき５Ｖを印加し、その他のとき
０Ｖを印加する。 ［第１実施例］図１は、第１実施例のフラッシュメモリ
の要部回路を示す。
【００２３】回路２１Ａは、図３のロウデコーダ２１の
出力信号Ｒ１に対応した出力段の部分のナンドゲートで
ある。レベルシフト回路２３Ａは、図３のレベルシフト
回路２３の入力信号Ｒ１に対応した部分である。回路２
１Ａは、ｎＭＯＳトランジスタ３０のドレインが電源供
給線Ｖｘｘに接続され、ｎＭＯＳトランジスタ３０のソ
ースがｎＭＯＳトランジスタ３１及び３２を介してグラ
ンド線Ｖｓｓに接続されている。
出力信号Ｒ１に対応した出力段の部分のナンドゲートで
ある。レベルシフト回路２３Ａは、図３のレベルシフト
回路２３の入力信号Ｒ１に対応した部分である。回路２
１Ａは、ｎＭＯＳトランジスタ３０のドレインが電源供
給線Ｖｘｘに接続され、ｎＭＯＳトランジスタ３０のソ
ースがｎＭＯＳトランジスタ３１及び３２を介してグラ
ンド線Ｖｓｓに接続されている。
【００２４】レベルシフト回路２３Ａは、ｐＭＯＳトラ
ンジスタ４０のソースが電源供給線Ｖｘｘに接続され、
ｐＭＯＳトランジスタ４０のドレインが、一方ではｎＭ
ＯＳトランジスタ４１を介して電源供給線Ｖｎｎに接続
され、他方ではワード線Ｗ１に接続され、ｐＭＯＳトラ
ンジスタ４０のゲートがｎＭＯＳトランジスタ３０のソ
ースに接続されている。
ンジスタ４０のソースが電源供給線Ｖｘｘに接続され、
ｐＭＯＳトランジスタ４０のドレインが、一方ではｎＭ
ＯＳトランジスタ４１を介して電源供給線Ｖｎｎに接続
され、他方ではワード線Ｗ１に接続され、ｐＭＯＳトラ
ンジスタ４０のゲートがｎＭＯＳトランジスタ３０のソ
ースに接続されている。
【００２５】図１において、デプレッション型はｎＭＯ
Ｓトランジスタ３０及び４１のみであり、これらはいず
れも、そのゲートがソースに接続されて、負荷ＦＥＴと
して機能する。次に、上記の如く構成された第１実施例
の動作を説明する。書き込み又は読み出しの場合、図３
の制御回路２６からの制御信号Ｃ１が高レベルにされて
ｎＭＯＳトランジスタ３１がオンになる。この場合、ア
ドレスＡ０〜Ａ７がデコードされて信号ｒ１のみ高レベ
ル（アクティブ）のとき、信号Ｒ１が０ＶとなってｐＭ
ＯＳトランジスタ４０がオンになり、電位Ｖｘｘ（書き
込みのとき９Ｖ、読み出しのとき５Ｖ）がｐＭＯＳトラ
ンジスタ４０を通ってワード線Ｗ１に印加される。信号
ｒ１が低レベルのとき、信号Ｒ１が電位Ｖｘｘとなって
ｐＭＯＳトランジスタ４０がオフになり、ワード線Ｗ１
がｎＭＯＳトランジスタ４１を通って電位Ｖｎｎに導通
され、書き込みのとき０Ｖ、読み出しのとき−２Ｖとな
る。
Ｓトランジスタ３０及び４１のみであり、これらはいず
れも、そのゲートがソースに接続されて、負荷ＦＥＴと
して機能する。次に、上記の如く構成された第１実施例
の動作を説明する。書き込み又は読み出しの場合、図３
の制御回路２６からの制御信号Ｃ１が高レベルにされて
ｎＭＯＳトランジスタ３１がオンになる。この場合、ア
ドレスＡ０〜Ａ７がデコードされて信号ｒ１のみ高レベ
ル（アクティブ）のとき、信号Ｒ１が０ＶとなってｐＭ
ＯＳトランジスタ４０がオンになり、電位Ｖｘｘ（書き
込みのとき９Ｖ、読み出しのとき５Ｖ）がｐＭＯＳトラ
ンジスタ４０を通ってワード線Ｗ１に印加される。信号
ｒ１が低レベルのとき、信号Ｒ１が電位Ｖｘｘとなって
ｐＭＯＳトランジスタ４０がオフになり、ワード線Ｗ１
がｎＭＯＳトランジスタ４１を通って電位Ｖｎｎに導通
され、書き込みのとき０Ｖ、読み出しのとき−２Ｖとな
る。
【００２６】消去の場合、制御信号Ｃ１は低レベルにな
り、ｎＭＯＳトランジスタ３１及びｐＭＯＳトランジス
タ４０がオフになって、ワード線Ｗ１に電位−８Ｖが印
加される。すなわち、ワード線Ｗ１の電位は、図４
（Ｂ）の電位Ｖｃｇの欄において、読み出しかつ非選択
についてのみ０Ｖが−２Ｖとなる他は従来と同一であ
る。ソース線Ｓ１及びビット線Ｂ１にはそれぞれ、図４
（Ｂ）の電位Ｖｓ及びＶｄの欄の電位が印加される。
り、ｎＭＯＳトランジスタ３１及びｐＭＯＳトランジス
タ４０がオフになって、ワード線Ｗ１に電位−８Ｖが印
加される。すなわち、ワード線Ｗ１の電位は、図４
（Ｂ）の電位Ｖｃｇの欄において、読み出しかつ非選択
についてのみ０Ｖが−２Ｖとなる他は従来と同一であ
る。ソース線Ｓ１及びビット線Ｂ１にはそれぞれ、図４
（Ｂ）の電位Ｖｓ及びＶｄの欄の電位が印加される。
【００２７】本第１実施例では、読み出しかつ非選択の
フラッシュメモリセルのコントロ−ルゲート１４の電位
がソース領域１１の０Ｖに対し−２Ｖにされるので、過
剰消去によりフローティングゲート１３が正に帯電して
いてもフローティングゲート１３の電位が低下され、フ
ラッシュメモリセルＭ１１がオフになり、消去所要時間
を長くすることなく過剰消去による誤読み出しをより低
減することができる。
フラッシュメモリセルのコントロ−ルゲート１４の電位
がソース領域１１の０Ｖに対し−２Ｖにされるので、過
剰消去によりフローティングゲート１３が正に帯電して
いてもフローティングゲート１３の電位が低下され、フ
ラッシュメモリセルＭ１１がオフになり、消去所要時間
を長くすることなく過剰消去による誤読み出しをより低
減することができる。
【００２８】［第２実施例］図２（Ａ）は第２実施例の
フラッシュメモリに用いられるレベルシフト回路２３Ｂ
を示す。このレベルシフト回路２３Ｂは、図１のレベル
シフト回路２３Ａに対応しており、駆動能力を増幅する
ためレベルシフト回路２３Ａの後段にｐＭＯＳトランジ
スタ４２とｎＭＯＳトランジスタ４３とからなるＣＭＯ
Ｓインバータが接続されている。ｐＭＯＳトランジスタ
４０のゲートには、信号Ｒ１の論理レベルを反転した信
号＊Ｒ１が印加される。他の点は上記第１実施例と同一
である。
フラッシュメモリに用いられるレベルシフト回路２３Ｂ
を示す。このレベルシフト回路２３Ｂは、図１のレベル
シフト回路２３Ａに対応しており、駆動能力を増幅する
ためレベルシフト回路２３Ａの後段にｐＭＯＳトランジ
スタ４２とｎＭＯＳトランジスタ４３とからなるＣＭＯ
Ｓインバータが接続されている。ｐＭＯＳトランジスタ
４０のゲートには、信号Ｒ１の論理レベルを反転した信
号＊Ｒ１が印加される。他の点は上記第１実施例と同一
である。
【００２９】［第３実施例］図２（Ｂ）は、第３実施例
のフラッシュメモリに用いられるレベルシフト回路２３
Ｃを示す。このレベルシフト回路２３Ｃは、図１のレベ
ルシフト回路２３Ａに対応しており、レベルシフト回路
２３Ａのデプレッション型ｎＭＯＳトランジスタ４１の
代わりにエンハンスメント型ｐＭＯＳトランジスタ４１
Ａを用いている。ｎＭＯＳトランジスタ４１の場合、ソ
ースに負電位が印加されるので、基板１０からソース領
域１１へ流れる電流を防止するため３層ウエル構造にす
る必要があり、ｎＭＯＳトランジスタ４１の占有面積が
広くなる。これに対し、本第３実施例では、ｐＭＯＳト
ランジスタ４１Ａを用いており、これを、ｐ型基板内の
ｎウエル内に形成することができるので、その占有面積
を小さくすることができる。
のフラッシュメモリに用いられるレベルシフト回路２３
Ｃを示す。このレベルシフト回路２３Ｃは、図１のレベ
ルシフト回路２３Ａに対応しており、レベルシフト回路
２３Ａのデプレッション型ｎＭＯＳトランジスタ４１の
代わりにエンハンスメント型ｐＭＯＳトランジスタ４１
Ａを用いている。ｎＭＯＳトランジスタ４１の場合、ソ
ースに負電位が印加されるので、基板１０からソース領
域１１へ流れる電流を防止するため３層ウエル構造にす
る必要があり、ｎＭＯＳトランジスタ４１の占有面積が
広くなる。これに対し、本第３実施例では、ｐＭＯＳト
ランジスタ４１Ａを用いており、これを、ｐ型基板内の
ｎウエル内に形成することができるので、その占有面積
を小さくすることができる。
【００３０】他の点は上記第１実施例と同一である。な
お、本発明には外にも種々の変形例が含まれる。例え
ば、通常は負電位生成回路２５を無効にして電位Ｖｎｎ
を０Ｖにすることにより消費電力を低減し、消去エラー
が生じた以降のみ負電位生成回路２５を有効にして電位
Ｖｎｎを負電位とする構成であってもよい。
お、本発明には外にも種々の変形例が含まれる。例え
ば、通常は負電位生成回路２５を無効にして電位Ｖｎｎ
を０Ｖにすることにより消費電力を低減し、消去エラー
が生じた以降のみ負電位生成回路２５を有効にして電位
Ｖｎｎを負電位とする構成であってもよい。
【００３１】さらに、図１及び図２では回路２１Ａ〜２
１Ｃに電源供給線Ｖｘｘを用いているが、ｎＭＯＳトラ
ンジスタ３０のドレインとｐＭＯＳトランジスタ４０の
ゲートとの間及び電源供給線ＶｘｘとｐＭＯＳトランジ
スタ４０のゲートとの間にプルアップ用負荷ＦＥＴを接
続して、ロウデコーダ２１を電源電圧Ｖｃｃのみ用いる
構成にしてもよいことは勿論である。
１Ｃに電源供給線Ｖｘｘを用いているが、ｎＭＯＳトラ
ンジスタ３０のドレインとｐＭＯＳトランジスタ４０の
ゲートとの間及び電源供給線ＶｘｘとｐＭＯＳトランジ
スタ４０のゲートとの間にプルアップ用負荷ＦＥＴを接
続して、ロウデコーダ２１を電源電圧Ｖｃｃのみ用いる
構成にしてもよいことは勿論である。
【００３２】
【発明の効果】以上説明した如く、第１発明のフラッシ
ュメモリのデータ読み出し方法及び第２発明のフラッシ
ュメモリによれば、読み出しの非選択のフラッシュメモ
リセルのコントロ−ルゲートの電位がソース領域に対し
負にされるので、過剰消去によりフローティングゲート
が正に帯電していてもフローティングゲートの電位が低
下され、消去所要時間を長くすることなく過剰消去によ
る誤読み出しをより低減することができるという効果を
奏する。
ュメモリのデータ読み出し方法及び第２発明のフラッシ
ュメモリによれば、読み出しの非選択のフラッシュメモ
リセルのコントロ−ルゲートの電位がソース領域に対し
負にされるので、過剰消去によりフローティングゲート
が正に帯電していてもフローティングゲートの電位が低
下され、消去所要時間を長くすることなく過剰消去によ
る誤読み出しをより低減することができるという効果を
奏する。
【００３３】第１発明の第１態様及び第２発明の第２態
様によれば、消去エラーが生ずる前は負電位生成回路を
無効にすることにより消費電力を低減することができ
る。
様によれば、消去エラーが生ずる前は負電位生成回路を
無効にすることにより消費電力を低減することができ
る。
【図１】本発明の第１実施例のフラッシュメモリの要部
回路図である。
回路図である。
【図２】（Ａ）及び（Ｂ）はそれぞれ本発明の第２実施
例及び第３実施例のフラッシュメモリに用いられるレベ
ルシフト回路を示す図である。
例及び第３実施例のフラッシュメモリに用いられるレベ
ルシフト回路を示す図である。
【図３】本発明の各実施例に共通のフラッシュメモリの
概略構成を示すブロック図である。
概略構成を示すブロック図である。
【図４】（Ａ）はフラッシュメモリセルの断面構成図で
あり、（Ｂ）はこのフラッシュメモリに対する従来の、
各種モードでの印加電圧を示す図である。
あり、（Ｂ）はこのフラッシュメモリに対する従来の、
各種モードでの印加電圧を示す図である。
１０ 基板 １１ ソース領域 １２ ドレイン領域 Ｍ、Ｍ１１〜Ｍ２２ フラッシュメモリセル ２０ フラッシュメモリセルアレイ ２１ ロウデコーダ ２２ コラムデコーダ ２３、２３Ａ〜２３Ｃ レベルシフト回路 ２４ 電源回路 ２５ 負電位生成回路 ３０、３１、３２、４１、４３ ｎＭＯＳトランジスタ ４０、４１Ａ、４２ ｐＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (6)
- 【請求項１】 フラッシュメモリセルアレイ中の選択さ
れたフラッシュメモリセルからデータを読み出している
間、非選択のフラッシュメモリセルのコントロールゲー
トに、該フラッシュメモリセルのソース電位よりも低い
電位を印加することを特徴とするフラッシュメモリのデ
ータ読み出し方法。 - 【請求項２】 消去エラーが生ずる前は、フラッシュメ
モリセルアレイ中の選択されたフラッシュメモリセルか
らデータを読み出している間、非選択のフラッシュメモ
リセルのコントロールゲートに該フラッシュメモリセル
のソース電位と等しい電位を印加し、消去エラーが生じ
た後に請求項１記載の方法を実行することを特徴とする
フラッシュメモリのデータ読み出し方法。 - 【請求項３】 入力アドレスをデコードするデコーダ
と、 フラッシュメモリセルが複数配置されたフラッシュメモ
リセルアレイと、 を有するフラッシュメモリにおいて、 該デコーダの出力レベルに応じて高レベル電位又は該フ
ラッシュメモリセルのソース電位よりも低い低レベル電
位を該フラッシュメモリセルのコントロールゲートに印
加するレベルシフト回路、 を有することを特徴とするフラッシュメモリ。 - 【請求項４】 前記レベルシフト回路は、 ゲートに入力信号が供給されるＭＩＳトランジスタと負
荷素子とが直列結合され、その結合部から出力が取り出
され、該直列結合の一端及び他端がそれぞれ前記高レベ
ル電位の電源供給線及び前記低レベル電位の電源供給線
に結合されていることを特徴とする請求項３記載のフラ
ッシュメモリ。 - 【請求項５】 制御信号により動作が有効／無効にさ
れ、動作状態のとき、読み出し状態で非選択の前記フラ
ッシュメモリセルのソース電位よりも低い低レベル電位
を出力し、非動作状態のとき該ソース電位と等しい電位
を出力する負電位生成回路を有し、出力端が前記低レベ
ル電位の電源供給線に結合されていることを特徴とする
請求項４記載のフラッシュメモリ。 - 【請求項６】 前記ＭＩＳトランジスタは第１ｐＭＩＳ
トランジスタであり、前記負荷素子はゲートとドレイン
が短絡された第２ｐＭＩＳトランジスタであり、前記直
列結合の一端及び他端はそれぞれ該第１ｐＭＩＳトラン
ジスタのソース及び該第２ｐＭＩＳトランジスタのドレ
インであることを特徴とする請求項４又は５記載のフラ
ッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15760694A JPH0831188A (ja) | 1994-07-08 | 1994-07-08 | フラッシュメモリ及びそのデータ読み出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15760694A JPH0831188A (ja) | 1994-07-08 | 1994-07-08 | フラッシュメモリ及びそのデータ読み出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831188A true JPH0831188A (ja) | 1996-02-02 |
Family
ID=15653407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15760694A Pending JPH0831188A (ja) | 1994-07-08 | 1994-07-08 | フラッシュメモリ及びそのデータ読み出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831188A (ja) |
-
1994
- 1994-07-08 JP JP15760694A patent/JPH0831188A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5337281A (en) | Non-volatile semiconductor memory device in which data can be erased on a block basis and method of erasing data on a block basis in non-volatile semiconductor memory device | |
| US5392253A (en) | Nonvolatile semiconductor memory device having row decoder supplying a negative potential to word lines during erase mode | |
| JP3091687B2 (ja) | センス増幅回路 | |
| US6222774B1 (en) | Data-erasable non-volatile semiconductor memory device | |
| JP3152762B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH06215591A (ja) | 不揮発性半導体記憶装置 | |
| US6111785A (en) | Nonvolatile semiconductor memory device capable of decreasing layout area for writing defective address | |
| KR100474201B1 (ko) | 낸드형 플래시 메모리의 워드 라인 디코더 | |
| US5684747A (en) | Method for erasing nonvolatile semiconductor memory device incorporating redundancy memory cells | |
| JP2581430B2 (ja) | 半導体記憶装置 | |
| JPH0679440B2 (ja) | 不揮発性半導体記憶装置 | |
| KR19990077906A (ko) | 비휘발성 반도체 메모리 장치 | |
| JPS6027118B2 (ja) | 半導体メモリ装置 | |
| JPH09153294A (ja) | 半導体記憶装置 | |
| JPH0831188A (ja) | フラッシュメモリ及びそのデータ読み出し方法 | |
| JPH08255491A (ja) | 正または負の高電圧のリセット回路 | |
| JPH11224493A (ja) | 不揮発性半導体記憶装置 | |
| JPH04229655A (ja) | 不揮発性半導体記憶装置における消去方式 | |
| JP3228248B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3332875B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4907758B2 (ja) | 半導体記憶装置とその制御方法 | |
| JPH05266678A (ja) | 半導体集積回路 | |
| JPH0863985A (ja) | 不揮発性半導体記憶装置 | |
| JPH081759B2 (ja) | 不揮発性メモリ | |
| JPH06349285A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030603 |