JPH08306930A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08306930A JPH08306930A JP13617095A JP13617095A JPH08306930A JP H08306930 A JPH08306930 A JP H08306930A JP 13617095 A JP13617095 A JP 13617095A JP 13617095 A JP13617095 A JP 13617095A JP H08306930 A JPH08306930 A JP H08306930A
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- Japan
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- insulating film
- amorphous silicon
- gate electrode
- silicon layer
- layer
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Abstract
(57)【要約】
【目的】 絶縁膜上の凹部のゲート電極と、その上にゲ
ート絶縁膜、アモルファスシリコン層が積層され、アモ
ルファスシリコン層のトランジスタ活性化層を覆うよう
に埋め込み形成されたマスク層とを備えることにより、
ＴＦＴの特性の安定化と製造工程数の削減を実現する。 【構成】 絶縁膜（１）上に設けられた溝（２）内に埋
め込み形成されたゲート電極（３）と、その上にゲート
絶縁膜（４）とアモルファスシリコン層（５）が積層さ
れ、更に前記アモルファスシリコン層のトランジスタ活
性化領域（８）を覆うように埋め込み形成されたマスク
層（６）を備した構成である。また、ソースドレイン領
域（７）は、トランジスタ活性化領域（８）と一体成形
されたアモルファスシリコン層に前記マスク層（６）を
使用してセルフアライン注入形成することで形成され
る。
ート絶縁膜、アモルファスシリコン層が積層され、アモ
ルファスシリコン層のトランジスタ活性化層を覆うよう
に埋め込み形成されたマスク層とを備えることにより、
ＴＦＴの特性の安定化と製造工程数の削減を実現する。 【構成】 絶縁膜（１）上に設けられた溝（２）内に埋
め込み形成されたゲート電極（３）と、その上にゲート
絶縁膜（４）とアモルファスシリコン層（５）が積層さ
れ、更に前記アモルファスシリコン層のトランジスタ活
性化領域（８）を覆うように埋め込み形成されたマスク
層（６）を備した構成である。また、ソースドレイン領
域（７）は、トランジスタ活性化領域（８）と一体成形
されたアモルファスシリコン層に前記マスク層（６）を
使用してセルフアライン注入形成することで形成され
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に絶縁ゲート型薄膜トランジスタ（以
下「ＴＦＴ」という）の構造と製造方法に関する。
造方法に関し、特に絶縁ゲート型薄膜トランジスタ（以
下「ＴＦＴ」という）の構造と製造方法に関する。
【０００２】
【従来の技術】従来の絶縁ゲート型薄膜トランジスタに
ついて、図２、図３で説明する。図２は従来例１のＴＦ
Ｔ素子断面構造を示したものである。まず、シリコン基
盤（１１）上のシリコン酸化膜等からなる絶縁膜（１）
上に、ＣＶＤ法により、１０００Å程度の厚さの多結晶
シリコン膜を堆積し、リソグラフィ技術、エッチング技
術を用いてゲート電極（３）を形成する。更に３００Å
程度の厚さのシリコン酸化物からなるゲート絶縁膜
（４）、及びＴＦＴの活性化領域、ソースドレイン領
域、配線部となるアモルファスシリコン層とを連続して
堆積し、リソグラフィ技術、エッチング技術により、ア
モルファスシリコン層をパターニングする。しかる後
に、リソグラフィ技術により、活性化領域（８）をマス
クして、イオン注入技術を用いて、ＴＦＴのソースドレ
イン領域（７）及び配線部（図示せず）を形成するもの
である。
ついて、図２、図３で説明する。図２は従来例１のＴＦ
Ｔ素子断面構造を示したものである。まず、シリコン基
盤（１１）上のシリコン酸化膜等からなる絶縁膜（１）
上に、ＣＶＤ法により、１０００Å程度の厚さの多結晶
シリコン膜を堆積し、リソグラフィ技術、エッチング技
術を用いてゲート電極（３）を形成する。更に３００Å
程度の厚さのシリコン酸化物からなるゲート絶縁膜
（４）、及びＴＦＴの活性化領域、ソースドレイン領
域、配線部となるアモルファスシリコン層とを連続して
堆積し、リソグラフィ技術、エッチング技術により、ア
モルファスシリコン層をパターニングする。しかる後
に、リソグラフィ技術により、活性化領域（８）をマス
クして、イオン注入技術を用いて、ＴＦＴのソースドレ
イン領域（７）及び配線部（図示せず）を形成するもの
である。
【０００３】次に、図３は従来例２の液晶型装置用ＴＦ
Ｔ素子の断面構造を示したものである（特開平３−１５
９１７５）。まず、ガラス基板（１２）上にシリコン酸
化物からなる絶縁膜（１）上にリソグラフィ技術、エッ
チング技術によって凹部が形成される。更に、ここで使
用したフォトレジスト膜は残存したまま、スパッタリン
グ法によって、Ｃｒ等の導電体を２０００Å程度の厚さ
に付着し、ゲート電極（３）及び選択電極（図示せず）
を形成する。この選択電極は平行に複数配置され、選択
電極から突出してゲート電極（３）が一体化されてい
る。
Ｔ素子の断面構造を示したものである（特開平３−１５
９１７５）。まず、ガラス基板（１２）上にシリコン酸
化物からなる絶縁膜（１）上にリソグラフィ技術、エッ
チング技術によって凹部が形成される。更に、ここで使
用したフォトレジスト膜は残存したまま、スパッタリン
グ法によって、Ｃｒ等の導電体を２０００Å程度の厚さ
に付着し、ゲート電極（３）及び選択電極（図示せず）
を形成する。この選択電極は平行に複数配置され、選択
電極から突出してゲート電極（３）が一体化されてい
る。
【０００４】更に、３０００Åの厚さのシリコン窒化物
からなるゲート絶縁膜（４）と２０００Å程度の厚さの
アモルファスシリコン層からなるソースドレイン領域
（７）とを連続して堆積する。そして、凹部を形成する
のに用いたフォトレジスト膜を除去することにより、凹
部以外に堆積されたゲート絶縁膜、ソースドレイン層を
除去する。そして更に、ＴＦＴを構成するゲート電極
（３）、ゲート絶縁膜（４）、活性化層及びソースドレ
イン層（７）をリソグラフィ技術を用いてマスクして、
その他の凹部に積層されたゲート絶縁膜、活性化層、ソ
ースドレイン層をエッチング除去する。そして、スパッ
タリング法によりアルミ層を形成し、リソグラフィ技
術、エッチング技術により、表示電圧供給線（９）と接
続電極（１０）を形成する。また、この時同時に、ソー
スドレイン領域（７）をエッチングして、ソース領域と
ドレイン領域を分離するものである。
からなるゲート絶縁膜（４）と２０００Å程度の厚さの
アモルファスシリコン層からなるソースドレイン領域
（７）とを連続して堆積する。そして、凹部を形成する
のに用いたフォトレジスト膜を除去することにより、凹
部以外に堆積されたゲート絶縁膜、ソースドレイン層を
除去する。そして更に、ＴＦＴを構成するゲート電極
（３）、ゲート絶縁膜（４）、活性化層及びソースドレ
イン層（７）をリソグラフィ技術を用いてマスクして、
その他の凹部に積層されたゲート絶縁膜、活性化層、ソ
ースドレイン層をエッチング除去する。そして、スパッ
タリング法によりアルミ層を形成し、リソグラフィ技
術、エッチング技術により、表示電圧供給線（９）と接
続電極（１０）を形成する。また、この時同時に、ソー
スドレイン領域（７）をエッチングして、ソース領域と
ドレイン領域を分離するものである。
【０００５】
【発明が解決しようとする課題】上述した従来例１で
は、図２に示すゲート電極（３）とソースドレイン領域
（７）とを別々のリソグラフィ工程で形成しているため
に、リソグラフィ工程での目合わせズレやフォトレジス
ト寸法変動が起こることにより、ソースドレイン領域
（７）がゲート電極（３）にオーバーラップしたり、あ
るいはオフセットをもつことがある。これにより、ＴＦ
Ｔチャネル長のばらつきやソースドレイン抵抗の増加等
をもたらし、ＴＦＴの特性に大きな影響を与えるという
問題があった。また、従来例２の図３に示したような構
成においては、活性化層（８）とソースドレイン層
（７）とを、別々のアモルファスシリコン層で形成する
ために、製造工程が複雑になるという欠点があった。
は、図２に示すゲート電極（３）とソースドレイン領域
（７）とを別々のリソグラフィ工程で形成しているため
に、リソグラフィ工程での目合わせズレやフォトレジス
ト寸法変動が起こることにより、ソースドレイン領域
（７）がゲート電極（３）にオーバーラップしたり、あ
るいはオフセットをもつことがある。これにより、ＴＦ
Ｔチャネル長のばらつきやソースドレイン抵抗の増加等
をもたらし、ＴＦＴの特性に大きな影響を与えるという
問題があった。また、従来例２の図３に示したような構
成においては、活性化層（８）とソースドレイン層
（７）とを、別々のアモルファスシリコン層で形成する
ために、製造工程が複雑になるという欠点があった。
【０００６】
【課題を解決するための手段】本発明は、基板上の絶縁
膜に設けられた凹部に埋め込まれたゲート電極と、前記
凹部に埋め込まれたゲート電極及び前記絶縁膜上にゲー
ト絶縁膜とアモルファスシリコン層が積層され、さらに
前記アモルファスシリコン層のトランジスタ活性化領域
を覆うように埋め込み形成されたマスク層とを備えてい
ることを特徴とする半導体装置である。また、本発明
は、基板上形成した絶縁膜に凹部を形成し、前記凹部に
ゲート電極を形成し、次いで前記凹部のゲート電極及び
前記絶縁膜上にゲート絶縁膜とアモルファスシリコン層
を積層形成し、前記アモルファスシリコン層のトランジ
スタ活性化領域を覆うようにマスク層を埋め込み形成
し、活性化領域と一体形成されたアモルファスシリコン
層に前記マスク層を使用してイオンを注入し、セルフア
ラインでソースドレインを注入形成することを特徴とす
る半導体装置の製造方法である。
膜に設けられた凹部に埋め込まれたゲート電極と、前記
凹部に埋め込まれたゲート電極及び前記絶縁膜上にゲー
ト絶縁膜とアモルファスシリコン層が積層され、さらに
前記アモルファスシリコン層のトランジスタ活性化領域
を覆うように埋め込み形成されたマスク層とを備えてい
ることを特徴とする半導体装置である。また、本発明
は、基板上形成した絶縁膜に凹部を形成し、前記凹部に
ゲート電極を形成し、次いで前記凹部のゲート電極及び
前記絶縁膜上にゲート絶縁膜とアモルファスシリコン層
を積層形成し、前記アモルファスシリコン層のトランジ
スタ活性化領域を覆うようにマスク層を埋め込み形成
し、活性化領域と一体形成されたアモルファスシリコン
層に前記マスク層を使用してイオンを注入し、セルフア
ラインでソースドレインを注入形成することを特徴とす
る半導体装置の製造方法である。
【０００７】
【作用】本発明においては、絶縁膜上に設けられた凹部
（溝内）に埋め込み形成されたゲート電極と、その上に
ゲート絶縁膜、アモルファスシリコン層が積層され、さ
らに前記アモルファスシリコン層のトランジスタ活性化
層を覆うように埋め込み形成されたマスク層とを備え、
前記マスク層を用いて、ＴＦＴのソースドレイン領域を
セルファライン注入で形成するもので、ＴＦＴはその特
性の安定化が図られ、またその製造の工程数の削減を実
現することができるものである。
（溝内）に埋め込み形成されたゲート電極と、その上に
ゲート絶縁膜、アモルファスシリコン層が積層され、さ
らに前記アモルファスシリコン層のトランジスタ活性化
層を覆うように埋め込み形成されたマスク層とを備え、
前記マスク層を用いて、ＴＦＴのソースドレイン領域を
セルファライン注入で形成するもので、ＴＦＴはその特
性の安定化が図られ、またその製造の工程数の削減を実
現することができるものである。
【０００８】
【実施例】本発明の一実施例について図面を参照して説
明する。図１（ａ）〜（ｃ）は、本発明の一実施例を示
すＴＦＴの製法フローごとの断面図である。まず、図１
（ａ）のように、シリコン基板（１１）上に、ＣＶＤ法
を用いて形成された５０００Å程度のシリコン酸化物等
からなる絶縁膜（１）に、リソグラフィ技術、エッチン
グ技術によりゲート電極（３）のパターンとなる凹部
（溝）（２）を形成する。さらにＣＶＤ法により１００
００Å程度の厚さの多結晶シリコン膜を堆積してエッチ
バック法により、１０００Å程度の厚さのゲート電極
（３）を凹部（２）内に形成する。
明する。図１（ａ）〜（ｃ）は、本発明の一実施例を示
すＴＦＴの製法フローごとの断面図である。まず、図１
（ａ）のように、シリコン基板（１１）上に、ＣＶＤ法
を用いて形成された５０００Å程度のシリコン酸化物等
からなる絶縁膜（１）に、リソグラフィ技術、エッチン
グ技術によりゲート電極（３）のパターンとなる凹部
（溝）（２）を形成する。さらにＣＶＤ法により１００
００Å程度の厚さの多結晶シリコン膜を堆積してエッチ
バック法により、１０００Å程度の厚さのゲート電極
（３）を凹部（２）内に形成する。
【０００９】次いで、図１（ｂ）に示すように、３００
Å程度の厚さのシリコン酸化物からなるゲート絶縁膜
（４）と５００Å程度の厚さのアモルファスシリコン層
（５）を、ゲート電極（３）が形成されている凹部
（２）および絶縁膜（１）上に順次積層する。アモルフ
ァスシリコン層（５）はＴＦＴのソースドレイン、活性
化領域及び配線部として使用するために、リソグラフィ
技術とエッチング技術を用いて、そのパターンを形成す
る。
Å程度の厚さのシリコン酸化物からなるゲート絶縁膜
（４）と５００Å程度の厚さのアモルファスシリコン層
（５）を、ゲート電極（３）が形成されている凹部
（２）および絶縁膜（１）上に順次積層する。アモルフ
ァスシリコン層（５）はＴＦＴのソースドレイン、活性
化領域及び配線部として使用するために、リソグラフィ
技術とエッチング技術を用いて、そのパターンを形成す
る。
【００１０】そして図１（ｃ）に示すように、ソースド
レイン注入時のマスク層（６）を活性化領域（８）を覆
うように、シリコン酸化物等をＣＶＤ法とエッチバック
法により埋め込み形成する。しかる後に、前記マスク層
（６）を用いて、イオン注入を行うことでソースドレイ
ン領域、配線領域（図示せず）を形成する。このように
ＴＦＴ活性化領域とソースドレイン領域となる部分を同
時に形成した後で溝内に凹状になった活性化領域のチャ
ネル部上にマスクを埋め込むように形成し、その後ＳＤ
注入することで、ソースオフセット領域、ソースドレイ
ン領域の注入による形成をセルフアラインで行えるもの
である。つまり、ソースドレインは活性化領域と一体形
成されたものをイオン注入でソースドレイン領域に変え
るものである。
レイン注入時のマスク層（６）を活性化領域（８）を覆
うように、シリコン酸化物等をＣＶＤ法とエッチバック
法により埋め込み形成する。しかる後に、前記マスク層
（６）を用いて、イオン注入を行うことでソースドレイ
ン領域、配線領域（図示せず）を形成する。このように
ＴＦＴ活性化領域とソースドレイン領域となる部分を同
時に形成した後で溝内に凹状になった活性化領域のチャ
ネル部上にマスクを埋め込むように形成し、その後ＳＤ
注入することで、ソースオフセット領域、ソースドレイ
ン領域の注入による形成をセルフアラインで行えるもの
である。つまり、ソースドレインは活性化領域と一体形
成されたものをイオン注入でソースドレイン領域に変え
るものである。
【００１１】
【発明の効果】以上説明したように、本発明によれば、
トランジスタの活性化領域とソースドレインとなる領域
をアモルファス層で一体成形し、さらに埋め込みマスク
層を使用してソースドレイン領域をゲート電極に対して
セルフアラインで形成するために、従来のものに比べて
ソースドレインの目ズレはなく、ＴＦＴのチャネル長が
一定となるために、ＴＦＴの特性が安定するという効果
を有するものである。さらに、ソースドレイン層を活性
化領域と一体成形するために、別々に形成する必要がな
く、また従来ソースドレイン形成に要していたリソグラ
フィ工程を削除できるために製造工程数を少なくできる
という効果を奏するものである。
トランジスタの活性化領域とソースドレインとなる領域
をアモルファス層で一体成形し、さらに埋め込みマスク
層を使用してソースドレイン領域をゲート電極に対して
セルフアラインで形成するために、従来のものに比べて
ソースドレインの目ズレはなく、ＴＦＴのチャネル長が
一定となるために、ＴＦＴの特性が安定するという効果
を有するものである。さらに、ソースドレイン層を活性
化領域と一体成形するために、別々に形成する必要がな
く、また従来ソースドレイン形成に要していたリソグラ
フィ工程を削除できるために製造工程数を少なくできる
という効果を奏するものである。
【図１】本発明の一実施例のＴＦＴ素子製造フローの断
面図
面図
【図２】従来例１のＴＦＴ素子断面図
【図３】従来例２の液晶表示装置用ＴＦＴ素子断面図
１ 層間絶縁膜 ２ 凹部 ３ ゲート電極 ４ ゲート絶縁膜 ５ アモルファスシリコン層 ６ マスク層 ７ ソースドレイン領域 ８ 活性化領域 ９ 表示電圧供給線 １０ 接続電極 １１ シリコン基板
Claims (2)
- 【請求項１】 基板上の絶縁膜に設けられた凹部に埋め
込まれたゲート電極と、前記凹部に埋め込まれたゲート
電極及び前記絶縁膜上にゲート絶縁膜とアモルファスシ
リコン層が積層され、さらに前記アモルファスシリコン
層のトランジスタ活性化領域を覆うように埋め込み形成
されたマスク層とを備えていることを特徴とする半導体
装置。 - 【請求項２】 基板上形成した絶縁膜に凹部を形成し、
前記凹部にゲート電極を形成し、次いで前記凹部のゲー
ト電極及び前記絶縁膜上にゲート絶縁膜とアモルファス
シリコン層を積層形成し、前記アモルファスシリコン層
のトランジスタ活性化領域を覆うようにマスク層を埋め
込み形成し、活性化領域と一体形成されたアモルファス
シリコン層に前記マスク層を使用してイオンを注入し、
セルフアラインでソースドレインを注入形成することを
特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13617095A JP2669399B2 (ja) | 1995-05-10 | 1995-05-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13617095A JP2669399B2 (ja) | 1995-05-10 | 1995-05-10 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306930A true JPH08306930A (ja) | 1996-11-22 |
| JP2669399B2 JP2669399B2 (ja) | 1997-10-27 |
Family
ID=15168967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13617095A Expired - Fee Related JP2669399B2 (ja) | 1995-05-10 | 1995-05-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669399B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8736017B2 (en) | 2009-01-30 | 2014-05-27 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
-
1995
- 1995-05-10 JP JP13617095A patent/JP2669399B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8736017B2 (en) | 2009-01-30 | 2014-05-27 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2669399B2 (ja) | 1997-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |