JPH08306664A - Manufacture of semiconductor device - Google Patents
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- JPH08306664A JPH08306664A JP11157695A JP11157695A JPH08306664A JP H08306664 A JPH08306664 A JP H08306664A JP 11157695 A JP11157695 A JP 11157695A JP 11157695 A JP11157695 A JP 11157695A JP H08306664 A JPH08306664 A JP H08306664A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device.
【０００２】[0002]
【従来の技術】半導体装置の製造工程で、基板上に層間
絶縁膜を介して上層配線を形成する場合には、以下のよ
うにする。先ず、図２（１）に示すように、基板２１上
の層間絶縁膜２２に形成したコンタクトホール２２ａ内
に、第１密着層２３を介して埋め込みプラグ（以下、プ
ラグと記す）２４を形成する。第１密着層２３はチタン
層とその上層の窒化チタン層との積層構造で形成し、プ
ラグ２４はタングステンで形成する。次に、図２（２）
に示すように、第１密着層２３及びプラグ２４上を含む
層間絶縁膜２２上に、上記第１密着層２３と同様の積層
構造からなる第２密着層２５を成膜し、この上面に配線
層２６を成膜する。この配線層２６は、例えばアルミニ
ウムと銅との合金層とこの上層に反射防止膜として設け
られる酸化窒化チタン層とからなる。その後、図２
（３）に示すように、リソグラフィー法によってコンタ
クトホール２２ａ上を含む配線層２６上にレジストパタ
ーン２８を形成した後、当該レジストパターン２８をマ
スクにした反応性イオンエッチングによって配線層２６
及び第２密着層２５をパターニングする。これによっ
て、コンタクトホール２２ａ上を含む層間絶縁膜２２上
に、第２密着層２５からなる密着層パターン２５ａを介
して配線層２６からなる上層配線２６ａを形成する。2. Description of the Related Art In the process of manufacturing a semiconductor device, an upper wiring is formed on a substrate via an interlayer insulating film as follows. First, as shown in FIG. 2A, a buried plug (hereinafter referred to as a plug) 24 is formed in a contact hole 22a formed in an interlayer insulating film 22 on a substrate 21 with a first adhesion layer 23 interposed therebetween. . The first adhesion layer 23 is formed of a laminated structure of a titanium layer and an upper titanium nitride layer, and the plug 24 is formed of tungsten. Next, FIG. 2 (2)
As shown in FIG. 2, a second adhesion layer 25 having a laminated structure similar to that of the first adhesion layer 23 is formed on the interlayer insulation film 22 including the first adhesion layer 23 and the plug 24, and wiring is formed on the upper surface of the second adhesion layer 25. The layer 26 is deposited. The wiring layer 26 is composed of, for example, an alloy layer of aluminum and copper and a titanium oxynitride layer provided as an antireflection film on the alloy layer. After that, Figure 2
As shown in (3), after forming a resist pattern 28 on the wiring layer 26 including the contact holes 22a by a lithography method, the wiring layer 26 is formed by reactive ion etching using the resist pattern 28 as a mask.
Then, the second adhesion layer 25 is patterned. As a result, the upper layer wiring 26a made of the wiring layer 26 is formed on the interlayer insulating film 22 including the contact holes 22a via the adhesion layer pattern 25a made of the second adhesion layer 25.
【０００３】近年、半導体装置の大容量化の進展にとも
ない、上記上層配線２６ａのパターン幅をコンタクトホ
ール２２ａの開口幅にまで縮小させた配線構造が注目さ
れている。このようにして配線構造を微細化すること
で、リソグラフィーの解像度を保てる程度に上層配線２
６ａ間のスペース幅を確保しながら集積度を向上させる
ことが可能になる。In recent years, as the capacity of semiconductor devices has increased, attention has been paid to a wiring structure in which the pattern width of the upper layer wiring 26a is reduced to the opening width of the contact hole 22a. By miniaturizing the wiring structure in this way, the upper wiring 2 can be formed to the extent that the resolution of lithography can be maintained.
It is possible to improve the degree of integration while ensuring the space width between 6a.
【０００４】[0004]
【発明が解決しようとする課題】しかし、上記の製造方
法によって、上層配線のパターン幅をコンタクトホール
の開口幅にまで縮小させた配線構造を有する半導体装置
を製造するには、以下のような課題がある。すなわち、
図２（３）で示した配線層２６のエッチング加工の際に
リソグラフィーの合わせずれが生じると、配線層２６と
第２密着層２５とのエッチングマスクになるレジストパ
ターン２８がコンタクトホール２２ａの開口からずれて
しまう。このような状態で配線層２６と第２密着層２５
とのエッチングを行うと、層間絶縁膜２２上の第２密着
層２５を完全に除去するためのオーバーエッチングで、
第２密着層２５と同じ材質の第１密着層２３のエッチン
グが進む。これによって、プラグ２４と層間絶縁膜２２
との間にトレンチａが形成される。However, in order to manufacture a semiconductor device having a wiring structure in which the pattern width of the upper layer wiring is reduced to the opening width of the contact hole by the above manufacturing method, the following problems are to be solved. There is. That is,
When a misalignment of lithography occurs during the etching process of the wiring layer 26 shown in FIG. 2C, a resist pattern 28 serving as an etching mask for the wiring layer 26 and the second adhesion layer 25 is formed from the opening of the contact hole 22a. It will shift. In this state, the wiring layer 26 and the second adhesive layer 25
Is performed by over-etching for completely removing the second adhesion layer 25 on the interlayer insulating film 22,
Etching of the first adhesive layer 23 made of the same material as the second adhesive layer 25 proceeds. As a result, the plug 24 and the interlayer insulating film 22 are
A trench a is formed between and.
【０００５】そして、次の工程で、上層配線２６ａを覆
う状態で層間絶縁膜２２上に平坦化絶縁膜を形成した場
合、このようなトレンチａを埋め込むことが難しく、層
間絶縁膜中にボイドが生じる。このようなボイドは配線
の信頼性を劣化させる要因になる。また、以後の工程で
例えば加熱処理工程が行われた場合、トレンチａ部分に
応力が集中することによって、プラグ２４と第１密着層
２３及び第２密着層２５との間や第１密着層２３と層間
絶縁膜２２との間で剥がれが生じ、コンタクト不良を引
き起こす要因になる。以上のことから、上記半導体装置
の製造方法では、半導体装置の信頼性を確保した状態
で、上層配線２６ａのパターン幅をコンタクトホール２
２ａの開口幅にまで縮小することはできない。Then, in the next step, when a flattening insulating film is formed on the interlayer insulating film 22 in a state of covering the upper wiring 26a, it is difficult to fill such a trench a and a void is formed in the interlayer insulating film. Occurs. Such a void becomes a factor that deteriorates the reliability of the wiring. Further, for example, when a heat treatment process is performed in the subsequent process, stress concentrates in the trench a portion, so that the gap between the plug 24 and the first adhesive layer 23 and the second adhesive layer 25 and the first adhesive layer 23. Peeling occurs between the insulating film 22 and the interlayer insulating film 22, which causes a contact failure. From the above, in the method of manufacturing a semiconductor device described above, the pattern width of the upper layer wiring 26a is set to the contact hole 2 while the reliability of the semiconductor device is ensured.
It cannot be reduced to the opening width of 2a.
【０００６】そこで本発明は、上記の課題を解決する半
導体装置の製造方法を提供することを目的とする。Therefore, an object of the present invention is to provide a method of manufacturing a semiconductor device that solves the above problems.
【０００７】[0007]
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体装置の製造方法は、コンタクトホー
ル内に第１密着層を介してプラグが形成された層間絶縁
膜上に、第２密着層を介して配線層を成膜し、当該配線
層上に絶縁性材料からなる保護膜を成膜する。次いで、
エッチング加工によって、コンタクトホール上を含む層
間絶縁膜上に、コンタクトホールの開口幅と同程度のパ
ターン幅の配線層からなる上層配線と保護膜からなる保
護パターンとを形成する。その後、エッチング加工の際
の合わせずれ幅よりも広い幅のサイドウォールを上層配
線と保護パターンとの側壁に形成し、上記保護パターン
とサイドウォールとをマスクにして上記第２密着層をエ
ッチングし、当該第２密着層からなる密着層パターンを
形成する。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device, wherein a plug is formed in a contact hole via a first adhesion layer. 2 A wiring layer is formed via the adhesion layer, and a protective film made of an insulating material is formed on the wiring layer. Then
By the etching process, an upper layer wiring made of a wiring layer having a pattern width similar to the opening width of the contact hole and a protective pattern made of a protective film are formed on the interlayer insulating film including the contact holes. After that, a sidewall having a width wider than the misalignment width at the time of etching is formed on the sidewalls of the upper wiring and the protection pattern, and the second adhesion layer is etched by using the protection pattern and the sidewall as a mask. An adhesion layer pattern including the second adhesion layer is formed.
【０００８】[0008]
【作用】上記半導体装置の製造方法では、上層配線及び
その上層の保護パターンの側壁に形成したサイドウォー
ルと当該保護膜パターンとをマスクにして層間絶縁膜上
の第２密着層をエッチングして密着層パターンを形成す
ることから、当該密着層パターンは上層配線よりもサイ
ドウォールの幅だけ広くなる。上記サイドウォールは、
上層配線のエッチング加工のあわせずれ幅よりも広い幅
で形成され、また当該上層配線はコンタクトホールの開
口幅と同程度のパターン幅で当該コンタクトホール上に
形成されることから、第２密着層はコンタクトホールの
開口を塞ぐ状態にパターニングされる。さらに、このエ
ッチングでは、保護パターンが上層配線のマスクにな
る。したがって、コンタクトホール内の第１密着層及び
プラグに上記エッチング加工の影響を及ぼすことなく密
着層パターンを介して上層配線が形成される。In the method of manufacturing a semiconductor device described above, the second adhesive layer on the interlayer insulating film is etched and adhered by using the sidewall formed on the sidewall of the upper wiring and the protective pattern of the upper layer and the protective film pattern as a mask. Since the layer pattern is formed, the adhesion layer pattern is wider than the upper layer wiring by the width of the sidewall. The sidewall is
Since the upper wiring is formed with a width larger than the misalignment width of the etching process of the upper wiring and the upper wiring is formed on the contact hole with a pattern width similar to the opening width of the contact hole, the second adhesion layer is The patterning is performed so as to close the opening of the contact hole. Further, in this etching, the protective pattern serves as a mask for the upper wiring. Therefore, the upper wiring is formed on the first adhesion layer and the plug in the contact hole via the adhesion layer pattern without the influence of the etching process.
【０００９】[0009]
【実施例】以下、本発明の実施例を、図面に基づいて説
明する。先ず、図１（１）に示す第１工程では、シリコ
ンからなる基板１１上に、層間絶縁膜１２を成膜する。
この層間絶縁膜１２は、例えばＣＶＤ法によって ０．
１μｍの膜厚に成膜した酸化シリコン膜とする。次い
で、リソグラフィー法によって、ここでは図示しないレ
ジストパターンを層間絶縁膜１２上に形成する。その
後、当該レジストパターンをマスクにした異方性の反応
性イオンエッチング（Reactive Ion Etching：以下ＲＩ
Ｅと記す）によって、基板１１にまで達するコンタクト
ホール１２ａを層間絶縁膜１２に形成する。上記ＲＩＥ
条件の一例としては、以下に示すようである。 反応ガス及び流量：Ｃ4 Ｆ8 ＝５０ｓｃｃｍ 圧力雰囲気 ：２Ｐａ ＲＦ電力 ：１２００ＷEmbodiments of the present invention will be described below with reference to the drawings. First, in a first step shown in FIG. 1A, an interlayer insulating film 12 is formed on a substrate 11 made of silicon.
The interlayer insulating film 12 has a thickness of 0.
The silicon oxide film is formed to have a film thickness of 1 μm. Next, a resist pattern (not shown here) is formed on the interlayer insulating film 12 by the lithography method. After that, anisotropic reactive ion etching (Reactive Ion Etching: RI hereinafter) using the resist pattern as a mask is performed.
A contact hole 12a reaching the substrate 11 is formed in the inter-layer insulating film 12 by (E). RIE above
An example of the condition is as follows. Reaction gas and flow rate: C 4 F 8 = 50 sccm Pressure atmosphere: 2 Pa RF power: 1200 W
【００１０】次に、コンタクトホール１２ａの内壁を含
む層間絶縁膜１２上に、次に形成するプラグと基板１１
及び層間絶縁膜１２との密着性を保つための第１密着層
１３を成膜する。この第１密着層１３は、例えば３０ｎ
ｍの膜厚でスパッタ成膜したチタン（Ｔｉ）層とこの上
層に７０ｎｍの膜厚でスパッタ成膜した窒化チタン（Ｔ
ｉＮ）層との積層構造で形成される。次いで、コンタク
トホール１２ａ内を埋め込む状態で、第１密着層１３の
上面に埋め込みプラグ（以下、プラグと記す）１４を構
成するタングステン（Ｗ）層を成膜する。このＷ層は、
ＣＶＤ法によって６００ｎｍの膜厚に成膜することとす
る。Next, the plug and the substrate 11 to be formed next are formed on the interlayer insulating film 12 including the inner wall of the contact hole 12a.
And the first adhesion layer 13 for maintaining the adhesion with the interlayer insulating film 12 is formed. This first adhesion layer 13 is, for example, 30n
m of sputter deposited titanium (Ti) layer and 70 nm thick sputter deposited titanium nitride (T) layer on top of this layer.
It is formed in a laminated structure with an iN) layer. Next, a tungsten (W) layer that forms a buried plug (hereinafter referred to as a plug) 14 is formed on the upper surface of the first adhesion layer 13 with the contact hole 12a filled. This W layer is
The film thickness is set to 600 nm by the CVD method.
【００１１】その後、上記Ｗ層の上面側から、当該Ｗ層
と第１密着層１３とを異方性ＲＩＥによって全面エッチ
バックし、コンタクトホール１２ａ内にのみＷ層と第１
密着層１３とを残す。これによって、コンタクトホール
１２ａ内に第１密着層１３を介して上記Ｗ層からなるプ
ラグ１４を形成する。上記ＲＩＥは、例えば先ず以下の
条件でＷ層をエッチングする。 反応ガス及び流量：ＳＦ6 ／Ｃｌ2 ＝２５ｓｃｃｍ／２
０ｓｃｃｍ 圧力雰囲気 ：１Ｐａ ＲＦ電力 ：５０Ｗ マイクロ波電力 ：９５０Ｗ 次に、以下の条件で第１密着層１３をエッチングする。 反応ガス及び流量：ＢＣｌ3 ／Ｃｌ2 ＝６０ｓｃｃｍ／
９０ｓｃｃｍ 圧力雰囲気 ：２Ｐａ ＲＦ電力 ：１２００ＷAfter that, the W layer and the first adhesion layer 13 are entirely etched back by anisotropic RIE from the upper surface side of the W layer, and the W layer and the first adhesion layer 13 are formed only in the contact hole 12a.
The adhesion layer 13 is left. As a result, the plug 14 made of the W layer is formed in the contact hole 12a via the first adhesion layer 13. In the RIE, for example, the W layer is first etched under the following conditions. Reaction gas and flow rate: SF 6 / Cl 2 = 25 sccm / 2
0 sccm Pressure atmosphere: 1 Pa RF power: 50 W Microwave power: 950 W Next, the first adhesion layer 13 is etched under the following conditions. Reaction gas and flow rate: BCl 3 / Cl 2 = 60 sccm /
90sccm pressure atmosphere: 2Pa RF power: 1200W
【００１２】次に、図１（２）に示す第２工程では、第
１密着層１３及びプラグ１４上を含む層間絶縁膜１２上
に、次に成膜する配線層と層間絶縁膜１２及びプラグ１
４との密着性を保つための第２密着層１５を成膜する。
この第２密着層１５は、例えば上記第１密着層１３と同
様の積層構造にする。次いで、第２密着層１５の上面
に、例えばアルミニウムと銅との合金（Ａｌ−Ｃｕ）層
を５００ｎｍの膜厚でスパッタ成膜し、この上面に酸化
窒化チタン（ＴｉＯＮ）層とを１００ｎｍの膜厚でスパ
ッタ成膜する。そして、上記Ａｌ−Ｃｕ層とＴｉＯＮ層
との積層構造からなる配線層１６を成膜する。尚、Ｔｉ
ＯＮ層は、Ａｌ−Ｃｕ層に対する反射防止膜になる層で
ある。Next, in a second step shown in FIG. 1B, the wiring layer, the interlayer insulating film 12 and the plug to be formed next are formed on the interlayer insulating film 12 including the first adhesion layer 13 and the plug 14. 1
The second adhesion layer 15 for maintaining the adhesion with No. 4 is formed.
The second adhesion layer 15 has, for example, the same laminated structure as the first adhesion layer 13. Next, on the upper surface of the second adhesion layer 15, for example, an alloy of aluminum and copper (Al-Cu) layer is formed by sputtering to a film thickness of 500 nm, and a titanium oxynitride (TiON) layer is formed on the upper surface of this film with a thickness of 100 nm. Sputter film is formed with a large thickness. Then, the wiring layer 16 having a laminated structure of the Al—Cu layer and the TiON layer is formed. Incidentally, Ti
The ON layer is a layer serving as an antireflection film for the Al-Cu layer.
【００１３】次いで、配線層１６上に、例えば酸化シリ
コンのような絶縁性材料からなる保護膜１７をＣＶＤ法
によって成膜する。この保護膜１７は、後の工程で第２
密着層１５をエッチングする際にエッチングマスクとな
るような膜厚で成膜され、ここでは例えば１００ｎｍの
膜厚で成膜することとする。Next, a protective film 17 made of an insulating material such as silicon oxide is formed on the wiring layer 16 by the CVD method. This protective film 17 will be formed in the second step later.
The adhesion layer 15 is formed to have a film thickness that serves as an etching mask when it is etched. Here, the adhesion layer 15 is formed to have a film thickness of 100 nm, for example.
【００１４】次に、図１（３）に示す第３工程では、リ
ソグラフィー法によって、保護膜１７上にレジストパタ
ーン１８を形成する。ここでは、リソグラフィーの際の
解像度が十分に得られるように、各レジストターン１８
間のピッチを設定する。このレジストパターン１８は、
コンタクトホール１２ａの上部を含む上層配線の形成部
上にパターン形成され、コンタクトホール１２ａの開口
幅ｗ1 と同程度のパターン幅ｗ2 を有している。Next, in a third step shown in FIG. 1C, a resist pattern 18 is formed on the protective film 17 by a lithography method. Here, in order to obtain a sufficient resolution for lithography, each resist turn 18
Set the pitch between. This resist pattern 18 is
The pattern is formed on the formation portion of the upper layer wiring including the upper part of the contact hole 12a, and has the pattern width w 2 which is approximately the same as the opening width w 1 of the contact hole 12a.
【００１５】その後、上記レジストパターン１８をマス
クにした異方性のＲＩＥによって、第２密着層１５が露
出するまで保護膜１７と配線層１６とをエッチング加工
し、配線層１６かなる上層配線１６ａと保護膜１７から
なる保護パターン１７ａとを形成する。保護膜１７のＲ
ＩＥは、例えば上記第１工程で示した層間絶縁膜（１
２）と同様に行う。また、配線層１６のＲＩＥは、例え
ば上記第１工程で示した第１密着層（１３）のＲＩＥと
同様に行う。After that, the protective film 17 and the wiring layer 16 are etched by anisotropic RIE using the resist pattern 18 as a mask until the second adhesive layer 15 is exposed, and the upper wiring 16a which is the wiring layer 16 is formed. And a protective pattern 17a made of the protective film 17 are formed. R of protective film 17
IE is, for example, the interlayer insulating film (1
Perform the same as 2). The RIE of the wiring layer 16 is performed, for example, in the same manner as the RIE of the first adhesion layer (13) shown in the first step.
【００１６】次に、図１（４）に示す第４工程では、上
記レジストパターン（１８）を除去した後、保護パター
ン１７ａ及び上層配線１６ａを覆う状態で第２密着層１
５の上面に、サイドウォール１９になる絶縁膜を成膜す
る。この絶縁膜は、例えばＣＶＤ法によって成膜した酸
化シリコン膜であり、１００ｎｍ〜２００ｎｍ程度の膜
厚に成膜する。ここでは、１５０ｎｍ程度の膜厚に成膜
する。Next, in a fourth step shown in FIG. 1 (4), after removing the resist pattern (18), the second adhesive layer 1 is covered with the protective pattern 17a and the upper wiring 16a.
An insulating film to be the sidewall 19 is formed on the upper surface of 5. This insulating film is, for example, a silicon oxide film formed by the CVD method, and is formed to have a film thickness of about 100 nm to 200 nm. Here, the film is formed to a film thickness of about 150 nm.
【００１７】その後、上記絶縁膜を異方性ＲＩＥによっ
て全面エッチバックし、上層配線１６ａと保護パターン
１７ａとの側壁に当該絶縁膜からなるサイドウォール１
９を残す。サイドウォール１９の幅ｗ3 は、上記第３工
程で形成したレジストパターン（１８）を形成する際の
リソグラフィーのあわせずれ幅よりも広くする。ここで
はリソグラフィーの際の合わせずれが±１００ｎｍ程度
であるとすると、最低でも、１００ｎｍ程度の幅ｗ3 の
サイドウォール１９を形成する。尚、上記絶縁膜のＲＩ
Ｅは、例えば上記第１工程で示した層間絶縁膜（１２）
のＲＩＥと同様に行う。After that, the insulating film is entirely etched back by anisotropic RIE, and the side wall 1 made of the insulating film is formed on the side walls of the upper wiring 16a and the protective pattern 17a.
Leave 9 The width w 3 of the sidewall 19 is made wider than the alignment shift width of lithography when forming the resist pattern (18) formed in the third step. Here, if the misalignment during lithography is about ± 100 nm, the sidewall 19 having a width w 3 of at least about 100 nm is formed. The RI of the insulating film
E is, for example, the interlayer insulating film (12) shown in the first step.
Same as RIE.
【００１８】次に、図１（５）に示す第５工程では、保
護パターン１７ａとサイドウォール１９とをマスクにし
た異方性ＲＩＥによって、上層配線１６ａのエッチング
を防止しながら、第２密着層１５を全面エッチバックす
る。ここでは、上記マスクから露出している層間絶縁膜
１２上の第２密着層１５を完全に除去するために、３０
％〜５０％のオーバーエッチングを行う。第２密着層１
５のＲＩＥは、例えば上記第１工程で示した第１密着層
（１３）のＲＩＥと同様に行う。Next, in a fifth step shown in FIG. 1 (5), anisotropic RIE using the protective pattern 17a and the sidewalls 19 as a mask prevents the upper wiring 16a from being etched, while the second adhesive layer 15 is completely etched back. Here, in order to completely remove the second adhesion layer 15 on the interlayer insulating film 12 exposed from the mask, 30
% To 50% over-etching is performed. Second adhesion layer 1
The RIE of No. 5 is performed, for example, in the same manner as the RIE of the first adhesion layer (13) shown in the first step.
【００１９】これによって、上層配線１６ａのパターン
幅よりもサイドウォール１９の幅ｗ 3 だけ広い、すなわ
ちコンタクトホール１２ａの開口幅よりもレジストパタ
ーン（１８）のあわせずれ幅だけ広い形状に第２密着層
１５をエッチング加工してなる密着層パターン１５ａを
形成する。以上のようにして、密着層パターン１５ａを
介してコンタクトホール１２ａの開口幅ｗ1 と同一のパ
ターン幅ｗ3 にエッチング加工された上層配線１６ａを
プラグ１４に接続する状態で形成する。As a result, the pattern of the upper wiring 16a
Width w of sidewall 19 rather than width 3Just wide
The resist pattern is wider than the opening width of the contact hole 12a.
The second adhesive layer is formed in a shape wide by the misalignment width of the core (18).
Adhesion layer pattern 15a formed by etching 15
Form. As described above, the adhesion layer pattern 15a is formed.
Through the opening width w of the contact hole 12a1Same as
Turn width w3The upper wiring 16a that has been etched
It is formed in a state of being connected to the plug 14.
【００２０】上記半導体装置の製造方法では、コンタク
トホール１２ａの開口幅ｗ3 よりもレジストパターン
（１８）のあわせずれ幅だけ広い形状に第２密着層１５
がエッチング加工される。このため、コンタクトホール
１２ａ内の第１密着層１３にエッチングの影響を及ぼす
ことなく第２密着層１５をエッチング加工でき、当該エ
ッチング加工でコンタクトホール１２ａ内にトレンチが
形成されることを防止できる。したがって、次の工程
で、層間絶縁膜１２上に上層配線１６ａを覆う平坦化絶
縁膜を成膜した場合、上記トレンチによって平坦化絶縁
膜中にボイドが生じないので配線の信頼性が劣化するこ
とはない。また、以後の工程で熱処理を行った場合に
も、コンタクトホール２２ａ内の一部分に応力が集中す
ることを防止できる。In the method of manufacturing a semiconductor device described above, the second adhesion layer 15 has a shape wider than the opening width w 3 of the contact hole 12a by the misalignment width of the resist pattern (18).
Is etched. For this reason, the second adhesion layer 15 can be etched without affecting the first adhesion layer 13 in the contact hole 12a by etching, and a trench can be prevented from being formed in the contact hole 12a by the etching process. Therefore, in the next step, when a flattening insulating film that covers the upper wiring 16a is formed on the interlayer insulating film 12, voids do not occur in the flattening insulating film due to the trenches, and the reliability of the wiring deteriorates. There is no. Further, even when the heat treatment is performed in the subsequent steps, it is possible to prevent the stress from being concentrated on a part of the contact hole 22a.
【００２１】上記実施例では、基板１１上に層間絶縁膜
１２を介して上層配線１６ａを形成する場合を説明し
た。しかし、本発明は例えば上層配線１６ａを覆う層間
絶縁膜にヴィアコンタクトを形成し、この上部に上層配
線を形成する場合にも適用可能である。In the above embodiment, the case where the upper wiring 16a is formed on the substrate 11 via the interlayer insulating film 12 has been described. However, the present invention is also applicable to a case where a via contact is formed in an interlayer insulating film covering the upper layer wiring 16a and the upper layer wiring is formed on the via contact.
【００２２】[0022]
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、エッチング加工した上層配線とそ
の上部の保護パターンとの側壁に当該エッチング加工の
合わせずれ幅よりも広い幅でサイドウォールを形成し、
当該サイドウォールと保護パターンとをマスクにして層
間絶縁膜上の第２密着層をエッチングすることで、上層
配線のパターン幅よりもサイドウォールの幅分だけ広い
パターン幅の密着層パターンを形成することが可能にな
る。そして、上層配線を、コンタクトホールの開口幅と
同程度のパターン幅で当該コンタクトホール上に形成す
ることで、コンタクトホール内にエッチング加工の影響
を及ぼすことなく、コンタクトホールの開口幅にまでパ
ターン幅を縮小した上層配線を形成することが可能にな
る。したがって、半導体装置の信頼性を確保した状態
で、半導体装置の高集積化を図ることが可能になる。As described above, according to the method of manufacturing a semiconductor device of the present invention, the side wall having a width wider than the misalignment width of the etching process is formed on the side wall of the etching-processed upper layer wiring and the protective pattern on the upper side. Forming a wall,
Forming an adhesion layer pattern having a pattern width wider than the pattern width of the upper wiring by the width of the sidewall by etching the second adhesion layer on the interlayer insulating film using the sidewall and the protection pattern as a mask. Will be possible. Then, by forming the upper layer wiring on the contact hole with a pattern width similar to the opening width of the contact hole, the pattern width up to the opening width of the contact hole can be obtained without affecting etching in the contact hole. It is possible to form an upper layer wiring with a reduced size. Therefore, it is possible to achieve high integration of the semiconductor device while ensuring the reliability of the semiconductor device.
【図１】実施例を示す断面工程図である。FIG. 1 is a sectional process drawing showing an example.
【図２】従来例を示す断面工程図である。FIG. 2 is a sectional process diagram showing a conventional example.
１１ 基板 １２ 層間絶縁膜 １２ａ コンタクトホール １３ 第１密着層 １４ プラグ（埋め込みプラグ） １５ 第２密着層 １５ａ 密着層パターン １６ 配線層 １６ａ 上層配線 １７ 保護膜 １７ａ 保護パターン １８ レジストパターン １９ サイドウォール 11 Substrate 12 Interlayer Insulation Film 12a Contact Hole 13 First Adhesion Layer 14 Plug (Embedded Plug) 15 Second Adhesion Layer 15a Adhesion Layer Pattern 16 Wiring Layer 16a Upper Layer Wiring 17 Protective Film 17a Protective Pattern 18 Resist Pattern 19 Sidewall
Claims (1)
トホール内に第１密着層を介して埋め込みプラグを形成
する工程と、 前記第１密着層及び前記埋め込みプラグ上を含む前記層
間絶縁膜上に第２密着層を介して配線層を成膜し、当該
配線層上に絶縁性材料からなる保護膜を成膜する工程
と、 前記配線層と前記保護膜とをエッチング加工し、前記コ
ンタクトホール上を含む前記層間絶縁膜上に当該コンタ
クトホールの開口幅と同程度のパターン幅を有する当該
配線層からなる上層配線と当該保護膜からなる保護パタ
ーンとを形成する工程と、 前記保護パターンと前記上層配線との側壁に前記エッチ
ング加工の際の合わせずれ幅よりも広い幅を有するサイ
ドウォールを形成する工程と、 前記保護パターンと前記サイドウォールとをマスクにし
て前記第２密着層をエッチングし、当該第２密着層から
なる密着層パターンを形成する工程と、を備えたことを
特徴とする半導体装置の製造方法。1. A step of forming a buried plug in a contact hole formed in an interlayer insulating film on a substrate via a first adhesion layer, and a step of forming a buried plug on the interlayer insulation film including the first adhesion layer and the buried plug. A step of forming a wiring layer on the wiring layer via a second adhesion layer and forming a protective film made of an insulating material on the wiring layer; and etching the wiring layer and the protective film to form the contact hole. A step of forming an upper layer wiring made of the wiring layer having a pattern width similar to the opening width of the contact hole and a protective pattern made of the protective film on the interlayer insulating film including the above; Forming a side wall having a width wider than a misalignment width at the time of the etching process on a side wall with the upper layer wiring; and using the protective pattern and the side wall as a mask Wherein the second contact layer by etching, a method of manufacturing a semiconductor device characterized by comprising: a step of forming an adhesion layer pattern composed of the second adhesion layer, a Te.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11157695A JPH08306664A (en) | 1995-05-10 | 1995-05-10 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11157695A JPH08306664A (en) | 1995-05-10 | 1995-05-10 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306664A true JPH08306664A (en) | 1996-11-22 |
Family
ID=14564882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11157695A Pending JPH08306664A (en) | 1995-05-10 | 1995-05-10 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08306664A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6023101A (en) * | 1997-12-10 | 2000-02-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
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| JP2002521826A (en) * | 1998-07-23 | 2002-07-16 | アプライド マテリアルズ インコーポレイテッド | Interconnect wiring for integrated circuits with sidewall layers |
| KR100458078B1 (en) * | 1997-06-30 | 2005-02-23 | 주식회사 하이닉스반도체 | Method for forming metal interconnection of semiconductor device to reduce em phenomenon and leakage current |
-
1995
- 1995-05-10 JP JP11157695A patent/JPH08306664A/en active Pending
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