JPH08293521A - 半導体装置 - Google Patents

半導体装置

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JPH08293521A
JPH08293521A JP7096366A JP9636695A JPH08293521A JP H08293521 A JPH08293521 A JP H08293521A JP 7096366 A JP7096366 A JP 7096366A JP 9636695 A JP9636695 A JP 9636695A JP H08293521 A JPH08293521 A JP H08293521A
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JP
Japan
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bonding pad
barrier metal
insulating film
semiconductor device
bonding
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Kenji Honda
健二 本多
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Abstract

(57)【要約】 【目的】製造工程を増加させることなく、ボンディング
パッド部分の剥離を防止する。 【構成】半導体基板101 上の絶縁膜105 上に、バリアメ
タル107 を介してボンディングパッド部108aを有する配
線108 を形成し、ボンディングパッド部108aにボンディ
ングワイヤ111 を熱圧着してなる半導体装置において、
ボンディングパッド部108a下のバリアメタル107 の少な
くとも一部を除去し、ボンディングパッド部108aを絶縁
膜105 に直接被着する。ボンディングパッド108aのアル
ミニウムと絶縁膜105 とは密着性に優れており、ボンデ
ィングワイヤ111 へ引っ張り応力が印加されてもボンデ
ィングパッド部は剥がれることはない。

Description

【発明の詳細な説明】 【0001】 【産業上の利用分野】本発明は、半導体装置に関し、特
にボンディングパッド部の剥離防止に関する。 【0002】 【従来の技術】図3 は従来の一般的な半導体装置の断面
図を示したものである。半導体装置は次のように製造さ
れている。まず半導体基板201 上に熱酸化法により酸化
膜202を形成する。次に酸化膜上202 上に、例えばスパ
ッタ法により、窒化チタンを主成分とするバリアメタル
203 を形成する。次にバリアメタル203 上に例えばアル
ミニウムの金属配線204 をスパッタ法により形成する。
次に配線204 上に層間絶縁膜205 を形成する。次にフォ
トエッチング法によりビアホールを開孔する。次にビア
ホールに化学的気相成長法により例えばタングステン20
6 を埋めこむ。次にタングステン206 及び層間絶縁膜20
5 上に窒化チタンからなるバリアメタル207 を形成す
る。次にバリアメタル207 上にアルミニウム配線208 を
スパッタ法により形成する。次に配線208 上に保護膜20
9 を形成する。次にフォトエッチング法により保護膜20
9 に開孔部210 を設け、ボンディングパッド208aを露出
する。次にボンディングワイヤ211 として例えば金ワイ
ヤのボール部212 をボンディングパッド部へ圧着する。 【0003】以上のような半導体装置は高温度の環境下
で使用した場合、絶縁膜の熱応力により配線が断線する
恐れがあり、配線と絶縁膜の間に、応力緩衝のため、バ
リアメタルを介在させており、ボンディングパッド208a
の下にもバリアメタル207 が介在された構造になってい
る。しかもこのバリアメタルは、絶縁膜との密着性が悪
い。そのためボンディングパッド部208aにボンディング
ワイヤ211 を圧着し、ワイヤを引き出しながら外部引出
リードに接続するボンディング工程において、ボンディ
ングワイヤへ引っ張り応力を印加した際、絶縁膜205 と
バリアメタル207 の界面で剥がれてしまう恐れがある。 【0004】そこでバリヤメタルと絶縁膜の密着性を向
上するため、様々な工夫がなされている。図4 はその一
例の半導体装置の断面を示したものである。ボンディン
グパッド部208a下の層間絶縁膜205 上に絶縁膜との密着
性の良い多結晶シリコン膜215 を形成し、層間絶縁膜20
5 のビアホールにスパッタ法により例えばタングステン
206 を埋め込んだ後、バリアメタル207 を介してボンデ
ィングパッド部208aを形成する。尚それ以外は図3 の半
導体装置と同じであり、詳細は省略する。 【0005】上記半導体装置では、ビアホールにタング
ステン206 を埋め込む際に、多結晶シリコン膜215 上に
もタングステン206aが生成され且つそのまま残された状
態になている。そしてタングステン206aは多結晶シリコ
ン膜215 と密着性が悪い。 【0006】そのためボンディングワイヤへ引っ張り応
力を印加した際、多結晶シリコン膜215 とタングステン
206aの界面で剥がれがてしまう恐れがある。また、特別
に多結晶シリコン膜を形成しなければならず、工程数が
増加する。 【0007】図5 は他の例の半導体装置の断面を示した
ものである。ボンディングパッド部208a下の層間絶縁膜
205 上に絶縁膜との密着性の良い窒化シリコン膜を形成
し、層間絶縁膜205 のビアホールにスパッタ法により例
えばタングステン206 を埋め込んだ後、バリアメタル20
7 を介してボンディングパッド部208aを形成する。尚そ
れ以外は図3 の半導体装置と同じであり、詳細は省略す
る。 【0008】上記半導体装置はボンディングワイヤへ引
っ張り応力を印可した際、絶縁膜205 とバリアメタル20
7 の界面で剥がれは生じないが、窒化シリコン膜216 形
成するため、工程数が増えてしまう。 【0009】 【発明が解決しようとする課題】上記従来の半導体装置
では、ボンディングワイヤへの応力引加時に、ボンディ
ングパッド部分が界面隔離する恐れがあるか、もしくは
剥離を防止するためにボンディングパッド部下に特別な
膜を形成しなければならず、製造工程数が増加するとい
う問題がある。本発明では製造工程を増加させることな
く、ボンディングパッド部分の剥離が生じにくい半導体
装置を提供することを目的とする。 【0010】 【課題を解決するための手段】本発明者は、上記問題点
を克服するために誠意研究した結果、ボンディングパッ
ド部分は配線部分に比べて幅広いため、絶縁膜の熱応力
が多少加わっても断線の恐れがないことに着目し、ボン
ディングパッド部下のバリアメタルの除去を見出した。 【0011】すなわち本発明では、半導体基板上に形成
された絶縁膜と、前記絶縁膜上にバリアメタルを介して
形成され、且つ端部にボンディングパッド部を有する配
線と、前記ボンディングパッド部に熱圧着されたボンデ
ィングワイヤとを有する半導体装置において、前記ボン
ディングパッド部下のバリアメタルの少なくとも一部が
除去され、前記ボンディングパッド部が前記絶縁膜に直
接被着されていることを特徴とする。 【0012】また、本発明では、前記ボンディングパッ
ド部下の中央部にバリアメタルが残存し、且つその周辺
のバリアメタルが除去され、前記ボンディングパッド部
の中央部は前記バリアメタルを介して前記絶縁膜に被着
し、且つその周辺部は前記絶縁膜に直接被着しているこ
とを特徴とする 【0013】 【作用】ボンディングパッド部下のバリアメタルの少な
くとも一部が除去され、前記ボンディングパッド部が前
記絶縁膜に直接被着されており、そしてボンディングパ
ッド部のアルミニウムと絶縁膜は密着性に優れている。
そのため、ボンディング工程において、ボンディングワ
イヤに引っ張り応力を印加しても、ボンディングパッド
部は剥がれることはない。また、従来のように多結晶シ
リコン膜または窒化シリコン膜のような特別の膜を形成
する必要がなく、製造工程数の増加もない。 【0014】 【実施例】本発明の実施例の半導体装置を、図1に示す
製造工程において説明する。まず半導体基板101 上に酸
化膜102 を形成する。次に酸化膜102 上に、例えばプラ
ズマ化学堆積気層法により、窒化チタンを主成分とする
バリアメタル103 を形成する。次バリアメタル103 上に
例えばアルミニウムの金属配線104 を蒸着法により形成
する。次に配線104 上に層間絶縁膜105 を形成する。次
にフォトエッチング法によりビアホールを開孔する。次
にビアホールにスパッタ法により例えばタングステン10
6 を埋めこむ。この状態を図1(a)に示めす。 【0015】次にタングステン106 及び層間絶縁膜105
上に窒化チタンからなるバリアメタル107 を形成する。
この状態を図1(b)に示めす。次にボンディングパット部
形成予定領域下のバリアメタル107 をフォトエッチング
法により除去する。この状態を図1(c)に示めす。 【0016】次にバリアメタル107 及び層間絶縁膜105
上にアルミニウムを蒸着法により1μm程度形成し、ア
ルミニウム及びバリアメタル107 をパターニングし、ボ
ンディングパッド部108aを有するアルミニウム配線108
を形成する。次に配線108 上に熱酸化法により保護膜10
9 を形成する。次にフォトエッチング法により保護膜10
9 を除去し、開孔部110 を設け、ボンディングパッド部
108aを露出する。この状態を図1(d)に示めす。 【0017】次にボンディングワイヤ111 として例えば
金ワイヤの先端部に設けたボール部112 をボンディング
パッド108aに熱圧着する。この状態を図1(e)に示めす。
上記実施例の半導体装置は、ボンディングパッド部108a
が層間絶縁膜105 上に直接被着されており、そしてボン
ディングパッド部108aのアルミニウムと層間絶縁膜は密
着性に優れている。そのためボンディング工程におい
て、ボンディングワイヤへ引っ張り応力を印加しても、
ボンディングパッド部108aは剥がれることがない。また
従来のように多結晶シリコン膜、または窒化シリコン膜
を形成する必要がなく、製造工程数の増加はない。 【0018】次に本発明の他の実施例の半導体装置を図
2に示す工程によって説明する。まず半導体基板101 上
に熱酸化法により酸化膜102 を形成する。次に酸化膜10
2 上に、例えばプラズマ化学堆積気層法により、窒化チ
タンを主成分とするバリアメタル103 を形成する。次に
バリアメタル103 上に例えばアルミニウムの金属配線10
4 をスパッタ法により形成する。次に配線104 上に層間
絶縁膜105 により形成する。次にフォトエッチング法に
よりビアホールを開孔する。次にビアホールにスパッタ
法により例えばタングステン106 を埋めこむ。この状態
を図2(a)に示めす。 【0019】次にタングステン106 及び層間絶縁膜105
上にチタンと窒化チタンからなるバリアメタル107 を形
成する。この状態を図2(b)に示めす。次にボンディング
パット部形成予定領域下のバリアメタル107 をフォトエ
ッチング法により例えばリング状に除去する。この状態
を図2(c)に示めす。 【0020】次にバリアメタル107 及び層間絶縁膜105
上にアルミニウムをスパッタ法により1 μm程度形成
し、アルミニウム及びバリアメタル107 をパターニング
し、ボンディングパッド部108aを有するアルミニウム配
線108 を形成する。次に配線108 上に熱酸化法により保
護膜109 を形成する。次にフォトエッチング法により保
護膜109 を除去し、開孔部110 を設け、ボンディングパ
ッド部108aを露出する。この状態を図2(d)に示めす。 【0021】次にボンディングワイヤ111 として例えば
金ワイヤの先端部に設けたボール部112 をボンディング
パッド108aに熱圧着する。この状態を図2(e)に示めす。
上記実施例の半導体装置は、ボンディングパッド部108a
の下の中央部分にバリアメタル107 を残し、その周辺部
を取り囲んでボンディングパッド部108aは層間絶縁膜10
5 上と直接接触している。そのためボンディング工程に
おいて、ボンディングワイヤへ引っ張り応力を印加して
も、ボンディングパッド部108aは剥がれることがない。
また、ボンディングパッド部108a下にも一部バリアメタ
ルを残存させているため、ボンディングパッド部108aに
対しても絶縁膜からの熱応力が緩和され、半導体装置の
信頼性を高める。 【0022】 【発明の効果】本発明では、ボンディングパッド部下の
バリアメタルの少なくとも一部を除去し、前記ボンディ
ングパッド部が前記絶縁膜に直接被着している。そのた
めボンディング工程において、ボンディングワイヤへ引
っ張り応力を印加しても、ボンディングパッド部は剥が
れることがない。また従来のような特別の膜を形成する
必要がなく、製造工程数の増加はない。
【図面の簡単な説明】 【図1 】図1(a)〜(e) は、本発明の一実施例に係わる半
導体装置の製造工程を示す図である。 【図2】図2(a)〜(e) は、本発明の他の実施例に係わる
半導体装置の製造工程を示す図である。 【図3】図3は従来の半導体装置を示す断面図である。 【図4】図4 は従来の他の半導体装置を示す断面図であ
る。 【図5】図5 は従来の更に他の半導体装置を示す断面図
である。 【符号の説明】 101 201 …半導体基板 102 202 …酸化膜 103 107 203 207 …バリアメタル 104 204 108 208 …配線 105 205 …層間絶縁膜 106 206 …タングステン 108a 208a …ボンディングパッド部 109 209 …保護膜 110 210 …開孔部 111 211 …ボンディングワイヤ 112 212 …ボンディングボール部 215 …多結晶シリコン膜 216 …窒化シリコン膜

Claims (1)

  1. 【特許請求の範囲】 【請求項1 】半導体基板上に形成された絶縁膜と、前記
    絶縁膜上にバリアメタルを介して形成され、且つ端部に
    ボンディングパッド部を有する配線と、前記ボンディン
    グパッド部に熱圧着されたボンディングワイヤとを有す
    る半導体装置において、前記ボンディングパッド部下の
    バリアメタルの少なくとも一部が除去され、前記ボンデ
    ィングパッド部が前記絶縁膜に直接被着していることを
    特徴とする半導体装置。 【請求項2 】前記ボンディングパッド部下の中央部にバ
    リアメタルが残存し、且つつその周辺のバリアメタルが
    除去され、前記ボンディングパッド部の中央部は前記バ
    リアメタルを介して前記絶縁膜に被着し、且つその周辺
    部は前記絶縁膜に直接被着していることを特徴とする請
    求項1記載の半導体装置。
JP7096366A 1995-04-21 1995-04-21 半導体装置 Pending JPH08293521A (ja)

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JP7096366A JPH08293521A (ja) 1995-04-21 1995-04-21 半導体装置

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6417568B1 (en) 1999-03-12 2002-07-09 Nec Corporation Semiconductor device
JP2004363173A (ja) * 2003-06-02 2004-12-24 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2007227970A (ja) * 2003-02-28 2007-09-06 Seiko Epson Corp 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6417568B1 (en) 1999-03-12 2002-07-09 Nec Corporation Semiconductor device
JP2007227970A (ja) * 2003-02-28 2007-09-06 Seiko Epson Corp 半導体装置及びその製造方法
JP2004363173A (ja) * 2003-06-02 2004-12-24 Seiko Epson Corp 半導体装置および半導体装置の製造方法

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