JPH08292226A - Ｉｃテスタ - Google Patents
ＩｃテスタInfo
- Publication number
- JPH08292226A JPH08292226A JP7095095A JP9509595A JPH08292226A JP H08292226 A JPH08292226 A JP H08292226A JP 7095095 A JP7095095 A JP 7095095A JP 9509595 A JP9509595 A JP 9509595A JP H08292226 A JPH08292226 A JP H08292226A
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- JP
- Japan
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- voltage
- output
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Abstract
(57)【要約】
【目的】ＩＣの電流負荷試験時に、出力電圧にのるノイ
ズの影響を受けることなく、当該電流負荷試験を行うこ
とのできるＩＣテスタを提供する。 【構成】本発明の入出力部に含まれるダイナミックロー
ド回路２は、定電流源３および４と、比較器５と、しき
い値電圧ＶT1を入力とする入力ドライバ６と、しきい値
電圧ＶT2を入力とする入力ドライバ７と、スイッチ８お
よび９と、ダイオード１０、１１、１２および１３とを
備えて構成される。電流負荷試験時には、ＩＣ１の出力
電圧ＶOUT がしきい値電圧ＶT1よりも低くなった場合
に、定電流源３より電流ＩOlがＩＣ１に流入し、出力電
圧ＶOUT がしきい値電圧ＶT2よりも高くなった場合に、
定電流源４より電流ＩOhがＩＣ１より流出される。出力
電圧ＶOUT の電圧レベルにより、ダイナミックロード回
路２からのＩＣ１に対する電流の流入／流出を切替制御
することにより電流負荷試験が行われる。
ズの影響を受けることなく、当該電流負荷試験を行うこ
とのできるＩＣテスタを提供する。 【構成】本発明の入出力部に含まれるダイナミックロー
ド回路２は、定電流源３および４と、比較器５と、しき
い値電圧ＶT1を入力とする入力ドライバ６と、しきい値
電圧ＶT2を入力とする入力ドライバ７と、スイッチ８お
よび９と、ダイオード１０、１１、１２および１３とを
備えて構成される。電流負荷試験時には、ＩＣ１の出力
電圧ＶOUT がしきい値電圧ＶT1よりも低くなった場合
に、定電流源３より電流ＩOlがＩＣ１に流入し、出力電
圧ＶOUT がしきい値電圧ＶT2よりも高くなった場合に、
定電流源４より電流ＩOhがＩＣ１より流出される。出力
電圧ＶOUT の電圧レベルにより、ダイナミックロード回
路２からのＩＣ１に対する電流の流入／流出を切替制御
することにより電流負荷試験が行われる。
Description
【０００１】
【産業上の利用分野】本発明はＩＣテスタに関し、特に
ＩＣの入出力測定用として利用されるＩＣテスタに関す
る。
ＩＣの入出力測定用として利用されるＩＣテスタに関す
る。
【０００２】
【従来の技術】従来のＩＣテスタにおいては、ＩＣ内部
に設けられている電流入出力機能を有する入出力段トラ
ンジスタの電流負荷試験を行う際には、当該ＩＣに対す
る電流の流入または流出の方向を切替える方法として、
ダイナミックロード回路内部のしきい値電圧を利用し
て、その切替えが行われている。図３は、本発明の目的
とは異なるが、特開平５−１１０１４号公報に開示され
ている、ダイナミックロード回路を含むＩＣの出力イン
ピーダンス測定回路の構成概要を示すブロック図であ
る。図３に示されるように、本従来例は、被測定のＩＣ
１に対応して、ＩＣテスタの入出力部は、ＩＣ１に対し
て電流流入作用を行う定電流源３、ＩＣ１からの電流流
出作用を行う定電流源４、ダイオード１０、１１、１２
および１３を含むダイナミックロード回路２と、比較器
５と、パタンメモリ部１４と、波形形成部１５と、ドラ
イバ１６とを備えて構成される。
に設けられている電流入出力機能を有する入出力段トラ
ンジスタの電流負荷試験を行う際には、当該ＩＣに対す
る電流の流入または流出の方向を切替える方法として、
ダイナミックロード回路内部のしきい値電圧を利用し
て、その切替えが行われている。図３は、本発明の目的
とは異なるが、特開平５−１１０１４号公報に開示され
ている、ダイナミックロード回路を含むＩＣの出力イン
ピーダンス測定回路の構成概要を示すブロック図であ
る。図３に示されるように、本従来例は、被測定のＩＣ
１に対応して、ＩＣテスタの入出力部は、ＩＣ１に対し
て電流流入作用を行う定電流源３、ＩＣ１からの電流流
出作用を行う定電流源４、ダイオード１０、１１、１２
および１３を含むダイナミックロード回路２と、比較器
５と、パタンメモリ部１４と、波形形成部１５と、ドラ
イバ１６とを備えて構成される。
【０００３】図３において、ＩＣテスタ内のパタンメモ
リ部１４からは、ＩＣ１に対する電流負荷試験用のパタ
ンデータが出力されて波形形成部１５に入力される。波
形形成部１５においては、前記パタンデータの入力を受
けて、所定のタイミングにおいて当該パタンデータに対
応する波形の試験信号が形成され、ドライバ１６に出力
される。このドライバ１６より出力される試験信号は、
端子１８を介してＩＣ１に入力され、この試験信号入力
に対応するＩＣ１の出力信号は、端子１９を介してダイ
ナミックロード回路２と比較器５に入力される。
リ部１４からは、ＩＣ１に対する電流負荷試験用のパタ
ンデータが出力されて波形形成部１５に入力される。波
形形成部１５においては、前記パタンデータの入力を受
けて、所定のタイミングにおいて当該パタンデータに対
応する波形の試験信号が形成され、ドライバ１６に出力
される。このドライバ１６より出力される試験信号は、
端子１８を介してＩＣ１に入力され、この試験信号入力
に対応するＩＣ１の出力信号は、端子１９を介してダイ
ナミックロード回路２と比較器５に入力される。
【０００４】ダイナミックロード回路２に対しては、図
３に示されるように、所定のしきい値電圧ＶT が供給さ
れており、ＩＣ１より出力される前記出力信号の電圧Ｖ
OUTが、このしきい値電圧ＶT よりも低い電圧レベルで
ある場合には、定電流源３より電流Ｉ0lが端子１９を介
してＩＣ１内に流入し、ＩＣ１の内部に設けられている
の入出力段トランジスタに対して電流負荷が掛けられる
状態となり、またＩＣ１より出力される前記出力信号の
電圧ＶOUT が、しきい値電圧ＶT よりも高い電圧レベル
の場合には、ＩＣ１より、定電流源４を通して電流Ｉ0h
が端子１９を介して流出される。このように、ＩＣ１の
出力電圧ＶOUT の電圧レベルを介して、ダイナミックロ
ード回路２により当該ＩＣ１に対する電流の流入／流出
を切替制御することにより、ＩＣ１の内部に設けられて
いる入出力段トランジスタに対する電流負荷が掛けら
れ、その際に生じるＩＣ１の出力電圧ＶOUT を、ＩＣテ
スタ内部の比較器５において、パタンメモリ部１４より
入力される前記パタンデータと比較照合することによ
り、当該パタンデータにより期待される出力電圧が得ら
れたか否かがチェックされる。
３に示されるように、所定のしきい値電圧ＶT が供給さ
れており、ＩＣ１より出力される前記出力信号の電圧Ｖ
OUTが、このしきい値電圧ＶT よりも低い電圧レベルで
ある場合には、定電流源３より電流Ｉ0lが端子１９を介
してＩＣ１内に流入し、ＩＣ１の内部に設けられている
の入出力段トランジスタに対して電流負荷が掛けられる
状態となり、またＩＣ１より出力される前記出力信号の
電圧ＶOUT が、しきい値電圧ＶT よりも高い電圧レベル
の場合には、ＩＣ１より、定電流源４を通して電流Ｉ0h
が端子１９を介して流出される。このように、ＩＣ１の
出力電圧ＶOUT の電圧レベルを介して、ダイナミックロ
ード回路２により当該ＩＣ１に対する電流の流入／流出
を切替制御することにより、ＩＣ１の内部に設けられて
いる入出力段トランジスタに対する電流負荷が掛けら
れ、その際に生じるＩＣ１の出力電圧ＶOUT を、ＩＣテ
スタ内部の比較器５において、パタンメモリ部１４より
入力される前記パタンデータと比較照合することによ
り、当該パタンデータにより期待される出力電圧が得ら
れたか否かがチェックされる。
【０００５】
【発明が解決しようとする課題】上述した従来のＩＣテ
スタにおいては、ＩＣの電流負荷試験時にダイナミック
ロード回路を用いた場合、当該ＩＣの出力電圧Ｖ
OUT が、ダイナミックロード回路に供給されるしきい値
電圧ＶT よりも低い場合には、ダイナミックロード回路
よりＩＣに対して定電流Ｉ0lが流入し、また出力電圧Ｖ
OUT が前記しきい値電圧ＶT よりも高い場合には、ＩＣ
よりダイナミックロード回路に対して定電流Ｉ0hが流入
する。しかしながら、この場合に、ＩＣの内部回路およ
び出力端子等に接続されている外部回路の特性によって
は、電流負荷試験時における前記出力電圧ＶOUT にオー
バーシュートまたはアンダーシュートなどの電気ノイズ
が乗る惧れがある。
スタにおいては、ＩＣの電流負荷試験時にダイナミック
ロード回路を用いた場合、当該ＩＣの出力電圧Ｖ
OUT が、ダイナミックロード回路に供給されるしきい値
電圧ＶT よりも低い場合には、ダイナミックロード回路
よりＩＣに対して定電流Ｉ0lが流入し、また出力電圧Ｖ
OUT が前記しきい値電圧ＶT よりも高い場合には、ＩＣ
よりダイナミックロード回路に対して定電流Ｉ0hが流入
する。しかしながら、この場合に、ＩＣの内部回路およ
び出力端子等に接続されている外部回路の特性によって
は、電流負荷試験時における前記出力電圧ＶOUT にオー
バーシュートまたはアンダーシュートなどの電気ノイズ
が乗る惧れがある。
【０００６】図４は、ＩＣの電流負荷試験時に、ダイナ
ミックロード回路に供給されるしきい値電圧ＶT を５Ｖ
とした場合に、出力電圧ＶOUT にオーバーシュートが生
じた場合の電圧波形ならびに電流波形の１例を示す図で
ある。即ち、出力電圧ＶOUTにおけるオーバーシュート
により、ダイナミックロード回路における定電流源の切
替えが不安定となって、安定した定電流をＩＣに供給す
ることができなくなり、ＩＣの電流負荷試験を行うこと
が不可能になるという欠点がある。
ミックロード回路に供給されるしきい値電圧ＶT を５Ｖ
とした場合に、出力電圧ＶOUT にオーバーシュートが生
じた場合の電圧波形ならびに電流波形の１例を示す図で
ある。即ち、出力電圧ＶOUTにおけるオーバーシュート
により、ダイナミックロード回路における定電流源の切
替えが不安定となって、安定した定電流をＩＣに供給す
ることができなくなり、ＩＣの電流負荷試験を行うこと
が不可能になるという欠点がある。
【０００７】本発明の目的は、前記出力電圧ＶOUT にお
けるオーバーシュートまたはアンダーシュートの発生を
排除して、安定した定電流をＩＣに供給することのでき
るダイナミックロード回路を含むＩＣテスタを実現する
ことにある。
けるオーバーシュートまたはアンダーシュートの発生を
排除して、安定した定電流をＩＣに供給することのでき
るダイナミックロード回路を含むＩＣテスタを実現する
ことにある。
【０００８】
【課題を解決するための手段】本発明のＩＣテスタは、
被測定ＩＣの電流負荷試験時に、所定の試験信号入力に
対応する前記ＩＣの出力電圧を入力して、当該出力電圧
と、相互に電圧レベルの異なる第１および第２のしきい
値電圧との比較照合により、前記ＩＣに対する定電流の
入出力切替えを行うダイナミックロード回路を、入出力
部内に少なくとも備えることを特徴としている。
被測定ＩＣの電流負荷試験時に、所定の試験信号入力に
対応する前記ＩＣの出力電圧を入力して、当該出力電圧
と、相互に電圧レベルの異なる第１および第２のしきい
値電圧との比較照合により、前記ＩＣに対する定電流の
入出力切替えを行うダイナミックロード回路を、入出力
部内に少なくとも備えることを特徴としている。
【０００９】なお、前記ダイナミックロード回路は、電
圧レベルの異なる前記第１および第２のしきい値電圧の
入力を受けて、前記ＩＣからの出力電圧が所定の第１の
しきい値電圧よりも低い場合には当該ＩＣに第１の定電
流が流入するように作用する第１の定電流源と、前記Ｉ
Ｃからの出力電圧が所定の第２のしきい値電圧よりも高
い場合には当該ＩＣから第２の定電流が流出するように
作用する第２の定電流源と、を少なくとも備えて構成し
てもよい。
圧レベルの異なる前記第１および第２のしきい値電圧の
入力を受けて、前記ＩＣからの出力電圧が所定の第１の
しきい値電圧よりも低い場合には当該ＩＣに第１の定電
流が流入するように作用する第１の定電流源と、前記Ｉ
Ｃからの出力電圧が所定の第２のしきい値電圧よりも高
い場合には当該ＩＣから第２の定電流が流出するように
作用する第２の定電流源と、を少なくとも備えて構成し
てもよい。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例の入出力部に含ま
れるダイナミックロード回路の構成を示すブロック図で
ある。図１に示されるように、本実施例の入出力部のダ
イナミックロード回路は、被測定のＩＣ１に対応して、
ＩＣ１に対して定電流ＩOlの電流流入作用を行う定電流
源３と、ＩＣ１からの定電流ＩOhの電流流出作用を行う
定電流源４と、比較器５と、定電流Ｉ0l専用のしきい値
電圧ＶT1を入力とする入力ドライバ６と、定電流ＩOh専
用のしきい値電圧ＶT2を入力とする入力ドライバ７と、
スイッチ８および９と、ダイオード１０、１１、１２お
よび１３とを備えて構成される。
れるダイナミックロード回路の構成を示すブロック図で
ある。図１に示されるように、本実施例の入出力部のダ
イナミックロード回路は、被測定のＩＣ１に対応して、
ＩＣ１に対して定電流ＩOlの電流流入作用を行う定電流
源３と、ＩＣ１からの定電流ＩOhの電流流出作用を行う
定電流源４と、比較器５と、定電流Ｉ0l専用のしきい値
電圧ＶT1を入力とする入力ドライバ６と、定電流ＩOh専
用のしきい値電圧ＶT2を入力とする入力ドライバ７と、
スイッチ８および９と、ダイオード１０、１１、１２お
よび１３とを備えて構成される。
【００１２】なお、本実施例においても、前述の従来例
におけるパタンメモリ部１４、波形形成部１５およびド
ライバ１６と同様の回路要素が含まれており、ＩＣ１に
対しては、パタンデータに対応する波形の試験信号が入
力され、この試験信号入力に対応するＩＣ１の出力信号
が、ダイナミックロード回路２と比較器５に入力さ２れ
るように構成されているが、発明の主体がダイナミック
ロード回路２の機能にあるため、これらの回路の記載は
省略されている。
におけるパタンメモリ部１４、波形形成部１５およびド
ライバ１６と同様の回路要素が含まれており、ＩＣ１に
対しては、パタンデータに対応する波形の試験信号が入
力され、この試験信号入力に対応するＩＣ１の出力信号
が、ダイナミックロード回路２と比較器５に入力さ２れ
るように構成されているが、発明の主体がダイナミック
ロード回路２の機能にあるため、これらの回路の記載は
省略されている。
【００１３】図１において、ＩＣ１に対する電流負荷試
験時には、前述の従来例において説明したように、ＩＣ
テスタより前記パタンデータに対応する波形の試験信号
をＩＣ１に入力して、スイッチ８を介して当該ＩＣテス
タの入出力部に含まれるダイナミックロード回路２によ
り、ＩＣ１の入出力端子において定電流を流入または流
出させることにより前記電流負荷試験が実施される。本
実施例においては、ＩＣ１からの出力電圧ＶOUT がダイ
ナミックロード回路２のしきい値電圧ＶT1よりも低くな
った場合に、定電流源３より電流ＩOlがＩＣ１に流入
し、また、ＩＣ１の出力電圧ＶOUT がダイナミックロー
ド回路２のしきい値電圧ＶT2よりも高くなった場合に、
定電流源４より電流ＩOhがＩＣ１より流出される。この
ように、ＩＣ１の出力電圧ＶOUT の電圧レベルにより、
ダイナミックロード回路２からの当該ＩＣ１に対する電
流の流入／流出を切替制御することによって、ＩＣ１の
内部に設けられている入出力段トランジスタに対して電
流負荷が掛けられ、その際に生じるＩＣ１の出力電圧Ｖ
OUT の値を、スイッチ９を介して、ＩＣテスタ内部の比
較器５において、前記試験信号のパタンデータと比較照
合することにより、当該パタンデータにより期待される
出力電圧が得られたか否かがチェックされる。
験時には、前述の従来例において説明したように、ＩＣ
テスタより前記パタンデータに対応する波形の試験信号
をＩＣ１に入力して、スイッチ８を介して当該ＩＣテス
タの入出力部に含まれるダイナミックロード回路２によ
り、ＩＣ１の入出力端子において定電流を流入または流
出させることにより前記電流負荷試験が実施される。本
実施例においては、ＩＣ１からの出力電圧ＶOUT がダイ
ナミックロード回路２のしきい値電圧ＶT1よりも低くな
った場合に、定電流源３より電流ＩOlがＩＣ１に流入
し、また、ＩＣ１の出力電圧ＶOUT がダイナミックロー
ド回路２のしきい値電圧ＶT2よりも高くなった場合に、
定電流源４より電流ＩOhがＩＣ１より流出される。この
ように、ＩＣ１の出力電圧ＶOUT の電圧レベルにより、
ダイナミックロード回路２からの当該ＩＣ１に対する電
流の流入／流出を切替制御することによって、ＩＣ１の
内部に設けられている入出力段トランジスタに対して電
流負荷が掛けられ、その際に生じるＩＣ１の出力電圧Ｖ
OUT の値を、スイッチ９を介して、ＩＣテスタ内部の比
較器５において、前記試験信号のパタンデータと比較照
合することにより、当該パタンデータにより期待される
出力電圧が得られたか否かがチェックされる。
【００１４】上記のしきい値電圧ＶT1およびＶT2と、電
流ＩOlおよびＩOhとの関係は、図２に示されるとうりで
ある。図２において、横軸はＩＣ１の出力電圧ＶOUT を
示し、縦軸はダイナミックロード回路２より供給される
定電流の値を示しており、ＩＣテスタ側からＩＣ１に電
流が流入する場合の電流に正の符号が付され、ＩＣ１よ
りＩＣテスタ側に電流が流出する場合の電流に負の符号
が付されている。図２より明らかなように、２つのしき
い値電圧ＶT1とＶT2との間には電位差△Ｖが存在してい
る。従って、出力電圧ＶOUT が、これらのしきい値電圧
ＶT1およびＶT2の近傍に位置しており、ＩＣ１の内部回
路および出力端子などに接続されている外部回路の影響
により、電気ノイズが当該出力電圧ＶOUT にのるような
場合においても、当該ノイズ電圧が前記電位差△Ｖの電
圧値を越えない限り、ダイナミックロード回路２から
は、ＩＣ１に対して安定した入出力電流が供給される。
即ち、本発明によれば、前記出力電圧ＶOUT におけるオ
ーバーシュートまたはアンダーシュート等の電気ノイズ
発生が排除され、安定した定電流入出力をＩＣ１に供給
することのできるダイナミックロード回路２を含むＩＣ
テスタが実現される。
流ＩOlおよびＩOhとの関係は、図２に示されるとうりで
ある。図２において、横軸はＩＣ１の出力電圧ＶOUT を
示し、縦軸はダイナミックロード回路２より供給される
定電流の値を示しており、ＩＣテスタ側からＩＣ１に電
流が流入する場合の電流に正の符号が付され、ＩＣ１よ
りＩＣテスタ側に電流が流出する場合の電流に負の符号
が付されている。図２より明らかなように、２つのしき
い値電圧ＶT1とＶT2との間には電位差△Ｖが存在してい
る。従って、出力電圧ＶOUT が、これらのしきい値電圧
ＶT1およびＶT2の近傍に位置しており、ＩＣ１の内部回
路および出力端子などに接続されている外部回路の影響
により、電気ノイズが当該出力電圧ＶOUT にのるような
場合においても、当該ノイズ電圧が前記電位差△Ｖの電
圧値を越えない限り、ダイナミックロード回路２から
は、ＩＣ１に対して安定した入出力電流が供給される。
即ち、本発明によれば、前記出力電圧ＶOUT におけるオ
ーバーシュートまたはアンダーシュート等の電気ノイズ
発生が排除され、安定した定電流入出力をＩＣ１に供給
することのできるダイナミックロード回路２を含むＩＣ
テスタが実現される。
【００１５】
【発明の効果】以上説明したように、本発明は、被測定
ＩＣに対する電流負荷試験時に、当該発明の入出力部に
含まれるダイナミックロード回路において、前記ＩＣか
らの出力電圧に対し２つのしきい値電圧により定電流源
の切替え操作を行うことにより、オーバーシュートまた
はアンダーシュート等の電気ノイズ発生が排除され、こ
れらの電気ノイズの影響を受けることなく、被測定ＩＣ
に対する電流負荷試験を正常に行うことができるという
効果がある。
ＩＣに対する電流負荷試験時に、当該発明の入出力部に
含まれるダイナミックロード回路において、前記ＩＣか
らの出力電圧に対し２つのしきい値電圧により定電流源
の切替え操作を行うことにより、オーバーシュートまた
はアンダーシュート等の電気ノイズ発生が排除され、こ
れらの電気ノイズの影響を受けることなく、被測定ＩＣ
に対する電流負荷試験を正常に行うことができるという
効果がある。
【図１】本発明の一実施例の入出力部に含まれるダイナ
ミックロード回路の概要を示すブロック図である。
ミックロード回路の概要を示すブロック図である。
【図２】本実施例におけるＩＣ出力電圧とダイナミック
ロード回路からの入出力電流の関係示す図である。
ロード回路からの入出力電流の関係示す図である。
【図３】従来例の概要を示すブロック図である。
【図４】従来例におけるＩＣ出力電圧とダイナミックロ
ード回路からの入出力電流の波形を示す図である。
ード回路からの入出力電流の波形を示す図である。
１ ＩＣ ２ ダイナミックロード回路 ３、４ 定電流源 ５ 比較器 ６、７ 入力ドライバ ８、９ スチッチ １０〜１３ ダイオード １４ パタンメモリ部 １５ 波形形成部 １６ ドライバ １７〜１９ 端子
Claims (2)
- 【請求項１】 被測定ＩＣの電流負荷試験時に、所定の
試験信号入力に対応する前記ＩＣの出力電圧を入力し
て、当該出力電圧と、相互に電圧レベルの異なる第１お
よび第２のしきい値電圧との比較照合により、前記ＩＣ
に対する定電流の入出力切替えを行うダイナミックロー
ド回路を、入出力部内に少なくとも備えることを特徴と
するＩＣテスタ。 - 【請求項２】 前記ダイナミックロード回路が、電圧レ
ベルの異なる前記第１および第２のしきい値電圧の入力
を受けて、前記ＩＣからの出力電圧が所定の第１のしき
い値電圧よりも低い場合には当該ＩＣに第１の定電流が
流入するように作用する第１の定電流源と、前記ＩＣか
らの出力電圧が所定の第２のしきい値電圧よりも高い場
合には当該ＩＣから第２の定電流が流出するように作用
する第２の定電流源と、を少なくとも備えて構成される
ことを特徴とする請求項１記載のＩＣテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095095A JP2687922B2 (ja) | 1995-04-20 | 1995-04-20 | Ｉｃテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095095A JP2687922B2 (ja) | 1995-04-20 | 1995-04-20 | Ｉｃテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08292226A true JPH08292226A (ja) | 1996-11-05 |
| JP2687922B2 JP2687922B2 (ja) | 1997-12-08 |
Family
ID=14128343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7095095A Expired - Fee Related JP2687922B2 (ja) | 1995-04-20 | 1995-04-20 | Ｉｃテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687922B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109406988A (zh) * | 2018-11-02 | 2019-03-01 | 成都天衡智造科技有限公司 | 一种模拟ic测试异常过冲快速定位分析系统及方法 |
-
1995
- 1995-04-20 JP JP7095095A patent/JP2687922B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109406988A (zh) * | 2018-11-02 | 2019-03-01 | 成都天衡智造科技有限公司 | 一种模拟ic测试异常过冲快速定位分析系统及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2687922B2 (ja) | 1997-12-08 |
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