JPH08286908A - 動的に再設定自在な処理ユニット、システム及び方法 - Google Patents

動的に再設定自在な処理ユニット、システム及び方法

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JPH08286908A
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Abstract

(57)【要約】 【課題】 データ処理のためのプログラム命令を実行す
るための動的に再設定可能な計算環境を備える処理ユニ
ットないしはシステムを提供する。 【解決手段】 １組のＳマシン１２と、各々のＳマシン
１２に対応するＴマシン１４と、汎用相互接続マトリッ
クス１６と、１組のＩ／ＯＴマシン１８と、１組のＩ／
Ｏ装置２０と、マスター時刻ベースユニット２２がスケ
ーラブル、並列、動的に再設定可能な計算環境のシステ
ム１０を構成する。各々のＳマシン１２は、メモリと、
第１の局部時刻ユニットと、動的に再設定自在な処理ユ
ニットを有する動的に再設定自在な計算機である。処理
ユニットは、命令フェッチユニットとして設定された再
プログラム可能な論理装置とデータ演算ユニットと、ア
ドレス演算ユニットとを使用して実装され、これらの各
々が１組のプログラム命令内に埋め込まれた再設定割込
み又は再設定指示の選択に応じてプログラム実行中に選
択的に再構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にコンピュー
タ・アーキテクチャに関連し、さらに詳しくは、動的に
再設定自在な処理ユニット、システム及び方法に関す
る。さらに詳しくは、本発明はスケーラブル、並列、動
的に再設定自在なコンピューティングシステム及び方法
に関する。
【０００２】
【従来の技術】コンピュータ・アーキテクチャの発達は
さらに大きな計算能力の要求により導かれる。様々な種
類の計算上の問題の高速で正確な解決は典型的に様々な
種類の計算資源を必要とする。任意の問題形式の範囲
で、計算能力は検討中の問題形式について特定のアーキ
テクチャを備えた計算資源の使用により拡張することが
できる。例えば、デジタル信号処理（ＤＳＰ）ハードウ
ェアを汎用コンピュータと組み合せて使用することによ
り信号処理能力のあるものを大幅に拡張できる。コンピ
ュータが検討している問題形式に特定のアーキテクチャ
を備えていない場合計算能力はさらに拡張されるか、又
は、その特定の問題形式について利用可能な計算資源に
関連してさらに最適化される。現在の並列及び超並列コ
ンピュータはＯ（ｎ2 ）の特定の種類の問題、又は、さ
らに複雑な問題に高い能力を発揮し、この場合の例を提
供する。
【０００３】大きな計算能力の必要性は、現在と考えら
れる将来の応用の両方で、可能な限り広い範囲において
のシステムコスト低減の必要性とシステム生産性拡充の
必要性に対して均衡させる必要がある。一般に、限られ
た個数の問題形式に専用の計算資源をコンピュータ・シ
ステムへ組み込むことは、専用ハードウェアが典型的に
は汎用ハードウェアより高価であるためシステムのコス
トに対して悪影響をもたらす。特殊用途コンピュータ全
体の設計と製造はエンジニアリングの時間とハードウェ
アのコストの両面で考えられないほど高価になる。専用
ハードウェアを使用して計算能力を増加させるのは計算
要求の変化のため殆ど性能上の利益が得られない。従来
技術において、計算の必要が変化すると、新しい種類の
専用ハードウェア又は新しい専用システムが設計製造さ
れ、望ましくないほど多くの再利用できないエンジニア
リング・コストの繰返しとなった。特定の問題形式に専
用の計算資源を使用すると、計算要求の変化を考慮した
場合利用可能なシステムのシリコンが非効率的に使用さ
れることになる。つまり、前述の理由から、専用ハード
ウェアを用いた計算能力の増加の試みは望ましくない。
【０００４】従来技術において、再プログラム可能又は
再設定自在なハードウェアを使用して計算能力を増加さ
せ、かつ、問題形式への応用性を最大限にする試みがな
されてきた。第１のこのような従来技術の試みは、ダウ
ンローダブル・マイクロコード・コンピュータ・アーキ
テクチャである。ダウンローダブル・マイクロコード・
コンピュータ・アーキテクチャでは、固定された再設定
自在ではないハードウェア資源の挙動は特定バージョン
のマイクロコードを使用することによって選択的に変更
できる。このようなアーキテクチャの例として、ＩＢＭ
System/360がある。このような従来技術システムの基本
的計算ハードウェアはそれ自体が再設定自在ではないの
で、このようなシステムは広範囲の問題形式を考慮した
場合に最適な計算能力を提供できない。
【０００５】計算能力の増大と問題形式への応用性の拡
充に対する第２の従来技術の方法は、再設定自在ではな
いホストプロセッサ又はホストシステムと結合した再設
定自在なハードウェアの使用である。この従来技術の方
法は、再設定自在ではないホストに結合した１つ又はそ
れ以上の再設定自在なコプロセッサの使用が最も普遍的
に関係する。この方法は、Ａttached Ｒeconfigurable
Ｐrocessor（ＡＲＰ）アーキテクチャに分類され、ホス
トに接続されたプロセッサセット内部のハードウェアの
ある部分が再設定自在になっている。１組の再設定自在
なプロセッサをホストシステムに結合した現在のＡＲＰ
システムの例としては、スーパーコンピューティング・
リサーチセンタ（ボウイ、メリーランド州）のSPLASHー1
及びSPLASH-2システム、SPLASHー2の市販製品であるアナ
ポリス・マイクロシステムズ（アナポリス、メリーラン
ド州）のWILDFIRE Ｃustom Ｃnfigurable Ｃomputer、
バーチャル・コンピュータ・コーポレーション（レセ
ダ、カリフォルニア州）のＥＶＣ−１がある。大半の計
算重視の問題で、比較的小さいプログラムコード部分の
実行に大量の時間が消費されている。一般に、ＡＲＰア
ーキテクチャはこのようなプログラムコード部分に再設
定自在な計算アクセラレータを提供するために使用す
る。残念ながら、１つ又はそれ以上の再設定自在な計算
アクセラレータに基づく計算モデルは、詳細について後
述するように、顕著な欠点を含んでいる。
【０００６】
【発明が解決しようとする課題】ＡＲＰアーキテクチャ
の第１の欠点は、ＡＲＰシステムが特定の時刻に再設定
自在なハードウェア内に特定のアルゴリズムの最適化し
た実装を提供しようと試みることによっている。例え
ば、バーチャル・コンピュータ・コーポレーションのＥ
ＶＣ−１の背後にある哲学は、特定アルゴリズムを再設
定自在なハードウェア資源の特定の構成に変換してその
特定のアルゴリズムに最適化した計算能力を提供しよう
とするものである。再設定自在なハードウェア資源は専
ら特定アルゴリズムの最適能力の提供に使用される。例
えば、命令の実行管理プログラム等さらに汎用の再設定
自在なハードウェア資源の使用は回避される。従って、
任意のアルゴリズムについて再設定自在なハードウェア
資源は最適能力を確保するように結合された個別のゲー
トの観点から考慮される。
【０００７】幾つかのＡＲＰシステムは、「プログラ
ム」が従来のプログラム命令並びに各種再設定自在なハ
ードウェア資源がどのように相互接続されているかを指
定する専用の命令の両方を含むようなプログラミング・
モデルに依存している。ＡＲＰシステムはゲートレベル
のアルゴリズム特有の方法で再設定自在なハードウェア
資源を考えているので、これらの専用命令は使用される
再設定自在なハードウェア資源の各々の性質についての
明示的な詳細と他の再設定自在なハードウェア資源に接
続される方法を提供しなければならない。これは、プロ
グラムの複雑さに悪影響を及ぼす。プログラムの複雑さ
を減少するため、プログラムが従来の高級プログラミン
グ言語の命令と高級専用命令の両方を含むようなプログ
ラミングモデルを使用する試みがなされてきた。現在の
ＡＲＰシステムは高級プログラミング言語の命令と前述
の高級専用命令の両方をコンパイルできるコンパイラシ
ステムを使用しようとしている。このようなコンパイラ
システムの標的出力は従来の高級プログラミング言語の
命令に対するアセンブリ言語コードと専用命令について
のハードウェア記述言語コード（ＨＤＬ）である。残念
ながら、１組の再設定自在なハードウェア資源と最適な
計算能力を検討している全ての特定のアルゴリズムに提
供する相互接続方式との自動判定はＮＰハードの問題で
ある。幾つかのＡＲＰシステムの長期的な目標はアルゴ
リズムを１組のゲートに対する最適な相互接続方式にコ
ンパイルすることのできるコンパイラシステムの開発で
ある。しかし、このようなコンパイラシステムの開発は
極めて困難な作業で、特に複数のアルゴリズム形式を考
慮している場合がそうである。
【０００８】ＡＲＰアーキテクチャの第２の欠点は、Ａ
ＲＰ装置が設定されたアルゴリズムに関する計算作業を
複数の再設定自在な論理装置に分散することによる。例
えば、１組のフィールド・プログラマブル論理装置（Ｆ
ＰＧＡ）を用いて実装され並列乗算アクセラレータを実
装するように構成されたＡＲＰ装置では、並列乗算に関
連する計算作業はＦＰＧＡの組全体に分散される。従っ
て、ＡＲＰ装置が設定できるアルゴリズムの大きさは、
再設定自在に存在する論理装置の個数で制限される。Ａ
ＲＰ装置が取り扱うことのできるデータセットの最大の
大きさも同様に制限される。ソースコードの検証はＡＲ
Ｐ装置の制限の明らかな指標を必ずしも提供し得ない
が、これは、幾つかのアルゴリズムがデータの依存性を
有するためである。一般に、データ依存アルゴリズムは
回避される。
【０００９】さらに、ＡＲＰアーキテクチャは複数の再
設定可能な論理装置にわたる計算作業の分散を教示して
いるので、新規（又は、僅かにでも変更された）アルゴ
リズムの対応は再設定を全体に行なう必要がある、即
ち、複数の再設定自在な論理装置を再設定しなければな
らない。これは、別の問題又はカスケード接続した下位
の問題について再設定が発生し得る最大速度を制限す
る。
【００１０】ＡＲＰアーキテクチャの第３の欠点は、１
つ又はそれ以上のプログラムコード部分がホスト上で実
行されることに由来する。つまり、ＡＲＰ装置はそれ自
体が独立計算システムではなく、ＡＲＰ装置が問題全体
を実行せず、従って、ホストとの相互作用が必要とされ
る。幾つかのプログラムコードは再設定自在ではないホ
ストで実行されるので、利用可能なシリコン資源の組み
合せはプログラム実行の時間枠で最大限に使用されな
い。特に、ホストによる命令実行中は、ＡＲＰ装置上の
シリコン資源が待機しているか非効率的に使用されるこ
とになる。同様に、ＡＲＰ装置がデータを演算すると
き、ホスト上のシリコン資源は、一般に、非効率的に使
用される。複数プログラム全体を簡単に実行するため、
システム内部のシリコン資源は容易に再利用できる資源
にグループ化する必要がある。前述のように、ＡＲＰシ
ステムは再設定自在なハードウェア資源を特定の時刻に
特定のアルゴリズムの実装のために最適に相互接続され
た１組のゲートとして取り扱う。つまり、ＡＲＰシステ
ムは特定の再設定自在なハードウェア資源を１つのアル
ゴリズムから別のアルゴリズムへ容易に再利用できる資
源として取り扱うための手段を提供しないが、これは、
再利用にはある程度の水準のアルゴリズムの独自性が必
要なためである。
【００１１】ＡＲＰ装置は、現在実行中のホストプログ
ラムをデータとして取り扱えず、一般にそれ自身を状況
に当てはめることができない。ＡＲＰ装置はそれ自身の
ホストプログラムの実行によって自分自身をシミュレー
トするようには簡単にできない。さらに、ＡＲＰ装置は
それ自身のＨＤＬ又はアプリケーション・プログラムを
それ自身で、これの構成された再設定自在なハードウェ
ア資源を直接使ってコンパイルするように作ることはで
きない。ＡＲＰ装置はホストプロセッサからの独立を教
示する自己内蔵計算モデルとの関連においてアーキテク
チャが制限される。
【００１２】ＡＲＰ装置は計算アクセラレータとして機
能するので、一般に、独立したＩ／Ｏ（入出力）処理は
できない。典型的には、ＡＲＰ装置はＩ／Ｏ処理にホス
トの存在を必要とする。ＡＲＰ装置の性能はＩ／Ｏで制
限され得る。しかし、ＡＲＰ装置は特定のＩ／Ｏ問題を
加速するように設定できることが当業者には理解されよ
う。しかし、ＡＲＰ装置全体は単一の特定の問題に設定
されるので、ＡＲＰ装置はＩ／Ｏ処理とデータ処理とを
妥協せずに均衡させることができない。さらに、ＡＲＰ
装置は割込処理のための手段を提供しない。ＡＲＰは計
算の加速を最大にするように向けられており割込みは計
算速度をマイナスに加速するのでＡＲＰの教示はこのよ
うな機構を提供しない。
【００１３】ＡＲＰアーキテクチャの第４の欠点は、Ａ
ＲＰ装置を使用して開発するのが難しい固有データの並
行処理を有するソフトウェアアプリケーションが存在す
るために存在している。ＨＤＬでコンパイルするアプリ
ケーションは非常に大きなネットリストのネット名シン
ボルの解釈が必要な場合に、このような例の１つを提供
する。
【００１４】ＡＲＰアーキテクチャに関連した第５の欠
点は、これが基本的にはＳＩＭＤ計算機アーキテクチャ
・モデルであることである。ＡＲＰアーキテクチャは１
つ又はそれ以上の再設定自在ではない従来技術システム
よりアーキテクチャの面で効率が悪い。ＡＲＰシステム
はプログラムの実行処理の一部だけ、主として算術計算
の算術論理を、各々の特定の設定インスタンスで利用で
きる再設定自在なハードウェアが提供できるかぎりの計
算能力で反映する。逆に、１９７１年のフェアチャイル
ドによるＳＹＭＢＯＬマシンのシステム設計では、プロ
グラム実行の全ての態様でコンピュータ全体が独自のハ
ードウェア内容を使用した。その結果、ＳＹＭＢＯＬは
ＡＲＰシステムで教示されるホスト部分を含めたコンピ
ュータのシステム・アプリケーションについてのあらゆ
る要素を包含した。
【００１５】ＡＲＰアーキテクチャは他の欠点も示す。
例えば、多数の再設定自在な論理装置への独立したタイ
ミングを提供するための効果的な手段を欠除している。
同様に、カスケード接続したＡＲＰ装置は独立して刻時
するユニットを提供するための効率的なクロック分散手
段を欠除している。別の例として、加速を行なおうとす
るソースコードのステートメントと実行時間を正確に相
関させることが困難である。ネットシステムのクロック
速度の正確な推定には、ＡＲＰ装置はＨＤＬコンパイル
後のコンピュータ支援設計（ＣＡＤ）ツールでモデル化
すべきだが、このような基本的パラメータに到達するに
は時間のかかる処理である。
【００１６】必要とされるものは前述の従来技術の制限
を克服する再設定自在な計算環境のための手段である。
【００１７】
【課題を解決するための手段】
Ａ．請求項１に関して 請求項１記載の発明は、データ処理のためのプログラム
命令を実行するための動的に再設定自在な処理ユニット
であって、この動的に再設定自在な処理ユニットは、入
力と、出力と、第１の命令セットからの命令を実行する
第１のハードウェアアーキテクチャと第２の命令セット
の命令を実行する第２のハードウェアアーキテクチャの
間でプログラム命令のシーケンス実行中に選択的に変更
することのできる変更可能な内部ハードウェア構造とを
有し、前記動的に再設定自在な処理ユニットは前記第１
のハードウェアアーキテクチャとして設定された場合に
再設定命令に応じて前記動的に再設定自在な処理ユニッ
トの前記内部ハードウェア構造を変更して前記第２のハ
ードウェアアーキテクチャに設定されるように構成して
いる。
【００１８】請求項１において、再設定命令は前記第１
の命令セットの命令の１つであってもよい（Ａ−１）。
また、請求項１において、前記再設定命令は別の命令の
一部であって前記再設定命令の実行は前記動的に再設定
自在な処理ユニットのレジスタ内に記憶されたデータに
依存するようにしてもよい（Ａ−２）。さらに、請求項
１において、入力と、出力と、前記第１の命令セットか
らの命令を実行する前記第１のハードウェアアーキテク
チャと前記第２の命令セットの命令を実行する前記第２
のハードウェアアーキテクチャの間でプログラム命令の
シーケンス実行中に選択的に変更することのできる前記
変更可能な内部ハードウェア構造とを有する第２の再設
定自在な処理ユニットをさらに含み、前記第２の再設定
自在な処理ユニットの入力は前記動的に再設定自在な処
理ユニットの出力に接続され、前記第２の再設定自在な
処理ユニットの出力は前記動的に再設定自在な処理ユニ
ットの入力に接続されるようにしてもよい（Ａ−３）。
このＡ−３において、動的に再設定自在な処理ユニット
は前記第２の再設定自在な処理ユニットの再設定とは独
立して動的に再設定できるようにしてもよい（Ａ−
４）。
【００１９】また、請求項１において、第１のハードウ
ェア構成は逐次命令処理装置であって前記第２のハード
ウェアアーキテクチャは並列命令処理装置であってもよ
い（Ａ−５）。請求項１において、動的に再設定自在な
処理ユニットの前記変更可能な内部ハードウェア構造は
データ入力と、第１の制御出力と、第２の制御出力とを
有して前記動的に再設定自在な処理ユニット内部の命令
実行動作をシーケンス化するための命令フェッチユニッ
トを含み、前記データ入力がメモリのデータポートに接
続されるようにしてもよい（Ａ−６）。
【００２０】このＡ−６において、命令フェッチユニッ
トは、さらに、出力を有し、命令セット構成を実装する
ように設定されたときに前記動的に再設定自在な処理ユ
ニットが割込信号に応答する様式を指定する割込応答信
号を含む１組のアーキテクチャ記述信号を記憶するアー
キテクチャ記述メモリと、入力と出力とを有し、命令実
行サイクルと、命令フェッチ状態、命令復号状態、命令
実行状態、書き戻し状態の間の遷移とを制御するための
命令状態シーケンサと、入力と出力とを有し、命令実行
サイクル内で割込サービス状態への移行が許容される状
態を指定する遷移制御信号を生成し、前記入力は前記ア
ーキテクチャ記述メモリの出力に接続され、前記出力は
前記命令状態シーケンサの入力に接続された割込状態マ
シンと、を含んでいてもよい（Ａ−７）。
【００２１】また、請求項１において、動的に再設定自
在な処理ユニットの前記変更可能な内部ハードウェア構
造はデータポートと制御入力とを有しデータに対する演
算を実行し、前記データポートは前記メモリの前記デー
タポートへ接続され前記制御入力は制御信号を受信する
ように接続されたデータ演算ユニットを含んでいてもよ
い（Ａ−８）。このＡ−８において、データ演算ユニッ
トは、データポートと、制御入力と、フィードバック入
力と、出力とを有し、前記データポートと前記フィード
バック入力と前記出力の間でデータを選択的に転送し、
前記データポートが前記メモリの前記データポートへ接
続され、前記制御入力は制御信号を受信するように接続
されたスイッチと、入力と、出力と、制御入力とを有
し、前記入力は前記スイッチの前記出力に接続され、前
記制御入力は制御信号を受信するように接続されたデー
タを保存するための記憶／整列ユニットと、入力と、出
力と、制御入力とを有し、前記入力は前記記憶／整列ユ
ニットの前記出力に接続され、前記出力は前記スイッチ
の前記フィードバック入力へ接続され、前記制御入力は
制御信号を受信するように接続され、データ計算を実行
するためのデータ演算回路と、を含んでいてもよい（Ａ
−９）。
【００２２】このＡ−９において、記憶／整列ユニット
は再設定自在であって、ランダムアクセスメモリとパイ
プライン化レジスタとからなるグループからの１つとし
て対応する命令セットアーキテクチャの制御信号に応じ
て選択的に設定することができるようにしてもよい（Ａ
−１０）。また、Ａ−９において、データ演算ユニット
は再設定自在であって、算術論理ユニットとパイプライ
ン化機能ユニットからなるグループからの１つとして対
応する命令セットアーキテクチャの制御信号に応じた信
号に従い選択的に設定することができるようにしてもよ
い（Ａ−１１）。
【００２３】さらに、請求項１において、再設定自在な
処理ユニットの前記変更可能な内部ハードウェア構造
は、制御入力と、アドレス入力と、出力とを有して前記
アドレス入力はメモリのデータポートに接続され、前記
出力は前記メモリのアドレス入力へ接続され、前記制御
入力は制御信号を受信するように接続されて、アドレス
に対する演算を実行するためのアドレス演算ユニットを
含むようにしてもよい（Ａ−１２）。このＡ−１２にお
いて、アドレス演算ユニットは、データポートと、制御
入力と、フィードバック入力と、出力とを有し、前記デ
ータポートは前記メモリの前記データポートに接続さ
れ、前記制御入力で受信した制御信号に応じて前記デー
タポートと前記フィードバック入力と前記出力の間でア
ドレスを選択的に転送するためのスイッチと、入力と、
出力と、制御入力とを有し、前記入力は前記スイッチの
出力に接続され、前記制御入力は制御信号を受信するよ
うに接続されて、データを保存するための記憶／カウン
トユニットと、入力と、出力と、制御入力とを有し、前
記入力は前記記憶／カウントユニットの出力に接続さ
れ、前記出力は前記スイッチのフィードバック入力に接
続され、前記制御入力は制御信号を受信するように接続
されてアドレス計算を実行するためのアドレス演算回路
と、を含んでいてもよい（Ａ−１３）。
【００２４】このＡ−１３において、記憶／カウントユ
ニットは再設定自在であって、ランダムアクセスメモリ
とレジスタとからなるグループからの１つとして前記記
憶／カウントユニットの前記制御入力に受信した信号に
応じて選択的に設定することができるようにしてもよい
（Ａ−１４）。また、Ａ−１３において、アドレス演算
回路はレジスタと算術演算ユニットからなるグループの
１つとして前記アドレス演算回路の制御入力に受信した
信号に応じて再設定自在としてもよい（Ａ−１５）。
【００２５】Ｂ．請求項２に関して 請求項２記載の発明は、動的に再設定自在な計算環境の
ためのシステムであって、データを処理するプログラム
命令を実行し、入力と、出力と、プログラム命令のシー
ケンスの実行中に選択的に変更することのできる変更可
能な内部ハードウェア構造とを有する第１の再設定自在
な処理ユニットと、入力と、出力と、第１のデータポー
トと、第２のデータポートとを有し、前記入力は前記第
１の再設定自在な処理ユニットの出力に接続され、前記
出力は前記第１の再設定自在な処理ユニットの入力に接
続されて、前記第１の再設定自在な処理ユニットとの間
でデータを転送するための第１の通信装置と、を含んで
構成されている。
【００２６】ここに、請求項２に加えて、入力と、出力
と、プログラム命令のシーケンスの実行中に選択的に変
更することのできる変更可能な内部ハードウェア構造と
を有しデータ処理のためのプログラム命令を実行するた
めの第２の再設定自在な処理ユニットと、入力と、出力
と、第１のデータポートと、第２のデータポートとを有
し、前記入力は前記第２の再設定自在な処理ユニットの
出力に接続され、前記出力は前記第２の再設定自在な処
理ユニットの入力に接続されて、前記第２の再設定自在
な処理ユニットとの間でデータを転送するための第２の
通信装置と、複数の通信チャンネルを有し、前記第１の
通信装置の前記第１のデータポートと、前記第１の通信
装置の前記第２のデータポートと、前記第２の通信装置
の前記第１のデータポートと、前記第２の通信装置の前
記第２のデータポートの各々が前記複数の通信チャンネ
ルの１つに接続されて、データを転送するための相互接
続手段と、を含んでいてもよい（Ｂ−１）。
【００２７】このＢ−１において、第１の再設定自在な
処理ユニットが、前記第２の再設定自在な処理ユニット
の再設定とは独立に動的に再設定自在であってもよい
（Ｂ−２）。また、Ｂ−１において、入力と、出力と、
プログラム命令のシーケンスの実行中に選択的に変更す
ることのできる変更可能な内部ハードウェア構造とを有
し、データ処理のためのプログラム命令を実行するため
の第３の再設定自在な処理ユニットと、入力と、出力
と、第１のデータポートと、第２のデータポートとを有
し、前記入力は前記第３の再設定自在な処理ユニットの
出力に接続され、前記出力は前記第３の再設定自在な処
理ユニットの入力に接続されて、前記第３の再設定自在
な処理ユニットとの間でデータを転送するための第３の
通信装置と、をさらに含んでいてもよい（Ｂ−３）。
【００２８】また、請求項２において、入力と出力とを
有し、単一の命令セットから構成される命令のプログラ
ムを実行するための所定のアーキテクチャを有する再設
定自在ではない処理ユニットと、入力と、出力と、第１
のデータポートと、第２のデータポートとを有し、前記
入力は前記再設定自在ではない処理ユニットの出力に接
続され、前記出力は前記再設定自在ではない処理ユニッ
トの入力に接続されて、前記再設定自在ではない処理ユ
ニットとの間でデータを転送するための第２の通信装置
と、複数の通信チャンネルを有し、前記第１の通信装置
の前記第１のデータポートと、前記第１の通信装置の前
記第２のデータポートと、前記第２の通信装置の前記第
１のデータポートと、前記第２の通信装置の前記第２の
データポートの各々が前記複数の通信チャンネルの１つ
に接続されて、データを転送するための相互接続手段
と、をさらに含んでいてもよい（Ｂ−４）。
【００２９】請求項２において、入力と出力とを有する
Ｉ／Ｏ装置と、入力と、出力と、第１のデータポート
と、第２のデータポートとを有し、前記入力は前記Ｉ／
Ｏ装置の前記出力に接続され、前記出力は前記Ｉ／Ｏ装
置の前記入力に接続されて、前記Ｉ／Ｏ装置との間でデ
ータを転送するためのＩ／Ｏ通信装置と、複数の通信チ
ャンネルを有し、前記第１の通信装置の前記第１のデー
タポートと、前記第１の通信装置の前記第２のデータポ
ートと、前記Ｉ／Ｏ通信装置の前記第１のデータポート
と、前記Ｉ／Ｏ通信装置の前記第２のデータポートの各
々が前記複数の通信チャンネルの１つに接続されて、デ
ータを転送するための相互接続手段と、をさらに含んで
いてもよい（Ｂ−５）。
【００３０】請求項２において、出力を有し前記第１の
再設定自在な処理ユニットへマスタタイミング信号を提
供するためのマスタ時刻ユニットをさらに含んでいても
よい（Ｂ−６）。このＢ−６において、第１の再設定自
在な処理ユニットは、入力と出力とを有し前記入力は前
記マスタ時刻ユニットの出力に接続され、前記出力は前
記再設定自在な処理ユニットのタイミング入力に接続さ
れて、前記マスタタイミング信号から局部タイミング信
号を生成するための局部時刻ユニットをさらに含んでい
てもよい（Ｂ−７）。
【００３１】さらに、請求項２において、第１の再設定
自在な処理ユニットをプログラマブル論理装置から製造
するようにしてもよい（Ｂ−８）。このＢ−８におい
て、プログラマブル論理装置は、複数の設定可能な論理
ブロックと、複数のプログラマブルＩ／Ｏブロックと、
複数のプログラマブル相互接続構造と、データ記憶資源
とを含むフィールド・プログラマブル・ゲートアレイで
あってもよい（Ｂ−９）。
【００３２】また、請求項２において、システムはさら
に逐次命令処理装置のための第１の命令セットアーキテ
クチャに対応する第１の設定データセットと、並列命令
処理装置の第２の命令セットアーキテクチャに対応する
第２の設定データセットとを保存するメモリをさらに含
むことと、前記第１の再設定自在な処理ユニットは逐次
命令処理装置と並列命令処理装置の一方として、前記メ
モリからの信号に応じて選択的に設定することが可能
で、前記第１の再設定自在な処理ユニットは前記メモリ
に接続されていてもよい（Ｂ−１０）。このＢ−１０に
おいて、第１の再設定自在な処理ユニットは複数の信号
線で前記メモリへ接続され、第１の個数の複数の信号線
はアドレス線を形成し、第２の個数の複数の信号線は制
御線を形成し、第３の個数の複数の信号線がデータ線を
形成し、前記第１の個数と前記第２の個数と前記第３の
個数の複数の信号線は再設定自在であって前記第１の再
設定自在な処理ユニットにより用いられる設定データセ
ットに従って設定されるように構成してもよい（Ｂ−１
１）。
【００３３】請求項２において、第１の再設定自在な処
理ユニットの前記変更可能な内部ハードウェア構造は、
データ入力と、第１の制御出力と、第２の制御出力とを
有し、前記データ入力はメモリのデータポートに接続さ
れ、前記第１の再設定自在な処理ユニット内部での命令
実行動作をシーケンス化するための再設定自在な命令フ
ェッチユニットを含んでいてもよい（Ｂ−１２）。この
Ｂ−１２において、命令フェッチユニットは、出力を有
するアーキテクチャ記述メモリを含み、前記アーキテク
チャ記述メモリは前記第１の再設定自在な処理ユニット
が命令セットアーキテクチャを実装するように設定され
たときに割込信号に応答する様式を指定する割込応答信
号を含む１組のアーキテクチャ記述信号を記憶するよう
にしてもよい（Ｂ−１３）。
【００３４】このＢ−１３において、命令フェッチユニ
ットはさらに、入力と出力とを有し、命令フェッチ状態
と、命令復号状態と、命令実行状態と、書き戻し状態で
命令実行サイクルを制御して、前記命令実行サイクルに
より前記命令セットアーキテクチャ内部の命令の実行が
行なわれる命令状態シーケンサと、入力と出力とを有
し、前記入力は前記アーキテクチャ記述メモリの前記出
力へ接続され、前記出力は前記命令状態シーケンサの入
力に接続されて、割込サービス状態への遷移が許容され
る前記命令実行サイクル内の状態を指定する遷移制御信
号を生成するための割込状態マシンと、を含んでいても
よい（Ｂ−１４）。
【００３５】このＢ−１４において、命令フェッチユニ
ットはさらに、入力と出力とを有し大きさが可変の命令
バッファの動作を制御するためのプログラマブルフェッ
チ制御ユニットであって、前記入力は前記プログラマブ
ルフェッチ制御ユニットの動作を定義する信号を受信す
るために前記命令状態シーケンサの出力へ接続され、前
記出力は前記命令バッファへ接続されるユニットと、入
力と出力とを有し大きさが可変の命令バッファの動作を
制御するためのプログラマブル復号制御ユニットであっ
て、前記プログラマブルフェッチ制御ユニットの前記入
力は前記プログラマブル復号制御ユニットの動作を定義
する信号を受信するために前記命令状態シーケンサの前
記出力に接続され、前記プログラマブル復号制御ユニッ
トの前記出力は前記命令デコーダに接続され、前記命令
デコーダは前記命令バッファからプログラム命令を受信
するように接続されるユニットと、を含んでいてもよい
（Ｂ−１５）。
【００３６】請求項２において、第１の再設定自在な処
理ユニットの前記変更可能な内部ハードウェア構成は、
データポートと制御入力とを有し、前記データポートが
メモリのデータポートに接続され前記制御入力が制御信
号を受信するように接続されて、データに対する演算を
実行するための再設定自在なデータ演算ユニットを含ん
でいてもよい（Ｂ−１６）。
【００３７】このＢ−１６において、再設定自在なデー
タ演算ユニットは、データポートと、制御入力と、フィ
ードバック入力と、出力とを有し、前記データポートは
前記メモリの前記データポートへ接続され、前記制御入
力は前記命令フェッチユニットの前記第１の制御出力へ
接続されて、前記データポートと、前記フィードバック
入力と、前記出力の間で選択的にデータを転送するため
のスイッチと、入力と、出力と、制御入力とを有し、前
記入力は前記スイッチの出力へ接続され、前記制御入力
は前記命令フェッチユニットの前記第１の制御出力へ接
続されて、データとデータ計算結果とを保存するための
記憶／整列ユニットと、入力と、出力と、制御入力とを
有し、前記入力は前記記憶／整列ユニットの前記出力へ
接続され、前記出力は前記スイッチの前記フィードバッ
ク入力へ接続され、前記制御入力は前記命令フェッチユ
ニットの前記第１の制御出力へ接続されて、データ計算
を実行するためのデータ演算回路と、を含んでいてもよ
い（Ｂ−１７）。
【００３８】このＢ−１７において、記憶／整列ユニッ
トはランダムアクセスメモリとパイプライン化レジスタ
のグループからの１つとして、各々第１の命令セットア
ーキテクチャと第２の命令セットアーキテクチャに対応
する設定データセットである前記メモリからの制御信号
に応じて再設定できるようにしてもよい（Ｂ−１８）。
このＢ−１８において、データ演算ユニットは前記メモ
リからの設定信号に応じて算術論理回路とパイプライン
化機能ユニットのグループの１つとして再設定できるよ
うにしてもよい（Ｂ−１９）。
【００３９】また、請求項２において、再設定自在な処
理ユニットの前記変更可能な内部ハードウェア構造は、
制御入力と、アドレス入力と、出力とを有し、前記アド
レス入力がメモリのデータポートへ接続され、前記出力
が前記メモリのアドレス入力へ接続され、前記制御入力
が制御信号を受信するように接続されて、アドレスに対
する演算を実行するための再設定自在なアドレス演算ユ
ニットを含んでいてもよい（Ｂ−２０）。このＢ−２０
において、再設定自在なアドレス演算ユニットは、デー
タポートと、制御入力と、フィードバック入力と、出力
とを有し、前記データポートは前記メモリの前記データ
ポートへ接続され、前記制御入力は前記命令フェッチユ
ニットの前記第１の制御出力へ接続されて、前記データ
ポートと、前記フィードバック入力と、前記出力の間で
選択的にデータを転送するためのスイッチと、入力と、
出力と、制御入力とを有し、前記入力は前記スイッチの
出力へ接続され、前記制御入力は前記命令フェッチユニ
ットの前記第２の制御出力へ接続されて、データを保存
するための記憶／カウントユニットと、入力と、出力
と、制御入力とを有し、前記入力は前記記憶／カウント
ユニットの前記出力へ接続され、前記出力は前記スイッ
チの前記フィードバック入力へ接続され、前記制御入力
は前記命令フェッチユニットの前記第２の制御出力へ接
続されて、アドレス計算を実行するためのアドレス演算
回路と、を含んでいてもよい（Ｂ−２１）。
【００４０】このＢ−２１において、記憶／カウントユ
ニットは再設定自在であって、前記記憶／カウントユニ
ットの前記制御入力へ受信した信号に応じて、ランダム
アクセスメモリとレジスタのグループからの１つとして
選択的に設定できるようにしてもよい（Ｂ−２２）。ま
た、Ｂ−２１において、アドレス演算回路は前記アドレ
ス演算回路の前記制御入力へ受信した信号に応じて、レ
ジスタと、レジスタと、算術演算ユニットとのグループ
からの１つとして再設定できるようにしてもよい（Ｂ−
２３）。
【００４１】請求項２において、第１の再設定自在な処
理ユニットは、データ入力と、第１の制御出力と、第２
の制御出力とを有し、前記データ入力がメモリのデータ
ポートへ接続されて、前記第１の再設定自在な処理ユニ
ット内部の命令実行動作をシーケンス化するための再設
定自在な命令フェッチユニットと、データポートと制御
入力とを有し、前記データポートが前記メモリの前記デ
ータポートへ接続され、前記制御入力が前記命令フェッ
チユニットの前記第１の制御出力へ接続されて、データ
に対する演算を実行するための再設定自在なデータ演算
ユニットと、制御入力と、アドレス入力と、出力とを有
して、前記制御入力は前記命令フェッチユニットの前記
制御出力へ接続され、前記アドレス入力は前記メモリの
前記データポートへ接続され、前記出力は前記メモリの
アドレス入力へ接続されて，アドレスに対する演算を実
行するための再設定自在なアドレス演算ユニットと、を
含んでいてもよい（Ｂ−２４）。このＢ−２４におい
て、再設定自在な命令フェッチユニットと、前記再設定
自在なデータ演算ユニットと、前記再設定自在なアドレ
ス演算ユニットは前記第１の再設定自在な処理ユニット
による命令の実行中に再設定することが可能であっても
よい（Ｂ−２５）。
【００４２】Ｃ．請求項３について 請求項３記載の発明は、第１のプロセッサを第２のプロ
セッサへ接続するためのシステムであって、入力と、出
力と、第１のデータポートと、第２のデータポートとを
有し、前記入力と出力は前記第１のプロセッサへ接続さ
れて、前記第１のプロセッサとの間でデータを転送する
ための第１の通信装置と、入力と、出力と、第１のデー
タポートと、第２のデータポートとを有し、前記入力と
出力は前記第２のプロセッサへ接続されて、前記第２の
プロセッサとの間でデータを転送するための第２の通信
装置と、第１と第２の通信チャンネルを有し、前記第１
の通信装置の前記第１のデータポートと前記第２の通信
装置の前記第１のデータポートが前記第１の通信チャン
ネルへ接続され、前記第１の通信装置の前記第２のデー
タポートと前記第２の通信装置の前記第２のデーポート
とが前記第２の通信チャンネルへ接続されて、２点間並
列データ転送を提供するための相互接続手段と、を含ん
でいる。
【００４３】請求項３において、第１と第２の通信装置
を各々がフィールド・プログラマブル・ゲートアレイか
ら製造するようにしてもよい（Ｃ−１）。また、請求項
３において、第１の通信装置はさらに、第１のデータポ
ートと、第２のデータポートと、制御ポートを有して、
前記第１のデータポートはデータの送信及び受信のため
に前記第１のプロセッサへ接続され、前記制御ポートは
命令の送信及び受信のために前記第１のプロセッサへ接
続されて、前記第１のプロセッサとの間のデータ及び命
令の受信と送信のためのインタフェース兼制御ユニット
と、入力と、出力と、ポートと、独自の相互接続アドレ
スとを有して、前記ポートは前記インタフェース兼制御
ユニットの前記第２のデータポートへ接続され、前記入
力と出力は前記第１の通信チャンネルのノードへ接続さ
れる第１の相互接続ユニットと、入力と、出力と、ポー
トと、独自の相互接続アドレスとを有して、前記ポート
は前記インタフェース兼制御ユニットの前記第２のデー
タポートへ接続され、前記入力と出力は前記第２の通信
チャンネルのノードへ接続される第２の相互接続ユニッ
トと、を含んでいてもよい（Ｃ−２）。
【００４４】このＣ−２において、第１の相互接続ユニ
ットは、入力と第１及び第２の出力を有し前記入力は前
記第１の通信チャンネルへ接続されて、メッセージ・パ
ケットの一部として形成されたアドレスに応じて前記第
１と第２の出力の一方へデータを選択的に転送するため
のアドレスデコーダと、入力と出力とを有し、前記入力
は前記アドレス・デコーダの前記第１の出力へ接続さ
れ、前記出力は前記インタフェース兼制御ユニットへ接
続されて、データを保存するための第１のバッファと、
入力と出力とを有し、前記入力は前記アドレス・デコー
ダの前記第２の出力へ接続され、データを保存するため
の第２のバッファと、入力と出力とを有し、前記入力は
前記インタフェース兼制御ユニットへ接続されて、デー
タを保存するための第３のバッファと、第１の入力と、
第２の入力と、制御入力と、出力とを有し、前記第１の
入力は前記第２のバッファの前記出力へ接続され、前記
第２の入力は前記第３のバッファへ接続され、前記制御
入力は前記インタフェース兼制御論理回路へ接続され、
前記出力は前記第１の通信チャンネルへ接続されて、前
記第１の入力又は前記第２の入力からのデータを前記制
御入力の制御信号に応じて選択的に通過するためのマル
チプレクサと、を含んでいてもよい（Ｃ−３）。
【００４５】また、Ｃ−２において、第１のプロセッサ
は複数の信号線を有するメモリ経由で前記インタフェー
ス兼制御ユニットへ接続され、第１の個数の前記複数の
信号線がアドレス線を形成し、第２の個数の前記複数の
信号線が制御線を形成し、第３の個数の前記複数の信号
線がデータ線を形成することと、前記第１のプロセッサ
と前記インタフェース兼制御ユニットは、前記第１の個
数と前記第２の個数と前記第３の個数の前記複数の信号
線が前記第１のプロセッサと前記インタフェース兼制御
ユニットで使用する設定データセットに従って設定でき
るように再設定可能なこと、を含んでいてもよい（Ｃ−
４）。
【００４６】同様に、Ｃ−２において、第１のプロセッ
サは複数の信号線を有するメモリ経由で前記インタフェ
ース兼制御ユニットへ接続され、第１の個数の前記複数
の信号線がアドレス線を形成し、第２の個数の前記複数
の信号線が制御線を形成し、第３の個数の前記複数の信
号線がデータ線を形成することと、前記第１のプロセッ
サと前記インタフェース兼制御ユニットは、前記第１の
個数と前記第２の個数と前記第３の個数の前記複数の信
号線が前記第１のプロセッサと前記インタフェース兼制
御ユニットで使用する設定データセットに従って設定で
きるように再設定可能なこと、を含んでいてもよい（Ｃ
−５）。
【００４７】さらに、Ｃ−２において、第１のプロセッ
サは複数の信号線を有するメモリ経由で前記インタフェ
ース兼制御ユニットへ接続され、第１の個数の前記複数
の信号線がアドレス線を形成し、第２の個数の前記複数
の信号線が制御線を形成し、第３の個数の前記複数の信
号線がデータ線を形成することと、前記インタフェース
兼制御ユニットは、前記第１の個数と前記第２の個数と
前記第３の個数の前記複数の信号線が前記第１のプロセ
ッサと前記インタフェース兼制御ユニットで使用する設
定データセットに従って設定できるように再設定可能な
こと、を含んでいてもよい（Ｃ−６）。
【００４８】また、Ｃ−２において、インタフェース兼
制御ユニットはメッセージを前記第１のプロセッサで利
用可能な命令とデータに変換し前記第１のプロセッサか
らの命令とデータを前記相互接続手段へ送信するための
メッセージに組み込むようにしてもよい（Ｃ−７）。
【００４９】Ｄ．請求項４に関して 請求項４記載の発明は、複数の高次ステートメントから
再設定自在な計算機で実行可能な命令を生成する方法で
あって、高次ステートメントを前記再設定自在な計算機
で実行可能な命令に変換するための複数の規則の組を提
供する段階と、高次ステートメントを前記再設定自在な
計算機で実行可能な命令に変換するために使用すべき現
在の規則の組として前記複数の規則の組の１つを選択す
る段階と、高次ステートメントを選択する段階と、前記
選択した高次ステートメントが再設定指示か判定する段
階と、高次ステートメントが再設定指示の場合に前記再
設定指示で指定された１組の規則へと高次ステートメン
トを変換するために使用する現在の規則の組を変更する
段階と、前記現在の規則の組を用いて再設定自在な計算
機で実行可能な少なくとも１つの命令に前記選択した高
次ステートメントを変換する段階と、を含んでいる。
【００５０】請求項４において、高次ステートメントを
前記再設定自在な計算機で実行可能な命令に変換するた
めの前記複数の規則の組の各々は異なる命令セットアー
キテクチャに対応するようにしてもよい（Ｄ−１）。
【００５１】また、請求項４において、選択した高次ス
テートメントが再設定指示の場合前記再設定指示を中間
段階再設定ステートメントに変換する段階と、前記選択
した高次ステートメントが再設定指示ではない場合前記
選択したステートメントを中間段階ステートメントに変
換する段階と、レジスタ割当てを実行する段階と、前記
現在の規則の組を変更する段階がさらに中間段階ステー
トメントを選択する段階と前記選択した中間段階ステー
トメントが中間段階再設定ステートメントか判定する段
階と前記選択した中間段階ステートメントが中間段階再
設定ステートメントの場合に前記中間段階再設定ステー
トメントで指定された前記命令セットアーキテクチャに
対応する１組の規則を選択する段階とを含む段階とを含
み、前記選択した高次ステートメントを変換する段階
は、前記中間レベル再設定ステートメントで指定された
前記命令セットアーキテクチャに対応する前記選択した
規則の組を用いて、前記選択した中間段階ステートメン
トからアセンブリ言語ステートメントを生成する段階を
含むようにしてもよい（Ｄ−２）。
【００５２】Ｅ．請求項５に関して 請求項５記載の発明は、再設定自在な処理ユニットを有
する動的に再設定自在な計算機システムにおいて、動的
に再設定自在な計算環境のための方法は、第１の命令セ
ットアーキテクチャに対応する第１の設定データセット
に従って演算のために前記再設定自在な処理ユニットを
設定し、前記再設定自在な処理ユニットの設定により前
記第１の命令セットアーキテクチャを実装するハードウ
ェア構成とする段階と、前記再設定自在な処理ユニット
の命令実行サイクルに割込む段階と、第２の命令セット
アーキテクチャに対応する第２の設定データセットに従
って前記再設定自在な処理ユニットを再設定して前記再
設定自在な処理ユニットの前記ハードウェア構成が前記
第２の命令セットアーキテクチャを実装するようにする
段階と、を含んでいる。
【００５３】請求項５において、プログラム命令のシー
ケンスの実行中に前記動的に再設定自在な処理ユニット
を再設定すべきかを決定する段階をさらに含んでいても
よい（Ｅ−１）。このＥ−１において、再設定段階の後
で新規な命令実行サイクルを起動する段階をさらに含ん
でもよい（Ｅ−２）。このＥ−２において、命令実行サ
イクルは前記プログラム命令のシーケンス内部の第１の
プログラム命令に対応し、前記新規な命令実行サイクル
は前記プログラム命令のシーケンス内部の第２のプログ
ラム命令に対応するようにしてもよい（Ｅ−３）。
【００５４】また、請求項５において、第１の命令セッ
トアーキテクチャに対応する遷移制御信号の第１の組を
生成し、前記第１の組の遷移制御信号は前記命令実行サ
イクル内の１組の割込可能な状態を指定する段階と、前
記第２の命令セットアーキテクチャに対応する遷移制御
信号の第２の組を生成し、前記第２の組の遷移制御信号
は前記命令実行サイクル内の１組の割込可能な状態を指
定する段階と、をさらに含んでいてもよい（Ｅ−４）。
【００５５】Ｆ．請求項６に関して 請求項６記載の発明は、第１の命令セットアーキテクチ
ャに対応する第１の設定データセットに従って再設定自
在な処理ユニットを設定して、前記再設定自在な処理ユ
ニットの設定によって前記第１の命令セットアーキテク
チャを実装するハードウェア構成とするための手段と、
プログラム命令のシーケンスの実行中に前記再設定自在
な処理ユニットを再設定すべきか判定するための手段
と、第２の設定データに従って前記再設定自在な処理ユ
ニットを再設定して、前記再設定自在な処理ユニットが
第２の命令セットアーキテクチャを実装する新規のハー
ドウェア構成を有するようにするための手段と、を含ん
でいる。
【００５６】この請求項６において、再設定自在な処理
ユニットを再設定すべき場合には前記プログラム命令の
シーケンス内部の第１のプログラム命令に対応する第１
の命令実行サイクルに割込むための手段と、前記再設定
自在な処理ユニットが再設定された後で前記プログラム
命令のシーケンス内部の第２のプログラム命令に対応す
る第２の命令実行サイクルを起動するための手段と、を
さらに含んでもよい（Ｆ−１）。
【００５７】また、請求項６において、命令セットアー
キテクチャに対応する１組の遷移制御信号を生成し、前
記１組の遷移制御信号が命令実行サイクル内部の１組の
割込可能な状態を指定する手段をさらに含んでいてもよ
い（Ｆ−２）。
【００５８】Ｇ．請求項７に関して 請求項７記載の発明は、再プログラム可能な論理装置内
部の動的に再設定自在な計算機であって、出力を有し、
前記再設定自在な計算機のアーキテクチャを特徴付ける
アーキテクチャ記述信号を記憶し、前記アーキテクチャ
記述信号は割込みに前記動的に再設定自在な計算機が応
答する方法を指定する割込応答信号を含むアーキテクチ
ャ記述メモリと、入力を有し前記再設定自在な計算機に
よる命令の実行を制御するための命令状態シーケンサ
と、第１の入力と、第２の入力と、出力とを有し、前記
入力は前記アーキテクチャ記述メモリの前記出力に接続
され、前記出力は前記命令状態シーケンサの入力に接続
されて、前記命令実行サイクル中に割込サービス状態が
いつ許容されるかを指定する遷移制御信号を生成するた
めの割込状態マシンと、を含んでいる。
【００５９】請求項７において、再プログラム可能な論
理装置の第１の部分は第１の設定データセットに従って
設定されて第１の命令セットアーキテクチャが前記第１
の部分に形成され、前記再プログラム可能な論理装置の
第２の部分は第２の設定データセットに従って設定され
て第２の命令セットアーキテクチャが前記第２の部分に
形成され、前記再設定自在な計算機は前記第１の部分又
は第２の部分を処理のために使用するように設定でき、
前記割込状態マシンは前記遷移制御信号に前記再設定自
在な計算機が使用するように設定される前記再プログラ
ム可能な論理装置の前記部分と前記選択した命令セット
アーキテクチャで実行できる前記命令の指示を含むよう
にしてもよい（Ｇ−１）。
【００６０】Ｈ．請求項８に関して 請求項８記載の発明は、命令フェッチ状態と、命令復号
状態と、命令実行状態と、書き戻し状態とを有する命令
実行サイクルを提供する動的に再設定自在な計算機でデ
ータを処理するための方法であって、割込可能な状態を
指定する第１の命令セットアーキテクチャに従って演算
のために前記計算機を設定する段階と、割込信号を受信
する段階と、前記動的に再設定自在な計算機における演
算状態を決定する段階と、前記動的に再設定自在な計算
機の前記演算状態が割込可能かを判定する段階と、前記
動的に再設定自在な計算機が割込可能な状態にあると判
定された場合に前記割込信号にサービスを提供する段階
と、を含んでいる。
【００６１】請求項８において、動的に再設定自在な計
算機が割込可能な状態ではない場合に、前記動的に再設
定自在な計算機の前記演算が割込可能で有り得るような
次の割込可能な状態を判定する段階と、前記動的に再設
定自在な計算機が割込可能な状態ではない場合に、前記
動的に再設定自在な計算機が前記次の割込可能な状態に
いつ移行するか判定する段階と、前記動的に再設定自在
な計算機が割込可能な状態にないと判定された場合に前
記次の割込可能な状態において前記割込信号のサービス
を提供する段階と、をさらに含んでもよい（Ｈ−１）。
【００６２】また、請求項８において、割込信号のサー
ビスを提供する段階は、前記割込みのための起原と、優
先順位と、割込ハンドラのアドレスとを決定する段階
と、前記割込信号が再設定を表わすか判定する段階と、
前記割込信号が再設定を表わす場合割込制御レジスタ内
に新規な命令セットアーキテクチャのための設定データ
を保存する段階と、をさらに含んでもよい（Ｈ−２）。
【００６３】請求項８において、動的に再設定自在な計
算機の前記演算状態が割込可能か判定する前記段階は、
前記動的に再設定自在な計算機が設定された前記命令セ
ットアーキテクチャに対応する遷移制御信号を受信し、
前記遷移制御信号が命令の実行が割込可能な少なくとも
１つの状態を指定する段階と、前記遷移制御信号で指定
された状態を前記動的に再設定自在な計算機の演算状態
と比較する段階と、をさらに含んでいてもよい（Ｈ−
３）。
【００６４】さらに、請求項８において、動的に再設定
自在な計算機が複数の異なる命令セットアーキテクチャ
に従って設定でき、前記命令セットアーキテクチャの各
々が少なくとも１つの命令実行の割込可能な演算状態を
定義する１組の遷移制御信号を提供するようにしてもよ
い（Ｈ−４）。このＨ−４において、各々の命令セット
アーキテクチャは前記命令セットアーキテクチャに関連
する前記遷移制御信号の組の変更により提供された再設
定自在な割込機構を有していてもよい（Ｈ−５）。
【００６５】Ｉ．これらの発明の概要 本発明は、スケーラブル、並列、動的に再設定自在な計
算環境のためのシステム及び方法である。本システム
は、少なくとも１つのＳマシンと、各々のＳマシンに対
応するＴマシンと、汎用相互接続マトリックス（ＧＰＩ
Ｍ）と、１組のＩ／ＯＴマシンと、１つ又はそれ以上の
Ｉ／Ｏ装置と、マスタ時刻ベースユニットとを含む。好
適な実施の形態において、本システムは複数のＳマシン
を含む。各々のＳマシンは入力と出力が各々対応するＴ
マシンの出力と入力に各々結合されている。各々のＴマ
シンは各々のＩ／ＯＴマシンのようにＧＰＩＭへ接続さ
れた配送入力と配送出力とを含む。Ｉ／ＯＴマシンはさ
らにＩ／Ｏ装置へ接続された入力と出力とを有する。最
後に、各々のＳマシン、Ｔマシン、Ｉ／ＯＴマシンはマ
スタ時刻ベースユニットのタイミング出力へ接続したマ
スタタイミング入力を有する。
【００６６】マスタ時刻ベースユニットは各々のＳマシ
ン、Ｔマシン、Ｉ／ＯＴマシンへシステム全体の周波数
基準を提供する。各々のＳマシンはプログラム命令の実
行中に選択的に再設定することのできる処理ユニットを
有するコンピュータである。各々のＴマシンはデータ転
送装置である。ＧＰＩＭはＴマシン間の通信のためのス
ケーラブル２点間並列相互接続手段を提供する。組み合
せて１組のＴマシンとＧＰＩＭはＳマシン間の通信のた
めのスケーラブル２点間並列相互接続手段を提供する。
【００６７】Ｓマシンは第１の局部時刻ユニットと、メ
モリと、動的に再設定自在処理ユニット（ＤＲＰＵ）を
含むのが望ましい。第１の局部時刻ユニットはマスタ時
刻ベースユニットへ接続したタイミング入力と、ＤＲＰ
Ｕのタイミング入力及び第１のタイミング信号線経由で
メモリのタイミング入力とへ接続したタイミング出力と
を有する。ＤＲＰＵは制御信号出力と、アドレス出力
と、双方向データポートとが各々メモリ制御線、アドレ
ス線、メモリＩ／Ｏ線で各々制御信号入力、アドレス入
力、双方向データポートへ接続してある。ＤＲＰＵは対
応するＴマシンの双方向制御ポートへ外部制御線で接続
した双方向制御ポートも有する。
【００６８】第１の局部時刻ユニットはマスタ時刻ベー
スユニットからマスタタイミング信号を受信し、第１の
タイミング信号線経由でＤＲＰＵとメモリへ供給する第
１の局部タイミング信号を生成する。メモリはプログラ
ム命令と、プログラムデータと、１つ又はそれ以上の設
定データセットを記憶するランダムアクセスメモリ（Ｒ
ＡＭ）が望ましい。好適な実施の形態では、任意のＳマ
シンのメモリはＧＰＩＭとこれに対応するＴマシン経由
でシステム内の他の全てのＳマシンからアクセス可能で
ある。
【００６９】おそらく大きなデータセットに特定の演算
の組み合せを実行する専用のプログラム命令のグループ
を本明細書ではプログラムの「内側ループ」部分と称す
る。汎用演算の実行及び／又は１つの内側ループ部分か
ら別の部分へ制御を渡すプログラム命令のグループを、
本明細書ではプログラムの「外側ループ」部分と称す
る。あらゆる任意のプログラム内部で、各々の内側ルー
プ部分は少数の命令形式から構成するのが望ましいが、
外側ループ部分は各種の汎用命令形式を含むのが望まし
い。
【００７０】メモリ内に記憶してある各々の設定データ
セットは対応する命令セット・アーキテクチャ（ＩＳ
Ａ）の実装に最適化したＤＲＰＵハードウェア構成を指
定する。ＩＳＡはプリミティブな命令セットで、コンピ
ュータをプログラムするために使用する。本発明におい
て、ＩＳＡは内側ループＩＳＡ又は外側ループＩＳＡと
して含まれる命令の個数と種類に従って分類できる。内
側ループＩＳＡは比較的少ない命令からなり、命令は特
定の種類の演算を実行するのに有用である。外側ループ
ＩＳＡは幾つかの命令を含み、命令は各種の汎用演算を
実行するのに有用である。
【００７１】メモリ内に記憶されたプログラム命令は１
つ又はそれ以上の再設定指示を選択的に含み、各々の再
設定指示は１つの設定データセットを参照する。ＤＲＰ
Ｕによるプログラム実行中、１つ又はそれ以上の再設定
指示を選択できる。任意の再設定指示の選択により再設
定指示により参照される設定データセットによるＤＲＰ
Ｕハードウェアの再設定が行なわれる。つまり、再設定
指示の選択時に、ＤＲＰＵハードウェアが再設定されて
特定ＩＳＡの最適な実装を提供する。本発明において、
ＤＲＰＵの再設定も再設定割込みに応じて初期化され
る。ここで、再設定割込みは前述の方法でＩＳＡに対応
する設定データセットを参照する。
【００７２】ＤＲＰＵは、命令フェッチユニット（ＩＦ
Ｕ）と、データ演算ユニット（ＤＯＵ）と、アドレス演
算ユニット（ＡＯＵ）とを含み、その各々が動的に再設
定自在である。好適な実施の形態において、ＤＲＰＵは
ＸｉｌｉｎｘＸＣ４０１３フィールド・プログラマブル
・ゲートアレイ（ＦＰＧＡ）などの再設定自在な論理装
置を用いて実装される。再プログラム可能な論理装置
は、複数の再プログラム可能な １）論理ブロック、又は設定可能論理ブロック（ＣＬ
Ｂ）、 ２）Ｉ／Ｏブロック（ＩＯＢ）、 ３）相互接続構造、 ４）データ記憶資源、 ５）スリーステートバッファ資源、 ６）ワイヤードロジック能力を提供するのが望ましい。
【００７３】ＩＦＵはＤＲＰＵのメモリ制御出力を形成
するメモリ制御出力と、メモリＩ／Ｏ線に接続したデー
タ入力と、ＤＲＰＵの双方向制御ポートを形成する双方
向制御ポートとを有する。ＩＦＵはさらに第１と第２と
第３の制御出力を有する。ＤＯＵとＡＯＵは各々がメモ
リＩ／Ｏ線に接続した双方向データポートを有してお
り、ＡＯＵはアドレス線に接続したアドレス出力を有す
る。ＤＯＵは第１の制御線経由でＩＦＵの第１の制御出
力に接続した第１の制御入力を有する。ＤＯＵとＡＯＵ
の両方とも第３の制御線経由でＩＦＵの第３の制御出力
に第２の制御入力が接続してある。最後に、ＩＦＵの各
々と、ＤＯＵと、ＡＯＵは第１のタイミング信号線に接
続したタイミング入力を有する。
【００７４】ＩＦＵは命令のフェッチとデコード演算、
メモリアクセス演算、ＤＲＰＵ再設定演算を指示し、制
御信号をＤＯＵ及びＡＯＵへ発行して命令の実行を容易
にする。ＩＦＵはアーキテクチャ記述メモリ、命令状態
シーケンサ（ＩＳＳ）、メモリアクセス論理回路、再設
定論理回路、割込論理回路、フェッチ制御ユニット、命
令バッファ、デコード制御ユニット、命令デコーダ、オ
プコード記憶レジスタセット、レジスタファイル（Ｒ
Ｆ）アドレスレジスタセット、定数レジスタセット、プ
ロセス制御レジスタセットを含むのが望ましい。ＩＳＳ
はＩＦＵの第１と第２の制御出力を各々構成する第１と
第２の制御出力と、ＩＦＵのタイミング入力を構成する
タイミング入力と、フェッチ制御ユニットの制御入力と
デコード制御入力の制御入力へ接続したフェッチ／デコ
ード制御出力、各々のメモリアクセス論理回路の第１の
双方向制御ポートと再設定論理回路と割込論理回路へ接
続した双方向制御ポートと、オプコード記憶レジスタセ
ットの出力へ接続したオプコード入力と、プロセス制御
レジスタセットの双方向データポートへ接続した双方向
データポートとを含むのが望ましい。メモリアクセス論
理回路の各々と、再設定論理回路と、割込論理回路は外
部制御線へ接続した第２の双方向制御ポート、及びアー
キテクチャ記述メモリのデータ出力へ接続したデータ入
力を有する。メモリアクセス論理回路もＩＦＵのメモリ
制御出力を構成する制御出力を有し、割込論理回路はさ
らにプロセス制御レジスタセットの双方向データポート
へ接続した出力を有する。
【００７５】アーキテクチャ記述メモリはＤＲＰＵ設定
を任意の時刻に特徴付けるアーキテクチャ仕様信号を記
憶するためのメモリを含むのが望ましい。アーキテクチ
ャ仕様信号は初期設定データセットへの基準と、許容さ
れる設定データセットのリストへの基準と、アトミック
メモリアドレス増分と，現在のＤＲＰＵハードウェア構
成が割込みにどのように応答するかを規定する１組の割
込応答信号を含むのが望ましい。ＩＳＳはフェッチ制御
ユニット、デコード制御ユニット、ＤＯＵ、ＡＯＵ、メ
モリアクセス論理回路へ信号を発行することにより現在
検討しているＩＳＡ内部の命令実行を容易にする状態マ
シンを含むのが望ましい。ＩＳＳはＤＯＵ制御信号を第
１の制御線に発行し、ＡＯＵ制御信号を第２の制御線に
発行し、ＲＦアドレスと定数を第３の制御線に発行す
る。割込論理回路は再設定信号に応答して再設定演算を
実行する状態マシンを含むのが望ましい。好適な実施の
形態において、再設定信号は再設定割込みに応答して生
成されるか、又は再設定指示がプログラム実行中に選択
された場合に生成される。
【００７６】
【発明の実施の形態】本発明の実施の一形態を図面に基
づいて説明する。図１を参照すると、本発明により構成
したスケーラブル、並列、動的に再設定可能な計算環境
のためのシステム１０の好適な実施の形態のブロック図
が図示してある。システム１０は、望ましくは少なくと
も１つのＳマシン１２、各々のＳマシン１２に対応する
Ｔマシン１４、汎用相互接続マトリックス（ＧＰＩＭ）
１６，少なくとも１つのＩ／ＯＴマシン１８、１つ又は
それ以上のＩ／Ｏ装置２０、及びマスタ時刻ベースユニ
ット２２を含む。好適な実施の形態において、システム
１０は複数のＳマシン１２と複数のＴマシン１４、さら
に複数のＩ／ＯＴマシン１８と複数のＩ／Ｏ装置２０を
含む。Ｓマシン１２、Ｔマシン１４、Ｉ／ＯＴマシン１
８の各々はマスタ時刻ベースユニット２２のタイミング
出力に接続したマスタタイミング入力を有する。各々の
Ｓマシン１２は対応するＴマシン１４に接続した入力と
出力とを有する。対応するＳマシン１２に接続した入力
と出力に加えて、各々のＴマシン１４はＧＰＩＭ１６へ
接続した配送入力と配送出力とを有する。同様に、各々
のＩ／ＯＴマシン１８はＩ／Ｏ装置２０へ接続した入力
と出力と、ＧＰＩＭ１６へ接続した配送入力及び配送出
力を有する。
【００７７】詳細は後述するが、各々のＳマシン１２は
動的に再設定自在なコンピュータである。ＧＰＩＭ１６
はＴマシン１４の間の通信を容易にする２点間並列相互
接続手段を形成する。Ｔマシン１４とＧＰＩＭ１６の組
はＳマシン１２の間のデータ転送のための２点間並列相
互接続手段を形成する。同様に、ＧＰＩＭ１６、Ｔマシ
ン１４の組とＩ／ＯＴマシン１８の組はＳマシン１２と
各々のＩ／Ｏ装置２０の間のＩ／Ｏ転送のための２点間
並列相互接続手段を形成する。マスタ時刻ベースユニッ
ト２２は各々のＳマシン１２及びＴマシン１４にマスタ
タイミング信号を提供する発振回路を含む。
【００７８】図示した実施の形態では、各々のＳマシン
１２はＸｉｌｉｎｘＸＣ４０１３（ジリンクス社、カリ
フォルニア州サンノゼ）フィールド・プログラマブル・
ゲートアレイ（ＦＰＧＡ）を６４ＭＢのランダムアクセ
スメモリ（ＲＡＭ）へ接続したものを用いて実現してい
る。各々のＴマシン１４は各々のＩ／ＯＴマシン１８に
ＸｉｌｉｎｘＸＣ４０１３ＦＰＧＡの再設定可能なハー
ドウェア資源のほぼ５０％を使用して実現している。Ｇ
ＰＩＭ１６はトロイダル相互接続メッシュとして実現し
た。マスタ時刻ベースユニット２２はシステム全体に周
波数基準を提供するクロック分配回路に接続したクロッ
ク発振回路である。望ましくは、ＧＰＩＭ１６、Ｓマシ
ン１２、Ｉ／ＯＴマシン１８はスケーラブル・コヒーレ
ント・インタフェース（ＳＣＩ）を定義しているＡＮＳ
Ｉ／ＩＥＥＥ規格１５９６−１９９２に準拠して情報を
転送する。
【００７９】好適な実施の形態では、システム１０は並
列に機能する複数のＳマシン１２を含む。個別のＳマシ
ン１２の各々の構造と機能は図２から図１７(ｂ)を参照
して後述する。ここで、図２を参照すると、Ｓマシン１
２の好適な実施の形態のブロック図が図示してある。Ｓ
マシン１２は第１の局部時刻ユニット３０、プログラム
命令を実行するための動的に再設定自在な処理ユニット
（ＤＲＰＵ）３２、メモリ３４を含む。第１の局部時刻
ユニット３０はＳマシンのマスタタイミング入力を構成
するタイミング入力を有する。第１の局部時刻ユニット
３０はＤＲＰＵ３２のタイミング入力とメモリ３４のタ
イミング入力へ第１のタイミング信号線４０を介して第
１の局部タイミング信号又はクロックを提供するタイミ
ング出力も有する。ＤＲＰＵ３２はメモリ制御線４２経
由でメモリ３４の制御信号入力へ接続した制御信号出
力、アドレス線４４経由でメモリ３４のアドレス入力へ
接続したアドレス出力、メモリＩ／Ｏ線４６経由でメモ
リ３４の双方向データポートへ接続した双方向データポ
ートを有する。ＤＲＰＵ３２はさらに外部制御線４８経
由で対応するＴマシン１４の双方向制御ポートへ接続し
た双方向制御ポートも有する。図２に図示してあるよう
に、メモリ制御線４２はＸビット幅で、アドレス線４４
はＭビット幅、メモリＩ／Ｏ線４６は（Ｎ×ｋ）ビット
幅、外部制御線４８はＹビット幅である。
【００８０】好適な実施の形態では、第１の局部時刻ユ
ニット３０がマスタ時刻ベースユニット２２からマスタ
タイミング信号を受信する。第１の局部時刻ユニット３
０はマスタタイミング信号から第１の局部タイミング信
号を生成し、第１の局部タイミング信号をＤＲＰＵ３２
とメモリ３４へ供給する。好適な実施の形態において、
第１の局部タイミング信号は１つのＳマシン１２から別
のＳマシン１２へ変化できる。つまり、任意のＳマシン
１２内部のＤＲＰＵ３２とメモリ３４は他のＳマシン１
２内部のＤＲＰＵ３２とメモリ３４に対して独立したク
ロック速度で機能する。望ましくは、第１の局部タイミ
ング信号はマスタタイミング信号と相同期する。好適な
実施の形態において、第１の局部時刻ユニット３０は再
設定可能なハードウェア資源を用いて実現したフェーズ
ロック検出回路を含むフェーズロック周波数変換回路を
使用して実現されている。別の実施の形態において第１
の局部時刻ユニット３０はクロック分配ツリーの一部と
して実現し得ることは当業者には理解されよう。
【００８１】メモリ３４はＲＡＭとして実装するのが望
ましく、プログラム命令、プログラムデータ、ＤＲＰＵ
３２の設定データセットを記憶する。任意のＳマシン１
２のメモリ３４はＧＰＩＭ１６経由でシステム１０の他
のＳマシン１２がアクセスできる。さらに、各々のＳマ
シン１２は一様のメモリアドレス空間を有するように特
徴付けられるのが望ましい。好適な実施の形態におい
て、メモリ３４に記憶されたプログラム命令はＤＲＰＵ
３２に向けられた再設定指示を選択的に含む。
【００８２】ここで、図３を参照すると、再設定指示を
含むプログラムリスト５０の例が図示してある。図３に
図示してあるように、プログラムリストの例５０は１組
の外側ループ部分５２、第１の内側ループ部分５４、第
２の内側ループ部分５５、第３の内側ループ部分５６、
第４の内側ループ部分５７、第５の内側ループ部分５８
を含む。述語「内側ループ」が関連する演算の特定の組
み合せを実行するプログラムの反復部分を表わしてお
り、述語「外側ループ」が汎用演算の実行、及び／又は
１つの内側ループ部分から別の部分へ制御を渡すことを
主体としたプログラムの部分を表わすことは当業者には
容易に理解されよう。
【００８３】一般に、プログラムの内側ループ部分５
４，５５，５６，５７，５８は、潜在的に大きなデータ
セットに対する特定の演算を実行する。画像処理アプリ
ケーションでは、例えば、第１の内側ループ部分５４で
画像データに対する色フォーマット変換演算を実行し、
第２から第５の内側ループ部分５５，５６，５７，５８
で線形フィルタリング、コンボリューション、パターン
検索、圧縮演算を行なうことがある。当業者には内側ル
ープの連続したシーケンス５５，５６，５７，５８がソ
フトウェア・パイプラインと考えられることも理解され
よう。各々の外側ループ部分５２はデータＩ／Ｏ及び／
又はデータと制御を第１の内側ループ部分５４から第２
の内側ループ部分５５へ転送する。任意の内側ループ部
分５４，５５，５６，５７，５８は１つ又はそれ以上の
再設定指示を含み得ることが当業者にはさらに理解され
よう。一般に、任意のプログラムで、プログラムリスト
５０の外側ループ部分５２は各種の汎用命令形式を含
み、プログラムリスト５０の内側ループ部分５４，５６
は比較的僅かな命令形式から構成されて特定の演算の組
み合せを実行するために使用される。
【００８４】プログラムリスト５０の例では、第１の再
設定指示は第１の内側ループ部分５４の始めに現れ、第
２の再設定指示は第１の内側ループ部分５４の最後に現
れる。同様に、第３の再設定指示は第２の内側ループ部
分５５の始めに現れ、第４の再設定指示は第３の内側ル
ープ部分５６の始めに現れ、第５の再設定指示は第５の
内側ループ部分５７の始めに現れ、第６と第７の再設定
指示は各々第５の内側ループ部分５８の各々始めと終り
に現れる。各々の再設定指示は特定の命令セットアーキ
テクチャ（ＩＳＡ）の実装に専用で最適化された内部Ｄ
ＲＰＵハードウェア構成を指定する設定データセットを
参照するのが望ましい。
【００８５】ＩＳＡはコンピュータをプログラムするた
めに使用できる命令のプリミティブ又はコアセットであ
る。ＩＳＡは命令フォーマット、オプコード、データフ
ォーマット、アドレシング・モード、実行制御フラグ、
プログラムがアクセス可能なレジスタを定義する。当業
者にはこれがＩＳＡの従来の定義に相当することが理解
されよう。本発明において、各々のＳマシンのＤＲＰＵ
３２は高速でランタイム設定されて各々の所望のＩＳＡ
の独自の設定データセットを使用して複数ＩＳＡを実現
できる。つまり、各々のＩＳＡは対応する設定データセ
ットで指定される独自の内部ＤＲＰＵハードウェア構成
で実現される。
【００８６】つまり、本発明では、第１から第５の内側
ループ部分５４，５５，５６，５７，５８の各々が独自
のＩＳＡ、即ちＩＳＡ１，２，３，４，ｋに各々対応し
ている。各々の連続したＩＳＡが独自でなくともよいこ
とは当業者に理解されよう。つまり、ＩＳＡｋはＩＳＡ
１，２，３，４，又は他のＩＳＡであってもよい。外側
ループ部分のセット５２も独自ＩＳＡに対応する、即ち
ＩＳＡ０に対応する。好適な実施の形態において、プロ
グラム実行中の連続した再設定指示の選択はデータ依存
である。任意の再設定指示の選択時に、プログラム命令
はこの後対応する設定データセットで指定された独自の
ＤＲＰＵハードウェア設定を介して対応するＩＳＡに従
って実行される。
【００８７】本発明において、任意のＩＳＡは内側ルー
プＩＳＡ又は外側ループＩＳＡとして、含まれる命令の
個数及び種類により分類できる。多くの命令を含み汎用
演算を実行するのに有用なＩＳＡは外側ループＩＳＡで
あり、比較的少い命令から構成されて特定の種類の演算
を実行するように指示されているＩＳＡは、内側ループ
ＩＳＡである。外側ループＩＳＡは汎用演算の実行に向
いているので、プログラム命令の連続実行が望ましい場
合には外側ループＩＳＡが最適である。外側ループＩＳ
Ａの実行能力は実行する命令当たりのクロック周期で特
徴付けるのが望ましい。逆に、内側ループＩＳＡは特定
の種類の演算を実行するのに向いているので、並列プロ
グラム命令実行が望ましい場合内側ループＩＳＡが好適
である。内側ループＩＳＡの実行能力はクロック周期当
たりに実行される命令数又はクロック周期当たりに作成
される計算結果によって特徴付けるのが望ましい。
【００８８】前述の連続プログラム命令実行及び並列プ
ログラム命令実行の説明は、単一のＤＲＰＵ３２内での
プログラム命令実行に含まれることが当業者には理解さ
れよう。システム１０内の複数Ｓマシン１２の存在によ
り任意の時刻に複数のプログラム命令シーケンスの並列
実行が容易に行なえるようになり、各々のプログラム命
令シーケンスは任意のＤＲＰＵ３２内で実行される。各
々のＤＲＰＵ３２は特定の内側ループＩＳＡ又は外側ル
ープＩＳＡを特定の時刻に実現するために各々並列又は
直列ハードウェアを有するように設定される。任意のＤ
ＲＰＵ３２の内部ハードウェア構成は実行するプログラ
ム命令のシーケンス内に埋め込まれた１つ又はそれ以上
の再設定指示の選択に併せて時間とともに変化する。
【００８９】好適な実施の形態において、各々のＩＳＡ
とこれに対応する内部ＤＲＰＵハードウェア構成は、特
定クラスの計算問題で利用可能な１組の再設定可能なハ
ードウェア資源に対して最適な計算能力を提供するよう
に設計される。前述のように、また詳細については後述
するように、外側ループＩＳＡに対応する内部ＤＲＰＵ
ハードウェア構成は連続プログラム命令実行に最適化す
るのが望ましく、また、内側ループＩＳＡに対応する内
側ＤＲＰＵハードウェア構成は並列プログラム命令実行
に対して最適化するのが望ましい。
【００９０】各々の再設定指示の例外として、図３のプ
ログラムリスト５０の例は望ましくは従来の高級言語ス
テートメント、例えばＣ言語で書かれたステートメント
を含むのが望ましい。１つ又はそれ以上の再設定指示を
プログラム命令のシーケンス内に含めるには再設定指示
を考慮するように変更したコンパイラが必要であること
は当業者には理解されよう。図４をここで参照すると、
プログラム命令のシーケンスのコンパイル中に実行され
る従来技術のコンパイル演算の流れ図が図示してある。
本明細書において、従来技術のコンパイル演算は一般に
フリーソフトウェア・ファウンデーション（マサチュー
セッツ州ケンブリッジ）が製作したＧＮＵ−Ｃコンパイ
ラ（ＧＣＣ）で実行される演算に対応する。
【００９１】当業者には以下で説明する従来技術のコン
パイル演算は他のコンパイラに容易に一般化できること
が理解できよう。従来技術のコンパイル演算は、ステッ
プ５００でコンパイラのフロントエンドがプログラム命
令シーケンスから次の高級ステートメントを選択するこ
とで始まる。次に、コンパイラ・フロントエンドが選択
した高級ステートメントに対応する中間コードをステッ
プ５０２で生成する。ＧＣＣの場合にはレジスタ転送レ
ベル（ＲＴＬ）ステートメントである。ステップ５０２
に続いて、コンパイラ・フロントエンドは別の供給ステ
ートメントを検討すべきかステップ５０４で決定する。
必要な場合、好適な方法はステップ５００へ戻る。
【００９２】ステップ５０４でコンパイラ・フロントエ
ンドが他の高級ステートメントの検討が必要ないと決定
した場合、コンパイラ・バックエンドは次に従来のレジ
スタ割当演算をステップ５０６で行なう。ステップ５０
６の後で、コンパイラ・バックエンドは現在のＲＴＬス
テートメント・グループ内の検討のために次のＲＴＬス
テートメントをステップ５０８で選択する。コンパイラ
・バックエンドは現在のＲＴＬステートメント・グルー
プを１組のアセンブリ言語ステートメントに変換する方
法を指定したルールが存在するかをステップ５１０で判
定する。このようなルールが存在しない場合、好適な方
法はステップ５０８へ戻り、現在のＲＴＬステートメン
ト・グループに含めるために別のＲＴＬステートメント
を選択する。現在のＲＴＬステートメント・グループに
対応するルールが存在する場合、コンパイラ・バックエ
ンドは１組のアセンブリ言語ステートメントをルールに
従ってステップ５１２で生成する。ステップ５１２の
後、コンパイラ・バックエンドは次のＲＴＬステートメ
ントが次のＲＴＬステートメントグループのコンテクス
トの中で検討を必要とするか判定する。その場合，好適
な方法はステップ５０８に戻る。それ以外の場合には好
適な方法は終了する。
【００９３】本発明は、動的に再設定可能な計算環境の
ためのコンパイラを含むのが望ましい。ここで、図５及
び図６を参照すると、動的に再設定自在な計算環境のた
めのコンパイラで実行される好適なコンパイル演算の流
れ図が図示してある。好適なコンパイル演算はステップ
６００で始まり、動的に再設定自在な計算環境のための
コンパイラのフロントエンドがプログラム命令のシーケ
ンス内部の次の高級ステートメントを選択する。次に、
動的に再設定自在な計算環境のためのコンパイラのフロ
ントエンドはステップ６０２で選択した高級ステートメ
ントが再設定指示か判定する。その場合、動的に再設定
自在な計算環境のためのコンパイラのフロントエンドは
ステップ６０４でＲＴＬ再設定ステートメントを生成
し、この後、好適な方法はステップ６００に戻る。好適
な実施の形態において、ＲＴＬ再設定ステートメントは
ＩＳＡ識別を含む非標準的ＲＴＬステートメントであ
る。ステップ６０２で、選択した高級プログラムステー
トメントが再設定指示ではない場合、動的に再設定自在
な計算環境のためのコンパイラのフロントエンドはステ
ップ６０６で通常の方法でＲＴＬステートメントのセッ
トを生成する。ステップ６０６の後、動的に再設定自在
な計算環境のためのコンパイラのフロントエンドは別の
高級ステートメントが検討を必要とするかをステップ６
０８で判定する。その場合、好適な方法はステップ６０
０に戻る。それ以外の場合、好適な方法はステップ６１
０へ進みバックエンド演算を起動する。
【００９４】ステップ６１０で、動的に再設定自在な計
算環境のためのコンパイラのバックエンドはレジスタ割
当演算を実行する。本発明の好適な実施の形態におい
て、各々のＩＳＡはＩＳＡ同士でレジスタアーキテクチ
ャが一定となるように定義されるので、レジスタ割当演
算は通常の方法で実行する。当業者には、一般に、ＩＳ
Ａ間で一定のレジスタアーキテクチャが絶対条件ではな
いことが理解されよう。次に、ステップ６１２で、動的
に再設定自在な計算環境のためのコンパイラのバックエ
ンドは現在検討しているＲＴＬステートメントのグルー
プ内で次のＲＴＬステートメントを選択する。ステップ
６１４で、動的に再設定自在な計算環境のためのコンパ
イラのバックエンドは選択したＲＴＬステートメントが
ＲＴＬ再設定ステートメントかを判定する。選択したＲ
ＴＬステートメントがＲＴＬ再設定ステートメントでは
ない場合、動的に再設定自在な計算環境のためのコンパ
イラのバックエンドはステップ６１８で現在検討してい
るＲＴＬステートメントグループに対するルールが存在
するか判定する。存在しない場合、好適な方法はステッ
プ６１２に戻り、現在検討しているＲＴＬステートメン
トグループに含める次のＲＴＬステートメントを選択す
る。現在検討しているＲＴＬステートメントグループの
ルールがステップ６１８で存在している場合、動的に再
設定自在な計算環境のためのコンパイラのバックエンド
は現在検討しているＲＴＬステートメントグループに対
応するアセンブリ言語ステートメントをステップ６２０
でこのルールに従って生成する。ステップ６２０の後、
動的に再設定自在な計算環境のためのコンパイラのバッ
クエンドはステップ６２２で次のＲＴＬステートメント
グループのコンテクストの中で別のＲＴＬステートメン
トが検討を必要とするか判定する。その場合、好適な方
法はステップ６１２に戻り、それ以外の場合、好適な方
法は終了する。
【００９５】ステップ６１４で選択したＲＴＬステート
メントがＲＴＬ再設定ステートメントの場合、動的に再
設定自在な計算環境のためのコンパイラのバックエンド
はステップ６１６でＲＴＬ再設定ステートメント内部で
ＩＳＡの識別に対応するルールセットを選択する。本発
明では、各々のＩＳＡに独自のルールセットが存在する
のが望ましい。従って、各々のルールセットはＲＴＬス
テートメントのグループを特定のＩＳＡに合わせてアセ
ンブリ言語ステートメントへ変換する１つ又はそれ以上
のルールを提供する。ステップ６１６の後、好適な方法
はステップ６１８に進む。任意のＩＳＡに対応するルー
ルセットは、詳細を後述するように、ソフトウェア割込
みを発生して再設定ハンドラを実行する１組のアセンブ
リ言語命令にＲＴＬ再設定ステートメントを変換するた
めのルールを含むのが望ましい。
【００９６】前述の方法では、動的に再設定自在な計算
環境のためのコンパイラはアセンブリ言語ステートメン
トを複数ＩＳＡに合わせてコンパイル演算中に選択的か
つ自動的に生成する。言い換えれば、コンパイル処理中
に、動的に再設定自在な計算環境のためのコンパイラは
可変ＩＳＡに従って１組のプログラム命令をコンパイル
する。動的に再設定自在な計算環境のためのコンパイラ
は図５及び図６を参照して前述した好適なコンパイル演
算を実行するように変更した従来のコンパイラが望まし
い。必要とされる変更が複雑でなければ、このような変
更は従来技術のコンパイル技術と従来技術の再設定可能
な計算技術の両方の観点で明らかではないことが当業者
には理解できよう。
【００９７】図７を参照すると、動的に再設定自在な処
理ユニット３２の好適な実施の形態のブロック図が図示
してある。ＤＲＰＵ３２は命令フェッチユニット（ＩＦ
Ｕ）６０、データ演算ユニット（ＤＯＵ）６２、アドレ
ス演算ユニット（ＡＯＵ）６４を含む。ＩＦＵ６０、Ｄ
ＯＵ６２、ＡＯＵ６４の各々は第１のタイミング信号線
４０へ接続したタイミング入力を有する。ＩＦＵ６０は
メモリ制御線４２に接続したメモリ制御出力と、メモリ
Ｉ／Ｏ線４６に接続したデータ入力と、外部制御線４８
に接続した双方向制御ポートを有する。ＩＦＵ６０はさ
らに第１の制御線７０経由でＤＯＵ６２の第１の制御入
力へ接続した第１の制御出力と、第２の制御線７２経由
でＡＯＵ６４の第１の制御入力へ接続した第２の制御出
力とを有する。ＩＦＵ６０はＤＯＵ６２の第２の制御入
力と第３の制御線７４経由でＡＯＵ６４の第２の制御入
力へ接続した第３の制御出力も有する。ＤＯＵ６２とＡ
ＯＵ６４の各々はメモリＩ／Ｏ線４６に接続した双方向
データポートを有する。最後にＡＯＵ６４はＤＲＰＵの
アドレス出力を形成するアドレス出力を有する。
【００９８】ＤＲＰＵ３２は再設定可能又は再プログラ
ム可能な論理装置、例えば、ＸｉｌｉｎｘＸＣ４０１３
（ジリンクス社、カリフォルニア州サンノゼ）又はＡＴ
＆Ｔ社ＯＲＣＡ（ＡＴ＆Ｔマイクロエレクトロニクス
社、ペンシルバニア州アーレンタウン）などのＦＰＧＡ
を用いて実装するのが望ましい。望ましくは、再プログ
ラム可能な論理装置は複数の １）選択的に再プログラム可能な論理ブロック、又は、
設定可能論理ブロック（ＣＬＢ）、 ２）選択的に再プログラム可能なＩ／Ｏブロック（ＩＯ
Ｂ）、 ３）選択的に再プログラム可能な相互接続構造、 ４）データ記憶資源、 ５）スリーステートバッファ資源、 ６）ワイヤードロジック能力を提供する。各々のＣＬＢ
は、論理関数を生成し、データを記憶し、信号を送出す
るための選択的に再設定自在な回路を含むのが望まし
い。当業者には再設定自在なデータ記憶回路が使用する
再プログラム可能な論理装置の正確な設計に従ってＣＬ
Ｂのセットとは別の１つ又はそれ以上のデータ記憶ブロ
ック（ＤＳＢ）に含まれ得ることが理解されよう。本明
細書において、ＦＰＧＡ内部の再設定自在なデータ記憶
回路はＣＬＢ内部にあるととられる、即ち、ＤＳＢの存
在が仮定されない。ＤＳＢが存在する場合にＣＬＢに基
づく再設定自在なデータ記憶回路を使用する本明細書で
説明した１つ又はそれ以上の素子がＤＳＢに基づく回路
を使用し得ることは当業者には容易に理解されよう。
【００９９】各々のＩＯＢは、ＣＬＢとＦＰＧＡ出力ピ
ンの間でデータを転送するための選択的に再設定自在な
回路を含むのが望ましい。設定データセットは、ＣＬＢ
内部で実行される関数並びに、 １）ＣＬＢとＩＯＢ間、 ２）ＣＬＢ間、 ３）ＩＯＢ内部、 ４）ＩＯＢ間、 ５）ＣＬＢとＩＯＢの間での相互接続を指定することに
よりＤＲＰＵハードウェア設定又は構成を定義する。当
業者には、設定データセット経由でメモリ制御線４２、
アドレス線４４、メモリＩ／Ｏ線４６、外部制御線４８
の各々でビット数が再設定自在であることが理解されよ
う。望ましくは、設定データセットはシステム１０内の
１つ又はそれ以上のＳマシンメモリ３４に記憶する。当
業者には、ＤＲＰＵ３２がＦＰＧＡに基づく実装に制限
されないことは理解されよう。例えば、ＤＲＰＵ３２は
ＲＡＭ上の状態マシンとして、１つ又はそれ以上の参照
テーブルを含み得るように、実装されることがある。こ
れ以外にも、ＤＲＰＵ３２は複合プログラマブル論理装
置（ＣＰＬＤ）を用いて実装できる。しかし、システム
１０のＳマシン１２の幾つかは再構成可能ではないＤＲ
ＰＵ３２を有し得ることが当業者には理解されよう。
【０１００】好適な実施の形態において、ＩＦＵ６０，
ＤＯＵ６２，ＡＯＵ６４は各々動的に再設定自在であ
る。つまり、これらの内部ハードウェア構成はプログラ
ム実行中に選択的に変更できる。ＩＦＵ６０は命令フェ
ッチ及びデコード演算、メモリアクセス演算、ＤＲＰＵ
再設定演算を指示し、ＤＯＵ６２とＡＯＵ６４へ制御信
号を発行して命令実行を促す。ＤＯＵ６２はデータ計算
に関する演算を実行し、ＡＯＵ６４はアドレス計算に関
係する演算を実行する。ＩＦＵ６０，ＤＯＵ６２，ＡＯ
Ｕ６４の各々の内部構造と動作について以下で詳細に説
明する。
【０１０１】図８を参照すると、命令フェッチユニット
６０の好適な実施の形態のブロック図が図示してある。
ＩＦＵ６０は命令状態シーケンサ（ＩＳＳ）１００、ア
ーキテクチャ記述メモリ１０１、メモリアクセス論理回
路１０２、再設定論理回路１０４、割込み論理回路１０
６、フェッチ制御ユニット１０８、命令バッファ１１
０、デコード制御ユニット１１２、命令デコーダ１１
４、オプコード記憶レジスタセット１１６、レジスタフ
ァイル（ＲＦ）アドレスレジスタセット１１８、定数レ
ジスタセット１２０、処理制御レジスタセット１２２を
含む。ＩＳＳ１００はＩＦＵの第１と第２の制御出力を
各々形成する第１と第２の制御出力、ＩＦＵのタイミン
グ入力を形成するタイミング入力とを有する。
【０１０２】ＩＳＳ１００はフェッチ制御ユニット１０
８の制御入力とデコード制御ユニット１１２の制御入力
にフェッチ／デコード制御線１３０経由で接続されたフ
ェッチ／デコード制御出力も有する。ＩＳＳ１００はさ
らに各々のメモリアクセス論理１０２、再設定論理回路
１０４、割込論理回路１０６へ双方向制御線１３２経由
で接続された双方向制御ポートも有する。ＩＳＳ１００
はオプコード線１４２経由でオプコード記憶レジスタセ
ット１１６の出力へ接続されたオプコード入力も有して
いる。最後に、ＩＳＳ１００は処理データ線１４４経由
で処理制御レジスタセット１２２の双方向データポート
へ接続された双方向データポートを有する。
【０１０３】メモリアクセス論理１０２、再設定論理回
路１０４、割込論理回路１０６の各々は外部制御線４８
に接続した第２の双方向制御ポートを有する。メモリア
クセス論理１０２、再設定論理回路１０４、割込論理回
路１０６はさらに各々が実装制御線１３１経由でアーキ
テクチャ記述メモリ１０１のデータ出力へ結合したデー
タ入力を有する。メモリアクセス論理１０２はさらにＩ
ＦＵのメモリ制御出力を構成する制御出力を有し、割込
論理回路１０６はさらに処理データ線１４４へ接続した
出力を有する。命令バッファ１１０はＩＦＵのデータ入
力を構成するデータ入力、フェッチ制御線１３４経由で
フェッチ制御ユニット１０８の制御出力へ接続した制御
入力、命令線１３６経由で命令デコーダ１１４の入力へ
接続された出力を有する。命令デコーダ１１４はデコー
ド制御線１３８経由でデコード制御ユニット１１２の制
御出力へ接続した制御入力と、デコード命令線１４０経
由で １）オプコード記憶レジスタセット１１６の入力、 ２）ＲＦアドレスレジスタセット１１８の入力、 ３）定数レジスタセット１２０の入力へ接続した出力を
有する。ＲＦアドレスレジスタセット１１８と定数レジ
スタセット１２０は各々がＩＦＵの第３の制御出力７４
を形成する出力を有する。
【０１０４】アーキテクチャ記述メモリ１０１は現在の
ＤＲＰＵ設定を特徴付けるアーキテクチャ仕様信号を記
憶する。望ましくは、アーキテクチャ仕様信号は １）初期設定データセットの基準、 ２）許容される設定データセットのリストへの基準、 ３）現在検討しているＩＳＡに対応する設定データセッ
トの基準、即ち現在のＤＲＰＵ設定を定義する設定デー
タセットへの基準、 ４）図１８を参照して詳細に後述するようにＩＦＵ６０
が存在するＳマシン１２に関連するＴマシン１４内部の
１つ又はそれ以上の相互接続Ｉ／Ｏユニット３０４を識
別する相互接続アドレスリスト、 ５）割込みにＩＦＵ６０がどのように応答するかを定義
する割込精度情報と割込待ち時間を指定する割込応答信
号のセット、 ６）アトミックメモリアドレス増分を定義するメモリア
クセス定数を含む。好適な実施の形態において、各々の
設定データセットは読出専用メモリ（ＲＯＭ）として設
定された１組のＣＬＢとしてアーキテクチャ記述メモリ
１０１を実装する。
【０１０５】アーキテクチャ記述メモリ１０１の内容を
定義するアーキテクチャ仕様信号は各々の設定データセ
ットに含まれるのが望ましい。つまり、各々の設定デー
タセットは特定のＩＳＡに対応するため、アーキテクチ
ャ記述メモリ１０１の内容は現在検討しているＩＳＡに
応じて変化する。任意のＩＳＡについて、アーキテクチ
ャ記述メモリ１０１の内容へのプログラムアクセスはＩ
ＳＡ内にメモリ読取命令を含めることで促されるのが望
ましい。これによってプログラムがプログラム実行中に
現在のＤＲＰＵ設定についての情報を取出すことができ
るようになる。本発明において、再設定論理回路１０４
は設定データセットに従ってＤＲＰＵ３２の再設定を促
す再設定演算シーケンスを制御する状態マシンである。
望ましくは、再設定論理回路１０４は再設定信号受信時
に再設定演算を開始する。詳細には後述するように、再
設定信号は外部制御線４８に受信した再設定割込み信号
に応じて割込論理回路１０６で、又はプログラム内に埋
め込まれた再設定指示に応じてＩＳＳ１００で生成され
る。再設定演算はアーキテクチャ記述メモリ１０１で参
照する初期設定データセットを用いて電源投入／リセッ
ト条件に続く初期ＤＲＰＵ設定を提供する。再設定演算
は初期ＤＲＰＵ設定が設定された後で選択的ＤＲＰＵ再
設定も提供する。再設定演算の完了時に、再設定論理回
路１０４は完了信号を発行する。好適な実施の形態にお
いて、再設定論理回路１０４は設定データセットを再プ
ログラム可能な論理装置自体に読込むことを制御する再
設定自在ではない論理回路で、再設定演算のシーケンス
は再プログラム可能な論理装置のメーカーが定義する。
再設定演算は従って当業者には周知であろう。
【０１０６】各々のＤＲＰＵ設定は対応するＩＳＡの実
装に専用の特定のハードウェア構成を定義する設定デー
タセットで与えられるのが望ましい。好適な実施の形態
において、ＩＦＵ６０はＤＲＰＵ設定に関わらず上記の
要素の各々を含む。基本的レベルでは、ＩＦＵ６０内の
各々の素子が提供する機能は現在考慮しているＩＳＡと
は無関係である。しかし、好適な実施の形態においては
ＩＦＵ６０の１つ又はそれ以上の素子の詳細な構造と機
能は設定されたＩＳＡの性質に基づいて変化することが
ある。好適な実施の形態において、アーキテクチャ記述
メモリ１０１と再設定論理回路１０４の構造及び機能は
１つのＤＲＰＵ設定から別の設定へ一定のままとするの
が望ましい。ＩＦＵ６０の他の素子の構造及び機能とＩ
ＳＡ形式に従って変化させる方法は詳細に後述する。
【０１０７】処理制御レジスタセット１２２は命令実行
中にＩＳＳ１００により使用される信号とデータを保存
する。この処理制御レジスタセット１２２は処理制御ワ
ードを記憶するためのレジスタ、割込ベクタを保存する
ためのレジスタ、設定データセットへの基準を記憶する
ためのレジスタを含む。処理制御ワードは望ましくは命
令実行中に発生する条件に基づいて選択的に設定又はリ
セットできる複数の条件フラグを含む。処理制御ワード
はさらに詳細に後述するように割込みがサービスされ得
る１つ又はそれ以上の方法を定義する複数の遷移制御信
号を含む。好適な実施の形態において、処理制御レジス
タセット１２２はデータ記憶とゲート論理に設定された
１組のＣＬＢとして実現している。
【０１０８】ＩＳＳ１００はフェッチ制御ユニット１０
８、デコード制御ユニット１１２、ＤＯＵ６２、ＡＯＵ
６４の動作を制御する状態マシンであり、メモリアクセ
ス論理１０２にメモリ読込及びメモリ書込信号を発行し
て命令実行を促す。図９を参照すると、ＩＳＳ１００で
サポートしている好適な状態の組を示す状態図が図示し
てある。電源投入又はリセット条件に続いて、又は再設
定が行なわれた直後、ＩＳＳ１００は状態Ｐで演算を開
始する。再設定論理回路１０４が発行した完了信号に応
じて、ＩＳＳ１００は状態Ｓに移行し、ＩＳＳは電源投
入／リセット条件又は再設定が行なわれたときのプログ
ラム状態情報を各々初期化又は復元する。ＩＳＳ１００
は状態Ｆに移行し、命令フェッチ演算を行なう。命令フ
ェッチ演算では、ＩＳＳ１００はメモリ読取信号をメモ
リアクセス論理１０２に発行し、フェッチ信号をフェッ
チ制御ユニット１０８に発行し、インクリメント信号を
ＡＯＵ６４に発行して、図１５及び図１６を参照して詳
細に後述するように次命令プログラムアドレスレジスタ
（ＮＩＰＡＲ）２３２をインクリメントする。
【０１０９】状態Ｆの後、ＩＳＳ１００は状態Ｄに移行
して命令デコード演算を開始する。状態ＤではＩＳＳ１
００はデコード制御ユニット１１２にデコード信号を発
行する。状態Ｄにいる間にＩＳＳ１００はさらにオプコ
ード記憶レジスタセット１１６からデコードした命令に
対応するオプコードを取出す。取出したオプコードに基
づいて、ＩＳＳ１００は状態Ｅ又は状態Ｍへ移行して命
令実行演算を実行する。ＩＳＳ１００は１つのクロック
周期で命令が実行できる場合には状態Ｅに移行し、それ
以外の場合にはＩＳＳ１００は多周期命令実行のために
状態Ｍへ移行する。命令実行演算において、ＩＳＳ１０
０はＤＯＵ制御信号、ＡＯＵ制御信号、及び／又はメモ
リアクセス論理１０２宛の信号を生成して取出したオプ
コードに対応する命令の実行を促す状態Ｅ又は状態Ｍの
何れかに続けてＩＳＳ１００は状態Ｗへ移行する。状態
Ｗでは、ＩＳＳ１００はＤＯＵ制御信号、ＡＯＵ制御信
号、及び／又はメモリ書込信号を生成して命令実行結果
の保存を促す。状態Ｗはライトバック状態と称する。当
業者には状態Ｆ，Ｄ，Ｅ又はＭ及びＷが完全な命令実行
サイクルを含むことが理解されよう。状態Ｗの後、命令
実行の中断が必要な場合にはＩＳＳ１００は状態Ｙに移
行する。状態Ｙはアイドリング状態に対応し、例えば、
Ｔマシン１４がＳマシンのメモリ３４へアクセスする必
要がある場合等で必要とされることがある。状態Ｙ又は
状態Ｗの後命令実行を継続する場合、ＩＳＳ１００は別
の命令実行サイクルを再開させるように状態Ｆへ戻る。
【０１１０】図９に図示したように、状態図には状態Ｉ
も含まれ、これは割込サービス状態であると定義する。
本発明において、ＩＳＳ１００は割込論理回路１０６か
ら割込通知信号を受信する。詳細については図１０を参
照して後述するように割込論理回路１０６は遷移制御信
号を生成して処理制御レジスタセット１２２内の処理制
御ワードに遷移制御信号を保存する。遷移制御信号は望
ましくは状態Ｆ，Ｄ，Ｅ，Ｍ，Ｗ，Ｙのどれが割込可能
か、各々の割込可能状態で必要とされる割込精度のレベ
ル、及び各々の割込可能な状態で状態Ｉに続けて命令実
行を継続する次の状態を示す。任意の状態でＩＳＳ１０
０が割込通知信号を受信すると、ＩＳＳ１００は遷移制
御信号が現在の状態を割込可能であると示していれば状
態Ｉに移行する。それ以外の場合にはＩＳＳ１００は割
込可能な状態に達するまで、割込信号を受信しなかった
ように移行する。
【０１１１】ＩＳＳ１００が状態Ｉに移行すると、ＩＳ
Ｓ１００は処理制御レジスタセット１２２にアクセスし
て割込みマスクフラグをセットし、割込ベクタを取出す
のが望ましい。割込ベクタの取出しの後、ＩＳＳ１００
は従来のサブルーチンジャンプによって割込ハンドラへ
割込ベクタで指定された現在の割込みをサービスするの
が望ましい。
【０１１２】本発明において、ＤＲＰＵ３２の再設定
は、 １）外部制御線４８に発行された再設定割込み、 ２）プログラム命令シーケンス内の再設定指示の実行、
に応じて初期化される。好適な実施の形態において、再
設定割込みと再設定指示の実行の両方により再設定ハン
ドラへサブルーチンジャンプする。望ましくは、再設定
ハンドラはプログラム状態情報を保存し、設定データセ
ットのアドレスと再設定信号を再設定論理回路１０４に
発行する。
【０１１３】現在の割込みが再設定割込みではない場
合、ＩＳＳ１００は割込サービスが終ると遷移制御信号
２より示された次の状態へ移行し、これによって命令実
行サイクルの再開、完了、又は起動を行なう。
【０１１４】好適な実施の形態において、ＩＳＳ１００
でサポートされる状態のセットはＤＲＰＵ３２が設定さ
れるＩＳＡの性質に従って変化する。つまり、状態Ｍ
は、典型的な内側ループＩＳＡの場合のように、１クロ
ック周期で１つ又はそれ以上の命令を実行できるような
ＩＳＡでは存在しないことになる。図示したように、図
９の状態図は汎用外側ループＩＳＡを実装するためにＩ
ＳＳ１００でサポートされる状態を定義するのが望まし
い。内側ループＩＳＡの実装では、ＩＳＳ１００は状態
Ｆ，Ｄ，Ｅ，Ｗの複数セットを並行してサポートし、こ
れによって当業者には容易に理解されるような方法で命
令実行のパイプライン制御を促すのが望ましい。好適な
実施の形態において、ＩＳＳ１００は現在検討している
ＩＳＡに従って前述の状態又は状態のサブセットをサポ
ートするＣＬＢに基づく状態マシンとして実装される。
【０１１５】割込論理回路１０６は遷移制御信号を生成
し外部制御線４８経由で受信した割込信号２応じて割込
通知演算を実行する状態マシンを含むのが望ましい。図
１０を参照すると、割込論理回路１０６によりサポート
される好適な状態の組み合せを示す状態図が図示してあ
る。割込論理回路１０６は状態Ｐで演算を開始する。状
態Ｐは電源投入、リセット、又は再設定条件に対応す
る。再設定論理回路１０４が発行した完了信号に応じ
て、割込論理回路１０６は状態Ａに移行し、アーキテク
チャ記述メモリ１０１から割込応答信号を取出す。割込
論理回路１０６は割込応答信号から遷移制御信号を生成
し、遷移制御信号を処理制御レジスタセット１２２に保
存する。好適な実施の形態において、割込論理回路１０
６は割込応答信号を受信し遷移制御信号を生成するため
のＣＬＢによるプログラマブル・ロジックアレイ（ＰＬ
Ａ）を含む。
【０１１６】状態Ａの後、割込論理回路１０６は状態Ｂ
へ移行して割込信号を待つ。割込信号の受信時に、処理
制御レジスタセット１２２内部の割込マスクフラグがリ
セットされる場合割込論理回路１０６は状態Ｃへ移行す
る。状態Ｃでは、割込論理回路１０６は割込みの発生場
所、割込順位、割込ハンドラのアドレスを判定する。割
込信号が再設定割込の場合、割込論理回路１０６は状態
Ｒに移行して処理制御レジスタセット１２２の設定デー
タセット・アドレスを保存する。状態Ｒの後、又は割込
信号が再設定割込ではない場合に状態Ｃに続けて、割込
論理回路１０６は状態Ｎに移行し、処理制御レジスタセ
ット１２２に割込ハンドラアドレスを保存する。割込論
理回路１０６は次に状態Ｘへ移行し、割込通知信号をＩ
ＳＳ１００へ発行する。状態Ｘに続けて、処理制御レジ
スタセット１２２は状態Ｂへ復帰して次の割込信号を待
機する。
【０１１７】好適な実施の形態において、割込応答信号
即ち遷移制御信号により指定された割込遅延レベルはＤ
ＲＰＵ３２が設定された現在のＩＳＡに従って変化す
る。例えば、高性能リアルタイムモーション制御専用の
ＩＳＡは高速かつ予測可能な割込応答能力を必要とす
る。このようなＩＳＡに対応する設定データセットは望
ましくは遅延の小さい割込が要求されていることを示す
割込応答信号を含む。これに対応する遷移制御信号は複
数のＩＳＳ状態を割込可能であると識別し、これによっ
て割込が命令実行サイクルの終了までに命令実行サイク
ルを中断できるようにするのが望ましい。リアルタイム
モーション制御専用のＩＳＡとは対照的に、画像コンボ
リューション演算専用のＩＳＡは単位時間当たりで実行
されるコンボリューション演算数が最大となるように割
込応答能力を必要とする。画像コンボリューションＩＳ
Ａに対応する設定データセットは遅延時間の大きな割込
みを必要とすることを指定する割込応答信号を含むのが
望ましい。対応する遷移制御信号は望ましくは状態Ｗを
割込可能であると識別する。画像コンボリューションＩ
ＳＡを実装するように設定された場合にＩＳＳ１００が
複数の状態セットＦ，Ｄ，Ｅ，Ｗを並行してサポートす
る場合、遷移制御信号は各々の状態Ｗを割込可能である
と識別するのが望ましく、さらに、並列命令実行サイク
ルの各々が状態Ｗの演算を完了するまで割込サービスを
遅延させるように指定する。これによって命令グループ
全体が割込サービスの前に実行され、妥当なパイプライ
ン化実行能力レベルを維持できる。
【０１１８】割込遅延レベルと類似の方法で、割込応答
信号により指定される割込精度のレベルもＤＲＰＵ３２
が設定されるＩＳＡに従って変化する。例えば、割込可
能な複数サイクル演算を指示する外側ループＩＳＡで割
込可能な状態であると状態Ｍが定義された場合、割込応
答信号は正確な割込みが必要であることを指定するのが
望ましい。遷移制御信号は状態Ｍで受信した割込みが複
数サイクル演算を連続して再スタートできるようにする
正確な割込みとして処理する。別の例として、障害の発
生しないパイプライン化算術演算をサポートするＩＳＡ
では、割込応答信号は不正確な割込みが要求されること
を指定する。遷移制御信号は状態Ｗで受信した割込が不
正確な割込みとして処理されることを指定する。
【０１１９】任意のＩＳＡについて、割込応答信号はＩ
ＳＡの対応する設定データセットの一部により定義又は
プログラムされる。プログラム可能な割込応答信号と対
応する遷移制御信号の生成を経由して、本発明は、ＩＳ
Ａ毎の最適な割込方式の実現を容易にする。大半の従来
技術のコンピュータアーキテクチャが割込能力の柔軟な
仕様、言い換えればプログラム可能な状態遷移のイネー
ブル化、プログラム可能な割込遅延、及び、プログラム
可能な割込精度を提供しないことが当業者には理解され
よう。好適な実施の形態において、割込論理回路１０６
は前述の状態をサポートするＣＬＢに基づいた状態マシ
ンとして実装される。
【０１２０】フェッチ制御ユニット１０８はＩＳＳ１０
０が発行したフェッチ信号に応答して命令バッファ１１
０に命令を読込むよう指示する。好適な実施の形態にお
いて、フェッチ制御ユニット１０８はＣＬＢセット内部
でフリップフロップを使用する従来のワンホット・符号
化状態マシンとして実装される。別の実施の形態におい
て、フェッチ制御ユニット１０８は従来の符号化状態マ
シンとして、又はＲＯＭ版の状態マシンとして、設定で
きることが当業者には理解されよう。ＩＳＳ１００はメ
モリ３４から読込んだ命令の一時記憶を提供する。外側
ループＩＳＡの実装では、命令バッファ１１０は複数の
ＣＬＢを使用する従来のＲＡＭ版先入れ先出し（ＦＩＦ
Ｏ）バッファとして実装するのが望ましい。内側ループ
ＩＳＡの実装では、命令バッファ１１０は複数のフリッ
プフロップを１組のＩＯＢ内部に、又は複数のフリップ
フロップをＩＯＢとＣＬＢ両方の内部に使用する１組の
フリップフロップ・レジスタとして実装するのが望まし
い。
【０１２１】デコード制御ユニット１１２はＩＳＳ１０
０が発行するデコード信号に応じて命令デコーダ１１４
へ命令バッファ１１０からの命令の転送を指示する。内
側ループＩＳＡでは、デコード制御ユニット１１２はＣ
ＬＢ版レジスタに接続したＣＬＢ版ＲＯＭを含むＲＯＭ
版状態マシンとして実装するのが望ましい。外側ループ
ＩＳＡでは、デコード制御ユニット１１２はＣＬＢ版符
号化状態マシンとして実装するのが望ましい。入力とし
て受信した各々の命令について、命令デコーダ１１４は
対応するオプコード、レジスタファイルアドレス、及び
任意で１つ又はそれ以上の定数を従来の方法で出力す
る。内側ループＩＳＡでは、命令デコーダ１１４は入力
として受信した命令グループをデコードするように構成
するのが望ましい。好適な実施の形態において、命令デ
コーダ１１４は現在検討しているＩＳＡに含まれる命令
の各々をデコードするように設定したＣＬＢ版デコーダ
として実装される。
【０１２２】オプコード記憶レジスタセット１１６は処
理データ線１４４が出力した各々のオプコードの一時記
憶を提供し、各々のオプコードをＩＳＳ１００へ出力す
る。外側ループのＩＳＡがＤＲＰＵ３２に実装される場
合、オプコード記憶レジスタセット１１６は最適な個数
のフリップフロップレジスタバンクを使用して実装する
のが望ましい。フリップフロップレジスタバンクは命令
バッファ１１０経由でそれまで待ち行列にある命令から
のオプコード文字ビットフィールドから導き出したクラ
ス又はグループ符号を表わす命令デコーダ１１４からの
信号を受信する。フリップフロップレジスタバンクはＩ
ＳＳの複雑さを望ましくは低減する復号方式に従って前
述のクラス又はグループ符号を保存する。
【０１２３】内側ループＩＳＡの場合、オプコード記憶
レジスタセット１１６は望ましくは命令デコーダ１１４
が出力するオプコード文字ビットフィールドからさらに
直接導き出されるオプコード指示信号を保存する。内側
ループＩＳＡは必ず小さいオプコード文字ビットフィー
ルドを有しているので、これによって命令バッファ１１
０、命令デコーダ１１４、オプコード記憶レジスタセッ
ト１１６の各々でシーケンス化される命令についてのバ
ッファリング、復号、オプコード指示の実施条件を少な
くする。要するに、外側ループＩＳＡでは、オプコード
記憶レジスタセット１１６は、オプコード文字サイズに
等しい又はその一部のビット幅を特徴とするフリップフ
ロップ・レジスタバンクの小さな集合として実装される
のが望ましい。内側ループＩＳＡでは、オプコード記憶
レジスタセット１１６は外側ループＩＳＡよりも小さく
さらに統一されたフリップフロップ・レジスタバンクが
望ましい。内側ループの場合にフリップフロップ・レジ
スタバンクの縮小した大きさは外側ループＩＳＡに対し
て内側ループＩＳＡの最小命令カウント特性を反映す
る。
【０１２４】ＲＦアドレスレジスタセット１１８と定数
レジスタセット１２０は命令デコーダ１１４から出力さ
れる各々のレジスタファイル・アドレスと各々の定数の
一時記憶を提供する。好適な実施の形態において、オプ
コード記憶レジスタセット１１６、ＲＦアドレスレジス
タセット１１８、定数レジスタセット１２０は各々デー
タ記憶のために設定した１組のＣＬＢとして実装され
る。
【０１２５】メモリアクセス論理回路１０２はメモリ３
４，ＤＯＵ６２，ＡＯＵ６４の間で処理制御レジスタセ
ット１２２において指定されたアトミックメモリアドレ
スの寸法に従ってデータ転送を指示し同期させるメモリ
制御回路である。メモリアクセス論理回路１０２はさら
にＳマシン１２と任意のＴマシン１４の間のデータ及び
命令の転送を指示し同期させる。好適な実施の形態にお
いて、メモリアクセス論理回路１０２はバーストモード
・メモリアクセスをサポートしており、望ましくはＣＬ
Ｂを用いる従来のＲＡＭ制御装置として実装する。再設
定中、再設定可能な論理装置の入出力ピンは３状態であ
り、抵抗端末処理で発行されない論理レベルを定義で
き、このためメモリ３４を不安定にしないことが当業者
には理解されよう。別の実施の形態において、メモリア
クセス論理回路１０２はＤＲＰＵ３２の外部に実装する
ことができる。
【０１２６】図１１を参照すると、データ演算ユニット
（ＤＯＵ）６２の好適な実施の形態のブロック図が図示
してある。ＤＯＵ６２はＤＯＵ制御信号、ＲＦアドレ
ス、ＩＳＳ１００から受信した定数に対して演算を実行
する。ＤＯＵ６２はＤＯＵクロスバースイッチ１５０、
記憶・配列論理回路１５２、データ演算論理回路１５４
を含む。ＤＯＵクロスバースイッチ１５０、記憶・配列
論理回路１５２、データ演算論理回路１５４の各々は第
１の制御線７０経由でＩＦＵ６０の第１の制御出力に接
続した制御入力を有する。ＤＯＵクロスバースイッチ１
５０はＤＯＵの双方向データポートを形成する双方向デ
ータポート、第３の制御出力７４に接続した定数入力、
第１のデータ線１６０経由でデータ演算論理回路１５４
のデータ出力に接続してある第１のデータフィードバッ
ク入力、第２のデータ線１６４で記憶・配列論理回路１
５２のデータ出力に接続してある第２のデータフィード
バック入力、第３のデータ線１６２で記憶・配列論理回
路１５２のデータ入力に接続してあるデータ出力とを有
する。データ出力以外に、データ演算論理回路１５４は
第３の制御出力７４に接続してあるアドレス入力を有す
る。データ演算論理回路１５４はさらに第２のデータ線
１６４で記憶・整列論理の出力へ接続してあるデータ入
力を有する。
【０１２７】データ演算論理回路１５４は制御入力に受
信したＤＯＵ制御信号に応じてこれのデータ入力に受信
したデータに算術、シフト、及び／又は論理演算を実行
する。記憶・配列論理回路１５２は、これのアドレス入
力と制御入力の各々で受信したＲＦアドレスとＤＯＵ制
御信号の指示に従ってデータ計算に関連するオペラン
ド、定数、部分的な結果の一時記憶を提供するデータ記
憶素子を含む。ＤＯＵクロスバースイッチ１５０はメモ
リ３４からのデータ読込、データ演算論理回路１５４が
記憶・配列論理回路１５２又はメモリ３４へ出力した結
果の転送、制御入力に受信したＤＯＵ制御信号に従って
記憶・配列論理回路１５２へＩＦＵ６０が出力した定数
の読込を容易にする従来のクロスバースイッチが望まし
い。
【０１２８】好適な実施の形態において、データ演算論
理回路１５４の詳細な構造は現在検討しているＩＳＡで
サポートされる演算の種類によって変化する。つまり、
データ演算論理回路１５４は現在検討しているＩＳＡ内
部のデータ演算命令で指定された算術及び／又は論理演
算を実行するための回路を含む。同様に記憶・配列論理
回路１５２とＤＯＵクロスバースイッチ１５０の詳細な
構造は現在検討しているＩＳＡによって変化する。デー
タ演算論理回路１５４と、記憶・配列論理回路１５２
と、ＤＯＵクロスバースイッチ１５０のＩＳＡ形式によ
る詳細な構造については図１２と図１３を参照して後述
する。
【０１２９】外側ループＩＳＡについて、ＤＯＵ６２は
データに対して直列演算を実行するように設定するのが
望ましい。図１２を参照すると、汎用外側ＩＳＡの実装
のために設定したＤＯＵ６１の第１の実施の形態のブロ
ック図が図示してある。汎用外側ループＩＳＡは乗算、
加算、減算等の数学演算、ＡＮＤ、ＯＲ、ＮＯＴ等のブ
ーリアン演算、シフト演算、回転演算等を実行するよう
に設定したハードウェアを必要とする。つまり、汎用外
側ループデータ演算論理回路１５４は第１の入力と、第
２の入力と、制御入力と、出力とを有する従来の算術論
理ユニット（ＡＬＵ）／シフト回路１８４を含むのが望
ましい。記憶・配列論理回路１５２は望ましくは第１の
ＲＡＭ１８０と第２のＲＡＭ１８２を含み、その各々が
データ入力と、データ出力と、アドレス選択入力と、イ
ネーブル入力とを有する。ＤＯＵクロスバースイッチ１
５０は望ましくは双方向と単方向両方のクロスバー接続
を有し、また、図１１を参照して既に説明したような入
力と出力とを有するような従来技術のクロスバースイッ
チを含む。外側ループＩＳＡでのＤＯＵクロスバースイ
ッチ１５０の効率的な実装がマルチプレクサ、スリース
テートバッファ、ＣＬＢによる論理回路、直接配線、又
は再設定可能な接続手段によりあらゆる組み合せで接続
された前述の素子のサブセットを含み得ることが当業者
には理解されよう。
【０１３０】外側ループＩＳＡでは、ＤＯＵクロスバー
スイッチ１５０は可能な限り最小限の時間でシリアルデ
ータ移動を行なうように実装され、同時に一般化した外
側ループ命令形式をサポートするように最大個数の独自
のデータ移動クロスバー接続も提供する。
【０１３１】第１のＲＡＭ１８０のデータ入力は第２の
ＲＡＭ１８２同様に、第３のデータ線１６２経由でＤＯ
Ｕクロスバースイッチ１５０のデータ出力へ接続され
る。第１のＲＡＭ１８０と第２のＲＡＭ１８２のアドレ
ス選択入力は第３の制御出力７４によりＩＦＵ６０から
のレジスタファイルアドレスを受信するように接続され
る。同様に、第１のＲＡＭ１８０と第２のＲＡＭ１８２
のイネーブル入力は第１の制御線７０経由でＤＯＵ制御
信号を受信するように接続する。第１のＲＡＭ１８０と
第２のＲＡＭ１８２のデータ出力はＡＬＵ／シフト回路
１８４の第１と第２の入力に各々接続され、ＤＯＵクロ
スバースイッチ１５０の第２のデータフィードバック入
力へも接続される。ＡＬＵ／シフト回路１８４の制御入
力は第１の制御線７０経由でＤＯＵ制御信号を受信する
ように接続され、ＡＬＵ／シフト回路１８４の出力はＤ
ＯＵクロスバースイッチ１５０の第１のデータフィード
バック入力に接続される。ＤＯＵクロスバースイッチ１
５０の残りの入出力の接続は図１１を参照して前述した
のと同じである。
【０１３２】データ演算命令の実行を容易にするため、
ＩＦＵ６０はＤＯＵ制御信号、ＲＦアドレス、ＤＯＵ６
１への定数をＩＳＳ状態Ｅ又はＭ何れかの間に発行す
る。第１のＲＡＭ１８０と第２のＲＡＭ１８２は各々一
時データ記憶のためのレジスタファイルを提供する。第
１のＲＡＭ１８０と第２のＲＡＭ１８２内部の個別のア
ドレスは各々のＲＡＭの各々のアドレス選択入力で受信
したＲＦアドレスに従って選択される。同様に、第１の
ＲＡＭ１８０と第２のＲＡＭ１８２の読込みは各々第１
のＲＡＭ１８０と第２のＲＡＭ１８２の各々が書込みイ
ネーブル入力に受信するＤＯＵ制御信号によって制御さ
れる。好適な実施の形態において、少なくとも１つのＲ
ＡＭ１８０、１８２はＤＯＵクロスバースイッチ１５０
からＡＬＵ／シフト回路１８４への直接的なデータ転送
を容易にする転送能力を含む。ＡＬＵ／シフト回路１８
４は、制御入力に受信したＤＯＵ制御信号の指示によっ
て、第１のＲＡＭ１８０から受信した第１のオペランド
及び／又は第２のＲＡＭ１８２から受信した第２のオペ
ランドに対する算術、論理、シフト演算を行なう。ＤＯ
Ｕクロスバースイッチ１５０は、 １）メモリ３４と第１のＲＡＭ１８０及び第２のＲＡＭ
１８２の間のデータ、 ２）ＡＬＵ／シフト回路１８４から第１のＲＡＭ１８０
及び第２のＲＡＭ１８２又はメモリ３４への結果、 ３）第１のＲＡＭ１８０又は第２のＲＡＭ１８２に記憶
されたデータをメモリ３４へ、 ４）ＩＦＵ６０から第１のＲＡＭ１８０及び第２のＲＡ
Ｍ１８２への定数、を選択的に転送する。前述のよう
に、第１のＲＡＭ１８０又は第２のＲＡＭ１８２の何れ
かが転送能力を含む場合、ＤＯＵクロスバースイッチ１
５０もメモリ３４又はＡＬＵ／シフト回路１８４の出力
からのデータを直接ＡＬＵ／シフト回路１８４へ選択的
に配送する。ＤＯＵクロスバースイッチ１５０は制御入
力に受信したＤＯＵ制御信号に従って特定の配送演算を
実行する。好適な実施の形態において、ＡＬＵ／シフト
回路１８４は１組のＣＬＢ内部の論理関数ジェネレータ
を用いまた再設定可能な論理装置内部の数学演算専用の
回路を用いて実装される。第１のＲＡＭ１８０、第２の
ＲＡＭ１８２は各々１組のＣＬＢ内部に存在するデータ
記憶回路を用いて実装するのが望ましく、ＤＯＵクロス
バースイッチ１５０は前述の方法で実装するのが望まし
い。
【０１３３】図１３を参照すると、内側ループＩＳＡの
実施のために設定したＤＯＵ６３の第２の実施の形態の
ブロック図が図示してある。一般に、内側ループＩＳＡ
は比較的少数の特定化した演算をサポートし、望ましく
は潜在的に大きなデータセットに対する共通の１組の演
算を実行するために使用される。内側ループＩＳＡの最
適計算能力は並列に演算を実行するように設定されたハ
ードウェアによって作成される。即ち、ＤＯＵ６３の第
２の実施の形態において、データ演算論理回路１５４、
記憶・配列論理回路１５２、ＤＯＵクロスバースイッチ
１５０はパイプライン化計算を実行するように設定され
る。データ演算論理回路１５４は、複数の入力と、制御
入力と、出力とを有するパイプライン化機能ユニット１
９４を含む。記憶・配列論理回路１５２は、 １）各々がデータ入力と、データ出力と、制御入力とを
有する１組の従来のフリップフロップ・アレイ１９２、 ２）制御入力と、データ入力と、存在するフリップフロ
ップ・アレイ１９２の個数に対応する多数のデータ出力
とを有するデータセレクタ１９０、を含む。ＤＯＵクロ
スバースイッチ１５０は全二重単方向クロスバ−結合を
有する従来のクロスバースイッチ・ネットワークを有す
る。ＤＯＵ６３の第２の実施の形態において、ＤＯＵク
ロスバースイッチ１５０は図１１を参照して前述した入
力と出力を含み、第２のデータフィードバック入力を含
まないのが望ましい。外側ループＩＳＡの場合と同様
に、内側ループＩＳＡのためのＤＯＵクロスバースイッ
チ１５０の効率的な実装はマルチプレクサ、スリーステ
ートバッファ、ＣＬＢによる論理回路、直接配線、又は
再設定可能な方法で接続した前述の素子のサブセットを
含む。内側ループＩＳＡでは、ＤＯＵクロスバースイッ
チ１５０は望ましくは最小限の時間で並列データ移動を
最大限に行なえるようにしつつ重いパイプライン化内側
ループＩＳＡ命令をサポートするような最少数の独自デ
ータ移動クロスバ結合も提供するように実装する。
【０１３４】データセレクタ１９０のデータ入力は第３
のデータ線１６２経由でＤＯＵクロスバースイッチ１５
０のデータ出力へ接続する。データセレクタ１９０の制
御入力は第３の制御出力７４でＲＦアドレスを受信する
ように接続し、データセレクタ１９０の各々の出力は対
応するフリップフロップ・アレイのデータ入力へ接続す
る。各々のフリップフロップ・アレイ１９２の制御入力
は第１の制御線７０経由でＤＯＵ制御信号を受信するよ
うに接続し、各々のフリップフロップ・アレイのデータ
出力はパイプライン化機能ユニット１９４の入力に接続
する。パイプライン化機能ユニット１９４の制御入力は
第１の制御線７０経由でＤＯＵ制御信号を受信するよう
に接続し、パイプライン化機能ユニット１９４の出力は
ＤＯＵクロスバースイッチ１５０の第１のデータフィー
ドバック入力に接続する。ＤＯＵクロスバースイッチ１
５０の残りの入力と出力の接続は図１１を参照して既に
説明したものと同一である。
【０１３５】動作において、パイプライン化機能ユニッ
ト１９４は制御入力に受信したＤＯＵ制御信号に従って
データ入力に受信したデータに対するパイプライン演算
を実行する。機能ユニット１９４は乗算アキュームレー
タユニット、閾値決定ユニット、画像回転ユニット、エ
ッジ強調ユニット、又は分割データに対するパイプライ
ン演算を実行するのに好適な何らかの種類の機能ユニッ
トで有り得ることは当業者に理解されよう。データセレ
クタ１９０はＤＯＵクロスバースイッチ１５０の出力か
ら任意のフリップフロップ・アレイ１９２へ制御入力に
受信したＲＦアドレスに従ってデータを転送する。各々
のフリップフロップ・アレイ１９２は制御入力に受信し
た制御信号の指示に従って、別のフリップフロップ・ア
レイ１９２のデータ内容に対して空間的時間的に配列し
たデータのために１組の順次結合したデータラッチを含
むのが望ましい。ＤＯＵクロスバースイッチ１５０は選
択的に、 １）メモリ３４からデータセレクタ１９０へのデータ、 ２）乗算／積算ユニット１９４からデータセレクタ１９
０へ又はメモリ３４への結果、 ３）ＩＦＵ６０からデータセレクタ１９０への定数、を
転送する。
【０１３６】内側ループＩＳＡは１組の「組み込み」定
数を有することが当業者には理解されよう。このような
内側ループＩＳＡの実施において、データ演算論理回路
１５４は組み込み定数を含むＣＬＢによるＲＯＭを含
み、これによって、ＩＦＵ６０からＤＯＵクロスバース
イッチ１５０経由で記憶・配列論理回路１５２へ定数を
転送する必要性を排除するのが望ましい。好適な実施の
形態において、機能ユニット乗算／積算ユニット１９４
は論理関数ジェネレータと１組のＣＬＢ内部の数学演算
専用回路を用いて実装するのが望ましい。各々のフリッ
プフロップ・アレイ１９２は１組のＣＬＢ内部のフリッ
プフロップを用いて実装するのが望ましく、また、デー
タセレクタ１９０は１組のＣＬＢ内部の論理関数ジェネ
レータとデータ選択回路を用いて実装するのが望まし
い。最後に、ＤＯＵクロスバースイッチ１５０は内側ル
ープＩＳＡで説明した方法で実装するのが望ましい。
【０１３７】図１４を参照すると、アドレス演算ユニッ
ト（ＡＯＵ）６４の好適な実施の形態のブロック図が図
示してある。ＡＯＵ６４はＩＦＵ６０から受信したＡＯ
Ｕ制御信号、ＲＦアドレス、及び、定数に従ってアドレ
スに演算を行なう。ＡＯＵ６４はＡＯＵクロスバースイ
ッチ２００、記憶・カウント論理回路２０２、アドレス
演算論理回路２０４、アドレス・マルチプレクサ２０６
の各々は制御信号線７２経由でＩＦＵ６０の第２の制御
出力に接続した制御入力を有する。ＡＯＵクロスバー・
スイッチ２００はＡＯＵの双方向データポートを形成す
る双方向データポート、第１のアドレス線２１０経由で
アドレス演算論理回路２０４のアドレス出力に接続した
アドレスフィードバック入力、第３の制御出力７４へ接
続した定数入力、第２のアドレス線２１２経由で記憶・
カウント論理回路２０２のアドレス入力に接続したアド
レス出力を有する。アドレス入力と制御入力以外にも、
記憶・カウント論理回路２０２は第３の制御出力７４に
接続したＲＦアドレス入力と、第３のアドレス線２１４
経由でアドレス演算論理回路２０４のアドレス入力に接
続したアドレス出力を有する。アドレス・マルチプレク
サ２０６は第１のアドレス線２１０へ接続した第１の入
力と、第３のアドレス線２１４へ接続した第２の入力
と、ＡＯＵ６４のアドレス出力を形成する出力とを含
む。
【０１３８】アドレス演算論理回路２０４はこれの制御
入力に受信したＡＯＵ制御信号の指示によってこれのア
ドレス入力に受信したアドレスに対して算術演算を行な
う。記憶・カウント論理回路２０２はアドレスとアドレ
ス計算結果の一時記憶を提供する。ＡＯＵクロスバース
イッチ２００はメモリ３４からのアドレス読込、アドレ
ス演算論理回路２０４が出力した結果の記憶・カウント
論理回路２０２又はメモリ３４への転送、ＩＦＵ６０が
出力した定数の記憶・カウント論理回路２０２への読込
をこれの制御入力に受信したＡＯＵ制御信号に従って行
なう。アドレス・マルチプレクサ２０６は記憶・カウン
ト論理回路２０２又はＡＯＵクロスバースイッチ２００
から受信したアドレスをこれの制御入力に受信したＡＯ
Ｕ制御信号の指示によりＡＯＵ６４のアドレス出力へ選
択的に出力する。好適な実施の形態において、ＡＯＵク
ロスバースイッチ２００、記憶・カウント論理回路２０
２、アドレス演算論理回路２０４の細部の構造は現在検
討中のＩＳＡの種類によって、図１５及び図１６を参照
してこの後説明するように異ってくる。
【０１３９】図１５を参照すると、汎用外側ループＩＳ
Ａの実装用に設定したＡＯＵ６５の第１の実施の形態の
ブロック図が図示してある。汎用外側ループＩＳＡはプ
ログラムカウンタの内容と記憶・カウント論理回路２０
２に記憶しているアドレスに対して加算、減算、インク
リメント、デクリメント等の演算を行なうためのハード
ウェアを必要とする。ＡＯＵ６５の図示した第１の実施
の形態において、アドレス演算論理回路２０４は入力と
出力と制御入力を有する次命令プログラムアドレス・レ
ジスタ（ＮＩＰＡＲ）２３２、第１の入力と第２の入力
と第３の入力と制御入力と出力を有する算術ユニット２
３４、第１の入力と第２の入力と制御入力と出力を有す
るマルチプレクサ２３０を含むのが望ましい。記憶・カ
ウント論理回路２０２は望ましくは第３のＲＡＭ２２０
と第４のＲＡＭ２２２を含み、この各々は入力と出力と
アドレス選択入力とイネーブル入力を有する。アドレス
・マルチプレクサ２０６は望ましくは第１の入力と第２
の入力と第３の入力と制御入力と出力とを有するマルチ
プレクサを含む。ＡＯＵクロスバースイッチ２００は望
ましくは全二重単方向クロスバ結合を有し、また、図１
４を参照して既に説明した入力と出力を有する従来のク
ロスバースイッチ・ネットワークを含む。ＡＯＵクロス
バースイッチ２００の効率的な実装はマルチプレクサ
と、スリーステートバッファと、ＣＬＢによる論理回路
と、直接配線又は再設定可能な結合によって接続された
これら素子の何らかのサブセットを含むことがある。外
側ループＩＳＡでは、ＡＯＵクロスバースイッチ２００
は望ましくは最小限の時間で最大限に直列アドレス移動
を行ない、同時に一般化した外側ループＩＳＡアドレス
演算命令をサポートするように最大数の独自アドレス移
動クロスバ結合を提供するように実装する。
【０１４０】第３のＲＡＭ２２０の入力と第４のＲＡＭ
２２２の入力は各々第２のアドレス線２１２経由でＡＯ
Ｕクロスバースイッチ２００の出力に接続される。第３
のＲＡＭ２２０と第４のＲＡＭ２２２のアドレス選択入
力は第３の制御出力７４経由でＩＦＵ６０からのＲＦア
ドレスを受信するように接続され、第３のＲＡＭ２２
０、第４のＲＡＭ２２２のイネーブル入力は制御信号線
７２経由でＡＯＵ制御信号を受信するように接続され
る。第３のＲＡＭ２２０の出力はマルチプレクサ２３０
の第１の入力、算術ユニット２３４の第１の入力、アド
レス・マルチプレクサ２０６の第１の入力に接続され
る。同様に、第４のＲＡＭ２２２の出力はマルチプレク
サ２３０の第２の入力、算術ユニット２３４の第２の入
力、アドレス・マルチプレクサ２０６の第２の入力に接
続される。マルチプレクサ２３０、ＮＩＰＡＲ２３２、
算術ユニット２３４の制御入力は各々が制御信号線７２
に接続される。算術ユニット２３４の出力はアドレス演
算論理回路２０４の出力を形成するので、ＡＯＵクロス
バースイッチ２００のアドレスフィードバック入力とア
ドレス・マルチプレクサ２０６の第３の入力に接続され
る。ＡＯＵクロスバースイッチ２００とアドレス・マル
チプレクサ２０６の残りの入出力への接続は図１４を参
照して既に説明したのと同じである。
【０１４１】アドレス演算命令の実行を容易にするた
め、ＩＦＵ６０はＡＯＵ制御信号、ＲＦアドレス、定数
をＩＳＳ状態Ｅ又はＭ何れかの間に発行する。第３のＲ
ＡＭ２２０、第４のＲＡＭ２２２は各々一時的なアドレ
ス記憶のための第１と第２のレジスタファイルを提供す
る。第３のＲＡＭ２２０、第４のＲＡＭ２２２内部の個
別の記憶場所は各々のＲＡＭの各々のアドレス選択入力
で受信したＲＦアドレスに従って選択される。第３のＲ
ＡＭ２２０、第４のＲＡＭ２２２の読込みは第３のＲＡ
Ｍ２２０、第４のＲＡＭ２２２の各々が書込イネーブル
入力に受信する各々のＡＯＵ制御信号により制御され
る。マルチプレクサ２３０は第３のＲＡＭ２２０、第４
のＲＡＭ２２２が出力したアドレスをこれの制御入力に
受信したＡＯＵ制御信号の指示に従ってＮＩＰＡＲ２３
２へ選択的に転送する。ＮＩＰＡＲ２３２はマルチプレ
クサ２３０の出力から受信したアドレスを読込み、これ
の制御入力に受信したＡＯＵ制御信号に従ってこれの内
容をインクリメントする。好適な実施の形態において、
ＮＩＰＡＲ２３２は実行すべき次のプログラム命令のア
ドレスを記憶する。算術ユニット２３４は加算、減算、
インクリメント、デクリメントを含む算術演算を、第３
のＲＡＭ２２０、第４のＲＡＭ２２２から受信したアド
レスに対して、及び／又はＮＩＰＡＲ２３２の内容に対
して実行する。ＡＯＵクロスバースイッチ２００は選択
的に、 １）メモリ３４から第３のＲＡＭ２２０、第４のＲＡＭ
２２２へのアドレス、 ２）算術ユニット２３４が出力したメモリ３４又は第３
のＲＡＭ２２０、第４のＲＡＭ２２２へのアドレス計算
の結果、を転送する。ＡＯＵクロスバースイッチ２００
はこれの制御入力に受信したＡＯＵ制御信号に従って特
定の転送演算を実行する。アドレス・マルチプレクサ２
０６は第３のＲＡＭ２２０が出力したアドレス、第４の
ＲＡＭ２２２が出力したアドレス、又は算術ユニット２
３４が出力したアドレス計算の結果をこれの制御入力に
受信したＡＯＵ制御信号の指示に従ってＡＯＵのアドレ
ス出力へ選択的に転送する。
【０１４２】好適な実施の形態において、第３のＲＡＭ
２２０、第４のＲＡＭ２２２は各々が１組のＣＬＢ内部
に存在するデータ記憶回路を用いて実現される。マルチ
プレクサ２３０とアドレス・マルチプレクサ２０６は各
々１組のＣＬＢ内部に存在するデータ選択回路を用いて
実現され、ＮＩＰＡＲ２３２は１組のＣＬＢ内部に存在
するデータ記憶回路を用いて実現されるのが望ましい。
算術ユニット２３４は１組のＣＬＢ内部の論理関数ジェ
ネレータと算術演算専用の回路を用いて実現されるのが
望ましい。最後に、ＡＯＵクロスバースイッチ２００は
望ましくは前述した方法で実現される。
【０１４３】図１６を参照すると、内側ループＩＳＡの
実装用に設定したＡＯＵ６６の第２の実施の形態のブロ
ック図が図示してある。望ましくは、内側ループＩＳＡ
は非常に限定された１組のアドレス演算を実行するため
のハードウェアと、少なくとも１つのソース・アドレス
・ポインタとこれに対応する多数の宛先アドレス・ポイ
ンタを保持するためのハードウェアを必要とする。非常
に限られた個数のアドレス演算、又は１つだけのアドレ
ス演算を必要とする内側ループ処理の形式には、画像デ
ータに対するブロック、ラスタ、又は歪曲演算、ビット
反転演算、巡回バッファデータに対する演算、及び可変
長データ・パース演算が含まれる。本明細書において
は、単一のアドレス演算、即ち、インクリメント演算を
考える。インクリメント演算を実行するハードウェアは
本質的にデクリメント演算を実行することも可能である
ので、さらなるアドレス演算能力を提供し得ることが当
業者には理解されよう。
【０１４４】ＡＯＵ６６の第２の実施の形態において、
記憶・カウント論理回路２０２は入力と出力と制御入力
とを有する少なくとも１つのソースアドレス・レジスタ
２５２、入力と出力と制御入力とを有する少なくとも１
つの宛先アドレス・レジスタ２５４、及び入力と制御入
力と存在するソース及び宛先アドレスレジスタ２５２、
２５４の総数に等しい多数の出力を有するデータセレク
タ２５０を含む。本明細書において、１つのソースアド
レス・レジスタ２５２と１つの宛先アドレス・レジスタ
２５４とを考えるので、データセレクタ２５０は第１の
出力と第２の出力とを有する。アドレス演算論理回路２
０４は入力と出力と制御入力とを有するＮＩＰＡＲ２３
２、データセレクタ出力の数に等しい多数の入力と制御
入力と出力とを有するマルチプレクサ２６０とを含む。
本明細書において、マルチプレクサ２６０は第１の入力
と第２の入力とを有する。アドレス・マルチプレクサ２
０６は望ましくはデータセレクタ出力の個数より１つ多
い多数の入力と、制御入力と、出力とを有するマルチプ
レクサを含む。つまり、本明細書において、アドレス・
マルチプレクサ２０６は第１の入力と、第２の入力と、
第３の入力とを有する。
【０１４５】ＡＯＵクロスバースイッチ２００は望まし
くは双方向及び単方向クロスバー結合を有し、図１４を
参照して前述した入力及び出力を有する従来のクロスバ
ースイッチ・ネットワークを含む。ＡＯＵクロスバース
イッチ２００の効果的な実装は、マルチプレクサと、ス
リーステートバッファと、ＣＬＢによる論理回路と、直
接配線、又は再設定自在な結合により接続されたこれら
の素子の何らかのサブセットを含むことができる。内側
ループＩＳＡでは、ＡＯＵクロスバースイッチ２００は
望ましくは可能な限り最小限の時間で並列アドレス移動
を最大限としつつ最小の個数の独自のアドレス移動クロ
スバー結合も提供して内側ループアドレス演算をサポー
トする。
【０１４６】データセレクタ２５０の入力はＡＯＵクロ
スバースイッチ２００の出力に接続される。データセレ
クタ２５０の第１と第２の出力はソースアドレス・レジ
スタ２５２の入力と宛先アドレス・レジスタ２５４の入
力に各々接続される。ソースアドレス・レジスタ２５２
と宛先アドレス・レジスタ２５４の制御入力は制御信号
線７２経由でＡＯＵ制御信号を受信するように接続され
る。ソースアドレス・レジスタ２５２の出力はマルチプ
レクサ２６０の第１の入力とアドレス・マルチプレクサ
２０６の第１の入力に接続される。同様に、宛先アドレ
ス・レジスタ２５４の出力は宛先アドレス・レジスタ２
５４の第２の入力とアドレス・マルチプレクサ２０６の
第２の入力に接続される。ＮＩＰＡＲ２３２の入力はマ
ルチプレクサ２６０の出力へ接続され、ＮＩＰＡＲ２３
２の制御入力は制御信号線７２経由でＡＯＵ制御信号を
受信するように接続され、ＮＩＰＡＲ２３２の出力はＡ
ＯＵクロスバースイッチ２００のアドレスフィードバッ
ク入力とアドレス・マルチプレクサ２０６の第３の入力
の両方に接続される。ＡＯＵクロスバースイッチ２００
の残りの入力及び出力の接続は図１４を参照して上記で
既に説明したものと同じである。
【０１４７】動作において、データセレクタ２５０はＡ
ＯＵクロスバースイッチ２００から受信したアドレスを
ソースアドレス・レジスタ２５２又は宛先アドレス・レ
ジスタ２５４へ、これの制御入力に受信したＲＦアドレ
スに従って転送する。ソースアドレス・レジスタ２５２
はこれの制御入力に存在するＡＯＵ制御信号に応じてこ
れの入力に存在するアドレスを読込む。宛先アドレス・
レジスタ２５４は同様の方法で入力に存在するアドレス
を読込む。マルチプレクサ２６０はソースアドレス・レ
ジスタ２５２から受信した又は宛先アドレス・レジスタ
２５４から受信したアドレスをこれの制御入力で受信し
たＡＯＵ制御信号に従ってＮＩＰＡＲ２３２の入力へ転
送する。ＮＩＰＡＲ２３２はこれの入力に存在するアド
レスを読込み、これの制御入力で受信したＡＯＵ制御信
号に応じてその内容をインクリメントし、又はその内容
をデクリメントする。ＡＯＵクロスバースイッチ２００
は選択的に、 １）メモリ３４からのアドレスをデータセレクタ２５０
へ、 ２）ＮＩＰＡＲ２３２の内容をメモリ３４へ又はデータ
セレクタ２５０へ、転送する。ＡＯＵクロスバースイッ
チ２００はこれの制御入力で受信したＡＯＵ制御信号に
従って特定の転送演算を実行する。アドレス・マルチプ
レクサ２０６はソースアドレス・レジスタ２５２、宛先
アドレス・レジスタ２５４、又はＮＩＰＡＲ２３２の内
容を、これの制御入力で受信したＡＯＵ制御信号の指示
に従ってＡＯＵのアドレス出力へ選択的に転送する。好
適な実施の形態において、ソースアドレス・レジスタ２
５２と宛先アドレス・レジスタ２５４は各々１組のＣＬ
Ｂ内部に存在するデータ記憶回路を用いて実装される。
【０１４８】ＮＩＰＡＲ２３２は、望ましくは１組のＣ
ＬＢ内部のインクリメント／デクリメント論理回路とフ
リップフロップを使用して実装される。データセレクタ
２５０、マルチプレクサ２３０、アドレス・マルチプレ
クサ２０６は各々１組のＣＬＢ内部に存在するデータ選
択回路を使用して実装するのが望ましい。最後に、ＡＯ
Ｕクロスバースイッチ２００は、望ましくは内側ループ
で前述した方法で実装する。ある種のアプリケーション
において、外側ループがＤＯＵ設定で内側ループがＡＯ
Ｕ構成、又はその逆のＩＳＡを用いるのが有利であるこ
とは当業者には理解されよう。例えば、結合文字列検索
ＩＳＡは有利にも外側ループがＡＯＵ設定で内側ループ
がＤＯＵ設定を用いる。別の例として、ヒストグラム演
算を実行するＩＳＡは有利にも外側ループがＤＯＵ設定
で内側ループがＡＯＵ設定を用いることになる。
【０１４９】有限再設定自在なハードウェア資源はＤＲ
ＰＵ３２の各々の素子の間で割当てなければならない。
再設定自在なハードウェア資源は個数が限られているの
で、例えば、ＩＦＵ６０に割当てる方法はＤＯＵ６２と
ＡＯＵ６４で実行可能な最大計算能力レベルに影響を与
える。ＩＦＵ６０，ＤＯＵ６２，ＡＯＵ６４の間で再設
定自在なハードウェア資源を割当てる方法は任意の時刻
に実装しようとするＩＳＡの種類によって変化する。Ｉ
ＳＡの複雑さが増加するほど、多くの再設定自在なハー
ドウェア資源をＩＦＵ６０に割当てて、増加した複雑な
復号及び制御演算を容易にし、ＤＯＵ６２とＡＯＵ６４
の間で利用できるもっと少ない再設定自在なハードウェ
ア資源を残す必要がある。つまり、ＩＳＡが複雑になる
とＤＯＵ６２とＡＯＵ６４から実現できる最大の計算能
力が減少する。一般に、外側ループＩＳＡは内側ループ
ＩＳＡより非常に多い命令を有するので、これの実装は
復号及び制御回路に関して顕著に複雑になる。例えば、
汎用ＡＯＵ６４ビット処理装置を定義する外側ループＩ
ＳＡは専らデータ圧縮専用の内側ループＩＳＡに比べて
非常に多くの命令を有する。
【０１５０】図１７（ａ）を参照すると、ＩＦＵ６０，
ＤＯＵ６２，ＡＯＵ６４の間で外側ループＩＳＡについ
て再設定自在なハードウェア資源の割当て例を示す図が
図示してある。外側ループＩＳＡについて再設定自在な
ハードウェア資源の割当ての例では、ＩＦＵ６０，ＤＯ
Ｕ６２，ＡＯＵ６４には各々利用できる再設定自在なハ
ードウェア資源のほぼ１／３が割当てられている。ＤＲ
ＰＵ３２を内側ループＩＳＡの実現のために再設定すべ
き場合には、内側ループＩＳＡでサポートされる命令数
とアドレスの種類が限られているので、ＩＦＵ６０とＡ
ＯＵ６４の実装にはもっと少ない再設定自在なハードウ
ェア資源が必要である。
【０１５１】ここで、図１７（ｂ）も参照すると、ＩＦ
Ｕ６０，ＤＯＵ６２，ＡＯＵ６４の間で内側ループＩＳ
Ａに再設定自在なハードウェア資源の割当てを行なう例
を示す略図が図示してある。図示した内側ループＩＳＡ
のための再設定自在なハードウェア資源割当て例では、
ＩＦＵ６０は再設定自在なハードウェア資源の５〜１０
％を用いて実現し、ＡＯＵ６４は再設定自在なハードウ
ェア資源の１０〜２５％を用いて実現している。つま
り、およそ７０〜８０％の再設定自在なハードウェア資
源がＤＯＵ６２の実装に利用できる。これは、内側ルー
プＩＳＡに関連したＤＯＵ６２の内部構造がもっと複雑
化することがあり、そのため外側ループＩＳＡに関連す
るＤＯＵ６２の内部構造より有意に高い能力が提供され
ることを意味している。
【０１５２】別の実施の形態において、ＤＯＵ６２又は
ＡＯＵ６４の何れかをＤＲＰＵ３２が排除し得ることを
当業者は理解されよう。例えば、別の実施の形態におい
てＤＲＰＵ３２はＡＯＵ６４を含まないことがある。Ｄ
ＯＵ６２はデータとアドレスの両方に対する演算を行な
う必要がある。考察している特定のＤＲＰＵの実施の形
態とは無関係に、有限個の再設定自在なハードウェア資
源を割当ててＤＲＰＵ３２の素子を実現する必要があ
る。再設定自在なハードウェア資源は、利用可能な再設
定自在なハードウェア資源の全空間に対して、最適又は
ほぼ最適な性能が現在考察しているＩＳＡで実現される
ように割当てるのが望ましい。
【０１５３】ＩＦＵ６０，ＤＯＵ６２，ＡＯＵ６４の各
々の素子の詳細な構造が前述の実施の形態に制限されな
いことが当業者には理解されよう。任意のＩＳＡについ
て、対応する設定データセットを、ＩＦＵ６０，ＤＯＵ
６２，ＡＯＵ６４の内部の各々の素子の内部構造が利用
できる再設定自在なハードウェア資源に対して最大限の
計算能力となるように定義するのが望ましい。
【０１５４】図１８を参照すると、Ｔマシン１４の好適
な実施の形態のブロック図が図示してある。Ｔマシン１
４は第２の局部時刻ユニット３００、共通インタフェー
ス及び制御ユニット３０２、１組の相互接続Ｉ／Ｏユニ
ット３０４を含む。第２の局部時刻ユニット３００はＴ
マシンのマスター・タイミング入力を形成するタイミン
グ入力を有する。共通インタフェース及び制御ユニット
３０２は第２のタイミング信号線３１０経由で第２の局
部時刻ユニット３００のタイミング出力に接続したタイ
ミング入力と、アドレス線４４へ接続したアドレス出力
と、メモリＩ／Ｏ線４６へ接続した第１の双方向データ
ポートと、外部制御線４８へ接続した双方向制御ポート
と、メッセージ転送線３１２経由で存在する各々の相互
接続Ｉ／Ｏユニット３０４の双方向データポートへ接続
した第２の双方向データポートを有する。各々の相互接
続Ｉ／Ｏユニット３０４は３１４経由でＧＰＩＭ１６へ
接続した入力と、メッセージ出力線３１６経由でＧＰＩ
Ｍ１６へ接続した出力とを有する。
【０１５５】Ｔマシン１４内部の第２の局部時刻ユニッ
ト３００はマスタ時刻ベースユニット２２からのマスタ
タイミング信号を受信し、第２の局部タイミング信号を
生成する。第２の局部時刻ユニット３００は第２の局部
タイミング信号を共通インタフェース及び制御ユニット
３０２へ供給することで、これが存在しているＴマシン
１４のタイミング基準を提供する。望ましくは、第２の
局部タイミング信号はマスタタイミング信号と位相同期
する。システム１０内部で、各々のＴマシンの第２の局
部時刻ユニット３００は望ましくは同一周波数で動作す
る。別の実施の形態において、１つ又はそれ以上の第２
の局部時刻ユニット３００が別の周波数で動作し得るこ
とは当業者には理解されよう。第２の局部時刻ユニット
３００は望ましくはＣＬＢによるフェーズロック検出回
路を含む通常のフェーズロック周波数変換回路を用いて
実現する。当業者には別の実施の形態において第２の局
部時刻ユニット３００がクロック分配ツリーの一部とし
て実現し得ることが理解されよう。
【０１５６】共通インタフェース及び制御ユニット３０
２はこれの対応するＳマシン１２と指定した相互接続Ｉ
／Ｏユニット３０４の間でメッセージ転送を指示する。
ここでメッセージは命令とおそらくはデータも含む。好
適な実施の形態において、指定した相互接続Ｉ／Ｏユニ
ット３０４は、システム１０の内部又は外部にある何ら
かのＴマシン１４又はＩ／ＯＴマシン１８の内部に存在
し得る。本発明において各々の相互接続Ｉ／Ｏユニット
３０４は相互接続Ｉ／Ｏユニット３０４を独自に識別す
る相互接続アドレスを割当てるのが望ましい。任意のＴ
マシン内部の相互接続Ｉ／Ｏユニット３０４の相互接続
アドレスは対応するＳマシンのアーキテクチャ記述メモ
リ１０１に記憶される。
【０１５７】共通インタフェース及び制御ユニット３０
２はメモリＩ／Ｏ線４６と外部制御線４８各々を経由し
て対応するＳマシン１２からデータと命令を受信する。
望ましくは、各々の受信した命令は標的相互接続アドレ
スと、実行すべき演算の特定の種類を指定する命令コー
ドを含む。好適な実施の形態において、命令コードによ
って独自に識別される演算の種類としては、 １）データ読込演算、 ２）データ書込演算、 ３）割込信号転送、が含まれる。標的相互接続アドレス
はデータと命令を転送すべき標的相互接続Ｉ／Ｏユニッ
ト３０４を識別する。望ましくは、共通インタフェース
及び制御ユニット３０２は各々の命令と何らかの関連す
るデータを従来の方法で１組のパケット化したメッセー
ジとして転送し、各々のメッセージには標的相互接続ア
ドレスと命令コードを含む。
【０１５８】対応するＳマシン１２からデータと命令を
受信する他に、共通インタフェース及び制御ユニット３
０２はメッセージ転送線３１２に接続された各々の相互
接続Ｉ／Ｏユニット３０４からメッセージを受信する。
好適な実施の形態において、共通インタフェース及び制
御ユニット３０２は関連メッセージのグループを単一の
命令とデータのシーケンスに変換する。命令がこれに対
応するＳマシン１２内部のＤＲＰＵ３２に向けられたも
のであれば、共通インタフェース及び制御ユニット３０
２は外部制御線４８経由で命令を発行する。命令がこれ
に対応するＳマシン１２内部のメモリ３４に向けられた
ものであれば、共通インタフェース及び制御ユニット３
０２は外部制御線４８経由で適切なメモリ制御信号とア
ドレス線４４経由でメモリアドレス信号とを発行する。
データはメモリＩ／Ｏ線４６経由で転送される。好適な
実施の形態において、共通インタフェース及び制御ユニ
ット３０２はＡＮＳＩ／ＩＥＥＥ規格１５９６−１９９
２で定義された従来のＳＣＩスイッチングユニットで実
行されるのと同様の演算を実装するためのＣＬＢによる
回路を含む。
【０１５９】各々の相互接続Ｉ／Ｏユニット３０４は共
通インタフェース及び制御ユニット３０２からメッセー
ジを受信して、共通インタフェース及び制御ユニット３
０２から受信した制御信号の指示に従い、メッセージを
ＧＰＩＭ１６経由で他の相互接続Ｉ／Ｏユニット３０４
へ転送する。好適な実施の形態において、相互接続Ｉ／
Ｏユニット３０４はＡＮＳＩ／ＩＥＥＥ規格１５９６−
１９９２に定義されたＳＣＩノードに基づいている。図
１９を参照すると、相互接続Ｉ／Ｏユニット３０４の好
適な実施の形態のブロック図が図示してある。相互接続
Ｉ／Ｏユニット３０４はアドレス・デコーダ３２０、入
力ＦＩＦＯバッファ３２２、バイパスＦＩＦＯバッファ
３２４、出力ＦＩＦＯバッファ３２６、マルチプレクサ
３２８を含む。アドレス・デコーダ３２０は相互接続Ｉ
／Ｏユニットの入力を構成する入力と、入力ＦＩＦＯバ
ッファ３２２に接続された第１の出力と、バイパスＦＩ
ＦＯバッファ３２４に接続された第２の出力とを有す
る。入力ＦＩＦＯバッファ３２２はメッセージ転送線３
１２へ接続されて共通インタフェース及び制御ユニット
３０２へメッセージを転送するための出力を有する。出
力ＦＩＦＯバッファ３２６はメッセージ転送線３１２へ
接続されて共通インタフェース及び制御ユニット３０２
からメッセージを受信するための入力と、マルチプレク
サ３２８の第１の入力に接続された出力を有する。出力
ＦＩＦＯバッファ３２６はマルチプレクサ３２８の第２
の入力に接続された出力を有する。最後に、マルチプレ
クサ３２８はメッセージ転送線３１２へ接続された制御
入力と、相互接続Ｉ／Ｏユニットの出力を構成する出力
とを有する。
【０１６０】相互接続Ｉ／Ｏユニット３０４はアドレス
・デコーダ３２０の入力でメッセージを受信する。アド
レス・デコーダ３２０は受信したメッセージで指定され
ている標的相互接続アドレスがこれの存在する相互接続
Ｉ／Ｏユニット３０４の相互接続アドレスと同一かを判
定する。その場合、アドレス・デコーダ３２０は入力Ｆ
ＩＦＯバッファ３２２へメッセージを転送する。それ以
外の場合、アドレス・デコーダ３２０はバイパスＦＩＦ
Ｏバッファ３２４へメッセージを転送する。好適な実施
の形態において、アドレス・デコーダ３２０はＩＯＢと
ＣＬＢを用いて実装されたデコーダとデータ・セレクタ
を含む。
【０１６１】入力ＦＩＦＯバッファ３２２は、これの入
力で受信したメッセージをメッセージ転送線３１２に転
送する従来のＦＩＦＯバッファである。バイパスＦＩＦ
Ｏバッファ３２４と出力ＦＩＦＯバッファ３２６の双方
はこれらの入力で受信したメッセージをマルチプレクサ
３２８へ転送する従来のＦＩＦＯバッファである。マル
チプレクサ３２８はバイパスＦＩＦＯバッファ３２４か
ら受信したメッセージ又は出力ＦＩＦＯバッファ３２６
から受信したメッセージの何れかを、制御入力で受信し
た制御信号に従ってＧＰＩＭ１６へ転送する従来のマル
チプレクサである。好適な実施の形態において、入力Ｆ
ＩＦＯバッファ３２２、バイパスＦＩＦＯバッファ３２
４、出力ＦＩＦＯバッファ３２６の各々は１組のＣＬＢ
を用いて実装する。マルチプレクサ３２８は望ましくは
１組のＣＬＢとＩＯＢを用いて実装する。
【０１６２】図２０を参照すると、Ｉ／ＯＴマシン１８
の好適な実施の形態のブロック図が図示してある。Ｉ／
ＯＴマシン１８は第３の時刻ユニット３６０、共通カス
タムインタフェース及び制御ユニット３６２、相互接続
Ｉ／Ｏユニット３０４を含む。第３の時刻ユニット３６
０はＩ／ＯＴマシンのマスタタイミング入力を構成する
タイミング入力を有する。相互接続Ｉ／Ｏユニット３０
４は３１４経由でＧＰＩＭ１６へ接続された入力と、メ
ッセージ出力線３１６経由でＧＰＩＭ１６へ接続された
出力を有する。共通カスタムインタフェース及び制御ユ
ニット３６２は望ましくは第３のタイミング信号線３７
０経由で第３の時刻ユニット３６０のタイミング出力へ
接続されたタイミング入力、相互接続Ｉ／Ｏユニット３
０４の双方向データポートへ接続された第１の双方向デ
ータポート、及びＩ／Ｏ装置２０への１組の接続を有す
る。好適な実施の形態において、Ｉ／Ｏ装置２０への接
続の組はＩ／Ｏ装置２０の双方向データポートへ接続し
た第２の双方向データポートと、Ｉ／Ｏ装置２０のアド
レス入力へ接続したアドレス出力と、Ｉ／Ｏ装置２０の
双方向制御ポートへ接続した双方向制御ポートを含む。
Ｉ／Ｏ装置２０への接続は共通カスタムインタフェース
及び制御ユニット３６２が接続されているＩ／Ｏ装置２
０の種類に依存することは当業者には容易に理解されよ
う。
【０１６３】第３の時刻ユニット３６０は、マスタ時刻
ユニット２２からのマスタタイミング信号を受信して第
３の局部タイミング信号を生成する。第３の時刻ユニッ
ト３６０は共通カスタムインタフェース及び制御ユニッ
ト３６２へ第３の局部タイミング信号を供給するので、
これが存在するＩ／ＯＴマシンにタイミング基準を提供
することになる。好適な実施の形態において、第３の局
部タイミング信号はマスタタイミング信号と位相同期し
ている。各々のＩ／ＯＴマシンの第３の時刻ユニット３
６０は望ましくは同一の周波数で動作する。別の実施の
形態において、１つ又はそれ以上の第３の時刻ユニット
３６０が別の周波数で動作することがある。第３の時刻
ユニット３６０は、望ましくはＣＬＢによるフェーズロ
ック検出回路を含む従来のフェーズロック周波数変換回
路を用いて実装する。第１と第２の局部時刻ユニット３
０、３００の場合と同様の方法で、第３の時刻ユニット
３６０は別の実施の形態においてクロック分散ツリーの
一部として実装することができる。
【０１６４】Ｉ／ＯＴマシン１８内部の相互接続Ｉ／Ｏ
ユニット３０４の構造と機能はＴマシン１４について前
述したのと同一が望ましい。Ｉ／ＯＴマシン１８内部の
相互接続Ｉ／Ｏユニット３０４は任意のＴマシン１４内
部の相互接続Ｉ／Ｏユニット３０４の各々についてと同
様の方法で独自の相互接続アドレスが割当てられる。
【０１６５】共通カスタムインタフェース及び制御ユニ
ット３６２はこれが接続しているＩ／Ｏ装置２０と相互
接続Ｉ／Ｏユニット３０４の間でのメッセージ転送を指
示し、ここでメッセージは命令とおそらくはデータとを
含む。共通カスタムインタフェース及び制御ユニット３
６２はこれに対応するＩ／Ｏ装置２０からデータと命令
とを受信する。望ましくは、Ｉ／Ｏ装置２０から受信し
た各々の命令は標的相互接続アドレスと、実行しようと
する演算の特定の種類を指定する命令コードとを含む。
好適な実施の形態において、命令コードで独自に識別さ
れる演算の種類は、 １）データ要求、 ２）データ転送確認、 ３）割込信号転送、を含む。標的相互接続アドレスはシ
ステム１０内部にあってデータと命令を転送しようとす
る標的相互接続Ｉ／Ｏユニット３０４を識別する。望ま
しくは、共通カスタムインタフェース及び制御ユニット
３６２は従来の方法で１組のパケット化したメッセージ
として各々の命令と全ての関連データを転送し、ここで
各々のメッセージは標的相互接続アドレスと命令コード
とを含む。
【０１６６】対応するＩ／Ｏ装置２０からデータと命令
を受信する以外に、共通カスタムインタフェース及び制
御ユニット３６２は関連する相互接続Ｉ／Ｏユニット３
０４からメッセージを受信する。好適な実施の形態にお
いて、共通カスタムインタフェース及び制御ユニット３
６２は対応するＩ／Ｏ装置２０がサポートする通信プロ
トコルに従って関連メッセージのグループを単一の命令
とデータのシーケンスに変換する。好適な実施の形態に
おいて、共通カスタムインタフェース及び制御ユニット
３６２はＡＮＳＩ／ＩＥＥＥ規格１５９６−１９９２で
定義されている従来のＳＣＩスイッチング・ユニットで
実行するのと同様の演算を実行するためにＣＬＢによる
回路へ接続したＣＬＢによるＩ／Ｏ装置の制御装置を含
む。
【０１６７】ＧＰＩＭ１６は、相互接続Ｉ／Ｏユニット
３０４の間で２点間系列メッセージ転送を容易にする従
来の相互接続メッシュである。好適な実施の形態におい
て、ＧＰＩＭ１６は配線によるｋ-ary ｎ-cubeスタティ
ック相互接続ネットワークである。図２１を参照する
と、汎用相互接続マトリックス１６の好適な実施の形態
のブロック図が図示してある。図２１において、ＧＰＩ
Ｍ１６はトロイダル相互接続メッシュ又は同等な、ｋ-a
ry ２-cubeで、複数の第１の通信チャンネル３８０と複
数の第２の通信チャンネル３８２を含む。各々の第１の
通信チャンネル３８０は、各々の第２の通信チャンネル
３８２と同様に、複数のノード接続サイト３８４を含
む。システム１０の各々の相互接続Ｉ／Ｏユニット３０
４は望ましくはＧＰＩＭ１６に接続されて、メッセージ
入力線３１４とメッセージ出力線３１６が任意の通信チ
ャンネル３８０，３８２内で連続したノード接続サイト
３８４に接続するようにする。好適な実施の形態におい
て、各々のＴマシン１４は前述した方法で第１の通信チ
ャンネル３８０に接続した相互接続Ｉ／Ｏユニット３０
４と、第２の通信チャンネル３８２に接続した相互接続
Ｉ／Ｏユニット３０４とを含む。
【０１６８】Ｔマシン１４内の共通インタフェース及び
制御ユニット３０２は望ましくは第１の通信チャンネル
３８０に接続したこれの相互接続Ｉ／Ｏユニット３０４
と第２の通信チャンネル３８２に接続したこれの相互接
続Ｉ／Ｏユニット３０４との間での情報の転送を容易に
する。つまり、図２１で３８０ｃと標記してある第１の
通信チャンネルに接続した相互接続Ｉ／Ｏユニット３０
４と、図２１で３８２ｃと標記してある第２の通信チャ
ンネルに接続した相互接続Ｉ／Ｏユニット３０４とを有
するＴマシン１４について、このＴマシンの共通インタ
フェース及び制御ユニット３０２は第１と第２の通信チ
ャンネル３８０ｃ、３８２ｃのこの組み合せの間での情
報の転送を容易にする。
【０１６９】ＧＰＩＭ１６は相互接続Ｉ／Ｏユニット３
０４の間で並列に複数メッセージの転送を容易にする。
図２１に図示した２次元ＧＰＩＭ１６では、各々のＴマ
シン１４は望ましくは第１の通信チャンネル３８０につ
いて単一の相互接続Ｉ／Ｏユニット３０４、また第２の
通信チャンネル３８２について単一の相互接続Ｉ／Ｏユ
ニット３０４を含む。ＧＰＩＭ１６が２より大きな次数
を有するような実施の形態において、Ｔマシン１４は望
ましくは２つ以上の相互接続Ｉ／Ｏユニット３０４を含
むことが当業者には容易に理解されよう。望ましくはＧ
ＰＩＭ１６はデータパスが１６ビット幅のｋ-ary ２-cu
beとして実装する。
【０１７０】前述の説明において、本発明の各種素子は
再設定可能なハードウェア資源を用いて実装するのが望
ましい。再プログラム可能な論理装置のメーカーは再プ
ログラム可能な又は再設定可能なハードウェア資源を用
いる従来のデジタルハードウェアを実装するための公開
ガイドラインを典型的には提供している。例えば、１９
９４年Ｘｉｌｉｎｘプログラマブル論理回路データブッ
ク（ジリンクス社、カリフォルニア州サンノゼ）は以下
のようなアプリケーションノートを含む：アプリケーシ
ョンノートＸＡＰＰ００５．００２「レジスタによるＦ
ＩＦＯ」、アプリケーションノートＸＡＰＰ０４４．０
０「高性能ＲＡＭベースＦＩＦＯ」、アプリケーション
ノートＸＡＰＰ０１３．００１「ＸＣ４００で専用キャ
リー論理回路を使用する」、アプリケーションノートＸ
ＡＰＰ０１８．０００「ＸＣ４０００加算器とカウンタ
の性能予測」、アプリケーションノートＸＡＰＰ０２
８．００１「フェーズ・ロックド・ループ用周波数／位
相コンパレータ」、アプリケーションノートＸＡＰＰ０
３６．００１「４ポートＤＲＡＭコントローラ」、アプ
リケーションノートＸＡＰＰ０３９．００１「Ｉ／ＯＴ
マシン１８ビットパイプライン化アキュムレータ」。さ
らなるジリンクス社による出版物は「ＸＣＥＬＬ、ジリ
ンクス・プログラマブル論理回路ユーザ向け季刊ジャー
ナル」の特徴を含む。例えば、高速整数乗算器の実施を
詳細に述べた記事が１９９４年第３四半期第１４号に掲
載されている。
【０１７１】本明細書で説明したシステム１０は複数Ｉ
ＳＡを動的に実現するためのスケーラブル・並列コンピ
ュータのアーキテクチャである。個別のＳマシン１２は
どれも他のＳマシン１２又はホスト計算機等の外部ハー
ドウェア資源とは無関係にそれだけでコンピュータ・プ
ログラム全体を実行可能である。どのＳマシン１２にお
いても複数ＩＳＡはプログラム実行中に再設定割込みに
応じて、及び／又はプログラムに埋込まれた再設定指示
に応じて、時間的に順次実装される。システム１０は望
ましくは複数Ｓマシン１２を含むので、複数プログラム
が同時に実行されるのが望ましく、ここで、各々のプロ
グラムは独立したもので有り得る。つまり、システム１
０は複数Ｓマシン１２を含むのが望ましいため、システ
ムの初期化又は再設定中を除き、あらゆる時点で複数Ｉ
ＳＡが同時に（即ち、並列に）実装される。これは、任
意の時刻に、複数の組のプログラム命令が同時に実行さ
れ、各々のプログラム命令の組は対応するＩＳＡに従っ
て実行される。このような各々のＩＳＡは独自のもので
有り得る。
【０１７２】Ｓマシン１２はＴマシン１４、ＧＰＩＭ１
６、及び各々のＩ／ＯＴマシン１８を経由して相互にま
たＩ／Ｏ装置２０と通信する。各々のＳマシン１２は独
立して動作可能なコンピュータそのものであるが、全て
のＳマシン１２は他のＳマシン１２又はシステム１０全
体に対するマスタＳマシン１２として機能し、他のＳマ
シン１２、１つ又はそれ以上のＧＰＩＭ１６、１つ又は
それ以上のＩ／ＯＴマシン１８、及び１つ又はそれ以上
のＩ／Ｏ装置２０にデータ及び／又は命令を送信するこ
とができる。
【０１７３】本発明のシステム１０は空間的時間的に１
つ又はそれ以上のデータ並列の下位問題に分割すること
のできるような問題で特に有用である。例えば、画像処
理、医学データ処理、色較正の照合、データベース計
算、文書処理、関連検索エンジン、ネットワーク・サー
バ等。大きなオペランドのアレイを有する計算問題で
は、アルゴリズムを適用して並列計算技術により効率的
な計算の高速化を提供しようとする際にデータ並列が存
在する。データ並列問題は既知の複雑さ、即ちＯ（ｎ＾
ｋ）を含んでいる。ｋは問題に依存する値である。例え
ば、画像処理についてｋ＝２で、医学データ処理につい
てｋ＝３である。本発明において、個別のＳマシン１２
はプログラム命令グループの水準でデータ並列を発見す
るように用いるのが望ましい。システム１０は複数のＳ
マシン１２を含むので、システム１０は望ましくはプロ
グラム全体の組の水準でデータ並列を発見するように用
いる。
【０１７４】本発明のシステム１０は、各々のＳマシン
１２において命令処理ハードウェアを完全に再設定して
このようなハードウェアの計算能力をあらゆる任意の時
点での計算要求に対して最適化する能力のため非常に大
きな計算能力を提供する。各々のＳマシン１２は他のＳ
マシン１２とは独立して再設定することができる。シス
テム１０は有利にも各々の設定データセット、即ち、各
々のＩＳＡを本明細書で説明した再設定可能なハードウ
ェアとソフトウェアの間のプログラムされた境界、又は
インタフェースとして取扱う。本発明のアーキテクチャ
はさらに再設定可能なハードウェアの高次構造を、実際
のシステムの指向に選択的に適合するようにして、例え
ば、命令処理に割込みが影響する方式、リアルタイム処
理及び制御能力を加速する決定的遅延応答の必要性、障
害取扱いに選択的に対応する必要性、を含む。
【０１７５】他のコンピュータ・アーキテクチャとは対
照的に、本発明はあらゆる時点でのシリコン資源の最大
限の利用を教示するものである。本発明はあらゆる時点
で所望のあらゆる大きさに、数千のＳマシン１２を含む
超並列までも、増大することのできる並列計算機システ
ムを提供する。このようなアーキテクチャの拡張性が可
能なのは、Ｓマシンによる命令処理が意図的にＴマシン
によるデータ通信と分離されていることによる。この命
令処理／データ通信の分離パラダイムはデータ並列計算
に非常に好適である。Ｓマシンハードウェアの内部構造
は命令の時間的な流れに対して最適化するのが望まし
く、一方でＴマシンハードウェアの内部構造は効率的デ
ータ通信に最適化するのが望ましい。Ｓマシン１２の組
とＴマシン１４の組は各々がデータ並列計算作業の時空
間分割において分離可能、設定可能な要素である。本発
明では、将来再設定可能なハードウェアを検索してさら
に大きな計算能力を有するシステムを構築し、同時に全
体として本明細書に説明した構造を維持することができ
る。言い換えれば、本発明のシステム１０は技術的にス
ケーラブルである。事実上全ての現在再設定可能な論理
装置はメモリを用いた相補型金属酸化物半導体（ＣＭＯ
Ｓ）技術である。装置の容量の増加は半導体メモリ技術
傾向に追従する。将来のシステムにおいて、Ｓマシン１
２を較正するために使用する再設定可能な論理装置は本
明細書で説明したような内側ループと外側ループＩＳＡ
のパラメータに従って内部ハードウェア資源の分割を有
する。さらに大きな再設定可能な論理装置は単一の装置
内でさらに多くのデータ並列計算作業を実行する能力を
提供するだけである。図１３を参照して前述したＤＯＵ
６３の第２の実施の形態で、例えば、大きな乗算／積算
ユニット１９４は大きな画像カーネルの寸法に対応す
る。本発明が提供する技術的な拡張性がＣＭＯＳによる
装置に制限されるものではなく、また、ＦＰＧＡによる
実施に制限されるものでもないことが当業者には理解さ
れよう。つまり、本発明は再設定能力又は再プログラム
能力を提供するために使用する特定の技術とは関係なく
技術的拡張性を提供する。
【０１７６】図２２を参照すると、スケーラブル、並
列、動的に再設定可能な計算環境の好適な方法の流れ図
が図示してある。望ましくは図２２の方法はシステム１
０の各々のＳマシン１２内部で実行される。好適な方法
は図２２のステップ１０００で始まり、再設定論理回路
１０４がＩＳＡに対応する設定データセットを取出す。
次にステップ１００２で、再設定論理回路１０４はステ
ップ１００２で取出した設定データセットに従ってＩＦ
Ｕ６０、ＤＯＵ６２、ＡＯＵ６４内部の各々の素子を設
定し、これによって現在検討中のＩＳＡの実装のための
ＤＲＰＵハードウェア較正を作成する。ステップ１００
２に続けて、割込論理回路１０６がアーキテクチャ記述
メモリ１０１に記憶されている割込応答信号を取出し、
ステップ１００４で割込みに現在のＤＲＰＵ設定がどの
ように応答するかを定義する遷移制御信号の対応する組
を生成する。ＩＳＳ１００は続けてステップ１００６で
プログラム状態情報を初期化し、この後ＩＳＳ１００は
ステップ１００８で命令実行サイクルを初期化する。
【０１７７】次に、ステップ１０１０で、ＩＳＳ１００
又は割込論理回路１０６は再設定が必要か判定する。Ｉ
ＳＳ１００はプログラム実行中に再設定指示が選択され
た場合に再設定が必要なことを判定する。割込論理回路
１０６は再設定割込みに応答して再設定が必要なことを
判定する。再設定が必要な場合、好適な方法はステップ
１０１２に進み、再設定ハンドラはプログラム状態情報
を保存する。望ましくは、プログラム状態情報は現在の
ＤＲＰＵ設定に対応する設定データセットの基準を含
む。ステップ１０１２ＮＯＲと、好適な方法はステップ
１０００に戻り再設定指示又は再設定割込みによって参
照される次の設定データセットを取出す。
【０１７８】ステップ１０１０で再設定が必要とされな
い場合、割込論理回路１０６はステップ１０１４で非再
設定割込みがサービスを要求するか判定する。その場
合、ＩＳＳ１００は次にステップ１０２０で命令実行サ
イクル内で現在のＩＳＳ状態から割込サービス状態への
遷移が遷移制御信号に基づいて許容されるかを判定す
る。割込サービス状態への状態遷移が許容されない場
合、ＩＳＳ１００は命令実行サイクル内で次の状態に進
み、ステップ１０２０へ復帰する。遷移制御信号が命令
実行サイクル内で現在のＩＳＳ状態から割込サービス状
態への状態遷移を許容する場合、ＩＳＳ１００は次にス
テップ１０２４で割込サービスへ進む。ステップ１０２
４で、ＩＳＳ１００はプログラム状態情報を保存し割込
みをサービスするためプログラム命令を実行する。ステ
ップ１０２４に続いて、好適な方法はステップ１００８
に戻り、現在の命令実行サイクルが完了していなければ
これを再開し、又は次の命令実行サイクルを開始する。
【０１７９】非再設定割込みがステップ１０１４でサー
ビスを必要としない場合、好適な方法はステップ１０１
６に進み現在のプログラムの実行が完了するか判定す
る。現在のプログラムの実行が継続する場合、好適な方
法はステップ１００８に戻り、別の命令実行サイクルを
開始する。それ以外の場合、好適な方法は終了する。
【０１８０】本発明の教示は再プログラム可能又は再設
定可能な計算環境のためのシステム及び方法とは明らか
に異る。特に、本発明はダウンローダブル・マイクロコ
ード・アーキテクチャと等価ではない。これは、一般
に、このようなアーキテクチャが非再設定可能な制御手
段と非再設定可能なハードウェアに依存しているためで
ある。本発明はまた、１組の再設定可能なハードウェア
資源が非再設定可能なホストプロセッサ又はホストシス
テムに接続されるような、Ａttached Ｒeconfigurable
Ｐrocessor（ＡＲＰ）システムとも明らかに異なる。Ａ
ＲＰ装置はある種のプログラム命令を実行するためにホ
ストに依存する。従って、利用可能なシリコンの組み合
せはプログラム実行の時間枠で最大限に利用されない
が、これは、ホスト又はＡＲＰ装置がデータに対して動
作する時にＡＲＰ装置のシリコン資源又はホストが各々
アイドル状態又は非効率的に使用されるためである。対
照的に、各々のＳマシン１２はプログラム全体が容易に
実行できるような独立した計算機である。複数Ｓマシン
１２は望ましくはプログラムを同時に実行する。従っ
て、本発明は、個別のＳマシン１２での単一のプログラ
ム実行と、システム１０全体での複数プログラム実行の
両方について、全ての時点でシリコン資源の最大限の利
用を教示するものである。
【０１８１】ＡＲＰ装置は特定時刻に特定アルゴリズム
に対する計算アクセラレータを提供し、特定のアルゴリ
ズムに対して最適な相互接続が行なわれている１組のゲ
ートとして実現される。汎用演算、例えば、管理命令実
行等の再設定可能なハードウェア資源の使用はＡＲＰシ
ステムでは回避される。さらに、ＡＲＰシステムは任意
の１組の相互接続ゲートを容易に再利用できる資源とし
て扱うことがない。逆に、本発明は、あらゆる特定の時
刻に計算要求に最も適合した命令実行モデルに従って、
命令実行の効率的な管理を行なうように設定された動的
に再設定可能な処理手段を教示する。各々のＳマシン１
２は複数の容易に再利用できる資源、例えばＩＳＳ１０
０、割込論理回路１０６、記憶・配列論理１５２等を含
む。本発明は相互接続されたゲートの水準ではなくＣＬ
Ｂ、ＩＯＢのグループの水準で再設定可能な論理資源及
び再設定可能な相互接続の使用を教示する。本発明は単
一のアルゴリズムで有用な単一の有用なゲート接続方式
を教示するのではなく、計算問題のクラス全体に対して
演算を実行するのに有用な再設定可能な高次論理設計製
造の使用を教示するものである。
【０１８２】一般に、ＡＲＰシステムは特定のアルゴリ
ズムを１組の相互接続されたゲートに変換する方向に向
かっている。ある種のＡＲＰシステムは高次命令を最適
なゲートレベルのハードウェア構成にコンパイルしよう
と試み、これは一般にＮＰハードの問題である。対照的
に、本発明は、高次プログラム命令を非常に簡単な方法
で可変ＩＳＡに従ってアセンブリ言語命令へとコンパイ
ルする動的に再設定可能な計算環境のためのコンパイラ
の使用を教示する。
【０１８３】ＡＲＰ装置は一般にそれ自身のホストプロ
グラムをデータとして取扱う又はそれ自身を状況に適合
させることができない。これと対照的にシステム１０の
各々のＳマシンはそれ自体のプログラムをデータとして
取扱うことができるので、容易に状況に適合することが
できる。システム１０はそれ自身のプログラムの実行に
より自分自身を簡単にシミュレートできる。本発明はさ
らにそれ自身のコンパイラをコンパイルする能力も有す
る。
【０１８４】本発明において、単一のプログラムは第１
のＩＳＡに属する第１のグループの命令と、第２のＩＳ
Ａに属する第２のグループの命令と、さらに別のＩＳＡ
に属する第３のグループの命令、等を含む。本明細書で
教示したアーキテクチャは、命令が属するＩＳＡを実現
するように実行時に設定されるハードウェアを用いて各
々のグループの命令を実行する。同様の教示を提供する
従来技術のシステムは存在しない。
【０１８５】本発明は、さらに割込遅延、割込精度、プ
ログラム可能な状態遷移イネーブル化が現在検討してい
るＩＳＡに併せて変化し得るような再設定可能な割込み
方式も教示する。他の計算機システムでは同様の教示が
みられない。本発明は、さらに再設定可能なデータパス
ビット幅、アドレスビット幅と、再設定可能な制御線幅
を有するような、従来技術の計算機システムとは対照的
な計算機システムを教示する。
【０１８６】本発明は、幾つかの好適な実施の形態を参
照して説明したが、各種の変更を提供し得ることが当業
者には理解されよう。好適な実施の形態に対する変化及
び変更は特許請求の範囲によってのみ制限されるべき本
発明により提供されるものである。
【図面の簡単な説明】
【図１】本発明により製作したスケーラブル、並列、動
的に再設定自在な計算環境のためのシステムの好適な実
施の形態のブロック図である。
【図２】本発明のＳマシンの好適な実施の形態のブロッ
ク図である。
【図３】再設定指示を含むプログラムリストを示す説明
図である。
【図４】プログラム命令のシーケンスのコンパイル中に
実行する従来技術のコンパイル演算の流れ図である。
【図５】動的に再設定自在な計算環境のためのコンパイ
ラで実行する好適なコンパイル演算の流れ図である。
【図６】動的に再設定自在な計算環境のためのコンパイ
ラで実行する好適なコンパイル演算の流れ図である。
【図７】本発明の動的に再設定自在処理ユニットの好適
な実施の形態のブロック図である。
【図８】本発明の命令フェッチユニットの好適な実施の
形態のブロック図である。
【図９】本発明の命令状態シーケンサで支持される好適
な状態セットを示す状態図である。
【図１０】本発明の割込論理回路で支持される好適な状
態セットを示す状態図である。
【図１１】本発明のデータ演算ユニットの好適な実施の
形態のブロック図である。
【図１２】汎用外側ループ命令セットアーキテクチャの
実装のために設定したデータ演算ユニットの第１の実施
の形態のブロック図である。
【図１３】内側ループ命令セットアーキテクチャの実装
のために設定したデータ演算ユニットの第２の実施の形
態のブロック図である。
【図１４】本発明のアドレス演算ユニットの好適な実施
の形態のブロック図である。
【図１５】汎用外側ループ命令セットアーキテクチャの
実装のために設定したアドレス演算ユニットの第１の実
施の形態のブロック図である。
【図１６】内側ループ命令セットアーキテクチャの実装
のために設定したアドレス演算ユニットの第２の実施の
形態のブロック図である。
【図１７】（ａ）は外側ループ命令セットアーキテクチ
ャのための命令フェッチユニット、データ演算ユニッ
ト、アドレス演算ユニットの間の再設定可能なハードウ
ェア資源の割当てを示す略図、（ｂ）は内側ループ命令
セットアーキテクチャのための命令フェッチユニット、
データ演算ユニット、アドレス演算ユニットの間の再設
定可能なハードウェア資源の割当てを示す略図である。
【図１８】本発明のＴマシンの好適な実施の形態のブロ
ック図である。
【図１９】本発明の相互接続Ｉ／Ｏユニットのブロック
図である。
【図２０】本発明のＩ／ＯＴマシンの好適な実施の形態
のブロック図である。
【図２１】本発明の汎用相互接続マトリックスの好適な
実施の形態のブロック図である。
【図２２】本発明によるスケーラブル、並列、動的に再
設定自在な計算環境の好適な方法の流れ図である。
【符号の説明】
１０ 計算環境のためのシステム １６ 相互接続手段 ３２ 動的に再設定自在な処理ユニット ６０ 命令フェッチユニット １００ 命令状態シーケンサ １０１ アーキクチャ記述メモリ １０４ 割込状態マシン

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 データ処理のためのプログラム命令を実
    行するための動的に再設定自在な処理ユニットであっ
    て、 この動的に再設定自在な処理ユニットは、入力と、出力
    と、第１の命令セットからの命令を実行する第１のハー
    ドウェアアーキテクチャと第２の命令セットの命令を実
    行する第２のハードウェアアーキテクチャの間でプログ
    ラム命令のシーケンス実行中に選択的に変更することの
    できる変更可能な内部ハードウェア構造とを有し、 前記動的に再設定自在な処理ユニットは、前記第１のハ
    ードウェアアーキテクチャとして設定された場合に再設
    定命令に応じて前記動的に再設定自在な処理ユニットの
    前記内部ハードウェア構造を変更して前記第２のハード
    ウェアアーキテクチャに設定されることを特徴とする動
    的に再設定自在な処理ユニット。
  2. 【請求項２】 動的に再設定自在な計算環境のためのシ
    ステムであって、 データを処理するプログラム命令を実行し、入力と、出
    力と、プログラム命令のシーケンスの実行中に選択的に
    変更することのできる変更可能な内部ハードウェア構造
    とを有する第１の再設定自在な処理ユニットと、 入力と、出力と、第１のデータポートと、第２のデータ
    ポートとを有し、前記入力は前記第１の再設定自在な処
    理ユニットの出力に接続され、前記出力は前記第１の再
    設定自在な処理ユニットの入力に接続されて、前記第１
    の再設定自在な処理ユニットとの間でデータを転送する
    ための第１の通信装置と、 を含むことを特徴とする計算環境のためのシステム。
  3. 【請求項３】 第１のプロセッサを第２のプロセッサへ
    接続するためのシステムであって、 入力と、出力と、第１のデータポートと、第２のデータ
    ポートとを有し、前記入力と出力は前記第１のプロセッ
    サへ接続されて、前記第１のプロセッサとの間でデータ
    を転送するための第１の通信装置と、 入力と、出力と、第１のデータポートと、第２のデータ
    ポートとを有し、前記入力と出力は前記第２のプロセッ
    サへ接続されて、前記第２のプロセッサとの間でデータ
    を転送するための第２の通信装置と、 第１及び第２の通信チャンネルを有し、前記第１の通信
    装置の前記第１のデータポートと前記第２の通信装置の
    前記第１のデータポートが前記第１の通信チャンネルへ
    接続され、前記第１の通信装置の前記第２のデータポー
    トと前記第２の通信装置の前記第２のデータポートとが
    前記第２の通信チャンネルへ接続されて、２点間並列デ
    ータ転送を提供するための相互接続手段と、 を含むことを特徴とするプロセッサ接続用のシステム。
  4. 【請求項４】 複数の高次ステートメントから再設定自
    在な計算機で実行可能な命令を生成する方法であって、 高次ステートメントを前記再設定自在な計算機で実行可
    能な命令に変換するための複数の規則の組を提供する段
    階と、 高次ステートメントを前記再設定自在な計算機で実行可
    能な命令に変換するために使用すべき現在の規則の組と
    して前記複数の規則の組の１つを選択する段階と、 高次ステートメントを選択する段階と、 前記選択した高次ステートメントが再設定指示か判定す
    る段階と、 高次ステートメントが再設定指示の場合に前記再設定指
    示で指定された１組の規則へと高次ステートメントを変
    換するために使用する現在の規則の組を変更する段階
    と、 前記現在の規則の組を用いて再設定自在な計算機で実行
    可能な少なくとも１つの命令に前記選択した高次ステー
    トメントを変換する段階と、 を含むことを特徴とする計算機で実行可能な命令を生成
    する方法。
  5. 【請求項５】 再設定自在な処理ユニットを有する動的
    に再設定自在な計算機システムにおいて、動的に再設定
    自在な計算環境のための方法は第１の命令セットアーキ
    テクチャに対応する第１の設定データセットに従って演
    算のために前記再設定自在な処理ユニットを設定し、前
    記再設定自在な処理ユニットの設定により前記第１の命
    令セットアーキテクチャを実装するハードウェア構成と
    する段階と、 前記再設定自在な処理ユニットの命令実行サイクルに割
    込む段階と、 第２の命令セットアーキテクチャに対応する第２の設定
    データセットに従って前記再設定自在な処理ユニットを
    再設定して前記再設定自在な処理ユニットの前記ハード
    ウェア構成が前記第２の命令セットアーキテクチャを実
    装するようにする段階と、 を含むことを特徴とする計算環境のための方法。
  6. 【請求項６】 第１の命令セットアーキテクチャに対応
    する第１の設定データセットに従って再設定自在な処理
    ユニットを設定して、前記再設定自在な処理ユニットの
    設定によって前記第１の命令セットアーキテクチャを実
    装するハードウェア構成とするための手段と、 プログラム命令のシーケンスの実行中に前記再設定自在
    な処理ユニットを再設定すべきか判定するための手段
    と、 第２の設定データに従って前記再設定自在な処理ユニッ
    トを再設定して、前記再設定自在な処理ユニットが第２
    の命令セットアーキテクチャを実装する新規のハードウ
    ェア構成を有するようにするための手段と、 を含む動的に再設定自在な計算機。
  7. 【請求項７】 再プログラム可能な論理装置内部の動的
    に再設定自在な計算機であって、 出力を有し、前記再設定自在な計算機のアーキテクチャ
    を特徴付けるアーキテクチャ記述信号を記憶し、前記ア
    ーキテクチャ記述信号は割込みに前記動的に再設定自在
    な計算機が応答する方法を指定する割込応答信号を含む
    アーキテクチャ記述メモリと、 入力を有し前記再設定自在な計算機による命令の実行を
    制御するための命令状態シーケンサと、 第１の入力と、第２の入力と、出力とを有し、前記入力
    は前記アーキテクチャ記述メモリの前記出力に接続さ
    れ、前記出力は前記命令状態シーケンサの入力に接続さ
    れて、前記命令実行サイクル中に割込サービス状態がい
    つ許容されるかを指定する遷移制御信号を生成するため
    の割込状態マシンと、 を含むことを特徴とする動的に再設定自在な計算機。
  8. 【請求項８】 命令フェッチ状態と、命令復号状態と、
    命令実行状態と、書き戻し状態とを有する命令実行サイ
    クルを提供する動的に再設定自在な計算機でデータを処
    理するための方法であって、 割込可能な状態を指定する第１の命令セットアーキテク
    チャに従って演算のために前記計算機を設定する段階
    と、 割込信号を受信する段階と、 前記動的に再設定自在な計算機における演算状態を決定
    する段階と、 前記動的に再設定自在な計算機の前記演算状態が割込可
    能かを判定する段階と、 前記動的に再設定自在な計算機が割込可能な状態にある
    と判定された場合に前記割込信号にサービスを提供する
    段階と、 を含むことを特徴とする計算機でデータを処理するため
    の方法。
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