TW394884B - System and method for scalable parallel dynamically reconfigurable computing - Google Patents
System and method for scalable parallel dynamically reconfigurable computing Download PDFInfo
- Publication number
- TW394884B TW394884B TW085104076A TW85104076A TW394884B TW 394884 B TW394884 B TW 394884B TW 085104076 A TW085104076 A TW 085104076A TW 85104076 A TW85104076 A TW 85104076A TW 394884 B TW394884 B TW 394884B
- Authority
- TW
- Taiwan
- Prior art keywords
- instruction
- data
- unit
- control
- input
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 63
- 238000012545 processing Methods 0.000 claims abstract description 128
- 230000015654 memory Effects 0.000 claims abstract description 106
- 238000004891 communication Methods 0.000 claims abstract description 83
- 238000012546 transfer Methods 0.000 claims abstract description 48
- 230000004044 response Effects 0.000 claims abstract description 30
- 230000008520 organization Effects 0.000 claims abstract description 29
- 230000008521 reorganization Effects 0.000 claims description 99
- 238000003860 storage Methods 0.000 claims description 80
- 238000004364 calculation method Methods 0.000 claims description 60
- 230000000875 corresponding effect Effects 0.000 claims description 60
- 230000007704 transition Effects 0.000 claims description 44
- 239000000872 buffer Substances 0.000 claims description 37
- 230000002079 cooperative effect Effects 0.000 claims description 37
- 235000015170 shellfish Nutrition 0.000 claims description 37
- 238000000605 extraction Methods 0.000 claims description 26
- 238000013500 data storage Methods 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 9
- 230000008859 change Effects 0.000 claims description 8
- 230000004048 modification Effects 0.000 claims description 5
- 238000012986 modification Methods 0.000 claims description 5
- 238000007639 printing Methods 0.000 claims description 4
- 230000001276 controlling effect Effects 0.000 claims description 3
- 238000009434 installation Methods 0.000 claims description 3
- 230000002441 reversible effect Effects 0.000 claims description 3
- 230000033228 biological regulation Effects 0.000 claims description 2
- 230000000977 initiatory effect Effects 0.000 claims description 2
- 230000007246 mechanism Effects 0.000 claims description 2
- 235000009470 Theobroma cacao Nutrition 0.000 claims 1
- 244000240602 cacao Species 0.000 claims 1
- 239000003814 drug Substances 0.000 claims 1
- 239000004922 lacquer Substances 0.000 claims 1
- 229910052759 nickel Inorganic materials 0.000 claims 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims 1
- 210000002784 stomach Anatomy 0.000 claims 1
- 238000013519 translation Methods 0.000 claims 1
- 239000011159 matrix material Substances 0.000 abstract description 6
- 230000009249 intrinsic sympathomimetic activity Effects 0.000 description 73
- 230000002457 bidirectional effect Effects 0.000 description 30
- 238000010586 diagram Methods 0.000 description 25
- 230000006798 recombination Effects 0.000 description 24
- 238000005215 recombination Methods 0.000 description 24
- 230000006870 function Effects 0.000 description 13
- 238000013461 design Methods 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 8
- 230000005284 excitation Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000033001 locomotion Effects 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 101000615650 Homo sapiens MAM domain-containing glycosylphosphatidylinositol anchor protein 1 Proteins 0.000 description 4
- 102100021318 MAM domain-containing glycosylphosphatidylinositol anchor protein 1 Human genes 0.000 description 4
- 238000004886 process control Methods 0.000 description 4
- 238000001228 spectrum Methods 0.000 description 4
- 238000004422 calculation algorithm Methods 0.000 description 3
- 239000000284 extract Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 101000878595 Arabidopsis thaliana Squalene synthase 1 Proteins 0.000 description 2
- 235000011511 Diospyros Nutrition 0.000 description 2
- 244000236655 Diospyros kaki Species 0.000 description 2
- 102100024008 Glycerol-3-phosphate acyltransferase 1, mitochondrial Human genes 0.000 description 2
- 101000904268 Homo sapiens Glycerol-3-phosphate acyltransferase 1, mitochondrial Proteins 0.000 description 2
- 101100406879 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) par-2 gene Proteins 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 238000011960 computer-aided design Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000007726 management method Methods 0.000 description 2
- 239000008267 milk Substances 0.000 description 2
- 210000004080 milk Anatomy 0.000 description 2
- 235000013336 milk Nutrition 0.000 description 2
- 239000006187 pill Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100006960 Caenorhabditis elegans let-2 gene Proteins 0.000 description 1
- 241000282326 Felis catus Species 0.000 description 1
- 241001128140 Reseda Species 0.000 description 1
- 241000270295 Serpentes Species 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 235000013405 beer Nutrition 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 239000006071 cream Substances 0.000 description 1
- 238000007405 data analysis Methods 0.000 description 1
- 238000013144 data compression Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 235000013305 food Nutrition 0.000 description 1
- 238000005242 forging Methods 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 239000012771 household material Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
- 238000004091 panning Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000344 soap Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3818—Decoding for concurrent execution
- G06F9/3822—Parallel decoding, e.g. parallel decode units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/41—Compilation
- G06F8/44—Encoding
- G06F8/447—Target code generation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/41—Compilation
- G06F8/47—Retargetable compilers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30101—Special purpose registers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
- G06F9/30134—Register stacks; shift registers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/3016—Decoding the operand specifier, e.g. specifier format
- G06F9/30167—Decoding the operand specifier, e.g. specifier format of immediate specifier, e.g. constants
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
- G06F9/30174—Runtime instruction translation, e.g. macros for non-native instruction set, e.g. Javabyte, legacy code
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/3826—Bypassing or forwarding of data results, e.g. locally between pipeline stages or within a pipeline stage
- G06F9/3828—Bypassing or forwarding of data results, e.g. locally between pipeline stages or within a pipeline stage with global bypass, e.g. between pipelines, between clusters
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3893—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator
- G06F9/3895—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros
- G06F9/3897—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros with adaptable data path
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
- G06F9/44521—Dynamic linking or loading; Link editing at or after load time, e.g. Java class loading
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Advance Control (AREA)
- Devices For Executing Special Programs (AREA)
- Multi Processors (AREA)
- Logic Circuits (AREA)
- Executing Machine-Instructions (AREA)
Description
A7 ______B7_ 五、發明説明(1 ) 有關申請書之對照參考 本發明係有關美專利申請書序號______,題爲 '相位同步,彈性頻率定時及通訊之系統及方法| ,於— ____提出,在此列作參考。 發明背景 1 .發明部份 本發明一般係有關電腦架構,且更明確言之,係有關 可重組計算之系統及方法。且更明確言之,本發明爲一種 可伸縮,平行,可機動重組計算之系統及方法》 經濟部中央標準局負工消费合作社印装
(請先閲讀背面之注意事項再填寫本頁) : _I_ * J A7 __B7_ 五、發明説明(2 ) 力之需要平衡。一般言之,加裝專用於有限數量之問題型 式上之計算資源於電腦系統中對系統成本有不利之影響* 因爲特殊化之硬體普通較之通用硬體昂貴。整個特殊用途 電腦之設計及生產在設計製造時間及硬體成本上高不可攀 。使用專用之硬體來增加計算性能在計算需求改變時^性能 獲益甚微。在先行技藝中,當計算需求改變時,設計並製 造新型式之特殊硬體或新特別用途系統,導致非所希望之 巨大非重復設計製造成本之循環進行。當考慮到計算需求 改變時,使用專用於特定問題型式上之計算資源故此導致 現有系統矽之未能有效使用。故此,基於上述之理由,無 意使用專用之硬體來提高計算性能。 在先行技藝中,已進行多項努力,使用可重規割或可 重組之硬體來增加性能並擴大問題型式之適用性至最大程 度。一第一個此種先行技藝之方法爲可下載之微碼電腦架 構。在一可下載之微碼架構中,固定及非可重組之硬體資 源可由使用一特殊版本之微碼來加以選擇改變。此種架構 之一實例爲I BM系統/3 6 0。由於此種先行技藝之系 經濟部中央揉準局員工消費合作社印装 (請先閲讀背面之注意事項再填寫本頁) _____ *'*· 統之基本計算硬體本身並非可重組者,故當考慮到廣大之 問題型式範圍時,此種系統並不提供最佳之計算性能。 目的在增加計算性能及擴大問題是型式適用性至最大 程度之一第二個先行技藝方法爲使用可重組之硬體連接於 非可重組之主處理器或主系統。此先行技藝之方法最普通 包括使用一或更多之可重組協力處理器連接至一非可重組 主機》此方法可歸類爲 '附挂之可重鉑歳璀器^ (ARP 本紙張尺度適用中國國家標準(CNS ) A4規格(21(Γχ2?Τ公釐)" 五、發明説明(3) )架構,其中,附挂於主機之一處理器組內之硬體之一些 部份爲可婁姐者。使用一組可重組處理器連接於主系統上 之目前之A RP系統之例包括:SPLASH— 1及 SPLASH— 2系統,爲超級電腦研究中心(馬州 Bowie城)所設計;WI LDF I RE特製可編組電腦, 爲Annapolis微系統(馬州Annapoiis城)所製,此爲 SPLASH—2之商業版;及EVC-1,爲虛擬電腦 公司所製(加州Reseda城)。在計算最密集之問題中,花 费大量之時間於計算程式碼之相當小之部份上。一般言之 ,使用A R P架構來提供一可重組計算加速器,用於程式 碼之此種部份上。不幸,以一或更多可重組計算加速器爲 基礎之一計算模型具有重大之缺點,以下詳述之。 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) -! 丨丨:·'· A R P架構之一第一缺點係由於A R P欲在一特定之 時間在可重組之硬體中對一特定之演算作最佳之實施所引 起。在例如虛擬電腦公司之EVC— 1背後之理論爲變換 一特定之演算爲可重組硬體資源之一特定組態,以提供最 佳之計算性能,用於該特定之問題上。可重組硬體資源用 於單獨用途上,對一特定演算提供最佳之性能。避免可重 組硬體資源之使用於較爲通用之用途上,諸如管理指令執 行。故此,對一特定之演算,自經連接來確保最佳性能之 各個別閘之背景上來考慮可重組硬體資源。 —些ARP系統依賴程式編製模型,其中,一 '程式 '包括普通程式指令及特殊用途指令,此訂定各可重組硬 體資源如何互接》由於ARP系統在閘階層演算特定方式 本紙張尺度適用中國國家撫準(CNS ) A4现格(2丨0X297公釐)~~ 經濟部中央樣準局貝工消费合作社印製 A7 _B7_ 五、發明説明(4 ) 上考慮可重組硬體資源,故此等特殊用途之指令需明白詳 細說明所用之每一可重組硬體資源之性質,及其連接至其 他可重組硬體資源之方式。此對程式之複雜性有不利之影 響。爲降低程式之複雜性,有致力於利用一程式編製模型 ,其中,一程式包含普高階程式語言指令及高階特殊用途 指令二者。目前之ARP系統故此致力於使用一編輯系統 ,能編輯髙階程式語言指令及上述之高階特殊用途指令。 此一編輯系統之目標輸出爲組合語言碼,供普通高階程式 語言指令使用,及硬體說明語言(H D L )碼,供特殊用 途指令使用。不幸,自動決定一組可重組硬體資源及互接 設計,以提供最佳之計算性能,供考慮下之任一特定之演 算使用,爲一ΝΡ困難問題。一些ARP系統之長程目標 爲發展一編輯系統,此能編輯一演算直接爲一組閘之最佳 互接設計*然而,此編辑系統之發展爲一極端困難之工作 ,尤其是當考慮到多個型式之問題時爲然。 ARP架構之一第二問題係由於一ARP裝置分配與 演算(裝置經編組供此使用)有關之計算工作於多個可重 組之邏輯裝置上所引起。例如,在使用一組可現場規劃之 邏輯裝置(F P GA)來實施,並經編組來實施一平行倍 乘加速器之一 A RP之情形,與平行倍乘有關之計算工作 分配於整組FPGA上。故此,該演算(ARP可編組供 此使用)之規模由現有之可重組邏輯裝置之數目限制1。 A R P裝置可處理之最大資料組規模受同樣限制。檢査來 源碼並不必然清楚顯示ARP裝置之限制,因爲一些演算 本紙張尺度適用尹國國家梂準(CNS ) A4規格(210X297公釐) ~ ----------^------1T------A (請先閲讀背面之注意事項再填寫本頁) A7 __B7____ 五、發明説明(5 ) 、可隨資料而定。一般言之,避免隨寳料而定之演算。 而且,由於ARP架構主張分配計算工作於多個可重 組之邏輯裝置上,應付一新(或甚至稍爲修改之)演算需 ‘要進行全體重組,即需要重組多個可重組之邏輯裝置。此 限制用於交替問題或重叠問題上可發生之最大重組率。 經濟部t央標率局貝工消费合作社印«. (請先閲讀背面之注意事項再填宵本頁) - A R P架構一第三缺點由於程式碼之一或更多部份係 在主機上執行所引起•即是,一 AR P裝置本身並非一獨 立之計算系統,ARP裝置並不執行整個程式,故此需與 主機交互作用。由於一些程式碼在非可重組之主機上執行 ,故一組現有之矽資源不能在程式執行之時間框架中作最 大之利用。明確言之,在以主機爲基礎之指令執行中, ARP裝置上之矽資源閒置或未有效利用。同樣,當 AR P對資料操作時,主機上之矽資源一般未有效利用》 爲容易執行多個完整程式,一系統內之矽資源需分組爲容 易可再用広資源。如前述,ARP系統處理可重組硬體如 —組閘,該等閘經作最佳互接,俾在一特定之時刻實施一 特定之演算•故,ARP系統並不提供一裝置,用以自一 演算至另一演算,處理一組特定之可重組硬體資源如一容 易可再用之資源,因爲可再用性需要某程度之演算獨立性 « ARP裝置不能處理其現執行中之主程式如資料,且 —般言之,不能使其本身組織化。A R P裝置不易經由執 行其自己之主程式而模擬本身。而且,ARP不能使用其 構成之可重組硬體資源來編輯其自己之HD L或應用程式 本紙張尺度適用中國國家標準(CNS ) A4规格(210X 297公釐) ~ -8 - A7 _B7_ 五、發明説明(6 ) 於本身上。ARP裝置故此在架構上受限於與自含之計算 模型之關係中,此主張不依明一主處理器。 由於ARP裝置作用如一計算加速器,故一般言之, 不能獨立输入/出(I/O)處理。ARP裝置在I/O 處理上普通蘅要主機之交互作用。A RP裝置之性能故此 在I/O上有限制。精於本藝之人士知道,ARP裝置卻 可經加編組,用以加速一特定之I /〇問題。然而,由於 整個ARP係針對一單個特定之問題編組,故ARP裝置 不能平衡I /〇處理及資料處理,而不損及一方或另一方 R P裝置無處理岔斷之裝置。A R P未提及此種機構 ,因其目的在增加計算加速度至最大程度,及岔斷對計算 Jra速度有負面之影響。 AR P架構之一第四缺點在於軟體應用具有難以由 A R P控制來利用之固有資料平行性。當需要一非常大之 網路表中之網路名稱符號分解度時,HD L編輯應用提供 此一實例· 有關A R P架構之一第五缺點爲此架構基本上爲一 SIMD電腦架構模型。ARP架構故此較之先行技藝之 —或更多之創新之非可重組系統之效力爲差*在每一特定 組態之情形,ARP系統僅反映一程式之執行方法之一部 份,主要爲算術計算用之算術邏輯,因爲可提供與現有可 重組硬體同樣多之計算能力。反之,在1 9 7 1年 Fair child之S YMB 0 L之系統設計中,整個電腦使用 一獨有之硬體組織於程式執行之每一方面上。結果, 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0 X 2们公釐) 請 讀 背 面 之 注 項 再, 寫 本 頁 經濟部中央樣準局工消费合作社印装 9 A 7 B7 五、發明説明(7) S YMB 0 L包含一電腦之系統應用之每一元件,包括 ARP系統所述之主部份。 ARP亦具有其他缺點。例如,ARP缺乏有效之裝 置來提供獨立之定時信號給多個可重組之邏輯裝置。同樣 ,重叠之A R P裝置缺乏有效之時鐘信號分配裝置來提供 獨立定時之單位。在另一例,甚難使執行間與欲加速之來 源碼敘述精確關連。爲精確估計網路系統時間信號頻率, ARP裝置需在HDL編辑後,模製有一電腦輔助之設計 (CAD)工具,此爲到達此一基本參數之一費時工作。 需要能克服上述先行技藝之限制之一可重組計算裝置 I 餐-- (請先閲讀背面之注意事項再^寫本頁) 訂 經濟部中失橾準局負工消费合作社印裝 發明概要 本發明爲一種可伸縮,平行,可機動重組計算之系統 及方法。該系統包含至少一 S機器,與每一 S機器相對應 之一 T機器,一通用互接矩陣(GPIM),一組I/O T機器,一或更多之I / 〇裝置,及一主時基單位。在 較宜之實施例中,該系統包含多個S機器。S機器各具有 一输入端及一输出端分別連接至一對應之T機器之输出端 及輸入端。T機器各包含一输送输入端及一输送输出端連 接至GPAM,每一I/O T機器亦如此。一A/0 T機器另包含一輸入端及一輸出端連接至一 I /〇裝置。 最後,S機器,T機器,及I/O T機器各具有一主定 時输入端連接至主時基單位之定時输出端。 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公釐) -10 - A7 _B7_ 五、發明説明(8 ) 主時基單位提供全系統頻率基準給每一S機器,T機 器,及I/O T機器。S機器各爲一電腦,具有一處理 單位,此在程式執行之期間中可選擇重組。T機器各爲一 資料轉移裝置》G P I Μ提供一可伸縮之點至點平行互接 裝置,用於Τ機器間之通訊上。該組Τ機器及GPΙΜ— 起提供一可伸縮之點至點平行互接裝置,用於S機器間之 通訊上· ' S機器宜包含一第一本地時基單位,一記憶器,及一 可、機動重組之處理單位(DRPU)。第一本地時基單位 具有一定時输入端連接至主時基單位,及一定時输出端連 接經一第一定時信號線而至D R P U之定時输入端及記憶 器之定時输入端。DRPU具有一控制信號輸入端,及位 址輸入端,及一雙向資料埠分別經一記憶器控制線,一位 址線,及一記憶器J /0線連接至記憶器之一控制信號輸 入端,一位址輸入端,及一雙向資料埠。DRPU並具有 —雙向控制埠連接經一外部控制線而至其對應之Τ機器之 一雙向控制堵。 經濟部中央標隼局真工消费合作社印製 (請先閲讀背面之注意事項再‘5C寫本頁) 第一本地時基單位接收來自主時基單位之主定時信號 ,並產生一第一本地定時信號,此經一第一定時信號線轉 送至D R P U及記億器。記憶器宜爲一隨意進出記憶器 RAM),儲存程式指令,程式資料,及一或更多之組態 資料組。在較宜之實施例中,一特定之S機器之記憶器可 經由G P I Μ及其對應之T機器進出系統中之任何另一 S 機器》_ 本紙張尺度適用中國國家揉準(CNS > Α4规格(210Χ297公釐) A7 B7 經濟部中央橾準局貝工消费合作社印装 五、發明説明(9 ) 專用以對可能巨大之資料組執行一組特定之操作之一 群程式指令在此處稱爲一程式之"內環〃部份。負責執行 通用操作及/或轉移控制自一內環部份至另一內環部份之 —群程式指令在此處稱爲程式之 ' 外環〃部份。在任一特 定之程式內,內環部份各宜由少數之指令型式構成,而外 環部份則宜包含多種通用指令型式》 記憶器中所儲存之組態資料組各訂定最宜用以實施一 對應之指令組架構(I SA)之一 DRPU硬體組織。 I S A爲一原始指令組,此可用以編製電腦之程式。在本 發明中,一I S A可依其所含之指令之數目及型式歸類爲 內環I SA或外環I SA » —內環I SA由較少之指令組. 成,在此,該等指令可用以執行特定型式之操作。外環 I S A包含若干指令,在此,該等指令可用以執行多種通 用操作》 記億器中所儲存之程式指令可選擇包含一或更多之重 組指示,其中,重組指示各指出一組態資料組。在由 DRPU執行程式之期間中,可選擇一或更多之重組指示 。特定之重組指示之選擇導致D R P U硬體依重組指示所 指出之組態資料重組。如此,於選擇重組指示時, DRPU硬體經重組,俾可最適當實施一特定之I SA。 在本發明中,亦反應一重組岔斷來發起DRPU之重組, 在此,重組岔斷指出與I SA對應之一組態資料組,其方 式如上述。 DRPU包含一指令提取單位(I FU) —資料操作 请 先 背 之 注 項 再 -填 窝 本 頁 裝 訂 本紙張尺度逋用中國國家標準(CNS ) A4規格(2丨O X297公釐)_ _ A7 B7 經濟部中央樣準局貝工消費合作社印簟 五、發明説明(1〇) 單位(DOU),及一位址操作單位(AOU),各爲可 動機重組者。在較宜之實施例中,D R P U使用一可重組 邏輯裝置實施,諸如一 Xilinx XC4013現場可規劃閘行列 (FPGA)實施。可規劃邏輯裝置宜提供多個可選擇重 規劃之:1 )邏輯塊,或可編組邏輯塊(CLB) ; 2) I/O塊(IOB) ; 3)互接結構;4)資料儲存資源 :5)三態緩衡資源:及6)佈線钃輯能力。 I F U具有一記億器控制输出端形成D R P U之記憶 器控制輸出端,一資料输入端連接至記憶器I /0線,及 一雙向控制埠形成DRPU之雙向控制埠》IFU另具有 一第一,第二,及第三控制输出端》DOU及AOU各具 有一雙向資料埠連接至記憶器I /〇線,及AOU具有一 位址输出端連接至位址線。D 0 U具有一第一控制输入端 連接經一第一控制線而至I F U之第一控制输出端。 A 0 U具有一第一控制输入端連接經一第一控制線而至 I FU之第二控制输出端。DOU及AOU各具有一第二 控制輸入端連接經一第三控制線而至I F U之第三控制輸 出端》最後,I FU,DOU ’及AOU各具有一定時输 入端連接至第一定時信號線。 I F U引導指令提取及解碼操作,記億器進出操作, DRPU重組操作,並發送控制信號至DOU及AOU, 以便執行指令。I F U宜包含一架構說明記憶器’一指令 狀態順序器(ISS) ’記億器進出邏辑電路’重組邏輯 電路,岔斷邏辑電路,—提取控制單位,一指令緩衝器, 13 - 本紙張尺度逍用中國國家標準(CNS ) A4规格(210X297公釐) ----------^-- (請先聞讀背面之注$項寫本頁) 訂 泉 A7 ___B7_ 五、發明説明(11) 一解碼控制單位,一指令解碼器,一運算碼儲存記發組, 一記發器檔案(RF)位址記發組,一常數記發組,及一 程序控制記發組。ISS具有一第一及一第二控制输出端 ,分別形成I F U之第一及第二控制输出端;一定時输入 端,形成I F U之定時输入端;一提取/解碼控制輸出端 ,連接至提取控制單位之控制输入端及解碼控制輸入之控 制輸入端;一雙向控制埠,連接至每一記億器進出邏輯電 路,重組邏輯電路,及岔斷邏輯電路之一第一雙向控制埠 :一運算碼輸入端,連接至運算碼儲存記發組之输出端: 及一雙向資料埠,連接至程序控制記發組之雙向資料埠。 記憶器進出邏輯電路,重組邐輯電路,及岔斷邏輯電路各 具有一第二雙向控制璋連接至外部控制線:及一資料输入 端連接至構架說明記億器之資料输出端。記憶器進出邏辑 電路並具有一控制輸出端形成IFU之記憶器控制輸出端 ,及岔斷邏輯電路另具有一输出端連接至程序控制記發組 之雙向資料埠。 經濟部中央搮率局負工消费合作社印裝 (請先聞讀背面之注$項再填寫本頁) ·- 架構說明記憶器宜包含一記憶器,用以儲存架構規格 信號’此表示DRPU在任何特定時刻之組態特性。架構 規格信號宜包含指出一預設組態資料組;指出一可容許之 組態資料組:一微記億器位址增量:及一組岔斷反應信號 ,此指定現DRPU硬體組態如何反應岔斷、ISS宜包 含一狀態機器,此方便由發送信號至提取控制單位,解碼 控制單位’ DOU,AOU,及記億器邏辑電路來方便執 行現所考慮之ISA內之指令。ISS發送DOU控制信 本紙伕尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ' -14 - A7 _B7_ 五、發明説明(l2) 號於第一控制線上,AOU控制信號於第二控制線上,及 R F位址及常數於第三控制線上。岔斷邏辑電路宜包含一 狀態機器,此執行岔斷通知操作。重組遢辑電路宜包含一 狀態機器,此反應重組信號而執行重組操作。在較宜之實 施例中,重組信號係反應重組岔斷或在程式執行期間中選 擇重組指示時而產生。 經濟部t央橾準局貝工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) -_ D 0 U依據自I FU所接收之DOU控制信號,RF 位址,及常數,執行有關資料計算之操作。DOU宜包含 一 DOU縱橫開關,儲存/對齊邏輯電路,及資料操作邏 輯電路。DOU縱橫開關具有一雙向資料璋,此形成 DOU之雙向賫料埠;一常數輸入端,連接至I FU之第 三控制線:一第一資料反饋输入端,連接至資料操作邏輯 電路之資料输出端;一第二資料反娥输入端,連接至儲存 /對齊邏輯電路資料输出端:及一資料输出端,連接至儲 存/對齊通輯電路之資料輸入端•儲存/對齊邏輯電路包 含一位址输入端連接至第三控制線,及資料操作邏辑電路 包含一資料输入端連接至儲存/對齊邏輯電路之输出端。 最後,DOU縱橫開關,儲存/對齊邏輯電路,及資料操 作邏辑電路各具有一控制输入端連接至第一控制線。 D 0 U縱橫開關反應在其控制输入端上所接收之 DOU控制信號,載入來自記憶器之資料,轉移由資料操 作邏輯電路所輸出之結果至儲存/對齊邏輯電路或記憶器 ’及載入由I F U所输出之常數。儲存/對齊邏輯電路暫 __哮儲_存有關資料計算之運算子,常數,及部份結果。資料 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐) ’ 經濟部中央揉準局貝工消费合作社印製 A7 _ ____B7_ 五、發明説明(13) 操作邏輯電路反應在其控制输入端上所接收之D 0 U控制 信號,執行算術,移位,及/或邐輯運算。 AOU執行有關位址計算之操作,且宜包含一AOU 縱橫開關,儲存/計數邏輯電路,位址運算邏輯電路,及 —位址多工器。AOU縱橫開關具有一雙向資料埠,此形 成AOU之雙向資料埠:一位址反娥输入端,連接至位址 操作邏辑電路之位址輸出端;一常數输入端,連接至第三 控制線;及一位输出端,連接至儲存/計數邏辑電路之位 输入端。 儲存/計數邏辑電路包含一R F位址输入端連接至第 三控制線,及一位址輸出端連接至位址操作邏輯電路之位 址输入端。位址多工器具有一第一输入端至儲存/計數邏 輯電路之位址输出端,及一第二输入端連接至位址操作邏 輯電路之位址输出端。AOU縱橫開關,儲存/計數邏辑 電路,及位址操作邏輯電路並具有一控制输入端連接至第 二控制線。 · A 0 U縱橫開關反應在其控制输入端上所接收之 AOU控制信號,載入來自記憶器之位址,轉移由位址操 作邏辑電路所输出之結果至儲存/計數邏輯電路或記憶器 ,及載入由I F U所輸出之常數於儲存/計數邏輯電路中 。儲存/計數邏輯電路暫時儲存位址及位址計算結果。位 址操作邏輯電路依據在其控制输入端上所接收之A 0 U控 制信號,對位址執行算術運算。位址多工器依據在其控制 输入端上所接收之AOU控制信號,選擇输出自儲存/計 本紙張尺度通用中國國家標準(CNS ) A4规格(210X297公釐)1c ----------裝------訂 (請先閲讀背面之注意事項^^:寫本頁) * · 經濟部中央揉準局貝工消费合作社印11 A7 _____B7_ 五、發明説明(u) 數邏輯電路或位址操作邏輯電路上所接收之位址。 I FU,DOU,及AOU內之元件各使用可重規劃 之邏輯裝置內之可重組硬體資源實施,如由與一特定之 I SA相對應之一特定組態資料組所訂定》I FU, DOU,及AOU內之元件之詳細內部結構宜隨I SA ( D R P U爲此編組)之型式而改變,俾在任何時刻實施。 在外環I SA之情形* I FU,DOU,及AOU內之每 一元件之內部結構宜加以最佳化*俾用於串列指令處理上 *在內環I SA之情形,I FU,DOU,及AOU內之 每一元件之內部結構宜加以最佳化,俾用於並列指令處理 上。 T機器各宜包含一公共介面及控制單位,一組互接I /〇單位*及一第二本地時基單位。第二本地時基單位具 有一定時输入端連接至主時基單位,及一定時輸出端連接 至公共介面及控制單位之定時输入端。公共介面及控制單 位具有一位址输出端連接至位址線,一第一雙向資料埠連 接至記憶器I /0線,一雙向控制埠連接至外部控制線, 及一第二雙向資料埠連接至其所靥之每一互接I/0單位 之一雙向資料埠。 第二本地時基單位產生一第二本地定時信號,此獲自 主時基單位上所接收之主頻率基準。公共介面及控制單位 引導資料及命令之轉移於其對應之S機器及其所屬之互接 I /〇單位之一之間。互接I /0單位各轉移自其所屬之 公共介面及控制單位上所接收之訊息經G P I Μ而至另一 本紙張尺度遙用中國國家榣準(CNS ) Α4規格(210Χ297公着1 ~ ~~ ! ---------^------.11------i (請先閲讀背面之注意事項^^寫本頁) 丨:.-*__ A7 B7 五、發明説明(15 ) 互接I /0單位。互接I /0單位亦各選擇轉移自其他互 接I/0單位所接收之訊息至其所屬之公共介面及控制單 位。 I/O τ機器宜包含一公共特製介面及控制單位, —互接I/O單位,及一第三本地時基單位。I/O T 機器內之內部連接與T機器內者類似,然而,I/O τ 機器連接至I /0裝置而非S機器,且故此,包含專用於 —特定I /0裝置之連接。一 S機器經由其對應之T機器 ,GP IM,及一I/O T機器而與系統中之一特定之 I / 0裝置通訊。 G P I Μ提供一可伸縮之點至點互接裝置,供各T機 器平行通訊之用,該組Τ機器及G Ρ I Μ —起構成一可伸 縮之點至點互接裝置,供S機器間平行通訊之用。 經濟部中央梂準局員工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) ^_Γ G Ρ I Μ宜包含一 Κ重η方之靜態互接網路,具有多個第 一通訊波道及多個第二通訊波道。第一通訊波道各包含多 個節點連_位置,第二通訊波道亦然•系統中之I /0單 位各連接至G Ρ I Μ,俾其输入端連接經一訊息输入線而 至一特定之節點連接位置,及其输出端連接經訊息輸出線 而至另一節點連接位置。G Ρ I Μ故此爲一可伸縮網路, 用以平行轉送資料及命令於多個互接I/〇單位之間。 附圖簡述 圖1依本發明所構製之可伸縮,平行,可機動重組計 算之系統之一較宜資施例之方塊圖: 本紙張尺度適用中國國家梯準(CNS ) Α4規格(210Χ 297公釐) 18 ______B7 五、發明説明(l6) 圔2爲本發明之一S機器之較宜實施例之方塊園; 圖3 A爲含有重組指示之一示範程式表; 圖3 B爲在編辑一程式指令序列之期間中所執行之先 行技藝之編輯操作之流程圖; 圚3 C及3 D爲由可機動重組計算編輯器所執行之較 宜之編輯操作之流程圓; 圖4爲本發明之可機動重組之處理單位之較宜資施例 之方塊圓; 圖5爲本發明之指令提取單位之較宜實施例之方塊圜 * 圖6爲狀態圖,顯示由本發明之指令狀態順序器所支 持之一組較宜之狀態; 圖7爲狀態圖,顯示由本發明之岔斷邏辑電路所支持 之一組較宜狀態; 圖8爲本發明之資料操作單位之較宜實施例之方塊圖 1 經濟部令央梂準局貝工消费合作社印製 圖9 A爲經編組用以實施通用外環指令組架構之資料 操作單位之一第一示範實施例之方塊圖; 圖9 B爲經編組用以實施通用內環指令組架構之資料 操作單位之一第二示範圍實施例之方塊圖; 圖10爲本發明之位址操作單位之較宜實施例之方塊 圈; 圖11A爲經編組用以實施通用外環指令組架構之位 址操作單位之一第一示範實施例之方塊圖;_ 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (請先Μ讀背面之注意事項再填寫本頁) ___________· A 7 B7 五、發明説明(π) 圖11Β爲經編組用以實施通用外環指令組架構之位 址操作單位之一第二示範實施例之方塊圖; 圖1 2 Α顯示外環指令組架構之可重組硬體資源之分 配於指令提取單位’資料操作單位’及位址操作單位間之 範例: 圖1 2 B顯示內環指令組架構之可重組硬體資源之分 配於指令提取單位,資料操作單位’及位址操作單位間之 範例; 圖1 3爲本發明之T機器之較宜實施例之方塊圖; 圖14爲本發明之互接I/〇單位之方塊圖; 圖1 5爲本發明之I / 〇 T機器之較宜實施例之方 fft-» ran 塊圖》 圖16爲本發明之通用互接矩陣之較宜實施例之方塊
IbJ
Iflfl 及圖1 7A及1 7B爲本發明之可伸縮’平行,可機動重 組計算之較宜方法之流程圓。 經濟部中央橾準局員工消費合作社印裝 ---------^— (請先閲讀背面之注f項$寫本莧) 較宜實施例之詳細說明 現參考圖1,顯示依本發明所構製之一種可伸縮,平 行,機動重組計算之系統1 0之較宜實施例之方塊圖。系 統1 0宜包含至少一 S機器1 2,與每一 s機器相對應之 一 T機器1 4,一通用互接矩陣(GP IM)1 6,至少 -I/O T機器18,一或更多之I/O裝置20,及 —主時基單位2 2。在該較宜之實施例中,系統1 0包含 本紙張尺度適用中國國家樣準(CNS ) A4規格(210 X 297公釐) A7 B7 經濟部中央橾準局貝工消费合作社印装 五、發明説明 ( 18) 1 I 多 個 S 機 器 f 及 故 此 多 個 T 機 器 ,加上 多個 I / 0 T 機 1 1 I 器 及 多 個 I / 0 裝 置 〇 1 1 I S 機 器 1 2 9 T 機 器 1 4 * 及I / 0 T 機 器1 8 各 1 I 請 具 有 先1 -- 主 定 時 输 入 端 連 接 至 主 時 基單位 2 2 之 定 時输出 端 閲 I 讀! 〇 S 機 器 1 2 各 具 有 一 输 入 端 及 一輸出 端連 接 至 其對應 之 1 1 面 1 ^ 1 T 機 注 1 器 1 4 〇 除 連 接 至 對 rrhff 應 之 S 機器1 2之输 入 端及輸 出 意 事1 端 外 T 機 器 1 4 各 具 有 — 轉 送 输入端 及一 轉 送 輸出端 連 1( | 接 至 G P I Μ 1 6 〇 同 樣 I / 0 T 機器 1 8 各具有 一 -¾ 1 寫奘 本个 % 輸 入 端 及 — 輸 出 端 連 接 至 — I / 0裝置 2 0 及 一轉送 输 •一 | 入 端 及 —- 轉 送 输 出 端 連 接 至 G P I Μ 16 〇 1 I 如 以 下 所 詳 細 說 明 S 機 器 1 2爲 —可機 動 重組之 電 1 1 訂 腦 0 G P I Μ 1 6 構 成 點 對 點 平行互 接裝 置 此方便 各 1 I T 機 器 1 4 間 之 通 訊 0 該 組 T 機 器1 4 及G P I Μ 1 6 1 1 構 成 點 對 點 平 行 互 接 裝 置 用 以 轉移資 料於 各 S 機器1 2 1 1 之 間 0 同 樣 G P I Μ 1 6 該組Τ 機器 1 4 ,及該 組 1 良 I / 0 T 機 器 1 8 構 成 — 點 對 點平行 互接 裝 置 ,用以 轉 1 | 移 I / 0 於 S 機 器 1 2 及 每 一 I / 0裝 置2 0 之 間。主 時 1 基 單 位 2 2 包 含 一 振 盪 器 1 此 提 供一主 定時 信 號 給每一 S 1 1 I 機 器 1 2 及 Τ 機 器 1 4 0 1 在 —- 示 範 之 實 施 例 中 t S 機 器1 2 各使 用 一 Xi1inx 1 1 XC4013 ( 加 州 San Jos e之 Xi 1 in X公司) 現場可規劃閘行 1 1 列 ( F P G A ) 連 接 至 6 4 百 萬 數元組 之隨 機 進 出記憶 器 1 | ( R A Μ ) 來 實 施 〇 Τ 機 器 1 4 各使用 Xi 1 i nx XC4013 1 I F P G A 中 之 可 重 組 硬 體 之 約 百 分之5 0來 實 施 ,每一 I 1 1 本紙張尺度適用中國國家標準(CNS)A4規格(2丨0X297公釐) A7 B7 經濟部中央橾準局員工消費合作社印製 五、發明説获 (19) 1 I / 0 T 機器1 8 亦如 此 0 G P I Μ 1 4 製成 —環形互 1 1 接網 〇 主 時基單 位 2 2 爲 — 時 鐘 信 號 振 通 器 ,連 接至時鐘 1 I 信號 分 配 電路, 以 提供 全 系 統 之 頻 率 基 準 , 如說 明於美專 請 1 1 利申 先 1 請 書 序號_ — — > 題 爲 用 於 相 位 同 步, 彈性頻率 閲 讀 1 1 定時 及 通 訊之系 統 及方 法 〇 G P I Μ 1 4, T機器 背 ώ 之 1 1 1 14 t 及 I/O T機 器 1 8 宜 依 據 訂 定 — 可伸 縮同調界 注 意 事 1 1 面( S C I )之 A N S I / I E E Ε 標 準 1 5 9 6 - 項 再義 1 1 ύ 1 19 9 2 來轉移資 訊。 寫 本 頁 在 較 宜之實 施 例中 系 統 1 0 包 含 多 個 S機 器,平行 1 1 工作 〇 以 下參考 圖 2至 1 2 B 詳 細 說 明 每 一個 別S機器 1 I 12 之 結 構及功 能 。現 參 考 圖 2 顯 示 S 機 器1 2之較宜 1 1 訂 實例 之 方 塊圖》 S 機器 1 2 包 含 —. 第 一 本 地 時基 單位3 0 1 I ,用 以 執 行程式 指 令之 — 可 機 動 重 組 處 理 單 位( D R P U 1 1 )3 2 及一記 億 器3 4 0 第 本 地 時 基 單 位3 0具有一 1 1 定時 输 入 端,此 構成S 機 器 之 主 定 時 输 入 端 。第 一本地時 1 Λ 基單 位 3 0並具 有 一定 時 输 出 端 * 此 提 供 — 第一 本地定時 1 I 信號 或 時 鐘信號 經 一第 — 定 時 信 號 線 4 0 而 至D R P U 1 I 3 2 之 — 定時輸 入 端及 記 憶 器 3 4 之 —. 定 時 输出 端· 1 1 I D R P U 3 2 具 有一 控 制 信 SfM m 輸 出 端 經 一 記憶 器控制線 1 1 4 2 連 接 至記億 器 3 4 控 制 信 號 輸 入 端 J 一 位址 輸出端經 1 1 位址 線 4 4連接 至 記億 器 3 4 之 位 址 输 入 端 :及 一雙向資 1 1 料埠 經 一 記憶器 I / 〇 線 4 6 連 接 至 記 憶 器 3 4 之一雙向 1 1 資料 埠 〇 D R P U 3 2 另 具 有 — 雙 向 控 制 埠經 一外部控 1 I 制線 4 8 連接至 其 對應 之 T 機 器 1 4 之 一 雙 向控 制埠》如 1 本紙張尺度適用中國國家梂準(CNS ) A4規格(210X 297公釐)_ A7 __B7 五、發明説明(2〇 ) 顯示於圖2,記憶器控制線4 2涵蓋X數元,位址線4 4 涵蓋Μ數元,記憶器I /0線4 6涵蓋數元(Nx k )數 元,及外部控制線4 8涵蓋Y數元。 在該較宜之實施例中,第一本地時基單位3 〇接收來 自主時基單位2 2之主定時信號。第一本地時基單位3 〇 自主定時信號產生第一本地定時信號,並输送第一本地定 時信號至DRPU 3 2及記憶器3 4。在該較宜之資施 例中,第一本地定時信號在各S機器1 2中可不相同。故 此,在一特定之S機器12內DRPU 32及記憶器 34工作於與任何另外之S機器12之DRPU 32及 記億器3 4相獨立之時鐘信號頻率、上。第一本地定時信號 宜與主定時信號在相位上同步。在較宜之實施例中,第一 本地時基單位3 0使用鎖相變頻電路實施,含有使用可重 組之硬體資源所實施之鎖相偵測電路•精於本藝之人士知 道,在不同之實施例中,第一本地時基單位3 0可製成一 時鐘信號分配樹之一部份。 記憶器3 4宜製成RAM,並儲存程式指令,程式資 經濟部中央橾準局貝工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) - ·„ 料,及組態資料組,供DRPU 32使用》任一特定之 S機器1 2之記億器34宜可經由GP IM 1 6進出系 統1 0中之任一其他之S機器1 2 »而且,S機器1 2之 特性宜具有一均勻之記憶位址空間。在較宜之實施例中’
儲存於記億器3 4中之程式指令可選擇含有發給DRPU 3 2之可重組指示。現參考圖3 A,顯示一示範之程式 表50,包含重組指示。如顯示於圖3A,該示範之程式 本紙張尺度逡用十國國家搮準(〇呢)人4規格(2丨0><297公釐) -CO - 經濟部中央橾率局貝工消費合作社印装 A7 B7 五、發明説明(21 ) 表5 0包含一組外環部份5 2,一第一內環部份5 4,一 第二內環部份5 5,一第三內環部份5 6 ,一第四內環部 份5 7,及一第五內環部份5 8。精於本藝之人士容易明 瞭,、內環辭係指一程式之一重複部份,此負責執行 特定之一組有關之操作,及、外環"一辭係指一程式中主 要負貴執行通用之操作及/或轉移控制自一內環部份至另 一之部份。一般言之,一程式之內環部份5 4,5 5, 56,57,58對可能巨大之資料組執行特定之操作。 例如,在影像處理應用上,第一內環部份5 4可對影像資 料執行彩色格式變換操作,及第二至第五內環部份5 5, 56,57,58可執行線性過濾,迴旋,圖案搜索,及 壓縮操作。精於本藝之人士知道,內環部份5 5,5 6, 57,58之一連續序列可視爲一軟體管道。外環部份 5 2各負實資料I /0及/或引導來自內環部份5 4之資 料及控制轉移至第二內環部份5 5 »精於本藝之人士且明 瞭,一特定之內環部份54,55,56,57,58可 包含一或更多之重組指示。一般言之,在任一特定之程式 中,程式表5 0中之外環部份5 2包含各種通用指令型式 ,而程式表5 0之內環部份5 4,5 6則由較少之指令型 式組成,用以執行特定之一組操作。 在示範之程式表5 0中,一第一重組指示出現於第一 內環部份5 4之開始處,及一第二重組指示出現於第一內 環部份5 4之終止處。同樣,一第三重組指示出現於第二 內環部份5 5之開始處;及一第四重組態指示出現於第三 本紙張尺度適用中國國家梯皁(CNS ) A4規格(2丨0X297公釐) ----------¾— ..is\ (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央橾準局貝工消費合作杜印製 A7 _______B7_ 五、發明説明(22 ) 內環部份5 6開始處;一第五重組指示出現於第四內環部 份5 7之開始處;及一第六及第七重組指示分別出現於第 五內環部份之開始及終止處。重組指示各宜指出一組態資 料組,此訂定一內部DRPU硬體組織,專用於並最佳化 一特定指令組架構(I SA)之實施。一I S A爲可用以 編訂一電腦程式之一原始或核心之指令組。I S A訂定指 令格式’運算碼,資料格式,位址模式,執行控制旗標, 及程式進出記發器。精於本藝之人士知道,此相當於一 I SA之普通定義。在本發明中,S機器之DRPU 3 2可由使用每一所需之I S A之獨有之組態資料組在執 行時迅速編組,以直接實施多個I SA。即是,每一 ISA由對應之組態資料組所訂定之獨有之內部〇Rpu 硬體組織實施。故此,在本發明中,第一至第五內環部份 54,55,56 ,57,58 各對應一獨有之 I SA, 即分別爲I SA 1 ,2,3,4,及k。精於本藝之人 士知道,每一連續ISA無需爲獨有者。故此,ISA k可爲ISA 1 ,2,3,4,或任何不同之ISA» 該組外環部份52並對應一獨有之I SA,即I SA 〇 。在較宜之實施例中,在程式執行之期間中,連續重組指 示之選擇可取決於資料。於選擇一特定之重組指示後,其 後可經由對應之組態資料組所訂定之一獨有之D R P U硬 體組織依據一對應之ISA執行程式指令。 在本發明中,一特定之I S A可依其所含之指令之數 目及型式歸類爲內環I SA或外環I SA »含有多個指令 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公瘦1 ~~ 一 ~~ (請先聞讀背面之注意事項再填寫本頁) •裝. 訂 A7 B7 經濟部中央橾隼局貝工消費合作杜印装 五、發明説明 ( 23 ) 並 可用 以 執 行通 用 操 作 之 一 I S A 爲 — 外 環 y 而 由 較 少之 指 令所 構 成 並 用 以 執 行 特 定 型 式 之 操 作 之 I S A 爲 一 內環 I S A 〇 由 於 外 環 I S A 用 以 執 行 通 用 操 作 » 故 外 環 I S A 大 部 份 可 用 於 需 要 依 次 執 行 各 程 式 指 令 之 時 刻 。外 環 I S A 之 執 行 性 能 特 性 宜 以 所 執 行 之 每 — 指 令 之 時 鐘信 號 週期 來 表 示 0 反 之 » 由 於 內 環 I S A 用 以 執 行 特 定 型式 之 操作 » 故 內 環 I S A 大 部 份 可 用 於 需 要 平 行 程 式 指 令執 行 之時 刻 0 內 環 I S A 之 執 行 性 能 特 性 宜 以 每 時 鐘 信 號週 期 所執 行 之 指 令 , 或 每 時 鐘 信 號 週 期 所 產 生 之 計 算 結 果來 表 示。 精 於 本 藝 之 人 士 知 道 刖 所 討 論 之 循 序 程 式 指 令 執行 及 平行 指 令 執 行 餍 於 — 單 個 D R P U 3 2 內 之 程 式 指 令執 行 。系 統 1 0 中 多 個 S 機 器 1 2 之 存 在 方 便 在任 何 時 刻平 行 執行 多 個程式 指 令 序 列 在 此 每 — 程 式 指 令序 列 各由 一 程式 之 D R P U 3 2 執 行 〇 D R P U 3 2 各 經 編組 » 俾具 有 並 列 或 串 列 硬 體 > 用 以 在 — 特 定 之 時 間 執 行 一特 定 之內 環 I S A 或 外 環 I S A 〇 任 一 特 定 之 D R P U 3 2之 內 部 硬 體 組 組 依 埋 設 所 執 行 之 程 式 指 令 序 列 內 之一 或 更多 之 重 組 指 示 之 選 擇 而 隨 時 改 變 〇 在 較 宜 之 實 施 例 中 ♦ I S A 及 其 對 應 之 內 部 D R P U 硬 體組 織 設 計 用 以 對 有 關 一 組 可 用 之 可 重 組 硬 體 資 源 之特 定 之一 類 計 算 問 題 提 供 最 佳 之 計 算 執 行 9 如 Λ 刖 述 及 以 下更 詳 細說 明 者 • 與 一 外 環 I S A 對 rrhf 應 之 — 內 環 D R P U 硬體 組織宜 加 以 最 佳 化 t 以 執 行 循 列 程 式 指 令 t 及 與 一 內 環 請 閲 之 注 意 事 項 再f -填 |裝 ϊ 訂 .乂 A7 _B7 _ 五、發明説明(24) I S A相對應之一內部D R P U硬體組織宜加以最佳化, 以執行並列程式指令。一示範之通用外環I S A顯示於附 件A,及專用於迴轉上之一示範之內環I S A顯示於附件 B。 經濟部中央標準局貝工消费合作社印装 除重組指示外,圖3 A之示範之程式表5 0宜包含普 通高階語言敘述,例如,依C程式語言所寫之敘述。精於 本藝之人士知道,加進一或更多之重組指示於一程式指令 序列中需要一編輯器,經加修改,以負責重組指示。現參 考圖3 B,顯示在程式指令序列之編輯期間中所執行之先 行技藝之編輯操作之一流程圖。在此,先行技藝之編辑操 作一般相當於由GNU C編輯器(GCC)所執行者, 此爲自由軟體基金(明州劍橋)所生產。精於本藝之人士 知道,以下所述之先行技藝之編辑操作可容易加以統一, 俾供其他編辑器使用。該先行技藝之編輯操作開始於步.驟 5 0 0,由編輯器前端選擇一程式序列中之一次高諧敘述 。其次,編輯器前端在步驟5 0 2中產生與所選之高階敘 述相當之中階碼,此在G C C之情形中相當於記發器轉移 階層(RTL)之敘述。在步驟5 0 2之後,編輯器前端 在步驟5 0 4中決定是否需要考慮另一高階敘述。如爲是 ,則該較宜之方法回至步驟5 0 0。 如在步驟5 0 4中,編輯器前端決定無其他之高階敘 述需要考慮,則編輯器後端其次在步驟5 0 6中執行普通 記發器分配操作。在步驟5 0 6後,編輯器後端在步驟 5 0 8中選擇次一 RTL敘述,俾在現RTL敘述群內作 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) 經濟部中央揉準局貝工消费合作社印裝 Α7 Β7 五、發明説明(25) 考慮。編輯器後端然後在步驟5 1 0中決定是否有一規則 存在,規定現RTL敘述群可轉譯爲一組組合語言敘述之 方式。如此一規則並不存在,則該較宜之方法回至步驟 5 0 8,以選擇另一RTL敘述,俾加進現RTL敘述群 中。如有與現RTL敘述群相對應之一規則存在,則編輯 器後端在步驟512中依據該規則產生一組組合語言敘述 。步驟5 1 2後,編輯器後端決定在次一 RTL敘述群之 本文中是否次一 RTL敘述需要考慮。如爲是,則較宜之 方法回至步驟5 0 8 ;否則,較宜之方法終止。 本發明宜包含一編輯器,用於可機動重組計算上•現 參考圖3 C及3 D,顯示較宜編輯操作之一流程圖,由可 機動重組計算之一編輯器執行。該較宜之編輯操作在步驟 6 0 0開始,由可機動重組計算之編輯器選擇一程式指令 序列內之一次階敘述。其次,可機動重組計算之編輯器之 前端在步驟6 0 2中決定所選之高階敘述是否爲一重組指 示•如爲是,則可機動重組計算之編輯器之前端在步驟 6 0 4中產生一RTL重組敘述,其後*該較宜之方法回 至步驟6 0 0。在較宜之實施例中,RTL重組敘述爲一 非標準之RTL敘述,此包含一I SA識別碼。如在步驟 6 0 2中,所選之高階程式敘述非爲重組指示,則可機動 重組計算之編輯器之前端其次在步驟6 0 6中以普通方式 產生一組RTL敘述。在步驟6 0 6後,可機動重組計算 之編輯器之前端在步驟6 0 8中決定是否另一高階敘述需 要考慮。如爲是,則該較宜之方法回至步驟6 0 0 :否則 本紙張尺度適用中國國家標率(CNS ) Α4現格(210Χ297公釐) ----------^— (請先閲讀背面之注意事項寫本萸) ΐτ 經濟部中央橾準局貝工消费合作社印裝 A7 B7 五、發明説明(26 ) ,較宜之方法進行步驟6 1 0,以發起後端操作。 在步驟6 1 0,可機動重組計算之編輯器之後端執行 記發器分配操作。在本發明之較宜實施例中’ I SA各規 定各I S A之記發器之構造相同;故此,記發器分配操作 依普通方式執行。精於本藝之人士知道,一般言之’各 I S A之記發器構造相同並非絕對必需。其次,可機動重 組計算之編輯器之後端在步驟6 1 2中選擇現考慮中之 RTL敘述群內之次一 RTL敘述。可機動重組計算之編 輯器之後端然後在步驟614中決定所選之RTL敘述是 否爲一RTL重組敘述。如所選之RTL並非RTL重組 敘述,則可重動重組計算之編輯器之後端在步驟6 1 8中 決定是否有供現所考慮之R T L敘述群使用之一規則存在 ^如爲否,則該較宜之方法回至步驟6 1 2,以選擇次一 RTL敘述,俾加進現所考慮之RTL敘述群中,如在步 驟6 1 8中有一規則供現所考慮之RTL敘述群使用,則 可機動重組計算之編辑器之後端其次在步驟6 2 0中依此 規則產生與現所考慮之R T L敘述群相對應之一組組合語 言敘述。在步驟6 2 0後,可機動重組計算之編辑器之後 端在步驟6 2 2中決定是否次一 R T L敘述群之本文內之 另一 R T L敘述需要考慮。如爲是,則該較宜之方法回至 步驟612;否則,較宜之方法終止。 如在步驟6 1 4中,所選之RTL敘述爲一RTL重 組敘述,則可機動重組計算之編辑器之後端在步驟6 1 6 中選擇與RTL重組敘述內之I S A識別碼相對應之一規 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐)—~— -29 - (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 A7 __B7____ 五、發明説明(27 ) 則組。在本發明中,I S A宜各有一獨有之規則組。規則 組故此各提供一或更多之規則,用以依據一特定之I S A ,變換RTL敘述群爲組合語言敘述。在步驟6 1 6後, 較宜之方法進行至步驟6 1 8。與任一特定之I SA相對 應之規則組宜含有一規則,用以轉譯RTL重組敘述爲一 組組合語言指令,此產生一軟體岔斷,此導致執行一重組 處理,詳細說明於下* 在上述之方式中,可機動重組計算之編輯器在編輯操 作之期間中,依據多個I SA,選擇並自動產生組合語言 敘述。換言之,在編輯過程中,可機動重組計算之編輯器 依據一可變I SA,編輯一單組之程式指令。可機動重組 計算之編輯器宜爲一普通之編辑器,經加修改,以執行以 上參考圖3 C及3 D所述之較宜之編輯操作。精於本藝之 人士知道,雖所需之修改並不複雜,但鑒於先行技藝之編 輯方法及先行技藝之可重組計算方法,此修改並不明顯。 現參考圚4,顯示一可機動重組處理單位3 2之較宜 實施例之方塊圖。DRPU 3 2包含一指令提取單位( 經濟部中央橾準局貝工消费合作杜印装 (請先閲讀背面之注意事項再填寫本頁) i (IFU) 60,一資料操作單位(DOU) 62,及一
位址操作單位(AOU) 64。IFU 6 0 * D 0 U 6 2,及AOU 6 4各具有一定時輸入端連接至第一定 時信號線4 0。I FU 6 0具有一記憶器控制输出端連 接至記億器控制線4 2,一資料输入端連接至記憶器I / 0線4 6,及一雙向控制埠連接至外部控制線4 8。 I F U 6 0另具有一第一控制输出端連接經一第一控制 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐)~~ ' A7 ___B7_ 五、發明説明(28 ) 線7 0而至DOU 6 2之一第一控制輸入端,及一第二 控制输出端連接經一第二控制線72而至AOU 64之 —第一控制输入端。I FU 6 0並具有一第=控制輸出 端連接經一第三控制線74而至DOU 6 2之第二控制 輸入端及AOU 6 4之一第二控制輸入端。DOU 6 2及AOU 6 4各具有一雙向資料埠連接至記憶器ί /0線46。最後’ AOU 64具有一位址输出端,此 形成D R P U之位址輸出端。 D R P U 3 2宜使用一可重組或可重規劃之邏輯裝 置,例如 F P G A ’ 諸如 Xiiinx xc4013(加州 San
Jose 之 Xilinx 公司)或一A T&T 0 R C ATM1C07 (賓 州Allentown之AT&T微電子公司)實施》可重規割邏輯 裝置宜提供多個:1 )可選擇重規劃邏辑塊,或可編組邏 輯塊(CLB) ;2)可選擇重規劃I/O塊(Ι0Β) :3)可選擇重規劃互接結構;4)資料儲存資源;5) 三態緩衝資源;及6 )線接邏輯作用能力。C L B各宜包 含可選擇重組電路,用以產生邏輯作用,儲存資料,及轉 經濟部中夬橾隼局貝工消费合作社印製 (請先閲讀背面之注意1f項再i寫本頁) ' 送信號。精於本藝之人士知道,可重組資料儲存電路亦可 包含於一或更多之資料儲存塊(DB S )中,與該組 * C L B分開,此視所用之可重規劃邏輯裝置之確實設計而 定。在此,在F P GA內之可重組資料儲存電路視爲在 C L B內,即是,並不假設有D S B存在。精於本藝之人 士容易明瞭,此處所述之一或更多元件(此等使用以 C L B爲基礎之可重組資料儲存電路)在有D S B之情形 }紙張尺度適用中國國家樣準(CNS)A4規格( 210X297公釐)_ _ ~ — 經濟部中央橾率局真工消费合作社印掣 A7 _________B7__五、發明説明(29) ,可使用D S B爲基礎之電路。I 〇 B各宜包含可選擇重 組電路,用以轉移資料於C L B及一F P GA输出銷之間 。一組態資料組訂定一D R P U硬體組態或組織,此規定 在CLB內所執行之功能,以及:1)在CLB內;2) 在各CLB之間;3)在IOB內;4)在各IOB之間 ;及5)在CLB及I0B之間之互接》精於本藝之人士 明瞭,經由組態資料組,可重組每一記憶器控制線4 2, 位址線44,記憶器I/O線46,及外部控制線48中 之數元數。組態資料組宜儲存於系統1 〇內之一或更多之 S機器記憶器3 4中。精於本藝之人士明寮,DRP U並 不限於FPGA爲基礎之實施•例如,DRPU 32可 製成以RAM爲基礎之狀態機器,此可包含一或更多之査 閱表。或且,DRPU 32可使用一複合可規劃邏輯裝 置(CPLD)實施》然而,精於本藝之人士知道,系統 10之一些S機器12可具有並非可重組之DRPU 3 2。 在較宜之實施例中,IFU 60,DOU 62, 及AOU 64各爲可機動重組者。故此,其內部硬體組 態在程式執行之期間中可選擇修改。IFU 60指導指 令提取及解碼操作,記憶器進出操作,DRPU重組操作 ,及發送控制信號至DOU 62及AOU 64,以便 執行指令。DOU 62執行有關資料計算之操作,及 AOU執行有關位址計算之操作。每一I FU 60, DOU 62’及IOU 64之內部結構及作用現詳細 本紙张尺度適用中國國家橾準(CNS ) A4規格(210X297公釐)~~~~~~ ----------装------ir (請先閱讀背面之注意事項再4ί寫本頁) * A7 B7 經濟部中央橾準局貝工消費合作社印裝 五、發明説明( 30 ) 1 | 說 明 如 下 0 1 I 現 參 考 圖 5 » 顯 示 指 令 提 取 單 位 6 0 之 一 較宜實 施例 1 I 之 方 塊 圖 〇 I F U 6 0 包 含 一 指 令 狀 態 順 序 器(I S S 諳 1 1 先 1 ) 1 0 0 > —* 架 構 說 明 記 億 器 1 0 1 9 記 億 器 堆山ία 進《通 輯電. 閲 讀 1 I 路 1 0 2 重 組 邐 辑 電 路 1 0 4 t 岔斷邏 輯 電 路1 0 6, 背 Sr 之 1 I 提 取 控制 單 位 1 0 8 指 令 緩 衝 器 1 1 0 > 解 碼控制 單位 注 意 事 1 1 1 1 2 指 令解 碼 器 1 1 4 運 算 碼 儲存 記 發 組1 1 6, 再/ 1 記 發 器 檔 案 ( R F ) 位 址 記 發 器 組 1 1 8 » 常 數記發 組 寫 本 頁 裝 1 1 2 0 9 及 —- 處 理 控 制 記 發 組 1 2 2 〇 I S S 10 0具 1 I 有 一 第 — 及 — 第 二 控 制 输 出 端 此 等 分 別 構 成 I F U 之第 1 I —. 及 第 二 控 制 输 出 端 及 —. 定 時 输 入 端 9 此 構 成I F U之 1 1 訂 定 時 輸 入 端 〇 I S S 1 0 0 並 具 有 — 提 取 / 解碼控 制输 1 1 出 端 連 接 經 一 提 取 / 解 碼 控 制 線 1 3 0 而 至 提取控制 單位 1 1 1 0 8 之 控 制 输 入 端 及 解碼 控制 單 位 1 1 2 之 控制輸 入端 1 1 〇 I S S 1 0 0 另 具 有 — 雙 向 控 制 埠 連 接 經 —雙向 控制 1 % 線 1 3 2 而 至 每 — 記 憶 器 進 出 邏 輯 電 路 1 0 2 ,重組 邏輯 1 1 電 路 1 0 4 » 及 岔 斷 邏 輯 電 路 1 0 6 之 —* 第 — 雙向控 制埠 1 I 0 I S S 1 0 0 並 具 有 一 運 算 碼 輸 入 端 連 接 經一運 算碼 1 1 1 線 1 4 2 而 至 運 算 碼 儲 存 記 發 組 1 1 6 之 輸 出 端。最 後, 1 1 I S S 1 0 0 具 有 —· Utih 雙 向 資 料 埠 連 接 經 ___. 處 理資料 線 1 1 1 4 4 而 至 處 理 控制 記 發 組 之 — 雙 向 資 料 埠 〇 1 1 記 億 器 進 出 邏 輯 電 路 1 0 2 1 重 組 邏 輯 電 路1 0 4, 1 I 及 岔 斷 邏 輯 電 路 1 0 6 各 具 有 — 第 二 雙 向 控 制 連接至 外部 1 I 控 制 線 4 8 〇 記 憶 器 進 出 邏 輯 電 路 1 0 2 » 重 組邏輯 電路 1 [ 本紙浪尺度適用中國國家橾準(CNS ) A4規格(2丨Ο X 297公釐) 經濟部t央橾李局貝工消费合作社印衷 A7 ___B7五、發明説明(3i) 1 0 4,及岔斷邏辑電路1 0 6另各具有一資料輸入端連 接經一實施控制線131而至架構說明記憶器1〇1之輸 出端》記億器進出邏輯電路1 0 2另具有一控制輸出端構 成I F U記憶器控制輸出端,及岔斷邏辑電路1 〇 6另具 有一輸出端連接至處理資料線1 4 4。指令緩衝器1 1 〇 具有一資料輸入端構成I F U之資料輸入端,一控制输入 端連接經一提取控制線1 3 4而至提取控制單位1 〇 8, 及一控制输出端連接經一指令線1 3 6而至指令解碼器 1 1 4之輸入端。指令解碼器1 1 4具有一控制输入端連 接經一解碼控制線1 3 8而至解碼控制單位1 12之一控 制輸出端,及一输出端連接經一解碼指令線1 4 0而至: 1 )運算碼儲存記發組1 1 6之輸入端;2) RF位址記 發組1 1 8之输入端;及3 )常數記發組1 2 0之输入端 » RF位址記發組1 1 8及常數記發組1 2 0各具有一输 出端一起構成I FU之第三控制输出端7 4。 架構說明記憶器1 0 1儲存架構規格信號,此表示現 DRPU組態之特徵。該架構規格信號宜包含1)指示一 預設組態資料組;2 )指出可容許組態資料組之一表;3 )指出與現所考慮之I S A相對應之組態資料組,即指示 訂定現DRPU組態之組態資料組:4)指明IFU 6 0所在之S機器1 2所靥之T機器內之一或更多之互接 I /0單位3 0 4之一互接位址表,如以下參考圖1 3所 詳細說明者:5 ) —組岔斷信號,此訂定岔斷潛伏及岔斷 __精確資訊,指定JJ 6 0’如_!反應岔斷;及6)—記 本&張尺度適用不國國家橾準(CNS )74規格(2丨0X297公嫠1—二 一 -〇4 - (錆先聞讀背面之注意事項再填戈本頁) A7 B7 經濟部中央梯準局男工消费合作杜印装 五、發明説明(32 ) 憶器進出常數,此指定一自動記憶器位址增量。在較宜之 實施例中,組態資料組實施架構說明記億器1 0 1如一組 CLB,編組成一僅讀記億器(ROM)。架構說明記億 器101之內容之架構規格信號宜包含於每一組態資料組 中。如此,由於每一組態資料組各對應一特定之I SA, 故架構說明記憶器101之內容隨現所考慮之ISA而不 同。在一特定之I SA,I SA中宜包含一記憶器讀出指 令,以方便程式進出於架構說明記億器1 0 1之內容。此 使程式在其執行之期間中,能取用有關現D R P U組態之 資訊。 在本發明中,重組邏辑電路1 0 4爲一狀態機器,此 控制一系列之重組操作,俾便依組態資料重組D R P U 3 2。重組邏輯電路1 0 4宜於收到重組信號時,發起重 組操作。如以下所詳細說明者,重組信號由岔斷邏輯電路 1 0 6於反應在外部控制線4 8上所接收之重組岔斷,或 由I S S 1 0 0於反應埋置於一程式內之重組指示時產 生。在電源開上/復位情形後,重組操作使用由架構說明 記憶器1 0 1所指出之預設組態資料組提供初始D R P U 組態。在初始D RP U組態已建立後,重組操作並提供選 擇性之D R P U重組。於完成重組操作後,重組邏輯電路 1 0 4發出一完成信號。在較1;之實施例中,重組邏輯電 路1 0 4爲不可重組之邏輯電路,此控制組態資料組之載 入於可重規劃邏輯裝置本身中,且如此,重組操作序列由 可重規劃通輯裝置製造廠商訂定。重組操作故爲精於本藝 (請先閲讀背面之注$項再填寫本頁} 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中夬標準局貝工消費合作杜印装 A7 __B7___五、發明説明(33 ) 之人士所知。 每一D R P U組態宜由一組態資料組提供,此訂定一 特定之硬體組織,專用於實施一對應之I S A。在較宜之 實施例中,I FU 60各包含以上所示之元件,而不管 DRPU之組態如何。在基本之階層,由I FU 6 0內 之每一元件所提供之功能不受現所考慮之I S A影響。然 而,在較宜之實施例中,IFU 60之一或更多元件之 詳細結構及功能可不同,此視其編組所用之I S A之性質 而定。在較宜之實施例中,架構說明記憶器1 0 1及重組 邏輯電路1 0 4之結構及功能在各ORPU組態中宜保持 不變。I FU 60之其他元件之結構及功能及其依 ISA型式而改變之方式現加以詳細說明。 處理控制記發組122儲存由ISS 100在指令 執行之期間中所使用之信號及資料》在較宜之實施例中, 處理控制記發組1 2 2包含一記發器用以儲存一處理控制 字碼,一記發器用以儲存一岔斷向量,及一記發器用以儲 存一組態資料組之指示。處理控制字碼宜包含多個情況旗 標,此等可依指令執行期間中所發生之情況選擇設置及復 位》處理控制字碼另包含多個過渡控制信號,此訂定可服 務岔斷之一或更多之方式,如以下詳細說明。 在較宜之實施例中,處理控制記發組1 2 2製成一組 C L B,經加編組,供資料儲存資料及閘邏輯之用》 ISS 100宜爲一狀態機器,此控制提取控制單 位108,解碼控制單位112,DOU 62,及 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)~~~7~ ~~~'~~ 經濟部中央搮準局貝工消费合作社印裝 A7 _B7_五、發明説明(μ ) AOU 6 4之操作,並發送記億器讀出及記憶器寫入信 號至記憶器進出邏輯電路1 〇 2,以方便指令之執行。現 參考圖6 ,顯示一狀態圖,顯示由I SS 100所支持 之一組較宜之狀態。在電源開上或復位情況後,或在發生 重組即時後,ISS 100在狀態P中開始操作。於反 應由重組邏輯電路1 0 4所發出之完成信號時,I S S 100進行至狀態S,在此,I SS在電源開上/復位情 況或重組發生之情形時分別發起或儲存程式狀態資訊。 I SS 1 00其次前進至狀態F,在此,執行指令提取 操作。在指令提取操作中,I SS 1 00發出一記億器 讀出信號至記憶器進出邏輯電路1 0 2,發出一提取信號 至提取控制單位1 0 8,及發出一增量信號至AOU 64,使一次指令程式位址記發器(NIPAR) 232 增置,如以下參考圖11A及11B詳細說明。在狀態F 後,I SS 100前進至狀態D,以發起指令解碼操作 。在狀態D,I SS 100發出一解碼信號至解碼控制 單位112。在狀態D之期間中,ISS 100另自運 算碼儲存記發組116中取出經解碼之指令相對應之一運 算碼。根據所取出之運算碼,ISS 100進行至狀態 E或狀態Μ,以執行指令執行操作。在該指令可在一單時 鐘信號循環中執行之情形,ISS 100前進至狀態Ε ;否則,I SS 100前進至多循環指令執行之狀態Μ 。在指令執行之操作中,ISS 1〇〇產生DOU控制 信號,AOU控制信號,及/或送給記億器進出邏輯電路 請 先 閲 讀 背 Λ 之 注
I 頁 裝 訂 本紙浪又度逋用中國固家揉準(CNS ) Α4规格(210X297公釐) -37 - A7 _B7__ 五、發明説明(35) 1 0 2之信號,以便執行與所取出之運算碼相對應之指令 。在狀態E或Μ之後,ISS 100前進至狀態W。狀 態W, ISS 100產生DOU控制信號。AOU控制 信號,及/或記億器寫入信號,以便儲在指令執行結果。 狀態W故此稱爲寫回狀態。精於本藝之人士知道,狀態F ,D,Ε或Μ,及W構成一完全之指令執行循環。在狀態 W後,在需要暫停指令之執行之情形,I SS 100前 進至狀態Υ。狀態Υ相當於一空閒狀態,例如,此可能在 一 Τ機器1 4需要進出S機器之記憶器3 4時用之。在狀 態Υ後,或在指令繼績執行之情形,在狀態W後,I S S 1 0 0回至狀態F,以回復另一指令操作循環。 經濟部中央標率局貝工消费合作社印策 (請先Μ讀背面之注$項再填寫本頁)
如顯示於圖6,該狀態圖並包含狀態I ,此指定爲一 岔斷服務狀態。在本發明中,ISS 100接收來自岔 斷邏輯電路10 6之岔斷通知信號9如以下參考圖7所詳 細說明者,岔斷邏輯電路1 0 6產生過渡控制信號,並儲 存該過渡控制信號於處理控制記發缸1 2 2內之處理控制 字碼中。過渡控制信號宜指示狀態F,D,E,M,W, 及Y中之何者爲可岔斷者,每一可岔斷狀態中所需之岔斷 精確度,及在每一可岔斷狀態,在狀態I後繼續執行指令 之次一狀態。如ISS 100在一特定之狀態中接收一 岔斷通知信號,如過渡控制信號表示現狀態爲可岔斷者, 則ISS 100前進至狀態I。否則,ISS 1〇〇 前進如未收到岔斷信號之情形,直至到達一可岔斷狀態。 _二_旦ISS 100已前進至狀態I,ISS 本紙佚尺度適用中國國家橾準(CNS ) A4规格(2丨Ox297公釐)~ 一 A7 B7 經濟部中央樣準局貝工消费合作社印氧 五、發明説明 ( 36 ) 1 0 0 宜 進 出 處 理 控 制 記發 組 1 2 2 9 以 定 置 一 岔 斷屏 敝 旗 檩 » 並 取 出 一 岔 斷 向 置。 在 取 出 岔 斷 向 置 後 9 I S S 1 0 0 宜 經 由 普 通 副 常 式跳 入 — 岔 斷 處 理 器 來 服 務 該現 岔 斷 * 如 .岔 斷 向 置 所指 定 〇 在 本 發 明 中 > D R P U 3 2 反 rrte 應 1 ) 在外部 控制線 4 8 上 所確 定 之 一 重 組 岔斷 ; 或 2 ) 執行 一 程 式 指 令序 列 內 之 —. 重 組 指 示 而 發 起 重組 0 在較 宜 之 實 施 例 中 9 重組 岔 斷 及 重 組 指 示 之 執 行 導 致副 常 式 跳 至 一 重 組 處 理 器 。重 組 處 理 器 宜 保 存 程 式 狀 態 資訊 並 發 出 — 組 態 資 料 組 位址 及 重 組 信 號 至 重 組 邏 輯 電 路1 0 4 0 在 現 岔 斷 並 非 — 重 組岔 斷 之 情 形 9 一 旦 已 服 務 岔斷 > 則 I S S 1 0 0 前 進 至由 •ija 渡 控 制 信 號 所 示 之 次 -狀 態 9 從 而 回 復 完 成 或發.起 一 指 令 指 循 環 〇 在 較 宜 實 施 例 中 由I S S 1 0 0 所 支 持 該 組狀 態 依 I S A ( 用 以 編組 D R Ρ U 3 2 ) 之性 質 而 改 變。 故 此 > I S A 中 之 — 或 更 多之 指 令 可 在 — 單 時 鐘 信 號 循環 中 執 行 時 狀 態 Μ 不 會 出 現於 該 I S A » 普通 內 環 I S A 之 情 形 亦 然 0 如 所述 圖 6之 狀 態 圖 宜 訂 定 由 I S S 支持 之 狀 態 用 以 執 行 通 用 之 外環 I S A 9 在 實 施 內 環 I S A 之 情 形 ί I S S 1 0 0 宜平 行 支 持 多 組 之 狀 態 F » D, E 1 及 W » 從 而 方 便 指 令 執行 之 管 道 控 制 » 其 方 式 爲 精於 本 藝 之 人 士 所 容 易 明 瞭 〇 在較 宜 之 實 施 例 中 » I S S 1 0 0 製 成 —- 以 C L Β 爲基 礎 之 狀 態 機 器 » 此 依 現 所考 慮 之 I S A 食 支 持 上 述 之 狀態 或 一 副 組 之 狀 態 〇 本紙張尺度適用中國國家橾準(CNS ) Α4規格(210Χ297公釐) 請 k. 閲 讀 背 之 注 意 事 項 再 费 -39 - A7 B7 經濟部中央橾準局員工消费合作社印装 五、發明説明(37 ) 岔斷邏輯電路1 0 6宜包含一狀態機器,此反應經由 外部控制線4 8所收到之一岔斷信號而產生過渡控制信號 ,並執行岔斷通知操作》現參考圖7,顯示一狀態圖,顯 示由岔斷邏輯電路1 0 6所支持之一組較宜之狀態。岔斷 邏輯電路1 0 6開始操作於狀態P »狀態P相當於一電源 開上,復位,或重組情況。於反應由重組邏輯電路1 0 4 所發出之完成信號時,岔斷邏輯電路1 0 6前進至狀態A ,並自架構說明記憶器1 0 1中取出岔斷反應信號。岔斷 邏輯電路1 0 6然後由岔斷反應信號產生過渡控制信號, 並儲存過渡控制信號於處理控制記發組1 2 2中。在較宜 之實施例中,岔斷邏輯電路1 0 6包含一以C L B爲基礎 之可規劃邏輯徑列(PLA),用以接收岔斷反應信號, 並產生過渡控制信號。在狀態A後,岔斷邏輯電路1 0 6 前進至狀態B,以等待一岔斷信號。於收到一岔斷信號時 ,在處理控制記發組1 2 2內之岔斷屏蔽旗標已復位之情 形,岔斷邏輯電路1 0 6前進至狀態C。一旦在狀態C中 ,岔斷邏辑電路1 0 6決定岔斷之發源地,岔斷優先,及 岔斷處理器位址。在岔斷信號爲一重組岔斷之情形,岔斷 邏辑電路1 0 6前進至狀態R ·並儲存一組態資料組位位 址於處理控制記發組1 2 2中。在狀態R後,或在岔斷信 號並非一重組岔撕之情形,在狀態C後,岔斷邏輯電路 1 0 6前進至狀態N,並儲存岔斷處理器位址於處理控制 記發組1 2 2中*岔斷邏辑電路1 0 6其次前進至狀態X ,並發出一岔斷通知信號至I SS 1 00 »在狀態X後 ^-- (請先閲讀背面之注$項再填寫本X ) 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(2I0X297公釐) A7 _B7_ 五、發明説明(38) ,岔斷1 2 2回至狀態B,以等待次一岔斷信號。 經濟部中央標準局負工消费合作社印«. (請先閲讀背面之注意事項再填寫本頁) _____ -__Γ 在較宜實施例中,由岔斷反應信號,及因而過渡控制 信號所訂定之岔斷潛伏性之程度依現I S A (用以重組 DRPU 32)而改變。例如,專用於高性能即時動作 控制之I S A需要快速及可預測岔斷反應能力。與此一 ISA相對應之組態資料組故此宜包含指示需要低潛伏岔 斷之岔斷反應信號。對應之過渡控制信號故宜指明多個 I S S狀態爲可岔斷者,從而使一岔斷可在一指令執行循 環完成之前暫停該指令執行循環。與專用於即時動作控制 之I SA不同,專用於影像迴旋操作之I SA需要能確保 每單位時間之迴旋操作數最大之岔斷反應能力。與影像迴 旋ISA相對應之組態資料組宜含有訂定需要高潛伏性岔 斷之岔斷反應信號。對應之過渡控制信號宜指明狀態W爲 可岔斷者。在ISS 100經編組來實施影像迴旋 I SA時平行支持多組狀態F,D,E,及W之情形,過 渡控制信號宜指明每一狀態W爲可岔斷者,且另訂定岔斷 服務需延遲,直至各平行指令執行循環已完成其狀態W操 作爲止。此確保在服務岔斷之前,先執行整群之指令,從 而維持合理之管道執行性能程度。 以與岔斷潛伏性程度相似之方式由岔斷反應信號所訂 定之岔斷精確程度亦依I SA (用以編用DRPU 3 2 )改變。例如,在指定狀態Μ支诗可岔斷之多循環操作之 外環用之可岔斷狀態之情形,岔斷反應信號宜指定需要精 確之岔斷》過渡控制信號故此指定在狀態Μ中所接收之岔 本紙張尺度適用中國國家梯準(CNS ) Α4規格(2丨0X297公釐) -41 - 經濟部中央標準局貝工消费合作社印裝 A7 B7五、發明説明(39 ) 斷作爲精箱岔斷處理,以確保可成功地重行開始多循環操 作。在另一實例’在支持非可預設之管道算術操作之 I S A之情形,岔斷反應信號宜指定需用非精確之岔斷。 過渡控制信號故此指定在狀態W中所接收之岔斷作爲非精 確之岔斷處理。 對任一特定之I SA,岔斷反應信號由I SA之與組 態資料組對應之部份訂定或編輯程式。經由可規劃岔斷反 應信號及對應之過渡控制信號之產生,本發明方便在逐個 I S A之基礎上實施最佳之岔斷設計。精於本藝之人士知 道,極大部份之先行技藝之電腦架構並不提供岔斷能力之 彈性規格,即可規劃狀態過渡激發,可規劃岔斷潛伏性, 及可規劃岔断精確度。在較宜之實施例中,岔斷钃輯電路 1 0 6製成一C L B爲基礎之狀態機器,此支持上述之狀 態。 提取控制單位108反應由ISS 100所發出提 取信號,指導載入指令於指令緩衝器1 1 0中。在較宜之 實施例中,提取控制單位108使用一組CLB內之正反 器製成普通單一熱譯碼之狀態機器。精於本藝之人士知道 ,在一不同之實施例中,提取控制單位1 0 8可編組成一 普通譯碼狀態機器或一以R OM爲基礎之狀態機器。指令 緩衝器1 1 0暫時儲存由記憶器3 4所載入之指令。在外 環I SA之實施上,指令緩衝器1 1 0宜使用多個CLB 製成一普通之以RAM爲基礎之先入先出(F I FO)緩 衝器》在內環I SA之實施上,指令緩衝器1 1 0宜使用 本紙張尺度適用中國國家樣準(CNS ) A4規格(2丨0X297公釐)—~ " - I -- I - - - —II 1 i/ -= I - -- - - 1----- 丁 ,·5* (請先閲讀背面之注意事項再填寫本頁) «- A7 經濟部中央樣率局貝工消费合作社印氧 B7五、發明説明(40 ) 一組I OB內之多個正反器或I OB及CLB內之多個正 反器,製成一正反器記發器。 解碼控制單位112反應由ISS 100所發出之 解碼信號,引導指令自指令緩衝器1 1 0轉移至指令解碼 器1 1 4。在內環I SA之情形,解碼控制單位1 1 2宜 製第一以ROM爲基礎之狀態機器,包含一以C L B爲基 礎之ROM連接至一以C L B爲基礎之記發器。在外環 I SA之情形,解碼控制單位1 1 2宜製成一以CLB爲 基礎之解碼之狀態機器。對作爲輸入接收之每一指令,指 令解碼器1 1 4输出一對應之運算碼,一記發器檔案位址 ,及可選擇之一或更多之常數,如一般情形。在內環 I SA,指令解碼器1 1 4宜經編組,俾對作爲输入接收 之一群指令解碼。在較宜之實施例中,指令解碼器1 1 4 製成以C L B爲基礎之解碼器,經加編組,用以對現考慮 下之I SA中所含之每一指令解碼。 運算碼儲存記發組116暫時儲存由指令解碼器 1 4 4所輸出每一運算碼,並輸出每一運算碼至I S S 100。當一外環I SA實施於DRPU 32中時,運 算碼儲存記發組116宜使用最適當數目之正反器記發器 排構成。正反器記發器接收來自指令解碼器1 1 4之信號 ,此代表自先前排隊通過指令緩衝器1 0 0之運算碼真實 數元場所獲得之類或群碼。正反器記發器排依解碼設計儲 存上述之類或群碼,此設計宜降低I S S之復雜性至最低 程度。在內環ISA之情形,運算碼儲存記發組116宜 請 先 聞 讀 背 St 之 注 意 事 項 再 旁 裝 訂
K 本紙浪尺度適用中國國家梂奉(CNS ) A4规格(210X297公釐) -43 _ 經濟部中央橾準局負工消费合作社印装 A7 B7五、發明説明(41 ) 儲存更直接獲自指令解碼器114所输出之運算碼真實數 元場所獲得之運算碼指示信號。內環I S A需具有較小之 運算碼真賁數元場,從而減少由指令緩衝器1 1 0,指令 解碼器1 1 4,及運算碼儲存記發組1 1 6所排序之指令 之緩衝,解碼,及運算碼指示之資施需求至最低程度》總 而言之,在外環I SA上,運算碼儲存記發組1 1 6宜製 成正反器記發器排之小聯合,其特徵爲數元寬度等於運算 碼真實大小或其一分數。在內環I S A之情形,運算碼儲 存記發組1 1 6宜爲一較外環I S A爲小及更爲統一之正 反器記發器排。在內環之情形中較小之正反器記發器排反 映內環ISA較之外環ISA最少之指令計算特徵。 RF位址記發組1 1 8及常數記發組1 2 0分別暫時 儲存由指令解碼器1 1 4所输出之每一記發器檔案位址及 每一常數。在較宜之實施例中,運算碼儲存記發組1 1 6 ,RF位址記發組1 1 8,及常數記發組1 2 0各製成如 一組CLB,經加編組,用以儲存資料。 、記憶器進出邏輯電路1 0 2爲記憶器控制電路,此依 據架構說明記億器1 2 2中所指定之微記億器位址大小, 引導並使資料同步轉移於記憶器34,DOU 62,及 AOU 64之間。記億器進出邏輯電路102另引導並 使資料及命令同步轉移於s機器12及一特定之T機器 1 4之間。在較宜之實施例中,記憶器進出邏辑電路 1 0 2支持簇叢模式記憶器進出,且宜使用C L B製成一 普通之RAM控制器。精於本藝之人士知道,在重組之期 1 I I I n I I I I 訂 (請先聞讀背面之注$項再4寫本頁) 本紙張尺度適用申國國家橾準(CNS > A4規格(210X297公釐) 44 A7 B7 經濟部中央標準局貝工消费合作社印裝 五、發明説明(42) 間中,可重組邏輯裝置之輸入及输出爲三態,使電阻性之 終端可表示未確定之邏輯位準,且故此不致困擾記億器 3 4。在一不同之實施例中,記億器進出邏輯電路1 0 2 可構製於DRPU 32之外部。 現參考圖8,顯示資料操作單位6 2之一較宜實施例 之方塊圖·ϋ〇υ 62依自ISS 100所接收之 DOU控制信號,RF位址,及常數’對資料執行操作· D 0 U 62包含一DOU縱橫開關1 50,儲存/對齊 邏輯電路1 5 2,及資料操作邏辑電路1 5 4 * DOU縱 橫開關1 5 0,儲存/對齊邏輯電路1 5 2,及資料操作 邏輯電路1 5 4各具有一控制输入端連接經第一控制線 70而至I FU 60之第一控制輸出端。DOU縱橫開 關1 5 0具有一雙向資料埠,此形成DOU之雙向資料埠 ;一常數输入端連接至第三控制線7 4 ;—第一資料反饋 输入端連接經一第一資料線1 6 0而至資料操作邏輯電路 1 5 4之資料輸出端;一第二資料反饋输入端連接經一第 二資料線16 4而至儲存/對齊邏輯電路1 5 2之資料输 出端;及一資料输出端連接經一第三資料線1 6 2而至儲 存/對齊邏輯電路1 5 2之資料输入端。除其資料輸出端 外,儲存/對齊邏輯電路1 5 4具有一位址輸入端連接至 第三控制線7 4。資料操作邏輯電路1 5 4另具有資料输 入端連接經第二資料線1 6 4而至儲存/對齊邐輯電路之 輸出端。 資料操作通輯電路1 5 4反應在其控制输入端上所接 本紙張尺度逋用中國國家標準(CNS ) Α4规格(210Χ297公釐) 45 A7 ϋ/ 五、發明説明(43) 收之DOU控制信號,對在其資料輸入端上所接收之資料 執行算術,移位,及/或邏輯運算•儲存/對齊邏輯電路 1 5 2包含資料儲存元件,此等在其位址输入端及控制输 入端所分別接收之R F位址及D 0 U控制信號之引導下’ 暫時儲存運算子,常數,及與資料計算有關之部份結果9 DOU縱橫開關1 5 0宜爲一普通之縱橫開關網路’此依 據在其控制输入端上所接收之D 0 U控制信號,方便載入 來自記憶器3 4之資料,轉移由資料操作邏輯電路1 5 4 所输出之結果至儲存/對齊邏輯電路152或記憶器34 ,及載入由IFU 60所输出之常數於儲存/對齊蠼輯 電路1 5 2中。在較宜實施例中,資料操作邏辑電路 1 5 4之詳細結構取決於由現考慮下之I S A所支持之操 作之型式。即是,資料操作邏辑電路1 54含有電路,用 以執行由現考慮之ISA內之資料操作指令所指定之算術 及/或邏輯運算•同樣。儲存/對齊邏輯幫路1 5 2及 DOU縱橫開關1 5 0之詳細結構取決於現考慮下之 I SA。依I SA型式而定之資料操作邏輯電路1 54 , 儲存/對齊邏輯電路1 5 2,及DOU縱橫開關1 5 〇之 詳細結構以下參考圖9 A及9 B加以說明。 在外環ISA,DOU 62宜經編組,以對資料執 行串列操作。現參考圖9A,顯示DOU 6 1之一第~ 示範實施例之方塊圖,其編組在實施一通用之外環I S A 。一通用外環ISA需要硬體,經加編組,以執行數學運 算,諸如乘法,加法,及減法;布爾運算,諸如、及* , 本紙浪尺度逡用中國國家梯準(CNS > A4規格(210X297公釐) 請 先 閲 背 £r 之 注 旁 經濟部中央橾率局貝工消費合作社印¾ -46 - 經濟部中央揉率局工消費合作杜印製 A7 __B7五、發明説明(44) %或〃 ’及、非,:移位操作;及旋轉操作。故此,在逋 用外環I SA之實施之情形,資料操作邏輯電路1 5 4宜 包含一普通算術邏輯軍位(ALU ) /移位器1 8 4,具 有一第一输入端,一第二输入端,一控制输入端,及一输 出端。儲存/對齊邏輯電路1 5 2宜包含一第一RAM 1 8 0及一第二RAM 18 2,各具有一資料输入端, 一資料输出端,一位址選擇输入端,及一激發输入端。 DOU縱橫開關1 5 0宜包含一普通縱橫開關網路,具有 前參考圖8時所述之二雙向及單向縱橫連接,並具有输入 及输出端。精於本藝之人士知道,外環I S A用之D 0U 縱橫開關1 5 0之有效構造可包含多工器,三態緩衝器, C L B基礎之邏辑電路,直接佈線,或上述各元件之副組 ,由可重組連接裝置連接成任何組合。在外環I S A, DOU縱橫開關1 5 0構造用以加速串列資料在最少可能 之時間中移動,同時提供最少之獨有資料移動縱橫連接, 以支持統一之外環指令型式。 第一 RAM 1 8 0資料输入端連接經第二資料線 1 6 2而至DOU縱橫開關1 5 0資料输出端,RAM 182之資料输入端亦如此。第一RAM 180及第 二RAM 182之位址選擇输入端連接經第三控制線 74,以接收來自I FU 60之記發器檔案位址。同樣 ’第一及第二RAM 180,182之激發輸入端連接 經第一控制線7 0,以接收D0U控制信號》第一及第二 RAM 1 80,1 82之資料输出端連接至ALU/移 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----------装------1T------·§- (請先Μ讀背面之注$項再4(寫本頁) _ ____·»_ -47 - A7 B7 經濟部中央揉準局工消費合作杜印«. 五、發明説明( 45 ) 位器 1 8 4 之 第— 及第二输入 端,且 亦連接至D 0 U 縱橫 開關 1 5 2 之 第二 資料反饋入 端。A L U /移位器 1 8 4 之控 制 输入 端 經第 一控制線7 0連接 ,以接收D 0 U 控制 信號 及A L U / 移位器1 8 4之輸 出端連接至D 0 U 縱 橫開 關 15 0 之第 一資料反嫌输入端 。D 0 U縱橫 開 關 15 0 之其 餘 輸入 及输出端之 連接與 以上參考圖8 時 所 述 者相 同 9 爲 便於 執 行資 料操作指令 ,在I S S狀態E或 Μ 之期 間中 9 IF U 6 0發出D 0 U控制 信號,R F位 址 » 及 常數 至 DO U 6 1。第一及 第二R AM 18 0 1 8 2 提供 一 第一 及第二記發 器植案 ,用以暫時儲 存 資 料 。第 — 及第 二 R A Μ 18 0 ,18 2內之個別位 址 依 據 在每 — R A Μ 之各 別位址選擇 輸入端 上所接收之R F 位 址 選擇 0 同樣 第一 及第二R A Μ 1 8 0*182 之 載 入 由在 其 寫入 激 發输 入端上所接 收之D 0 U控制信號 控 制 9 在較宜 之實 施 例中 ,至少一 R AM 1 8 0,1 8 2 包 含 —通 過 能力 » 以便轉移資料自 D 0 U 縱橫開關1 5 0 直 接 至A L U / 移 位器 1 8 4。A L U / 移位器1 8 4 在 其 控 制输 入 端上 所 接收 之D 0 U控 制信號 之指導下,對 白 第 — ’ R A Μ 1 8 0所 接收之第一 運算子 及/或自第二 R A Μ 所接 收 之第 二 運算 子執行算術 ,邏輯 ,或移位操作 〇 DO U 縱橫 開 關1 5 0選擇轉 送:1 )資料於記憶 器 3 4 及第 — 及第 二 R A Μ 18 0 ,1 8 2之間;2 ) 來 白 A L U /移 位 器1 8 4之結果 至第一 及第二R A Μ 本紙張尺度適用中國國家橾率(CNS > A4规格(210X297公釐) A7 B7 經濟部-6-央揉準局貝工消費合作社印裝 五、發明説明 ( 46 ) 1 1 1 8 0 1 1 8 2 » 或 記憶器 3 4 ; 3 ) 第 —· 或 第 二 R A Μ 1 I 1 8 0 9 1 8 2 中 所儲存 之 資 料 至 記 憶 器 3 4 ; 及 4 ) 1 1 | 來 S I F U 6 0 之 常數至 第 一 及 第 二 R A Μ 1 8 0 9 1 1 請 1 8 2 〇 如 前 述 > 在 第一或 第 二 R A Μ 1 8 0 t 1 8 2 先1 閱 1 讀 之任 —. 具 有 一 通 過 能 力之情 形 f D 0 U 縱橫 開 關 1 5 0 並 背1 面 1 之 1 選 擇 轉 送 來 白 記 憶 器 3 4之 資 料 或 A L U / 移 位 器 之 輸 1 j 事 1 出 直 接 回 至 A L U / 移位器 1 8 4 〇 D 0 U 縱 橫 開 關 % ! 1 5 0 依 據 在 其控 制 输入端 上 所 接 收 之 D 0 U 控制信號 > •寫(農 本个 執行 特 定 之轉送操 作 *在較宜 之 實 施例 中 A L U / 移位 Ά 1 一 1 I 器 1 8 4 使 用 — 組 C L B內 之 邏 辑 功 能 產 生 器 及 可 重 組 邏 1 1 .輯 裝 置 內 之 專 用 於 數學運算 上 之 電 路 構 成 〇 第 一 及 第 二 1 1 R A Μ 1 8 0 1 8 2各 宜 使用 一 組 C L B 內 之 資 料 儲 訂 1 存 電 路 構 成 及 D 0 U縱橫 開 關 1 5 0 宜 依 上 述 方 式構製 1 I | 現 參 考 圖 9 B 9 顯示D 0 U 6 3 之 第 一 示 範 實 施 1 1 練 例 f 其編組在 用 以 實 施一內 環 I S A 9 — 般 言 之 _ 內 環 I I S A 支持 較 少 之特 殊操作 t 且 宜 用 以 對 可 能 較 大 之 資 料 1 1 組 執 行 — 組 公 共 操 作 。內環 I S A 之 最 佳計 算 性 能 故 此 由 « 1 1 經 編 組 來 執 行 平 行 操 作之硬 體 產 生 0 故 此 9 在 D 0 U V · 6 3 之 第 二 示 範 實 施 例中, % 料 操 作 邏 輯 電 路 1 5 4 * 儲 1 | 存 / 對 齊 邏 輯 電 路 1 5 2 - 及 D 0 U 縱 橫 開 關 1 5 0 經 加 1 I 編 組 以 執 行 管 道 計 算。資 料 操 作 邏 辑 電 路 1 5 4 包 含 一 1 1 I 管 道 功 能’ 單 位 1 9 4 ,具有 多 個 输 入 端 » — 控 制 输 入 端 » 1 及 — 輸 IW 出 端 〇 儲 存 / 對齊邏 辑 電 路 1 5 2 包 含 : 1 ) 一 組 1 1 本紙張尺度適用中國國家橾準(CNS > A4規格(210X297公釐) 經濟部中央樣準局貝工消费合作社印装 A7 __B7___五、發明説明(47) 普通正反器行列1 9 2,具有一資料輸入端,一資料輸出 端,及一控制输入端;及2)—資料選擇器190,具有 一控制输入端,一資料输入端,及與多個現有之正反器行 列相對應之多個資料輸出端》DOU縱橫開關1 5〇包含 —普通縱橫開關網路,具有二重雙向縱橫連接。在D OU 6 3之第二示範資施例中,DOU縱橫開關1 5 〇宜包 含前參考圖8時所述之輸入端及輸出端,唯第二資料反饋 輸入端除外。與外環I SA之情形類似,內環I SA用之 DOU縱横開關1 5 0之有效構造可包含多工器,三態緩 衝器,C L B基礎之邏輯霄路,直接佈線,或一副組之上 述元件成可重組之方式*在一內環I SA,DOU縦橫開 關1 5 0宜製成可在最少之時間中增加平行資料之移動至 最大程度,同時具有最少之獨有資料移動縱橫連接,以支 持繁重之管道內環指令。 資料選擇器1 9 0之資料輸入端連接經第一資料線 1 6 2而至DOU縱橫開關1 5 0之資料輸出端。資料選 擇器1 9 0之控制输入端連接經由第三控制線7 4來接收 RF位址,及資料選擇器1 9 0之输出端各連接至一對應 之正反器行列輸入端。正反器行列1 9 2之控制输入端各 連接經由第一控制線7 0而接收DOU控制信號’正反器 行列資料輸出端各連接至管道功能單位1 9 4之輸入端。 功能單位1 9 4之控制输入端連接經由第一控制線7 0而 接收DOU控制信號,及功能單位1 9 4之输出端連接至 DOU縱橫開關1 5 0之第一資料反饋输入端。DOU縱 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐)~~~~ ----------^------1T /1».· (請先聞讀背面之注意事項再填'"本頁) A7 B7 經濟部中央棣準局貝工消費合作社印装 五、發明説明 ( 48 ) I 橫開關 1 5 0 之 其 餘输入 端 及输出 端之連接與以上參考圖 1 1 1 8時所 述 者 相 同 0 1 Ί 在 操 作 時 * 功 能單位 1 9 4依 其控制输入端上所接收 1 1 請 1 I 之D 0 U 控 制 信 號 ,對在 其 資料输 入端上所接收之資料執 先 閲 1 | 讀 1 1 行管道 操 作 〇 精 於 本藝之 人 士知道 ,功能單位1 9 4可一 背 面 1 1 乘累稹 單 位 > — 臨 限決定 單 位,一 影像旋轉單位,一邊緣 注 意 重 1 I 加強單 位 或 適 用 於對分 割 之資料執行管道操作之任何型 Ψ 項 再 1 f ( 1 式之功 能 單 位 〇 資 料選擇 器 19 0 依據在其控制輸入端上 -寫 本 裝 I 所接收 之 R F 位址 ,轉送 來 白D 0 U縱橫開關之输出端上 頁 1 1 I 之資料 至 一 特 定 之 正反器 行列1 9 2。正反器行列1 9 2 1 1 各宜包 含 一 組 依 順 序連接 之 資料閂 ,用以在其控制輸入端 1 1 上所接 收 之 控 制 信 號之引 導 下,在 空間上及暫時對齊資料 訂 1 於另一 正 反 器 行 列 19 2 之 資料內 容》DOU縱橫開關 1 | 15 0 選 擇 轉 送 1 )來 白 記憶器 3 4之資料至資料選擇 1 I 器1 9 0 ; 2 ) 來 自乘/ 累 稹單位 1 9 4之結果至資料選 1 1 擇器1 9 0 或 記 憶 器3 4 ; 及3 ) 來自IFU 60之常 a 1 數至資 料 選 擇 器 1 9 0。 精 於本藝 之人士知道,一內環 1 1 I S A 可 具 有 一 組 內裝 之常數 。在此一內環I SA之 1 1 實施中 > 儲 存 / 對 齊邏辑 電 路1 5 4宜包含一C L Β基礎 1 l 之R 〇 Μ ’ 含 有 內 裝常數 » 從而省 除去需要轉送常數自 1 I I F U 6 0 經 D 0 U縱 橫 開關1 5 0而至儲存/對齊邏 1 輯電路 1 5 2 0 在 較宜之 實 施例中 ,功能單位1 9 4宜使 1 用一組 C L Β 內 邏 輯功能 產 生器及 專用於數學運算之電路 1 1 實施。 正 反 器 行 列 19 2 各 宜使用 —組CLB內之正反器 1 1 本紙浪尺度適用中國國家標準(CNS)A4規格(210X297公釐) A7 B7 經濟部中央標準局—工消费合作杜印裝 五、發明説明 ( 49 ) 1 1 實 施 * 及 資 料 選 擇 器 1 9 0 宜 使 用 一 組 C L B 內 之邏 輯功 1 1 能 產 生 器 及 資 料 連 接 電 路 實 施 〇 最 後 > D 0 U 縱 橫開 關 1 1 I 1 5 0 宜 以 上 述 內 環 I S A 之 方 式 實 施 0 I I 請 1 I 現 參 考 器 1 0 9 顯 示 位 址 操 作 單 位 6 4 之 一 較宜 實施 先 閲 1 1 讀 1 1 例 0 A 0 U 6 4 依 據 自 I F U 所 收 到 之 A 0 U 控制 信號 背 面 之 1 1 1 R F 位 址 > 及 常 數 * 對 位 址 儲 存 操 作 A 0 U 6 4包 注 意 事 1 1 含 — A 0 U 縱 橫 開 關 2 0 0 » 儲存 / 計 數 邏 辑 電 路3 0 2 再 1 1 裝 I » 位 址 操 作 邏辑 電 路 2 0 4 贅 及 — 位址 多 X 器 2 0 6 〇 .為 本 百 A 0 U 縱 橫 開 關 2 0 0 I 儲 存 / 計 數 邏 輯 電 路 2 0 2 ,位 Λ 1 1 I 址 操 作 邏 輯 電 路 2 0 4 > 及 位 址 多 工 器 2 0 6 各 具有 一控 1 1 制 输 入 端 連 接 經 第 二 控 制 線 7 2 而 至 I F U 6 0之 第二 1 1 控 制 輸 出 端 0 A 0 U 縱橫 開 關 2 0 0 具 有 — 雙 向 資料 埠構 訂 1 成 A 0 U 之 雙 向 資 料 埠 一 位 址 反 饋 輸 入 端 連 接 經一 第一 1 1 位 址 線 2 1 0 而 至 位 址 操 作 邏 輯 電 路 2 0 4 之 位 址輸 出端 1 I 1 — 常 數輸 入 端 連 接 至 第 三 控 制線 7 4 及 — 位 址輸 出端 1 1 ϊ 連 接 經 —· 第 二 位 址 線 2 1 2 而 儲存 / 計 數 通 輯 電 路2 0 2 1 之 位 址 输 入 端 〇 除 其 位 址 输 入 端 及 控 制 輸 入 端 外 ,儲 存/ 1 1 計 數 邏 輯 電 路 2 0 2 具 有 —· R F 位 址 输 入 端 連 接 至第 三控 1 1 制 線 7 4 » 及 一 位 址 輸 出 端 連 接 經 一 第 三 位 址 線 2 1 4而 K 1 1 至 位 址 操 作 邏辑 電 路 2 0 4 之 位 址 輸 入 端 〇 位 址 多工 器 1 1 2 0 6 具 第 —- 输 入 端 連 接 至 第 -- 位 址 線 2 1 0 一第 二输 1 I 入 端 連 接 至 第 三 位 址 線 2 1 4 t 及 一 输 出 端 構 成 A 0 U 1 1 6 4 之 位 址 A-n. 輸 出 端 〇 1 1 位 址 操 作 邏 辑 電 路 2 0 4 在 其 控 制 輸 入 端 上 所接 收之 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨OX297公釐) A7 B7 經濟部中央樣準局貝工消費合作社印装 五、發明説明 ( 50 ) A 0 U 控 制 信 號 之 指 導 下 ♦ 對在 其 位 址 输 入 端 上 所接收 之 位 址 執 行 算 術 運 算 〇 儲 存 / 計數 邏 輯 電 路 2 0 2 暫時 儲存 位 址 及 位 址 計 算 結 果 P A 〇 U縱 橫 開 關 2 0 0 依 據奄 其控 制 輸 入 端 上 所 接 收 之 A 0 U 控制 信 號 9 方 便 來 白 sc m 器 3 4 之 位 址 之 載 入 1 由 位 址 操作 邏 輯 電 路 2 0 4 所輸 出 之 結 果 轉 移 至 儲 存 / 計 數 邏 輯 電路 2 0 2 或 記 憶 器 3 4 中 及 載 入 由 I F U 6 0 所 输 出之 常 數 於 儲 存 / 計 數邏 輯 電 路 2 0 2 中 0 位 址 多 工 器 2 0 6 在 其 控 制 輸 入 端 上所 接 收 之 A 0 U 控 制 信 號 之 指 導 下 ,選 擇 输 出 白 儲 存 / 計數 邏 輯 電 路 2 0 2 或 位 址 操 作 邏 輯 電路 2 0 0 上 所 接 收 之位 址 至 A 0 U 6 4 之 位 址 輸 出 端 。在 較 宜 之 實 施 例 中 ,A 0 U 縱橫 開 關 2 0 0 儲 存 / 計 數邏 辑 電 路 2 0 2 及位 址 操 作 邏 輯 電 路 2 0 4 之 詳 細 結 構取決於 現 考 慮 下 之 IS A 之 型 式 如 以 下 參 考 圊 1 1 A 及1 1 B 所 述 〇 現 參 考 圖 1 1 A 顯 示 A 0 U 6 5 之 — 第 一示 Afr m 實 施 例 之 方 塊 圖 其 編 組 用 以 實施 一 通 用 外 環 I S A 0 — 通 用 外 環 I S A 需 要 硬 體 » 用 以對 儲 存 / 計 數 通 輯 電路 2 0 2 中 所 儲 存 之 程 式 計 數 及位 址 之 內 容 執 行 諸 如加 9 減 增 量 I 及 減 量 等 運 算 0 在 A 0 U 6 5 之 第 — 示範 實 施 例 中 位 址 操 作 邏辑 電 路 2 0 4 宜 包 含 — 次 — 指 令程 式 位 址 記 發 器 ( N I P A R ) ♦ 具有 — 輸 入 端 » —. 輸 出端 及 —* 控 制 輸 入 端 f '~~· 算 術 單 位 ,具 有 一 第 一 輸 入 端 t —— 第 二 输 入 端 9 — 第 三 输 和Q 入 端 9 — 控制 输 入 端 » 及 — 输 出端 » 及 一 多 X 器 2 3 0 » 具 有 一 第 一輸 入 端 __. 第 二 輸 入端 — 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐) B7 經涛部中央揉準局貝工消費合作社印装 五、發明説明(51 ) 控制输入端,及一输出端。儲存/計數邏輯電路2 0 2宜 包含一第三RAM 220及一第四RAM 222,各 具有一输入端,一输出端,一位址選擇输入端,及一激發 輸入端。位址多工器2 0 6宜包含一多工器,具有一第一 輸入端,一第二输入端,一第三輸入端,一控制輸入端, 及一輸出端。AOU縱橫開關2 0 0宜包含一普通縱橫開 關網路,具有二雙向縱橫連接,並具有前有關圖1 〇所述 之输入端及输出端。AOU縱橫開關2 0 0之一有效之實 施可包含多工器,三態緩衝器,C L B基礎之邏輯電路, 直接佈線,或此等元件由可重組連接所接成之任何組合。 在外環18丸,人〇11縱橫開關2 0 0宜製成可在最少之 時間中增加串列位址移動至最大程度,同時提供最少之獨 有位址移動縱橫連接,以支持統一之外環I s A位址操作 指令。 第三RAM 220之输入端及第四RAM 222 之输入端各連接經第二位址線212而至AOU縱橫開關 200之輸出端•第三及第四RAM 220 ’ 222之 位址選擇輸入端連接經過第三控制線7 4,以接收來自 IFU 60之RF位址,及第三及第四RAM 220 ,2 2 2之激發輸入端連接經過第二控制線7 2 ’以接收 A0U控制信號。第三RAM 220之輸出端連接至多 工器2 3 0之第一输入端,算術單位2 3 4之第一輸入端 ,及位址多工器2 0 6之第一輸入端。同樣,第四RAM 2 2 2之輸出端連接至多工器2 3 0之第二输入端,算 請 先 閲 讀 背 面 之 注 意 事 項 再 % 禽 本 頁 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) 54 - A7 B7 經濟部中央揉準局貝工消费合作社印«. 五、發明説明(52) 術單位2 3 4之第二輸入端,及位址多工器2 0 6之第二 輸入端。多工器230,NIPAR 232,及算術單 位2 3 4之控制输入端各連接至第二控制線7 2。算術單 位2 3 4之輸出端構成位址操作邏輯電路2 0 4之輸出端 ,且故此連接至AOU縱橫開關2 0 0之位址反饋輸入端 及位址多工器2 0 6之第三输入端》AOU縱橫開關 2 0 0及位址多工器2 0 6之其餘输入端及输出端之連接 與前參考圖1 0時所述相同。 爲方便執行位址操作指令,IFU 60在ISS狀 態E或Μ之期間中,發出AOU控制信號,RF位址,及 常數至AOU 64。第三及第四RAM 220, 2 2 2提供一第一及一第二記發器檔案,以分別暫時儲存 位址β在第三及第四RAM 220,222內之個別儲 存位置依據每一R AM之各別位址選擇输入端上所接收之 RF位址選擇。第三及第四RAM 220,22 2之載 入由各別RAM 220,222在其寫入激發输入端上 所接收之AOU控制信號控制。多工器2 3 0在其控制輸 入端所接收之A 0 U控制信號之指導下,選擇轉送由第三 及第四RAM 220,222所輸出之位址至 NIPAR 232-NIPAR 232載入自多工器 2 3 0之輸出端上所接收之一位址,並反應在其控制输入 端上所接收之AOU控制信號,增量其內容。在較宜之實 施例中,N I PAR儲存欲執行之次一程式指令之位址。 算術單位2 3 4執行算術運算,包含對自第三及第四 1裝— (請先閲讀背面之注f項再4!寫本頁) 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0 X 297公釐)e p -55 - 經濟部中央揉準局負工消费合作社印製 A7 _ B7 五、發明説明(53 ) RAM 220,222所接收之位址及/或對 NIPAR 232之內容加,減,增量,及減置。 AOU縱橫開關200選擇轉送:1)來自記億器34之 位址至第三及第四RAM 220,222 ;及2)由算 術單位2 3 4所输出之位址計算結果至記億器3 4或第三 及第四RAM 220,222 ·Α〇υ縱橫開關220 依據在其输入端上所接收之A 0 U控制信號,執行一特定 之轉送操作。位址多工器2 0 6在其控制输入端上所接收 之AOU控制信號之指導下,選擇轉送由第三RAM 2 2 0所输出之位址,由第四RAM 2 2 2所輸出之位 址,或由算術單位2 3 4所输出之位址計算結果至AOU 位址输出端β 在較宜之實施例中,第三及第四RAM各使用一組 C L B內所存在之資料儲存電路實施。多工器2 3 0及位 址多工器2 0 6各宜使用一組C L B內所存在之資料選擇 電路實施,及N I PAR 232宜使用一組CLB內所 存在之資料儲存電路實施》算術單位2 3 4宜使用一組 C L B內所存在之邏輯功能產生器及專用於數學運算之電 路來實施。最後,AOU縱橫開關2 0 0宜依前述之方式 實施。 現參考圖1 1 B,顯示AOU之一第二示範實施例之 方塊圖,其編組在用以實施一內環I SA。內環I SA宜 需要用以執行一組非常有限之位址操作之硬體,及用以維 持至少一發源地位址指示器及對應數目之目的地位址指示 本紙張尺度適用中國國家搞準(CNS ) A4規格(210X 297公釐) n^i- nn ^^^1 —^n n nn 1^1 一ev (請先M讀背面之注f項再填¾本頁〆 經濟部中央橾率局貝工消費合作社印«. A7 ___B7_五、發明説明(54 ) 器之硬體。需要非常有限數目之位址操作或甚至單個位址 操作之內環處理型式包含對影像資料之塊形,點矩陣,或 蛇形之操作;數元反向操作;對園形緩衝資料操作,及可 變長度資料分析操作。在此,考慮一單個位址操作,即一 增量操作。精於本藝之人士知道,執行增量操作之硬體在 本質上亦能執行減量操作,從而提供一額外之位址操作能 力。在AOU 66之第二示範之實施例中,儲存/計數 邏輯電路2 0 2包含至少一位址記發器2 5 2,具有一输 入端,一输出端,及一控制输入端:至少一目的位址記發 器254,具有一输入端,一输出端,及一控制输入端: 及一資料選擇器2 5 0,具有一输入端,一控制输入端, 及多個輸出端,其數等於現有之發源地及目的地位址記發 器252,254之總數。在此,討論一單個發源地位址 記發器2 5 2及一單個目的位址記發器2 5 4,及故此, 資料選擇器2 5 0具有一第一輸出端及一第二輸出端。位 址操作邏輯電路204包含一 N I PAR 232,具輸 入端,一输出端,及一控制输出端;及一多工器260 ’ 具有輸入端,其數等於資料選擇器輸出端之數,一控制輸 入端,及一輸出端》其中,多工器2 6 0具有一第一輸入 端及一第二輸入端。位址多工器2 0 6宜包含一多工器, 具有多個輸入端,其數較資料選擇輸出端多一,第一控制 輸入端,及一输出端。故此,其中,位址多工器2 0 6具 有一第一輸入端,一第二输入端,及一第三输入端。 AOU縱橫開關2 0 0宜包含一普通縱橫開關網路,具有 本紙張尺度適用中國國家榡準(CNS ) A4規格(210X297公釐)^ -ί I I I - I I — in I, i I— - - -- -- I - . (請先閲婧背面之注意事項再填^本頁) 經濟部中央標準局貝工消費合作社印裝 A7 _______ B7_五、發明説明(55 ) 雙向及單位縱橫連接,並具有前參考圖1 0時所述之輸入 端及输出端。AOU縱橫開關2 0 0之一有效之實施可包 含多工器,三態緩衝器,C L B基礎之邏輯電路,直接佈 線,或此等元件由可重組連接所接成之任何副組合。在一 內環18丸,人011縱橫開關2 0 0宜製成可在最少之時 間中移動最多之平行位址,同時亦提供最少之獨有位址移 動縱橫連接,以支持內環位址操作。 資料選擇器2 5 0之輸入端連接至AOU縱橫開關 2 0 0之输出端。資料選擇器2 5 0之第一及第二输出端 分別連接至發源位址記發器2 5 2之输入端及目的位址記 發器2 5 4之輸入端。發源地位址記發器2 5 2及目的地 位址記發器2 5 4之控制輸入端連接通過第二控制線7 2 ,以接收AOU控制信號。發源地位址記發器2 5 2之輸 出端連接至多工器2 6 0之第一輸入端及位址多工器 206之第一輸入端。同樣,目的地記發器254之輸出 端連接至多工器2 5 4之第二输入端及位址多工器2 0 6 之第二输入端。N I PAR 2 3 2之輸入端選擇至多工 器260之输出端,NI PAR 232之控制输入端連 接經過第二控制線7 2,以接收AOU控制信號,及 NIPAR 232之输出端連接至AOU縱橫開關 2 0 0之位址反饋輸入端及位址多工器2 0 6之第三輸入 端》AOU縱橫開關2 0 0之其餘輸入端及輸出端之選連 接與以上參考圖10時所述者相同》 在操作時,資料選擇器2 5 0轉送自AOU縱橫開關 請 先 閲 讀 背 A 之 注 意 事 項 再 填 寫 本 頁 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 58 經濟部中央橾準局貝工消費合作社印«. A7 _____B7五、發明説明(56〉 所接收之位址至發源地位址記發器2 5 2或目的地位址記 發器2 5 4,此視在其控制輸入端上所接收之R F位址而 定。發源地位址記發器2 5 2反應在其控制輸入端上所出 現之A 0U控制信號,載入在其輸入端上所出現之一位址 。目的地位址記發器2 5 4以類似之方式載入在其输入端 上所出現之一位址。多工器2 6 0依據在其控制输入端上 所接收之AOU控制信號,轉送自發源地位址記發器 2 5 2或目的地位址記發器2 5 4上所接收之一位址至 NIPAR 232之输入端。NIPAR 232反應 在其控制输入端上所接收之A 0 U控制信號,載入在現输 入端上所出現之位址*增量其內容,或減量其內容。 AOU縱橫開關200選擇轉送:1)來自記億器34之 資料選擇器250;及2)NIPAR 232之內容至 記憶器3 4或資料選擇器2 5 0。AOU縱橫開關2 0 0 依其控制输入端上所接收之A 0 U控制信號,執行一特定 之轉送操作。位址多工器2 0 6在其控制输入端上所接收 之AOU控制信號之指導下,選擇轉送發源地位址記發器 252,目的地位址記發器254,或NI PAR 2 3 2之內容至AOU之位址输出端。 在較宜之實施例中,發源地位址記發器2 5 2及目的 地位址記發器2 5 4各使用一組C L B內所存在之資料儲 存電路實施。N I PAR 232宜使用一組CLB內之 增量/減量邏輯電路及正反器實施。資料選擇器2 5 0, 多工器2 3 0,及位址多工器2 0 6各宜使用一組C L B 本紙張尺度逋用中國國家標準(CNS ) A4規格(2丨0/297公釐1~ A7 B7 五、發明説明(57 ) 內所具有之資料選擇電路實施。最後,A〇U縱橫開關 200宜依前對內環ISA所述之方式實施。精於本藝之 人士知道,在一些應用上’可利用一 1 SA,此依賴一內 環AOU組態及一外環DOU組態’或反之。例如,一關 連字串捜索ISA利用一內環DOU組態及一外環aOU 組態編組。在另一例,用以執行組織圖操作之一ISA可 利用一外環D 0 U組態及一外環A 0 U組態。 經濟部中央捸準局員工消费合作社印装 I 裝-- (請先《讀背面之注意事項再填育本頁· 有限之可重組硬體資源應分配於DRPU 32之各 元件之間。由於可重組之硬體資源有限’故分配給例如 IFU 60之方式影響可由D0U 62及A0U 6 4所達成之最大計算性能程度。可重組硬體資源在 IFU 6 0 * D 0 U 62,及 A0U 64 間分配之 方式視任一特定時刻所實施之I s A之型而不同。隨 I S A複雜性之增加,需要螭多之可重組硬體資源分配給 I FU 6 0,以方便更複雜之解碼及控制操作,餘下螭 少之可重組硬體資源可用於D0U 62及A0U 64 之間》故此,可由D0U 62及A0U 64所達成之 最大計算性能隨I S A之複雜性而降低。一般言之,一外 環I SA具有遠較一內環I SA爲多之指令,且故此其構 造在解碼及控制電路上遠較複雜。例如,構成一通用6 4 數元處理器一外環ISA具有遠較專用於資料壓縮內環 I S A爲多之指令。 現參考圖1 2 A,顯示一示範圍之可重組硬體資源分 配於外環ISA之IFU 6 0 1 D 0 U 62,及 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 經濟部中央標準局負工消费合作社印袈 A7 ______B7_五、發明説明(58 ) AOU 6 4之間。在該外環I SA之可重組硬體資源之 示範分配中,IFU 60,DOU 62,及AOU 6 4各分配可用之可重組硬體資源之約三分之一。在欲重 組DRPU 32來實施一內環ISA之情形,需要較少 之可重組硬體資源來實施IFU 60及AOU 64, 因爲由內環ISA所支持之指令數及位址操作之型式有限 。現參考圖1 2 B,顯示一示範之可重組硬體資源之分配 —內環 ISA 之 IFU 60,DOU 62,及 AOU 6 4之間,在該內環I S A之可重組硬體資源之示範分 配中,I F U 6 0使用可重組硬體資源之約百分之5至 10來實施,及AOU 64使用可重組硬體之約百分之 1 0至2 5來實施。故此,約百分之7 0至8 0之可重組 硬體資源留下可供實施D0U 62使用。此亦意爲有關 內環ISA之DOU 62之內部結構可更爲複雜,且故 此提供較之有關外環ISA之DOU之內部結構爲高之性 能。 精於本藝之人士知道,DRPU 3 2在一不同之實 施例中可無DOU 62或A0U 64。例如,在另一 實施例中,DRPU 32可不含AOU«DOU 62 故負貴對資料及位址執行操作。不管所考慮之特定之 D R P U實施例如何,有限數之可重組硬體資源需分配 來實施DRPU 32之各元件。可重組硬體資源宜加以 分配,就現有之可重組硬體資源而言,使現所考慮之 IsA達成最佳或近於最佳之性能。 本紙張尺度逋用中國國家揉準(CNS } A4洗格(2丨0)<297公釐)~~~ 61 - i-I — I I I — - - - - I n (請先聞讀背面之注意事項再填驾本頁). 經濟部中央樣隼局貝工消費合作杜印製 A7 ___B7_五、發明説明(59 ) 精於本藝之人士知道,IFU 6 0 - D Ο U 62 ,及AOU 64之各元件之詳細結構並不限於上述之實 施例。在一特定之I S A,對應之組態資料組宜加以訂定 ,俾就現有之可重組硬體資源而言,I FU 60, D 0 U 62 ,及AOU 64內之每一元件之內部結構 可發揮最大之計算性能· 現參考圖1 3,顯示一 T機器1 4之較宜實施例之方 塊圖。T機器14包含一第二本地時基單位300,一公 共介面及控制單位302,及一組互接I/O單位304 。第二本地時基單位3 0 0具有一定時輸入端,此構成T 機器之主定時输入端。公共介面及控制單位3 0 2具有一 定時輸入端連接經一第二定時信.號線3 1 0而至第二本時 基單位3 0 0,及一位址输出端連接至位址線4 4,一第 —雙向資料埠連接至記憶器I /0線4 6,一雙向控制埠 連接至外部控制線4 8,及一第二雙向資料埠連接經訊息 轉移線3 1 2而至每一互接I/O單位304 »互接1/ 0單位3 0 4各具有一输入端連接經一訊息输入線3 1 4 而至GP IM 1 6,及一輸出端連接經一訊息輸出線 316而至GPIM 16。 T機器1 4內之本地時基單位3 0 0接收來自主時基 單位2 2之主定時信號,並產生一第二本地定時信號。第 二本地時基單位3 0 0輸送第二本地定時信號至公共介面 及控制單位3 0 2,從而提供一定時基準給其所在之T機 器1 4。第二本地定時信號與主定時信號宜在相位上同步 本紙張尺度適用中國國家標隼(CNS ) A4规格(210X297公釐) -62 - 經濟部中央揉準扃貝工消費合作杜印製 A7 B7五、發明説明(60 ) 。在系統10內,τ機器之第二本地時基單位300宜操 作於一相同之頻率上。精於本藝之人士知道’在一不同之 實施例中’—或更多之第二本地時基單位3 0 0可操作於 不同之頻率上。第二本地時基單位3 0 0宜使用普通鎖相 頻率變換電路實施’包括c L B基礎之相鎖偵測電路。精 於本藝之人士知道,在—不同之實施例中,第二本地時基 單位3 0 0可製成時鐘信號分配樹之一部份。 公共介面及控制單位3 0 2引導訊息轉移於其對應之 S機器1 2及一特定之互接I /〇單位3 0 4之間’在此 ,一訊息包含一命令及可能之資料。在較宜之實施例中, 特定之互接I /〇單位3 0 4可置於任一 T機器1 4或I /Ο T機器18內,在系統10內或外。在本發明中, 互接I /0單位3 0 4宜配有一互接位址,此單獨指明該 I/O單位304 » —特定之T機器內之互接I/O單位 3 0 4之互接位址儲存於對應之S機器架構說明記憶器 1 0 1 中。 公共介面及控制單位3 0 2經由記憶器I / 〇線4 6 及外部控制信號線4 8分別接收來自其對應之S機器1 2 之資料及命令。所接收之命令各宜包含—目標互接位址及 —命令碼,此指定欲執行之操作之—特定型式。在較宜之 實施例中,由命令碼所特別指明之一操作之型式包括:1 )資料讀出操作;2 )資料寫入操作;及3 )岔斷信號轉 移,包括重組岔斷轉移。目標互接位址指明資料及命令欲 轉移之目標互I /0單位3 0 4。公共介面及控制單位 本紙張尺度適用中國國家橾率(CNS ) A4規格(210X 297公釐)c<3 I I I 1 I - -f :- - - - - -- ! i 士^I— - - III !-: ill (請先閲讀背面之注意^項再填^本頁) 經濟部中央橾準局貝工消费合作社印装 A7 ____B7五、發明説明(ei) 3 0 2依普通方式轉移每一命令及任何有關之,作爲一組 訊包基礎之訊息,其中,每一訊息包含目標互接位址及命 令碼。 除接收來自其對應之S機器1 2之資料及命令外,公 共介面及控制單位3 0 2亦接收來自連接於訊息轉移線 3 1 2上之各互接I /0單位3 0 4之訊息。在較宜之實 施例中,公共介面及控制單位3 0 2變換一群有關之訊息 爲一單命令及資料序列。如命令係送給其對應之S機器 12內之DRPU 32,則公共介面及控制單位3 0 2 經由外部控制信號線4 8發送命令*如命令係發給其對應 之S機器1 2內之記憶器3 4,則公共介面及控制單位 3 0 2經由外部控制線4 8發出適當之記憶器控制信號, 並經由記憶器位址線4 4發出一記億器位址信號》資料經 由記憶器I /0線轉送。在較宜之實施例中,公共介面及 控制單位3 0 2包含C L B基礎之電路,用以實施普通 SC I開關單位所執行相類似之操作,如ANS 1/ IEEE標準1596—1992所訂定。 互接I /0單位3 0 4接收來自公共介面及控制單位 3 0 2之訊息*並在自公共介面及控制單位3 0 2所接收 之控制信號之指導下,轉送訊息經GPAM 1 6而至其 他互接I/O單位304。在較宜之實施例中,互接1/ Ο單位304係以一SC I爲基礎,如ANS 1/ IEEE標準596 - 1992所訂定。現參考圚14, 顯示互接I /〇單位3 0 4之一較宜實施例之方塊圖。互 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)~~ -64 -
H. I n tm m HI HI <- 4 ........... U3-·* (請先閲讀背面之注意事項再填,寫本頁;I 經濟部中央揉準局貝工消费合作社印«. 本紙張尺度適用t國國家梯準(CNS ) A4规格(210 X297公釐) A7 _B7_ 五、發明説明(62) 接I /0單位3 0 4包含一位址解碼器3 2 0,一輸入 F I F0緩衝器322,一旁通F I F0緩衝器324, —输出F I F0緩衝器326,及一多工器328。位址 解碼器3 2 0具有一輸入端形成互接I / 0單位之输入端 ,一第一输出端連接至输入F I F0 322,及第二输 出端連接至旁通FIFO 324。输入FIFO 3 2 2具有一输出端連接至訊息轉移線3 1 2,以轉移訊 息至公共介面及控制單位302。输出F I F0 3 2 6 具有一輸入端連接至訊息轉移線3 1 2,用以接收來自公 共介面及控制單位3 0 2之訊息,及一輸出端連接至多工 器328之第一輸入端。旁通F I F0 326具有一输 出端連接至多工器3 2 8 —第二输入端。最後,多工器 3 2 8具有一控制输入端連接至訊息轉移線3 1 2,及一 输出端形成互接I/O單位之输出端》 互接I /0單位3 0 4在位址解碼3 2 0上之输入端 接收訊息。位址解碼器3 2 0決定在所接收之訊息中所指 定之目標互接位址是否與其所在互接I /〇單位3 0 4接 位址相同》如爲是,則位址解碼器3 2 0轉送訊息至输入 F I F0。否則,位址解碼器3 2 0轉送該訊息至旁通 FIFO 3 24 »在較宜之實施例中,位址解碼器 3 2 0包含一解碼器及一資料選擇器,使用1 〇B及 C L B實施。 輸入FIFO 322爲一普通FIFO緩衝器,此 轉移在其输入端上所接收之訊息至訊息轉移線3 1 2。旁 -65 - -----------^------1T (請先閲讀背面之注意事項再旗寫本頁】 經濟部中央橾準局員工消費合作社印製 A7 _____B7_ 五、發明説明(63) 通FIFO 324及輸出FIFO 326二者爲普通 F I F 0緩衝器,此轉移在其輸入端上所接收之訊息至多 工器3 2 8。多工器3 2 8爲一普通多工器,此依據在其 控制輸入端上所接收之控制信號,轉送自旁通F I F 0 324上所接收之訊息或自输出FIF0 326上所接 收之訊息至GP IM 1 6 ·在較宜之實施例中,输入 FIFO 322,旁通FIFO 324,及输出 FIFO 326各使用一組CLB實施。多工器328 宜使用一組CLB及I0B實施。 現參考圖1 5,顯示一 I/O 卞機器1 8之較宜實 施例。I/O T機器18包含一第三本地時基單位
3 6 0,一公共特製介面及控制單位3 6 2,及一互接I /〇單位3 0 4。第三本地時基單位3 6 0具有一定時输 入端構成I /0 T機器之主定時输入端。互接I / 0單位 3 0 4具有一輸入端連接經一訊息输入線3 1 4而至 G P I Μ 1 6,及一輸出端連接經一訊息輸出線3 1 6 而至GP IM 1 6。公共特製介面及控制單位3 6 2宜 具有一定時輸入端連接經一第三定時信號線3 7 0而至第 三本地時基單位3 6 0之定時输出端,及一第一雙向資料 埠連接至互接I /0單位3 0 4之一雙向資料埠,及接至 —I / 0裝置2 0之一組連接線。在較宜之實施例中,接 至I /0裝置2 0之該組連接包含一第二雙向資料埠連接 至I /0裝置2 0之一雙向資料埠,一位址輸出端連接至 I /〇裝置2 0之一位址输入端,及一雙向控制埠連接至 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐)〇〇 (請先閲讀背面之注f項再填寫本頁) 裝. 訂 命斧审千画画科赛米(CT2S > >為»参(210X2974難 丨 600—
萌 I \ ο挪向 3 m Ν ® Ϊ 0 $ ^。併齊 3 Θ 2 政時丨ο π Γ ro I i i 3 S逾安N猫夺 lcotowm sr 褂 o JP I Μ o 姻碎 3 Ο 4 3 φα nf Q F> I M 。卸I I函一 G '举( ® $J姻向 3 部+ 。 皿 I 萌向知一. 齊w Ν *譜 1 )嫩! f ο 皿薇w ®皿 _ W I \ 1 ei I I B N 1 i - w \ s ^ ΐ i ms s ®。掛齊 —譜 μ ei —-黎脚攝lc_n 冰離酿w®靈黎 * s^丨® i N ® ^ s μ 6:^¾播濉譜含
黎 * 1它_ *v$n> IST S Μ Μ w s_®sc li 截 ΐ向m f 019 e —— K 1- i ^S ® fJ ΐo ΚΛ" s向 3 β w柿 * I滋 w N喊譜 wl w I i \oiww 向 3 e 2 —雄舜辩皿批潘—:^:叫 β。掛齊时N濉譜—ΐ ' — ® & K i· s wn I \ olw2 ο ——雜掛截輙娜——姻窗哥命知 — ΐ於抽—锻今到產侧向 WM I \ 01_孩|雜 > xtbi®w
I 055 ) β 21每辨皿聲攝;^: I \ Q1M2 ONi — 知 \〇IN2 om萌iBC;^势命取w啤咏——皿魏w 势♦蠢 * 择疏柿劈19:^,猫—沛睹乳。掛 $ nt , & . I ^ 2 ) ilstii ;知3 )碎·ί 線 S 费 AR s ffi S ^ 1 1 〇 丑劈®领部璐—知哉丨 〇姻商3 Ο 4。於淋今到知游i姻向 3 Θ 2 喊 乳霜敬爲挪——薛5政附攝9H輙N破一·哥令知南 I ^ K nt - I丨§H、®.啤咏皿璇W®向:¾¾哥命 A7 B7 經濟部中央橾準局属工消費合作社印裝 五、發明説明 ( 66 ) 1 | 之 方 塊 圖 0 在 Ι1&] 圖 1 6 中 G P I Μ 1 6 爲一 環形 互 接 網 1 I 或 在 等 效 上 9 —— k 重 2 方 體 包 含 多 個 第一 通訊 波 道 1 1 | 3 8 0 及 多 個 第 二 通 訊 波 道 3 8 2 0 第 一 通訊 波道 3 8 0 請 1 1 各 包 含 多 個 節 點 連 接 位 置 3 8 4 t 第 二 通 訊波 道3 8 2 亦 先 閲 1 I 讀 1 | 如 此 〇 系 統 1 0 中 之 互 接 I / 0 單 位 3 0 4各 宜連 接 至 背 面 1 I 之 1 G Ρ I Μ » 俾 訊 息 輸 入 線 3 1 4 及 訊 息 輸 出線 3 1 6 連 接 注 拳 1 | 一 特 定 通 訊 波 道 3 8 0 9 3 8 2 內 之 連 縝 節點 連接 位 置 再 1 3 8 4 〇 在 較 宜 之 實 施 例 中 T 機 器 1 4 各包 含一 互 接 I a 本 ·« 裝 I / 0 單 位 3 0 4 連 接 至 第 一 通 訊 波 道 3 8 0, 及一 互 接 I Ά I 1 | / 0 單 位 3 0 4 連 接 至 第 二 通 訊 波 道 3 8 2、 其方 式 如 上 1 1 述 0 Τ 機 器 1 4 內 之 公 共 特 製 介 面 及 控 制 單位 3 6 2 宜 方 1 1 便 資 訊 之 轉 送 於 其 連 接 於 第 一 通 訊 波 道 上 之互 接I / 0 單 訂 1 位 3 0 4 及 其 連 接 於 第 二 通 訊 波 3 8 2 上 之互 接I / 0 單 1 I 位 3 0 4 之 間 〇 如 此 在 具 有 — 互 接 I / 0單 位3 0 4 連 1 I 接 於 圖 1 6 中 標 示 爲 3 8 0 C 之 第 一 通 訊 波道 及 互 接 I 1 1 / 0 單 位 3 0 4 連 接 於 檩 示 爲 3 8 2 C 之 第二 通訊波 道 之 Γ — Τ 機 器 1 4 之 情 形 9 此 T 機 器 之 公 共 介 面及 控制 單 位 1 1 3 0 2 方 便 資 訊 之 轉 送 於 此 組 第 一 及 第 二 通訊 波道 1 1 3 8 0 C 1 3 8 2 C 之 間 〇 •V 1 I G Ρ I Μ 1 6 故 此 方 便 多 個 訊 息 之 平行 轉送 於 各 互 1 I 接 I / 0 單 位 3 0 4 之 間 〇 在 圚 1 6 所 示 之二 維G P I Μ 1 1 I 之 情 形 t T 機 器 1 6 各 宜 包 含 —- 單 個 互 接 I / 0單 位 1 1 1 3 0 4 用 於 第 — 通 訊 波 道 3 8 0 上 » 及 一 單個 互接 I / 0 1 1 單 位 3 0 4 用於 第 二 通 訊 波 道 3 8 2 上 〇 精於 本藝 之 人 士 1 1 張 紙 本 Μ )» S Ν C (. 準 標 家 國 國 中 用 遢 釐 公 97 2 A7 ____B7_ 五、發明説明(67 ) 知道,在具有二維以上之GP IM 1 6之實施例中,T 機器1 4宜包含二個以上之互接I/O單位304。 GP IM 1 6宜製成具有1 6數元資料徑路大小之k重 2方鼈。 在前述中,本發明之各元件宜使用可重組之硬體資源 實施。可規劃邏辑裝:置之製造廠商普通提供出版之指南, 用以使用可重規劃或可重組之硬體資源來製造普通數位硬 體。例如,"1994年Xi 1 inx可規割邏輯資料冊^ ( 加州San Jose之Xilinx公司)含有如下之應用摘要:應 用摘要XAPP 005.002,、記發器基礎之 FIFO":應用摘要XAPP 044.00,、高性
能RAM基礎之FIF0":應用摘要XAPP 013.011, ^使用專用之進位邏輯於XC4000 中,:應用摘要XAPP 018.000,,評估 XC4000加法器及計數器之性能* :應用摘要 XAPP 028·001 ,、鎖相環路之頻率/相位比 較器':應用摘要XAPP 936 . 001 ,,四埠 經濟部中央標準局属工消费合作社印製
DRAM控制器:及應用摘要XAPP 039.001,^18數元管道累計器,。由Xilibx所 出版之其他材料包含在""X C E L L,Xilinx可規劃邏 輯電路使用者季刊〃中之特色。例如。在1 9 9 4年之第 三季刊’14號中所刊之詳細說明快速整數倍乘器之一文 〇 此處所述之系統1 〇爲一可伸縮,平行電腦架構,用 本紙張尺度適用中國國家標準(0阽)八4祕(2丨()^297公釐) " -70 - __B7__ 五、發明説明(68 ) 於機動實施多個I SA。任一個別S機器1 2能獨自執行 整個電腦程式,不依賴其他S機器或外部硬體資源,諸如 一主電腦。在任一個S機器1 2上*在程式執行之期間中 ,反應重組岔斷及或埋置於程式中之重組指示,在時間上 依次實施多個I SA。由於系統1 〇宜包含多個S機器 1 2,故宜同時執行多個程式,其中,各程式可相互獨立 。如此,由於系統1 0宜包含多個S機器,故在系統發起 或重組期間以外之所有時刻,可同時(即平行)實施多個 I SA。即是,在任一特定之時刻,同時執行多組程式指 令,其中,各程式指令各依一對應之I SA執行。此 ISA各可爲獨有者。 S機器1 2相互通訊,並經由該組T機器1 4, GPIM 16,及每一 I/O T機器18與I/O裝 置2 0通訊。雖S機器1 2本身各爲一完整之電腦,能獨 立操作,但任一 S機器1 2能作爲其他S機器1 2或整個
系統1 0之一主S機器1 2 ,發送資料及或命令至其他S
機器12,一或更多之T機器16,一或更多之I/O 經濟部中央橾率局員工消费合作杜印製 T機器18,及一或更多I/O裝置22。 本發明之系統1 0故此特別可用於問題上,此問題在 空間及暫時上可分割爲一或更多之資料平行副問題,例如 :影像處理,醫藥資料處理,校準之顏色匹配,資料庫計 算,文件處理,關連搜索引擎,及網路服務。在使用大運 算子列計算之問題上,當可應用演算法經由平行計算方法 來有效加速計算時,有資料平行性存在。資料平行問題具 本^張尺度遥用中國國家標準(〇奶)八4規(格(2丨0><297公釐) ' 經濟部中央搮準扃貝工消费合作社印製 A7 B7 五、發明説明(69) 有已知之複雜性,即0(nk) "k之值視問題而定;例 如'在影像處理k = 2,及在醫藥資料處理上k = 3。在 本發明中,宜利用個別S機器1 2在程式指令群階層上獲 取資料平行性。由於系統1 0包含多個S機器,故宜利用 系統10在整個程式組階層上獲取資料平行性。 本發明之系統1 0提供巨大之計算能力,因其能完全 重組每一 S機器1 2中之指令處理硬體,使硬體在任一特 定之時刻對計算需求而言其計算能力最佳。每一 S機器 1 2能獨自重組,而不影響任何其他S機器1 2。系統 1 0宜處理每一重組資料組及故此每一I S A,如軟體此 處所述之可重組硬體間之經規劃之邊界或介面。本-發明之 架構並方便可重組硬體之高層結構,當場選擇處理實際系 統之事項,包括:岔斷影響指令處理之方式;決定潛伏反 應之需要,以方便即時處理及控制能力;及對錯誤處理之 可選擇反應之需要。 與其他電腦架構不同者,本發明主張時時儘量利用矽 .資源。本發明提供一種平行電腦系統,此可隨時擴張至任 何所需之體積,甚至含有千計之S機器1 2之巨大平行體 稹。此架構上之可伸縮性爲可能,因爲S機器基礎之指令 處理故意與T機器基礎之資料通訊分開。此指令處理/資 料通訊分開範式極適用於資料平行計算。S機器硬體之內 部結構對指令之時間流而言宜在最佳狀態,而T機器硬體 則對有效之資料通訊而言宜在最佳狀態。該S機器1 2及 該組T機器各在資料平行操作之空間一時間方面爲一可分 本紙張尺度適用中國國家櫟準(CNS ) A4規格(210X297公釐) ------------ (請先《讀背面之注意事項再填寫本頁). 訂 經濟部中央樣準扃貝工消费合作社印裝 A7 ___B7 ___ 五、發明説明(70 ) 離,可編組之部份。 使用本發明,可利用將來可重組硬體來構製具有不斷 加之計算能力之系統,同時保持此處所述之整個結構不變 。換言之,本發明之系統1 0在技術上爲可伸縮者。幾乎 所有現行之可重組邏輯裝置爲以記憶器爲基礎之互補金氧 半導體(CMO S )技術。裝置容量隨半導體記憶器技術 之進步而提高。在將來之系統,用以構製S機器1 2之可 重組邏輯裝置可依此處所述之內環及外環ISA參數來分 劃內部硬體資源。更大之可重組邏輯裝置僅具有更多之單 個裝置內資料平行計算操作之能力。例如,在以上參考圖 9 B時所述之DOU 6 3之第二示範實施例內之一較大 功能單位1 9 4可容納較大之影像核。精於本藝之人士知 道,由本發明所提供之技術可伸縮性並不限於CMO S基 礎之裝置,亦不限於F P GA基礎之實施。故此,本發明 提供技術可伸縮性,而不管用以提供可重組性或可重規劃 性之特定技術如何。 現參考圖17A及17B,顯示可伸縮,平行,機動 重組計算之較宜之方法之流程圖。圓1 7 A及1 7 B之方 法宜在系統10中之每一S機器12內執行。該較宜方法 在圖1 7 A之步驟1 〇 〇 〇中開始,由可重組邏輯電路 104提取與一I SA相對應之一組態資料組。其次,在 步驟1002,重組邏輯電路104依據在步驟1002 中所提取之組態資料組,編組I FU 60,DOU .6 2,及AOU 64內之每一元件,從而產生一 本紙張適用中國國家標準(CNS ) A4规格(210X297公釐) ' — -73 - ----------政------IX (請先S讀背面之注意事項再填·寫本頁). 經濟部中央橾準局属工消费合作杜印製 A7 ____B7五、發明説明(Ή) DRPU硬體組織,用以實施現考慮下之I SA。在步驟 1 0 0 2之後,岔斷邏輯電路1 0 6提取在架構說明記憶 器1 0 1中所儲存之岔斷反應信號,並在步驟1 〇 〇 4中 產生一組對應之過渡控制信號,此指定D R P U組態如何 反應岔斷。ISS 100其後在步驟1006中發起程 式狀態資訊,其後,I SS 100在步驟1008中發 起一指令執行循環。 其次,在步驟1010,I SS 100或岔斷邏輯 電路1 0 6決定是否需重組。在程式執行之期間中如選擇 —重組指示,則ISS 100決定需要重組。岔斷邏辑 電路1 0 6反應一重組岔斷而決定需要重組•如需要重組 ,則較宜之方法進行至步驟1012,在此,一重組處理 器儲存程式狀態資訊•程式狀態資訊宜包含指出與現 DRPU組態相對應之組態資料組。在步驟1 〇 1 2後* 較宜之方法回至步驟1 0 0 0,以提取由重組指示或重組 岔斷所指出之次一組態資料組。 如在步驟1 0 1 0中無需重組,則岔斷邏辑電路 1 0 6在步驟1 0 4中決定是否要服務一非重組岔斷。如 爲是,則ISS 100其次在步驟1020中根據過渡 控制信號,決定是否指令執行循環內之現I S S狀態’可過 渡至岔斷服務狀態。如一狀態不能過渡至岔斷服務狀態’ 則ISS 100前進至指令儲存循環中之次一狀態,並 回至狀態1 0 2 0。如過渡控制信號容許一狀態可指令執 行循環內之現I SS狀態過渡至岔斷服務狀態,則I SS 本紙張尺度適用中國國家揉準(CNS ) A4规格(210X297公釐) ----------^------1T /g]. (請先閲讀背面之注$項再·^寫本頁、 -74 - A7 __B7_ 五、發明説明(72) 1 0 0其次在步驟1 0 2 4中前進至岔斷服務狀態。在步 t 驟1024中,ISS 100儲存程式狀態資訊,並執 行用以服務岔斷之程式指令。在步驟1024後,較宜之 方法回至步驟1 0 0 8,以恢復現指令執行循環(如未完 成)或發起次一指令執行循環。 如在步驟1 0 1 4中無非重組岔斷需要服務,則較宜 方法進行至步思[1 0 1 6,並決定現程式是否執行完成。 如欲繼績執行現程式,則較宜方法回至步驟1 0 0 8,以 發起另一指令執行循環。否則,較宜方法終止* 經濟部中央標準局負工消费合作社印装 (請先Μ讀背面之注意^項再填•寫本頁)· 本發明之主張與其他可重規劃或可重組計算之系統及 方法明顯不同。明確言之,本發明並不等於一可下載之微 碼架構,因爲此種架構大體依賴一非可重組之控制信號及 非可重組之硬體·本發明並與一附挂之可重組處理器( ARP )系統明顯不同,在此系統中,一組可重組硬體資 源連接於一非可重組之主處理器或主系統》— ARP裝置 依賴主機來執行一些程式指令。故此,該組可用之矽資源 在程式執行之時間框架上並未獲得最大之利用,因爲當主 機或ARP裝置對資料操作時,ARP裝置或主機空閒或 未有率使用。反之,S機器1 2各爲一獨立之電腦,其中 可容易執行整個程式。多個S機器1 2宜同時執行程式。 本發明故此主張時時最大利用矽資源,在個別S機器1 2 上執行單個程式,及在整個系統1 〇上執行多個程式。 —A R P裝置在特定之時刻對特定演算提供一計算加 速器,並製成一組閘,針對此特定之演算作最佳之互接。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)~~ _ 75 - 經濟部中央揉準局貝工消费合作社印製 A7 B7 五、發明説明(73 ) 供多用途操作,諸如管理指令執行用之可重組硬體資源避 免用於ARP系統中•而且,ARP系統並不對一組特定 之互接閘視爲可容易重行使用資源。反之,本發明主張一 種可機動重組之處理裝置,其編組在有效管理指令之執行 ,依據在任一特定時刻最適於計算需要之指令執行模式來 實施》S機器1 2各包含多個容易重複使用之資源,例如 I s S 1 0 0,岔斷邏輯電路1 0 6,及儲存/對齊邏 輯電路15 2。本發明主張使用在CLB,1(ΓΒ群階層 上可重組邏輯資源及可重組互接,而非在互接閘之階層上 。本發明故此主張使用可用以對整類計算問題執行操作之 可重組之較髙階層邏輯設計構造,而非主張可用於單個演 算上之單用閘連接。 一般言之,ARP系統目的在轉譯一特定之演算爲一 組互接閘。一些ARP系統欲編輯高階指令爲最佳之閘階 層硬體組態,此普通爲一Ν Ρ困難問題。反之,本發明主 張使用一編輕器來機動重組計算,此依據一可變I S A, 以非常直載之方式編輯高階程式指令爲組合語言指令。 一 A R P裝置通常不能處理其自己之主程式如資料, 或本身組織化。反之,系統1 〇中之S機器各可處理其自 己之程式如資料,且故此容易組織化其自已。系統1 〇可 經由執行其自己之程式而模擬自己。本發明並能編輯其自 己之編輯器。 在本發明中,一單個程式可包含一第一群指令屬於一 第~ I S A,一第二群指令屬於一第二I SA,一第三群 本紙用巾家料(CNS)八4胁(21QX297公着) — 裝------訂 (請先閲讀背面之注意事項再填W本頁)‘ 五、發明説明(74 ) A7 B7 經濟部中央標準局員工消费合作社印製 指 令 靥 於 另 — I S A » 及 如此 類推 。此處 所 述 之 架 構 執 行 每 一 群 之 指 令 9 使 用 在 執 行時 編組 之硬體 以 實 施 指 令所 屬 之 I S A 〇 •Arr m 先 行 技 藝 之系 統或 方法提 供 相 似 之 主 張 〇 本 發 明 並 主 張 一 可 重 組之 岔斷 設計, 其 中 9 岔 斷潛 伏 性 9 岔 斷 精 確 度 , 及 可 規 劃狀 態過 渡激發 可 依 現 考 慮 下 之 I S A 改 變 0 無 類 似 之 主 張見 之於 其他電 腦 系 統 中 〇 本 發 明 另 主 張 — 種 電 腦 系 統 > 具有 與先 行技藝 之 電 腦 系 統 不 同 之 -· 可 重 組 資 源 徑 路 數 元 寬度 ,位 址數元 寬 度 9 及 可 重 組 控 制 線 寬 度 〇 雖 本 發 明 已 參 考 — 些 較宜 之實 施例加 以說 明 » 但 精 於 本 藝 之 人 士 知 道 可 作 各 種 修改 。本 發明可 對 較 宜 之 實 施 例 提 供 改 變 及 修 改 1 此 僅 由 以下 之申 請專利 範 圍 限 制 〇 主 要 元 件 對 照 表 1 0 機 動 重 組 計 具 之 系 統 1 2 S 機 器 1 4 T 機 器 1 6 通 用 互 接 矩 陣 1 8 T 機 器 2 0 I / 0 裝 置 2 2 主 時 基 單 位 3 0 本 地 時 基 單 位 3 2 可 機 動 重 組 處 理 單 位 3 4 記 憶 體 nsz. 4 0 第 一 定 時 訊 號 線 4 4 位 址 線 4 6 記 憶 器 I / 〇 線 4 8 外 部 控 制 線 5 0 程 式 表 5 2 外 環 部 份 5 4 第 — 內 環 部 份 5 5 第 二 內 環 部 份 5 6 第 三 內 環 部 份 5 7 第 四 內 環 部 份 本紙张又度適用中國國家標準(CNS ) Α4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) ,ιτ A7 B7 經濟部中央標準局貝工消费合作社印製 五、 發明説明( ) 單 1 I 5 8 m 五內 環 部 份 6 0 指 令 提 取 位 1 I 6 2 資 料操 作 單 位 6 4 位 址 操 作 單 位 1 1 | 7 0 第 一控 制 線 7 2 第 二 控 制 線 1 1 I 7 4 第 三控 制 線 1 0 0 指 令 狀 態 順 序 器 請 先 1 I 聞 I 1 0 1 架構 說 明 記 憶 器 背 1 | 路 I 1 0 2 記億 器 進 出 邏 輯 電 路 1 0 4 重 組 邏 輯 電 之 注 1 1 1 0 6 岔斷 邏 輯 電 路 1 0 8 提 取 控 制 單 元 意 事 項 1 I 1 1 0 指令 緩 衝 器 1 1 2 解 碼 控 制 單 位 再 1 / k 1 1 4 指令 解 碼 器 本 頁 1 1 1 6 運算 碼 儲 存 記 發 組 1 | 1 1 8 記發 器 檔 案 位 址 記 發器組 1 1 2 0 常數 記 發 組 1 2 2 處 理 控 制 記 發 組 1 訂 1 3 0 提取 / 解 碼 控 制 線 1 3 2 雙 向 控 制 線 1 1 1 3 1 實施 控 制 線 1 4 4 處 理 資 料 線 1 | 1 3 4 提取 控 制 線 1 3 6 指 令 線 1 I 1 3 8 解碼 控 制 線 1 4 0 解 碼 指 令 線 1 I 1 5 0 縱橫 開 關 1 1 1 5 2 儲存 / 對 齊 邏 輯 電 路 v I 1 5 4 資料 操 作 邏 輯 電 路 1 6 0 第 — 資 料 線 1 1 1 6 4 第二 資 料 線 1 6 2 第 二 資 料 線 1 I 1 8 0 7 18 2 R A Μ 1 8 4 A L U / 移 位 器 1 1 I 1 9 4 管道 功 能 單 位 1 9 2 普 .通 正 反 器 行 列 1 1 1 9 0 資料 選 擇 器 2 0 0 縱 橫 開 關 1 1 2 0 2 儲存 / 計 數 邏 輯 電 路 1 1 1 本紙張尺度適用中國國家揉準(CNS ) A4规格(210X297公釐) 83. 3.10,000 五、發明説明( 2 0 4 2 10 2 14 2 3 0 2 5 2 2 6 0 3 0 0 3 0 2 3 2 0 3 2 2 3 2 4 3 2 6 3 6 0 3 6 2 3 0 4 3 16 位址操作邏輯電路 第一位址線 A7 B7 206 位址多工器 第三位址線 多工器 2 5 4 位址記發器 多工器 第二本地時基單位 公共介面及控制單位 位址解碼器 輸入FIFO緩衝器 旁通FIFO緩衝器 輸出F I FO緩衝器 第三本地時基單位 公共特製介面及控制單位 互接I / 0單位 訊息輸出線 212 第二位址線 220,222 RAM 2 3 4 算術單位 250 資料選擇器 3 0 4 互接I/O單位 328 多工器 ----------t-------tr------0ί (請先閱讀背面之注意事項再填¾本頁), 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) -77-2 ·
Claims (1)
- 經濟部中央楳準局負工消费合作社印製 A8 B8 C8 ___ D8 _ 六、申請專利範圍 1 . 一種用以執行程式指令來處理資料之可機動重組 之處理單位,該可機動重組之處理單位具有一输入端,一 輸出端,及一可改變之內部硬體組織,在執行一程式指令 序列之期間中,此組織可選擇改變於一第一硬體架構及一 第二硬體架構之間,第一硬體架構執行第一指令組之指令 ,及第二硬體架構執行第二指令組之指令,當編組爲第一 硬體架構時,該可機動重組之處理單位反應重組指令,以 改變可機動重組處理單位之內部硬體組織,俾編組爲第二 硬髖架構。 2 .如申請專利範圍第1項所述之可機動重組之處理 單位,其中,該重組指令爲第一指令組中之指令之一。 3 .如申請專利範圍第1項所述之可機動重組之處理 單位,其中,該重組指令爲另一指令之一部份,及重組指 令之執行取決於該可機動重組處理單位之記發器中所儲存 之資料。 4 .如申請專利範圍第1項所述之可機動重組之處理 單位,另包含一第二可重組處理單位,具有一輸入端’一 輸出端,及一可改變之內部硬體組織,在執行一程式指令 序列之期間,該硬體組織可選擇改變於第一硬體架構及第 二硬體架構之間’第一硬體架構執行第一指令組之指令* 及第二硬體架構執行第二指令組之指令,第二可重組處理 單位之輸入端連接至可機動重組處理單位之輸出端,及第 二可重組處理單位之輸出端連接至可機動重組處理單位之 输入端。 本紙張尺度適用中國國家橾率(CNS)A4規格(210><297公釐)_ 78 _ — --------裝------訂------镍---- (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局月工消费合作社印裝 A8 B8 C8 D8 六、申請專利範圍 5 .如申請專利範圍第4項所述之可機動重組之處理 單位,其中,該可機動重組之處理單位爲可機動重組者, 不受第二可重組處理單位之影響。 6 .如申請專利範圍第1項所述之可機動重組之處理 單位,其中,第一硬體架構爲一串列指令處理器,及第二 硬體架構爲一並列指令處理器.。 7.如申請專利範圍第1項所述之可機動重組之處理 單位,其中,可機動重組處理單位之可變內部硬體組織包 含一指令提取單位,具有一資料输入端,一第一控制输出 端,一第二控制輸出端,用以排列在可機動重組處理單位 內之指令執行操作順序,資料輸入端連接至一記憶器之資 料璋。 8 .如申請專利範圍第7項所述之可機動重組之處理 單位,其中,該指令提取單位另包含: —架構說明記憶器,具有一输出端,該架構說明記憶 器儲存一組架構說明信號,包含一岔斷反應信號,此指定 可機動重組處理單位在編組來' 實施一指令組架構時反應岔 斷信號之方式; —指令狀態順序器,具有一输入端及一输出端*用以 控制一指令執行循環,及一指令提取狀態,一指令執行狀 態,及一寫回狀態間之過渡:及 一岔斷狀態機器,具有一输入端及一輸出端,用以產 生一過渡信號,此指定指令執行循環內之一狀態,在此可 過渡至一岔斷服務狀態,岔斷狀態機器之輸入端連接至架 本紙張尺度通用中國國家梯率(CNS〉A4規格(210X297公釐) --------h裝------訂------錄 ** (請先閲讀背面之注意Ϋ項再填寫本頁) 六、申請專利範圍 構說明記憶器之输出端,岔斷狀態之輸出端連接至指令狀 態順序器之输入端。 (請先閲讀背面之注意事項再填寫本頁) 9.如申請專利範圍藥1項所述之可機動重組之處理 單位’其中,該可機動重組處理單位之可改變內部硬體組 織包含一資料操作單位,具有一資料埠及一控制輸入端, 用以對資料執行操作,資料操作單位之資料埠連接至記億 器之資料埠,及控制输入端經連接而接收控制信號。 1 0 .如申請專利範圔第.9項所述之可機動重組之處 理單位,其中,該資料操作單位包含: 一開關,具有的資料埠,一控制輸入端,反娥輸入端 ,及一輸出端,用以選擇轉送資料於資料埠,反鳙輸入端 ’及輸出端之間,開關之資料埠連接至記億器之資料埠, 及開關之控制輸入端經連接而接收控制信號; —儲存/對齊單位,具有一輪入端,一輸出端,及一 控制輸入端,儲存/對齊單位之輸入端連接至開關之輸出 端,儲存/對齊單位之控制輸入端經連接而接收控制信號 , 經濟部中央樑準局貝工消费合作社印製 —資料操作電路,具有一輸入端,一输出端,及一控 制输入端,用以執行資料計算,資料操作電路之输入端連 接至儲存/對齊單位之输出端,資料操作單位之输出端連 接至開關之反饋输入端,及資料操作邏辑電路之控制输入 端經連接而接收控制信號。 1 1 .如申請專利範圍第1 0項所述之可機動重組之 處理單位,其中,該儲存/對齊單位爲可重組者,且可反 本纸張尺度遑用中鬮Η家標準(CNS ) A4规格(2丨0><297公釐) 經濟部中央檩準局貝工消费合作社印装 A8 B8 C8 D8 六、申請專利範圍 應一對應之指令組架構之控制信號而選擇由一群隨意進出 記億器及管道記發重組。 12. 如申請專利範圍第10項所述之可機動重組之 處理單位,其中,該資料操作單位爲可重組者,且可反應 —對應之指令組架構之控制信號而選擇由一群算術邏輯單 位及管道記發單位重組。 I 13. 如申請專利範園第1項所述之可機動重組之處 理單位,其中,該可重組處理單位之可改變內部硬體組織 包含一位址操作單位,一具有一控制输入端,一位址输入 端,及一輸出端,用以執行對位址操作,位址輸入端連接 至記憶器之資料埠,及位址操作單位之輸出端連接至記憶 器之位址输入端,及位址操作單位之控制输入端經選擇而 接收控制信號。 14. 如申請專利範圍第13項所述之可機動重組之 處理單位,其中,該位址操作單位包含: 一開關,具有一資料埠,一控制输入端,一反饋輸入 端,及一输出端,用以反應在控制输入端上所接收之控制 信號,選擇轉送位址於資料埠,反饋输入端,及输出端之 間,開關之資料埠選擇至記億器之資料埠; —儲存/計數單位,具有一輸入端,一輸出端,及一 控制輸入端,儲存/計數單位之輸入端選擇至開關之輸出 端,儲存/計數單位之控制輸入端經連接而至接收控制信 號;及 —位址操作電路,具有一輸入端,一输出端,及一控 本紙張尺度適用中國國家梂準(CNS ) A4規格(210X297公釐)_ R1 _ ' II ^ ,?TI n ^ »德 (請先聞讀背面之注意事項再填寫本頁) 經濟部中央梂準局貝工消費合作社印策 B8 C8 D8, 々、申請專利範圍 制輸入端,用以執行位址計算,位址操作電路之输入端連 接至儲存/計數單位之输出端,位址操作電路之輸出端連 接至開關之反饋输入端,及位址操作單位之控制输入端經 連接而接收控制信號。 1 5 .如申請專利範圍第1 4項所述之可機動重組之 處理單位,其中,該儲存/計數單位爲可可重組者,且可 反應在儲存/計數單位之控制输入端上所接收之信號,選 擇由一群隨進出記億器及管道記發器重組。 1 6 .如申請專利範圍第1 4項所述之可機動重組之 處理單位,其中,該位址操作電路可反應在位址操作電路 之控制輸入端上所接收之信號,由一群記發器及一記發器 及一算術單位重組》 1 7 . —種可機動重組計算之系統,包含: 一第一可重組處理單位,用以執行程式指令,以處理 資料,一可重組處理單位具有一輸入端,一輸出端,及一 可改變之內部硬體組織,此組織在執行一程式指令序列之 期間中可選擇改變; 一第一通訊裝置,具有一輸入端,一输出端,一第一 資料埠,及一第二資料埠,用以轉移資料往來於第一可重 組處理單位,第一通訊裝置之輸入端連接至第一可重組處 理單位之输出端,及第一通訊裝置之輸出端連接至第一可 重組處理單位之輸入端9 1 8 ·如申請專利範圍第1 7項所述之系統,另包含 本纸張尺度逋用中國國家揲準(CNS)A4規格( 210X297公釐)-82 _ ---------^-----^------0 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印裝 A8 B8 C8 D8七、申請專利範圍 一第二可重組處理單位,用以執行程式指令,以處理 資料,第二可重組處理單位具有一输入端,一输出端,及 —可改變之內部硬體組織,此組織在執行一程式指令序列 之期間中可選擇改變: —第二通訊裝置,具有一输入端,一输出端,一第一 資料埠,及一第二資料埠,用以轉移資料往來於第二可重 組處理單位,第二通訊裝置之输入端連接至第二可重組處 理單位之输出端,及第二通訊裝置之输出端連接至第二可 重組處理單位之輸入端;及 —互接裝置,用以轉送資料,並具有多個通訊波道, 第一通訊裝置之第一資料埠,第一通訊裝置之第二資料埠 ,第二通訊裝置之第一資料埠,及第二通訊裝置之第二資 料埠各連接至多個通訊波道之一。 1 9 .如申請專利範圍第1 8項所述之系統,其中, 第一可重組處理單位爲可機動重組者,與第二可重組之處 理單位之重組不相關連。 2 0 .如申請專利範圍第1 8項所述之系統,另包含 —第三可重組處理單位,用以執行程式指令,以處理 資料,第三可重組處理單位具有一輸入端,一輸出端,及 —可改變之內部硬證組織,此組織在執行一程式指令序列 之期間中可選擇改欒;及 一第三通訊裝置,具有一输入端,一输出端,一第一 寳料埠,及一第二資料埠,用以轉移資料往來於第三可重 本紙張尺度通用中國困家揉準(CNS)A4規格( 210X297公釐)-83 _ · --------II------1T------ii ** (請先閲讀背面之注意事項再填寫本f) 六、申請專利範圍 組處理單位,第三通訊裝置之输入端連接至第三可重組處 理單位之輸出端,及第三通訊裝置之输出端連接至第三可 (請先閲讀背面之注意事項再填寫本頁) 重組處理單位之输入端,第三通訊裝置之第一資料埠及第 三通訊裝置之第二資料埠各連接至互接裝置之多個波道之 0 2 1 .如申請專利範圍第1 7項所述之系統,另包含 一非可重組之處理單位,具有一預定之架構,用以執 行由一單指令組所構成之一指令程式,該非可重組之處理 單位具有一輸入端,一輸出端;及 —第二通訊裝置,具有一輸入端,一输出端,一第一 資料埠,及一第二資料埠,用以轉移資料往來於該非可重 組處理單位,第三通訊裝置之输入端連接至該非可重組處 理單位之输出端,及第三通訊裝置之輸出端連接至該非可 重組處理單位之输入端:及 經濟部中央揉準局貝工消费合作社印装 一互接裝置’用以轉送資料,並具有多個通訊波道, 第一通訊裝置之第一資料埠,第一通訊裝置之第二資料埠 ,第二通訊裝置之第一資料埠,及第二通訊裝置之第二資 料埠各連接至多個通訊波道之一。 ’ 2 2 ·如申請專利範圍第1 7項所述之系統,另包含 一 I / 0裝置,具输入端及一输出端;及 —I / 0通訊裝置,具有一输入端,一输出端,一第 一資料璋,及一第二資料埠,用以轉移資料往來於該I / 本紙張尺度適用中困國家揉準^^^^从规格“⑺幻今了公釐)—…- 經濟部中央揉準局負工消费合作社印製 A8 B8 C8 _ D8 、申請專利範圍 0裝置’ I/O通訊裝置之输入端連接至I/O裝置之输 出端,I/0通訊裝置之输出端連接至I/0裝置之輸入 端;及 一互接裝置’用以轉送資料,並具有多個通訊波道, 第一通訊裝置之第一資料埠,第一通訊裝置之第二資料埠 ,I/O通訊裝置之第一資料埠,及I/O通訊裝置之第 二資料埠各連接至多個通訊波道之一。 2 3 .如申請專利範圍第1 7項所述之系統,另包含 一主時基單位’具有一输出端,用以提供一主定時信號至 第一可重組之處理單位。 2 4 .如申請專利範圍第2 3項所述之系統,其中, 第一可重組處理單位另包含一本地時基單位,具有一输入 端及一输出端,用以由主定時信號產生一本地定時信號, 本地時基單位之輸入端連接至主時基單位之輸出端,本地 時基單位之輸出端連接至可重組處理單位之定時输入端。 2 5 .如申請專利範圍第1 7項所述之系統*其中, 第一可重組處理單位爲可規劃邏輯裝置所構成。 2 6 .如申請專利範圔第2 5項所述之系統,其中, 該可規劃裝置爲一現場可程式閘行列,包含多個可編組之 邏輯塊,多個可規劃I /0塊,多個可規劃互接結構,及 資料儲存資源。 2 7 .如申請專利範圍第1 7項所述之系統,其中, 該系統另包含一記億器,用以儲存與一串列指令處理器用 之一第一指令組架構相對應之一第一組態資料組,及與一 --------1¾------ir------0 *- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) 經濟部中央揉準局貝工消费合作社印製 A8 B8 C8 D8 、申請專利範圍 並列指令處理器用之一第二指令架構相對應之一第二組態 資料組,且其中,第一可重組處理單位可由該群串列指令 處理器及並列指令處理器反應來自記億器之信號而加以選 擇編組,第一可重組處理單位連接於該記億器。 2 8 .如申請專利範圍第2 7項所述之系統,其中, 該第一可重組之處理單位由多條信號線連接至該記憶器, 該多條信號線之第一組構成位址線,多條信號線之第二組 構成控制線,及多條信號線之第三組構成資料線,多條信 號線之第一組,第二組,及第三組可依第一可重組處理單 位所用之組態資料組重行編組及設定》 2 9 .如申請專利範圍第1 7項所述之系統,其中, 該第一可重組之處理單位之可改變內部硬體組織包含一可 重組指令含提取單位,具有一資料输入端,一第一控制输 出端,及一第二控制输出端,用以排列第一可重組處理單 位內之指含執行操作之順序,資料输入端連接至一記憶器 之資料埠。 3 0 .如申請專利範圍第2 8項所述之系統,其中, 該指含提取單位包含一架構說明記憶器,具有一輸出端, 架構說明記億器儲存一組架構說明信號,包含一岔斷反應 信號,此指定第一可重組處理單位當經編組來實施一指令 組架構時,其反應一岔斷信號之方式。 3 1 .如申請專利範圔第3 0項所述之系統,其中, 該指令提取單位另包含: —指令狀態順序器,具有一输入端及一輸出端,用以 本紙張尺度適用中國國家揉準(CNS) A4規格(210X297公釐> _ 86 _ ' ---------1-^—^-----tr------0 (請先W讀背面之注意事項再填寫本頁) 經济部中央橾準局貝工消f作社印装 A8 B8 C8 D8六、申請專利範圍 控制具有一指令提取狀態,一指令解碼狀態,一指令執行 狀態,及一寫回狀態之指令執行循環,該指令儲存循環導 致在指令組架構內執行一指令;及 一岔斷狀態機器,具有一输入端及一輸出端,用以產 生一過渡控制信號,此指定指令執行循環內之一狀態,1在 此可過渡至一岔斷服務狀態,岔斷狀態機器之輸入端連接 至架構說明記憶器之輸出端,岔斷狀態機器之输出端連接 至指令狀態順序器之輸入端。 3 2 .如申請專利範圍第3 1項所述之系統,其中, 該指令提取單位另包含: 一可規劃提取控制單位,具有一输入端及一输出端, 用以控制可變大小之指令緩衝器之操作,可規劃提取控制 單位之輸入端連接至指令狀態順序器之輸出端,以接收訂 定可規劃提取控制單位之操作之信號,可規劃提取控制單 位之輸出端連接至指令緩衝器;及 一可規劃解碼控制單位,具有一输入端及一输出端, 用以控制可變大小之指令解碼器之操作,可規剌提取控制 單位之輸入端連接至指令狀態順序器之輪出端,以接收訂 定可規劃解碼控制單位之操作之信號,可規劃解碼控制單 位之輸出端連接至指令解碼器,及指令解碼器經連接至接 收來指令緩衝器之程式指令。 3 3 .如申請專利範園第1 7項所述之系統*其中, 該第一可重組之處理單位之可改變內部硬體組織包含一可 重組資料操作單位,具有一資料埠,及一控制输入端,用 (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 線 本紙張尺度逋用中國國家標準(CNS ) A4规格(210><297公釐) 經濟部中央標準局工消费合作社印装 A8 B8 C8 D8 六、申請專利範圍 以執行資料操作,資料操作單位之資料埠連接至一記億器 之一資料埠,及控制输入端經連接而接收控制信號。 3 4 .如申請專利範圍第3 3項所述之系統,其中, 該可重組資料操作單位包含: —開關,具有一資料埠,一控制輸入端,一反缋輸入 端,及一输出端,用以選擇轉送資料於資料埠,反饋输入 端,及輸出端之間,開關之資料埠連接至記憶器之資料埠 ,開關控制輸入端連接至指令提取單位之第一控制輸出端 I —儲存/對齊單位,具有一輸入端,一輸出端,及一 控制输入端,用以儲存資料及資料計算結果,儲存/對齊 單位之輸入端連接至開關之輸出端,儲存/對齊單位之控 制輸入端連接至指令提取單位之第一控制输出端;及 一資料操作電路,具有一輸入端,一输出端,及一控 制輸入端,用以執行資料計算,資料操作電路之输入端連 接至儲存/對齊單位之输出端,資料操作電路之输出端連 接至開關之反饋输入端,及資料操作電路之控制输入端連 接至指令提取單位之第一控制輸出端。 3 5 .如申請專利範圍第3 4項所述之系統,其中, ,該儲存/對齊單位爲可反應來自記憶器之控制信號而由 該群隨意進出記億器及管道記较器重組者,控制信號爲分 別與第一指令架構及一第二指令架構相對應之一組態資料 組。 3 6 .如申請專利範圍第3 5項所述之系統,其中, 本紙張尺度適用中國國家標牟(CNS >A4規格(210X297公釐) 88 - --------------ir------.#. (請先Η讀背面之注f項再填寫本頁) 經濟部中央揉準局負工消费合作社印製 A8 B8 C8 ___ D8 六、申請專利範圍 該資料操作單位爲可反應來自記億器之組態信號而由該群 之數學邏輯單位及管道功能單位重組者》 3 7 .如申請專利範圍第1 7項所述之系統,其中, 該第一可重組處理單位之可改變內部硬體組織包含一可重 組位址操作單位,具有一控制輸入端,一位址輸入端,及 一輸出端,用以執行位址操作,位址输入端連接至一記憶 器之資料埠,及位址操作單位之輸出端連接記億器之位址 輸入端’及位址操作單位之控制輸入端經連接至接收控制 信號。 3 8 .如申請專利範圍第3 7項所述之系統,其中, 該可重組位址操作單位包含: —開關,具有一資料埠,一控制输入端,一反缋输入 端’及一输出端,用以選擇轉送位址於資料埠,反娥输入 端’及输出端之間,開關之資料連接至記憶器之資料埠, 開關之控制输入端連接至指令提取單位之第一控制输出端 f 一儲存/計數單位,具有一输入端,一输出端,及一 控制输入端,用以儲存資料,儲存/計數單位之输入端連 接至開關之输出端,儲存/計數邏輯電路之控制输入端連 接至指令提取單位之第二控制输出端;及 —位址操作電路,具有一输入端,一输出端,及一控 制输入端,用以執行位址計算,位址操作電路输入端連接 至儲存/計數單位之输出端,位址操作電路之输出端連接 至開關之反饋輸入端,及位址操作單位之控制输入端連接 本紙張尺度逍用中國國家梯準(CNS ) A4规格(210X297公釐)_ 89 _ · ----------^-----tr------漆. (請先聞讀背面之注^項再填寫本頁) 經濟部中央揉準局Λ工消费合作社印装 A8 B8 C8 D8 六、申請專利範圍 至指令提取單位之第二控制输出端。 39 .如申請專利範圍第3 8項所述之系統,其中, 該儲存/計數單位爲可重組者,並可反應在儲存/計數單 位之控制输入端上所接收之信號而選擇由該群之隨意進出 記億器及一記發器編組。 4 0 ·如申請專利範圍第3 8項所述之系統,其中, 該位址操作單位爲可反應在位址操作電路之控制輸入端上 所接收之信號而由該群之記發器及一記發器及一算術單位 而重組者。 4 1 ·如申請專利範圍第1 7項所述之系統,其中, 第一可重組處理單位包含: —可重組指令提取單位,具有一資料输入端,一第一 控制输出端,及一第二控制输出端,用以排列第一可重組 處理單位內之指令執行操作之順序,資料输入端連接至第 一記憶器之資料埠; 一可重組資料操作單位,具有一資料埠及一控制输入 端,用以執行資料操作,資料操作單位之資料埠連接至記 億器之資料埠,及控制輸入端連接至指令提取單位之第一 控制输出端:及 —可重組位址操作單位,具有一控制输入端,一位址 输入端’及一输出端,用以執行位址操作,位址操作單位 之控制输入端連接至指令提取單位之第二控制輸出端,位 址输入端連接至記憶器之資料埠,及位址操作單位之输出 端連接至記億器之位址输入端· 本紙張尺度逍用中國國家梂準(CNS ) Α4规格(210Χ297公釐) ---------^— «*- (請先聞讀背面之注意事項再填寫本頁) 訂 線 經濟部中央揉準局*;工消费合作社印裝 B8 C8 __D8 六、申請專利範圍 4 2 .如申請專利範圍第4 1項所述之系統,其中, 可重組指令指取單位,可重組資料操作單位,及可重組位 址操作單位爲在由可重組處理單位執行指令之期間中可重 組者。 4 3 —種用以連接一第一處理器至一第二處理器之 系統,該系統包含: 一第一通訊裝置,具有一输入端,一输出端,一第一 資料埠,及一第二資料埠,用以轉移資料往來於第一處理 器,第一通訊裝置之输入端及输出端連接至第一處理器; 及 —第二通訊裝置,具有一输入端,一输出端,一第一 資料埠,及一第二資料璋,用以轉移資料往來於第二處理 器,第二通訊裝置之輸入端及输出端連接至第二處理器; 及 一互接裝置,用以提供點至點平行資料轉送,並具有 —第一及一第二通訊波道,第一通訊裝置之第一資料埠及 第二通訊裝置之第一資料埠_接至第一通訊波道,及第一 1 通訊裝置之第二資料埠及第二通訊裝置之第二資料埠連接 至第二通訊波道。 4 4 .如申請專利範圍第4 3項所述之系統,其中, 第一及第二通訊裝置各爲現場可規剌閘行列所構成。 4 5 .如申請專利範圍第4 3項所述之系統,其中, 第一通訊裝置另包含: 一介面及控制單位,具有一第一資料埠,一第二資料 本纸張尺度逍用中«國家#準(〇脚)A4規格( 210X297公釐) μ ' ' ----------'i—:-----<*τ------^ (請先閎讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消费合作社印裝 A8 B8 C8 D8 夂、申請專利範圍 培’及一控制埠,用以接收及發送資料及命令往來於第一 處理器,第一資料埠連接至第—處理器,用以發送及接收 資料,及控制埠連接至第一處理器,用以發送及接收命令 t 一第一互接單位’具有一输入端,一输出端,一埠口 ’及一獨有之互接位址,第一互接單位之埠口連接至該介 面及控制單位之第二資料埠,第一互接單位之輸入及輸出 端連接至第一通訊波道之節點;及 —第二互接單位,具有一输入端,一输出端,一埠口 ’及一獨有之互接位址,第二互接單位連接至該介面及控 制單位之第二資料埠,第二互接單位之输入端及輸出端連 接至第二通訊波道之節點》 4 6 ·如申請專利範圍第4 5項所述之系統,其中, 第一互接單位包含: —位址解碼器,具有一輸入端,及一第一及第二输出 端’用以反應製成一訊包之一部份之一位址而選擇轉送資 料至第一及第二輸出端之一,位址解碼器之输入端連接至 第一通訊波道: —第一緩衝器,用以儲存資料,第一緩衝器具有一输 入端及一输出端,第一緩衝器之輸入端連接至位址解碼器 第一输出端,及输出端連接至介面及控制單位: 一第二緩衝器,用以儲存資料,第二緩衝器具有一输 入端及一输出端,第二緩衝器之输入端連接至位址解碼器 之第二输出端; 本紙張尺度逍用中國國家標準(CNS ) A4洗格(210X297公釐) --------丨 —------tr------^ (請先S讀背面之注意事項再填寫本頁) -92 - M濟部中夬揉串扃貝工消费合作社印装 A8 B8 C8 D8 六、申請專利範圍 —第三緩衡器,用以儲存資料,第三緩衝器具有一输 入端及一输出端,第三緩衝器之输入端連接至介面及控制 單位; 一多工器,具有一第一输入端,一第二输入端,一控 制输入端,及一輸出端,用以反應控制输入端上控制信號 而選擇轉送來第一输入端或第二输入端之資料,多工器之 _ 第一输入端連接至第二緩衝器之輸出端,第二输入端連接 至第三緩衝器,控制輸入端連接至介面及控制暹輯電路, 及輸出端連接至第一通訊波道。 4 7 .如申請專利範圍第4 5項所述之系統,其中: 第一處理器連接經一記億器而至介面及控制單位,具 有多條信號線,多條信號線之第一組構成位址線,多條信 號線之第二組構成控制線,及多條信號線之第三組構成資 料線;及 第一處理器及介面及控制單位爲可重組者,俾多條信 號線之第一組,第二組,及第三組可依據第一處理器及介 面及控制單位所用組態資料組加以設定。 4 8 .如申請專利範圍第4 5項所述之系統,其中: 第一處理器連接經一記憶器而至介面及控制單位,具 有多條信號線,多條信號線之第一組構成位址線,多條信 號線之第二組構成控制線,及多條信號線之第三組構成資 料線;及 第一處理器及介面及控制單位爲可重組者,俾多條信 號線之第一組,第二組,及第三組可依據第一處理器及介 --------— 裝 II 3* (請先閲讀背面之注意事項再填寫本頁) 訂 線 本紙張尺度逍用中國國家揉準(CNS ) A4规格(210X297公釐) 93 - 經濟部中央揉率局貞工消费合作社印装 A8 BS C8 D8 7、申請專利範圍 面及控制單位所用之組態資料組加以設定。 4 9 .如申請專利範圍第4 5項所述之系統,其中: 第一處理器連接經一記億器而至介面及控制單位,具 有多條信號線,多條信號線之第一組構成位址線,多條信 號線之第二組構成控制線,及多條信號線之第三組構成資 料線;及 介面及控制單位爲可重組者,俾多條信號線之第一組 ,第二組,及第三組可加以設.定,以分別配合由第一處理 器用以進出及控制該記憶器之多條位址,控制,及資料線 〇 5 0 ·如申請專利範圍第4 5項所述之系統,其中, 該介面及控制單位變換一訊息爲一命令及資料,此可由第 一處理器使用;並包裝來自第一處理之命令及資料爲一訊 息,供在互接裝置上傳输使用。 5 1 . —種用以由多個高階敘述產生可由可重組電腦 執行之指令之方法,該方法包括步驟: 提供多組規則,用以轉譯高階敘述爲可由重組之電腦 執行指令; 選擇該多組規則之一作爲現行之一組規則,用以轉譯 高階敘述爲可由可重組電腦執行之指令; 選擇一高階敘述: 決定所選之高階敘述是否爲一可重組指示; 如果所選髙階敘述爲一重組指示,則改變現行用以轉 譯高階敘述之該組規則爲重組指示中所指定之一組規則; 本紙張尺度逋用中國國家椹準(CNS ) A4规格(210X297公釐)_ 94 _ 一 I I— n n I I I I ^ I n ^ ---- **t (請先聞讀背面之注意事項再填寫本頁) 經濟部中央檬準局貝工消费合作社印装 A8 B8 C8 ____ D8 六、申請專利範圍 及使用現行之該組規則*轉譯所選之高階敘述爲可由 重組電腦執行之至少一指令· 5 2 .如申請專利範圍第5 1項所述之方法,其中, 用以轉譯高階敘述爲可由可重組之電腦執行之指令之多組 規則各與一不同之指令組架構對應》 5 3 .如申請專利範圔第5 1項所述之方法,另含有 步驟: 如所選之髙階敘述爲一可重組指示,則轉譯該重組指 示爲一中階重組敘述; 如所選之高階敘述並非一重組指示,則轉譯所選之敘 爲一中階敘述; 執行一記發器分配; 其中,改變現行之該組規則之步驟包含副步驟: 選擇一中階敘述; 決定所選之中階敘述是否爲一中階重組敘述; 如所選之中階敘述爲一中階重組敘述,則選擇與中階 重組敘述所指定之指令組架構相對應之一組規則;及 其中,所選之高階敘述之轉譯步驟包含步驟:使用與 中階重組敘述所指定之指令組架構相對應之所選之該組規 則,自所選之中階敘述產生組合語言敘述。 5 4 種在具有可重組之處理單位'之可機動重組系 統上,用於可機動重組計算之方法,包括步驟: 依據與一第一指令組架構相對應之一第一組態資料組 來編組可重組之處理單位,可重組之處理單位之編組產生 本紙張尺度逋用中國國家標準(cns)a4规格Uiox297公釐)_ μ _ ---------&------iT------捧 * S (請先Μ讀背面之注$項再填寫本頁) 經濟部中央標準局貝工消费合作社印装 A8 B8 C8 ______ D8 六、申請專利範圍 實施第一指令組架構之硬體組織; 岔斷可重組之處理單位之一指令執行循環;及 依據與一第二指令組架構相對應之—第二組態資料組 來重組該可重組之處理單位,俾可重組之處理單位之硬體 組織實施第二指令組架構》 5 5 ·如申請專利範圍第4 5項所述之方法,另包含 步驟:在執行一程式指令序列之期間中,決定可機動重組 之處理單位內之硬體是否欲加以重組。 5 6 .如申請專利範圍第5 5項所述之方法,另包含 步騄:在重組步驟之_,發起一新指令執行循環。 5 7 .如申請專利範圍第5 6項所述之方法,其中, 該指令執行循環相當於該程式指令序列內之一第一程式指 令,及該新指令循環當於該程式指令序列內之一第二程式 指令》 5 8 .如申請專利範圍第5 4項所述之方法,另包含 步驟: 產生與第一指令組架構相對應之一第一組過渡控制信 號,第一組過渡控制信號訂定指令執行循環內之一組可岔 斷狀態;及 、產生與第二指令組架構相對應之一第二組過渡控制信 號,第二組過渡控制信號訂定指令執行循環內之一組可岔 断狀態。 5 9 . —種可機動重組之電腦,包含: 編組裝置,用以依與一第一指令組架構相對應之一第 >紙張尺度逋用中國國家揲準(CNS>M規格( 210x297公簸)-96 - --------—裝------訂I-„-----線 *" (請先閲讀背面之注f項再填寫本頁) 經濟部中央標率局貝工消费合作社印装 A8 B8 C8 D8 々、申請專利範圍 —組態資料組編組一可重組之處理單位,該可重組之處理 單位之組態產生導致一硬髖組織,此實施第一指令組架構 之一硬體組織; 決定裝置,用以在執行一程式指令序列之執行期間中 ,決定是否欲重組該可重組處理單位;及 重組裝置,用以依據一第二組態資料來重組該可重組 之處理單位,俾可重組之處理單位具有一新硬體組織,此 實施一第二指令組架構之一新硬髖組織。 6 0 .如申請專利範圍第5 9項所述之電腦,另包含 岔斷裝置,用以在欲重組該可重組之處理單位時,岔 斷與程式指令序列內之一第一程式指令相對應之一第一指 令執行循環;及 發起裝置,用以在已重組該可重組之處理單位後,發 起與該程式指令序列內之一第二程式指令相對應之一第二 指令執行循環。 6 1 .如申請專利範圔第5 9項所述之電腦,另包含 裝置,用以產生與一指令組架構相對應之一組過渡控制信 號,該組過渡控制信號指定一指令執行循環內之一組可岔 斷狀態。 6 2 . —種在可重規割邏輯裝置內之可機動重組之電 腦,該可機動重組之電腦包含: 一架構說明記憶器,具有一输入端,用以儲存表示可 重組電腦之架構特徵之架構說明信號,該架構說明信號包 本纸張尺度逍用中國國家標準(CNS ) A4規格(210X297公釐) ----------裝------訂------線---- *» < (請先W讀背面之注意ί項再填寫本頁) A8 B8 C8 _ D8___ 六、申請專利範圍 一岔斷反應信號,此訂定可機動重組之電腦反應一岔断之 方式; —指令狀態順序器,具有一输入端,用以控制由可重 組之電腦執行指令;及 一岔斷狀態機器,具有一第一輸入端,一第二输入端 ,及一输出端,用以產生一過渡控制信號,此指定在指令 4 執行循環之期間中可過渡至一岔斷服務狀態之時刻,岔斷 狀態機器之输入端連接至架構銳明記憶器之输出端,岔斷 狀態機器之輸出端連接至指令狀態順序器之输入端。 6 3 .如申請專利範圍第6 2項所述之電腦,其中: 可重規劃通辑裝置一第一部份依一第一組之組態資料 編組,俾在第一部份中構製一第一指令組架構; 可重規劃遢輯裝置之一第二部份依一第二組之組態資 料編組,俾在第二部份中構製一第二指令組架構: 可重組電腦可加以編組,俾使用第一部份或第二部份 來執行處理工作;及 經济部中央標率扃貝工消费合作社印装 (請先Μ讀背面之注意事項再填寫本頁) 岔斷狀態機器在過渡控制信號中包含設定可重組電腦 使用可重規割邏輯裝置之部份之一指示,及可由所選之指 令組架構執行之指令。 6 4 . —種用以由可機動重組之電腦提供指令執行循 環來處理資料之方法,該循環具有一指令提取狀態,一指 令解碼狀態,一指令執行狀態,及一寫回狀態,該方法包 括步驟: 依訂定可岔斷狀態之一第一指令組架構編組該電腦供 本紙張尺度逍用中國國家橾準(CNS>A4规格( 210X297公釐)_ 98 _ 經濟部中央標率局貝工消费合作社印装 B8 C8 D8 六、申請專利範圍 操作使用; <» 接收一岔斷信號; 決定可機動重組之電腦之操作狀態; 決定可機動重組電腦之操作狀態是否爲可岔斷者; 如決定可機動重組之電腦係在可岔斷狀態中,則服務 該岔斷信號· 6 5 .如申請專利範圍第6 4項所述之方法,另包括 步驟: 決定次一可岔斷狀態,如可機動重組之電腦並非在一 可岔斷狀態中,該可機動重組之電腦之操作可在該次一可 岔斷狀態中岔斷; 決定當可機動重組之電腦過渡進入次一可岔斷狀態中 時,可機動重組之電腦是否不在一可岔斷狀態中; 如決定可機動重組之電腦不在可岔斷狀態中,在次一 可岔斷狀態中服務該岔斷信號。 6 6 ·如申請專利範圍第6 4、項所述之方法,其中, 服務岔斷信號之步驟另包含步驟: 決定岔斷之發源地,優先,及岔斷處理器位址; 決定岔斷信號是否指示重組;及 如岔斷信號指示重組,則儲存新指令組架構之組態資 料於岔斷控制記發器中。 6 7 .如申請專利範圍第6 4項所述之方法,其中, 決定可機動重組之電腦之操作狀態是可爲可岔斷者之步驟 包含步驟: 本紙張尺度逍用中國國家梯準(CNS ) Α4規格(210X297公釐) ~ ---------裝—II----------0 (請先閲讀背面之注意事項再填寫本頁) Λ8 B8 C8 D8 六、申請專利範圍 接收與供可機動重組之電腦編組使用之指令組架構相 對應之過渡控制信號,該過渡控制信號指定指令之執行胃 可岔斷者之至少一狀態;及 比較由過渡控制信號所指定之狀態及可機動重組電腦 之操作狀態》 6 8 ·如申請專利範圍第6 4項所述之方法,其中, 可機動重組之電腦可依據多個不同之指令組架構編組,該 等指令組架構各提供一組過渡控制信號,此指定指令執行 之至少—可岔斷操作狀態β 6 9 .如申請專利範圍第6 8項所述之方法,其中, 該等指令組架構各具有由指令組架構所屬之該組過渡控制 信號之修改所提供之一可重組岔斷機構。 (請先閲讀背面之注意事項再填寫本頁) -裝· 經濟部中央橾準局貝工消費合作社印裝 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) -100 -
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/423,560 US5794062A (en) | 1995-04-17 | 1995-04-17 | System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization |
Publications (1)
Publication Number | Publication Date |
---|---|
TW394884B true TW394884B (en) | 2000-06-21 |
Family
ID=23679324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW085104076A TW394884B (en) | 1995-04-17 | 1996-04-08 | System and method for scalable parallel dynamically reconfigurable computing |
Country Status (5)
Country | Link |
---|---|
US (4) | US5794062A (zh) |
JP (1) | JP3785218B2 (zh) |
KR (1) | KR100283812B1 (zh) |
DE (1) | DE19614991C2 (zh) |
TW (1) | TW394884B (zh) |
Families Citing this family (250)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5794062A (en) * | 1995-04-17 | 1998-08-11 | Ricoh Company Ltd. | System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization |
US6077315A (en) * | 1995-04-17 | 2000-06-20 | Ricoh Company Ltd. | Compiling system and method for partially reconfigurable computing |
US6021186A (en) * | 1995-04-17 | 2000-02-01 | Ricoh Company Ltd. | Automatic capture and processing of facsimile transmissions |
US5933642A (en) * | 1995-04-17 | 1999-08-03 | Ricoh Corporation | Compiling system and method for reconfigurable computing |
US6741494B2 (en) * | 1995-04-21 | 2004-05-25 | Mark B. Johnson | Magnetoelectronic memory element with inductively coupled write wires |
US6140838A (en) | 1995-04-21 | 2000-10-31 | Johnson; Mark B. | High density and high speed magneto-electronic logic family |
US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
JP3623840B2 (ja) | 1996-01-31 | 2005-02-23 | 株式会社ルネサステクノロジ | データ処理装置及びマイクロプロセッサ |
US5841295A (en) * | 1996-02-09 | 1998-11-24 | Hewlett-Packard Company | Hybrid programmable logic device |
US6023742A (en) * | 1996-07-18 | 2000-02-08 | University Of Washington | Reconfigurable computing architecture for providing pipelined data paths |
DE19634031A1 (de) * | 1996-08-23 | 1998-02-26 | Siemens Ag | Prozessor mit Pipelining-Aufbau |
DE19651075A1 (de) | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
DE19654595A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
DE19654846A1 (de) | 1996-12-27 | 1998-07-09 | Pact Inf Tech Gmbh | Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.) |
EP1329816B1 (de) | 1996-12-27 | 2011-06-22 | Richter, Thomas | Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.) |
US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
US5966534A (en) * | 1997-06-27 | 1999-10-12 | Cooke; Laurence H. | Method for compiling high level programming languages into an integrated processor with reconfigurable logic |
US6163836A (en) * | 1997-08-01 | 2000-12-19 | Micron Technology, Inc. | Processor with programmable addressing modes |
US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
US6438679B1 (en) * | 1997-11-03 | 2002-08-20 | Brecis Communications | Multiple ISA support by a processor using primitive operations |
WO1999026121A2 (en) | 1997-11-13 | 1999-05-27 | Hyperspace Communications, Inc. | File transfer system |
DE19861088A1 (de) | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
US6636931B2 (en) * | 1998-01-06 | 2003-10-21 | Pragmatic Communications Systems, Inc. | System and method for switching signals over twisted-pair wires |
US6636932B1 (en) * | 1998-05-27 | 2003-10-21 | Micron Technology, Inc. | Crossbar switch and control for data networks switching |
US6205537B1 (en) * | 1998-07-16 | 2001-03-20 | University Of Rochester | Mechanism for dynamically adapting the complexity of a microprocessor |
US6647511B1 (en) * | 1998-09-17 | 2003-11-11 | Texas Instruments Incorporated | Reconfigurable datapath for processor debug functions |
DE19843663A1 (de) * | 1998-09-23 | 2000-03-30 | Siemens Ag | Konfigurierbarer Hardware-Block |
EP1116107B1 (de) * | 1998-09-30 | 2003-03-26 | Infineon Technologies AG | Verfahren zur ausführung einzelner algorithmen mittels einer rekonfigurierbaren schaltung und vorrichtung zur durchführung eines solchen verfahrens |
EP0990985A3 (de) | 1998-09-30 | 2005-12-28 | Infineon Technologies AG | Verfahren zum Betrieb eines Netzcomputers |
US6378067B1 (en) * | 1998-10-12 | 2002-04-23 | Idea Corporation | Exception reporting architecture for SIMD-FP instructions |
US6862563B1 (en) | 1998-10-14 | 2005-03-01 | Arc International | Method and apparatus for managing the configuration and functionality of a semiconductor design |
US6182183B1 (en) | 1998-11-13 | 2001-01-30 | Sonics, Inc. | Communications system and method with multilevel connection identification |
US6539438B1 (en) | 1999-01-15 | 2003-03-25 | Quickflex Inc. | Reconfigurable computing system and method and apparatus employing same |
US6477683B1 (en) * | 1999-02-05 | 2002-11-05 | Tensilica, Inc. | Automated processor generation system for designing a configurable processor and method for the same |
WO2000049496A1 (en) * | 1999-02-15 | 2000-08-24 | Koninklijke Philips Electronics N.V. | Data processor with a configurable functional unit and method using such a data processor |
US6341371B1 (en) * | 1999-02-23 | 2002-01-22 | International Business Machines Corporation | System and method for optimizing program execution in a computer system |
JP4285877B2 (ja) * | 1999-02-23 | 2009-06-24 | 株式会社リコー | 動的再構成計算のためのメタアドレス指定アーキテクチャ及び動的再構成計算のためのメタアドレス指定方法 |
US6560754B1 (en) * | 1999-05-13 | 2003-05-06 | Arc International Plc | Method and apparatus for jump control in a pipelined processor |
AU5805300A (en) | 1999-06-10 | 2001-01-02 | Pact Informationstechnologie Gmbh | Sequence partitioning in cell structures |
US6378022B1 (en) * | 1999-06-17 | 2002-04-23 | Motorola, Inc. | Method and apparatus for processing interruptible, multi-cycle instructions |
US6470478B1 (en) * | 1999-06-29 | 2002-10-22 | International Business Machines Corporation | Method and system for counting events within a simulation model |
US6442597B1 (en) | 1999-07-08 | 2002-08-27 | International Business Machines Corporation | Providing global coherence in SMP systems using response combination block coupled to address switch connecting node controllers to memory |
US6467012B1 (en) | 1999-07-08 | 2002-10-15 | International Business Machines Corporation | Method and apparatus using a distributed system structure to support bus-based cache-coherence protocols for symmetric multiprocessors |
US6779036B1 (en) | 1999-07-08 | 2004-08-17 | International Business Machines Corporation | Method and apparatus for achieving correct order among bus memory transactions in a physically distributed SMP system |
EP1069513A1 (de) * | 1999-07-15 | 2001-01-17 | Infineon Technologies AG | Programmgesteuerte Einheit |
US6496880B1 (en) * | 1999-08-26 | 2002-12-17 | Agere Systems Inc. | Shared I/O ports for multi-core designs |
JP2004102988A (ja) * | 1999-08-30 | 2004-04-02 | Ip Flex Kk | データ処理装置 |
US6591348B1 (en) | 1999-09-09 | 2003-07-08 | International Business Machines Corporation | Method and system for resolution of transaction collisions to achieve global coherence in a distributed symmetric multiprocessor system |
US6725307B1 (en) * | 1999-09-23 | 2004-04-20 | International Business Machines Corporation | Method and system for controlling data transfers with physical separation of data functionality from address and control functionality in a distributed multi-bus multiprocessor system |
US6587930B1 (en) * | 1999-09-23 | 2003-07-01 | International Business Machines Corporation | Method and system for implementing remstat protocol under inclusion and non-inclusion of L1 data in L2 cache to prevent read-read deadlock |
US6662302B1 (en) * | 1999-09-29 | 2003-12-09 | Conexant Systems, Inc. | Method and apparatus of selecting one of a plurality of predetermined configurations using only necessary bus widths based on power consumption analysis for programmable logic device |
US6590419B1 (en) * | 1999-10-12 | 2003-07-08 | Altera Toronto Co. | Heterogeneous interconnection architecture for programmable logic devices |
US6457085B1 (en) | 1999-11-04 | 2002-09-24 | International Business Machines Corporation | Method and system for data bus latency reduction using transfer size prediction for split bus designs |
US6523076B1 (en) | 1999-11-08 | 2003-02-18 | International Business Machines Corporation | Method and apparatus for synchronizing multiple bus arbiters on separate chips to give simultaneous grants for the purpose of breaking livelocks |
US6516379B1 (en) | 1999-11-08 | 2003-02-04 | International Business Machines Corporation | Method and apparatus for transaction pacing to reduce destructive interference between successive transactions in a distributed symmetric multiprocessor system |
US6529990B1 (en) | 1999-11-08 | 2003-03-04 | International Business Machines Corporation | Method and apparatus to eliminate failed snoops of transactions caused by bus timing conflicts in a distributed symmetric multiprocessor system |
US6684279B1 (en) | 1999-11-08 | 2004-01-27 | International Business Machines Corporation | Method, apparatus, and computer program product for controlling data transfer |
US6535941B1 (en) | 1999-11-08 | 2003-03-18 | International Business Machines Corporation | Method and apparatus for avoiding data bus grant starvation in a non-fair, prioritized arbiter for a split bus system with independent address and data bus grants |
US7529799B2 (en) | 1999-11-08 | 2009-05-05 | International Business Machines Corporation | Method and apparatus for transaction tag assignment and maintenance in a distributed symmetric multiprocessor system |
US6542949B1 (en) | 1999-11-08 | 2003-04-01 | International Business Machines Corporation | Method and apparatus for increased performance of a parked data bus in the non-parked direction |
US6606676B1 (en) | 1999-11-08 | 2003-08-12 | International Business Machines Corporation | Method and apparatus to distribute interrupts to multiple interrupt handlers in a distributed symmetric multiprocessor system |
US20010049757A1 (en) | 2000-03-01 | 2001-12-06 | Ming-Kang Liu | Programmable task scheduler for use with multiport xDSL processing system |
US6988154B2 (en) * | 2000-03-10 | 2006-01-17 | Arc International | Memory interface and method of interfacing between functional entities |
RU2158319C1 (ru) * | 2000-04-25 | 2000-10-27 | Институт металлургии и материаловедения им. А.А. Байкова РАН | Высокопрочная коррозионно- и износостойкая аустенитная сталь |
EP1342158B1 (de) | 2000-06-13 | 2010-08-04 | Richter, Thomas | Pipeline ct-protokolle und -kommunikation |
US6507942B1 (en) * | 2000-07-11 | 2003-01-14 | Xilinx , Inc. | Methods and circuits for testing a circuit fabrication process for device uniformity |
US7343594B1 (en) * | 2000-08-07 | 2008-03-11 | Altera Corporation | Software-to-hardware compiler with symbol set inference analysis |
US7325221B1 (en) * | 2000-08-08 | 2008-01-29 | Sonics, Incorporated | Logic system with configurable interface |
US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
US6978231B2 (en) | 2000-12-05 | 2005-12-20 | Derek Edward Williams | Embedded hardware description language instrumentation |
US7039574B1 (en) * | 2000-12-29 | 2006-05-02 | International Business Machines Corporation | Naming and managing simulation model events |
US7092864B2 (en) * | 2000-12-29 | 2006-08-15 | International Business Machines Corporation | Signal override for simulation models |
US20020128809A1 (en) * | 2000-12-30 | 2002-09-12 | International Business Machines Corporation | Randomized simulation model instrumentation |
US6941257B2 (en) * | 2000-12-30 | 2005-09-06 | International Business Machines Corporation | Hierarchical processing of simulation model events |
US6920418B2 (en) | 2000-12-30 | 2005-07-19 | International Business Machines Corporation | Detecting events within simulation models |
US7213231B1 (en) * | 2001-01-11 | 2007-05-01 | Cisco Technology, Inc. | Cross-spectrum application model for dynamic computing environments in software lifecycle |
US7444531B2 (en) | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
US7844796B2 (en) | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
WO2005045692A2 (en) | 2003-08-28 | 2005-05-19 | Pact Xpp Technologies Ag | Data processing device and method |
US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
US7165094B2 (en) * | 2001-03-09 | 2007-01-16 | Sonics, Inc. | Communications system and method with non-blocking shared interface |
US7325123B2 (en) | 2001-03-22 | 2008-01-29 | Qst Holdings, Llc | Hierarchical interconnect for configuring separate interconnects for each group of fixed and diverse computational elements |
US6836839B2 (en) | 2001-03-22 | 2004-12-28 | Quicksilver Technology, Inc. | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
US7752419B1 (en) | 2001-03-22 | 2010-07-06 | Qst Holdings, Llc | Method and system for managing hardware resources to implement system functions using an adaptive computing architecture |
US7249242B2 (en) | 2002-10-28 | 2007-07-24 | Nvidia Corporation | Input pipeline registers for a node in an adaptive computing engine |
US7653710B2 (en) | 2002-06-25 | 2010-01-26 | Qst Holdings, Llc. | Hardware task manager |
US7962716B2 (en) | 2001-03-22 | 2011-06-14 | Qst Holdings, Inc. | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
US20030088757A1 (en) * | 2001-05-02 | 2003-05-08 | Joshua Lindner | Efficient high performance data operation element for use in a reconfigurable logic environment |
US7840777B2 (en) * | 2001-05-04 | 2010-11-23 | Ascenium Corporation | Method and apparatus for directing a computational array to execute a plurality of successive computational array instructions at runtime |
US6577678B2 (en) | 2001-05-08 | 2003-06-10 | Quicksilver Technology | Method and system for reconfigurable channel coding |
US20030004699A1 (en) * | 2001-06-04 | 2003-01-02 | Choi Charles Y. | Method and apparatus for evaluating an integrated circuit model |
EP1402382B1 (de) | 2001-06-20 | 2010-08-18 | Richter, Thomas | Verfahren zur bearbeitung von daten |
US6848074B2 (en) * | 2001-06-21 | 2005-01-25 | Arc International | Method and apparatus for implementing a single cycle operation in a data processing system |
DE10139610A1 (de) | 2001-08-11 | 2003-03-06 | Daimler Chrysler Ag | Universelle Rechnerarchitektur |
CA2458199A1 (en) * | 2001-08-16 | 2003-02-27 | Pact Xpp Technologies Ag | Method for the translation of programs for reconfigurable architectures |
US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
US7146395B2 (en) * | 2001-08-20 | 2006-12-05 | Ricoh Company Ltd. | Banyan switched processor datapath |
US7434191B2 (en) | 2001-09-03 | 2008-10-07 | Pact Xpp Technologies Ag | Router |
US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
US6941548B2 (en) * | 2001-10-16 | 2005-09-06 | Tensilica, Inc. | Automatic instruction set architecture generation |
DE10249204A1 (de) * | 2001-10-29 | 2003-05-28 | Siemens Ag | Rekonfigurierbare digitale Logikeinheit |
US7376811B2 (en) * | 2001-11-06 | 2008-05-20 | Netxen, Inc. | Method and apparatus for performing computations and operations on data using data steering |
US7046635B2 (en) | 2001-11-28 | 2006-05-16 | Quicksilver Technology, Inc. | System for authorizing functionality in adaptable hardware devices |
US8412915B2 (en) | 2001-11-30 | 2013-04-02 | Altera Corporation | Apparatus, system and method for configuration of adaptive integrated circuitry having heterogeneous computational elements |
US6986021B2 (en) | 2001-11-30 | 2006-01-10 | Quick Silver Technology, Inc. | Apparatus, method, system and executable module for configuration and operation of adaptive integrated circuitry having fixed, application specific computational elements |
US7493470B1 (en) | 2001-12-07 | 2009-02-17 | Arc International, Plc | Processor apparatus and methods optimized for control applications |
US6754881B2 (en) | 2001-12-10 | 2004-06-22 | International Business Machines Corporation | Field programmable network processor and method for customizing a network processor |
US6668361B2 (en) | 2001-12-10 | 2003-12-23 | International Business Machines Corporation | Method and system for use of a field programmable function within a chip to enable configurable I/O signal timing characteristics |
US6545501B1 (en) | 2001-12-10 | 2003-04-08 | International Business Machines Corporation | Method and system for use of a field programmable function within a standard cell chip for repair of logic circuits |
US7047464B2 (en) * | 2001-12-10 | 2006-05-16 | International Business Machines Corporation | Method and system for use of a field programmable function within an application specific integrated circuit (ASIC) to access internal signals for external observation and control |
US7215701B2 (en) | 2001-12-12 | 2007-05-08 | Sharad Sambhwani | Low I/O bandwidth method and system for implementing detection and identification of scrambling codes |
US7251594B2 (en) * | 2001-12-21 | 2007-07-31 | Hitachi, Ltd. | Execution time modification of instruction emulation parameters |
US7403981B2 (en) | 2002-01-04 | 2008-07-22 | Quicksilver Technology, Inc. | Apparatus and method for adaptive multimedia reception and transmission in communication environments |
US8281108B2 (en) | 2002-01-19 | 2012-10-02 | Martin Vorbach | Reconfigurable general purpose processor having time restricted configurations |
ATE402446T1 (de) | 2002-02-18 | 2008-08-15 | Pact Xpp Technologies Ag | Bussysteme und rekonfigurationsverfahren |
US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
US20050131980A1 (en) * | 2002-04-03 | 2005-06-16 | Centre National De La Recherche Scientifique-Cnrs, An Organization Of France | Logical calculation architecture comprising multiple configuration modes |
US20040006635A1 (en) * | 2002-04-19 | 2004-01-08 | Oesterreicher Richard T. | Hybrid streaming platform |
US7899924B2 (en) * | 2002-04-19 | 2011-03-01 | Oesterreicher Richard T | Flexible streaming hardware |
US20040006636A1 (en) * | 2002-04-19 | 2004-01-08 | Oesterreicher Richard T. | Optimized digital media delivery engine |
AU2003223746A1 (en) * | 2002-04-25 | 2003-11-10 | Arc International | Apparatus and method for managing integrated circuit designs |
US7660984B1 (en) | 2003-05-13 | 2010-02-09 | Quicksilver Technology | Method and system for achieving individualized protected space in an operating system |
US7328414B1 (en) | 2003-05-13 | 2008-02-05 | Qst Holdings, Llc | Method and system for creating and programming an adaptive computing engine |
US7176914B2 (en) * | 2002-05-16 | 2007-02-13 | Hewlett-Packard Development Company, L.P. | System and method for directing the flow of data and instructions into at least one functional unit |
US7024654B2 (en) | 2002-06-11 | 2006-04-04 | Anadigm, Inc. | System and method for configuring analog elements in a configurable hardware device |
US7493607B2 (en) | 2002-07-09 | 2009-02-17 | Bluerisc Inc. | Statically speculative compilation and execution |
US7231630B2 (en) * | 2002-07-12 | 2007-06-12 | Ensequence Inc. | Method and system automatic control of graphical computer application appearance and execution |
WO2004021176A2 (de) | 2002-08-07 | 2004-03-11 | Pact Xpp Technologies Ag | Verfahren und vorrichtung zur datenverarbeitung |
US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
US7263602B2 (en) * | 2002-08-16 | 2007-08-28 | Carnegie Mellon University | Programmable pipeline fabric utilizing partially global configuration buses |
US20040122643A1 (en) * | 2002-08-29 | 2004-06-24 | Anderson Howard C. | Apparatus and method for simulating switched-capacitor circuits |
US8108656B2 (en) | 2002-08-29 | 2012-01-31 | Qst Holdings, Llc | Task definition for specifying resource requirements |
US6978435B2 (en) | 2002-08-29 | 2005-12-20 | Anadigm, Inc. | Apparatus for programming a programmable device, and method |
AU2003289844A1 (en) | 2002-09-06 | 2004-05-13 | Pact Xpp Technologies Ag | Reconfigurable sequencer structure |
US7707216B2 (en) * | 2002-10-08 | 2010-04-27 | Stmicroelectronics, Inc. | Data sorting apparatus with querying mechanism and method of operation |
US7290089B2 (en) | 2002-10-15 | 2007-10-30 | Stmicroelectronics, Inc. | Executing cache instructions in an increased latency mode |
US7937591B1 (en) | 2002-10-25 | 2011-05-03 | Qst Holdings, Llc | Method and system for providing a device which can be adapted on an ongoing basis |
US8276135B2 (en) | 2002-11-07 | 2012-09-25 | Qst Holdings Llc | Profiling of software and circuit designs utilizing data operation analyses |
US7225301B2 (en) | 2002-11-22 | 2007-05-29 | Quicksilver Technologies | External memory controller node |
JP4542308B2 (ja) * | 2002-12-16 | 2010-09-15 | 株式会社ソニー・コンピュータエンタテインメント | 信号処理用デバイス及び情報処理機器 |
US8024548B2 (en) * | 2003-02-18 | 2011-09-20 | Christopher Joseph Daffron | Integrated circuit microprocessor that constructs, at run time, integrated reconfigurable logic into persistent finite state machines from pre-compiled machine code instruction sequences |
US8190858B2 (en) * | 2003-02-25 | 2012-05-29 | Topside Research, Llc | Interface device for interfacing a main processor to processing engines and classifier engines, and methods for configuring and operating interface devices |
US7590829B2 (en) | 2003-03-31 | 2009-09-15 | Stretch, Inc. | Extension adapter |
US7613900B2 (en) | 2003-03-31 | 2009-11-03 | Stretch, Inc. | Systems and methods for selecting input/output configuration in an integrated circuit |
US7581081B2 (en) * | 2003-03-31 | 2009-08-25 | Stretch, Inc. | Systems and methods for software extensible multi-processing |
US8001266B1 (en) | 2003-03-31 | 2011-08-16 | Stretch, Inc. | Configuring a multi-processor system |
WO2004104825A1 (en) * | 2003-05-15 | 2004-12-02 | Applianz Technologies, Inc. | Systems and methods of creating and accessing software simulated computers |
US7373642B2 (en) * | 2003-07-29 | 2008-05-13 | Stretch, Inc. | Defining instruction extensions in a standard programming language |
US8296764B2 (en) | 2003-08-14 | 2012-10-23 | Nvidia Corporation | Internal synchronization control for adaptive integrated circuitry |
US7174432B2 (en) | 2003-08-19 | 2007-02-06 | Nvidia Corporation | Asynchronous, independent and multiple process shared memory system in an adaptive computing architecture |
US20050049843A1 (en) * | 2003-08-29 | 2005-03-03 | Lee Hewitt | Computerized extension apparatus and methods |
US7124338B1 (en) * | 2003-10-10 | 2006-10-17 | Xilinx, Inc. | Methods of testing interconnect lines in programmable logic devices using partial reconfiguration |
US7529814B2 (en) | 2003-10-15 | 2009-05-05 | International Business Machines Corporation | Autonomic computing algorithm for identification of an optimum configuration for a web infrastructure |
US20050114850A1 (en) | 2003-10-29 | 2005-05-26 | Saurabh Chheda | Energy-focused re-compilation of executables and hardware mechanisms based on compiler-architecture interaction and compiler-inserted control |
US7996671B2 (en) | 2003-11-17 | 2011-08-09 | Bluerisc Inc. | Security of program executables and microprocessors based on compiler-architecture interaction |
JP2005165961A (ja) * | 2003-12-05 | 2005-06-23 | Matsushita Electric Ind Co Ltd | 動的再構成論理回路装置、割込制御方法、及び、半導体集積回路 |
US7376083B2 (en) * | 2003-12-09 | 2008-05-20 | International Business Machines Corporation | Apparatus and method for modeling queueing systems with highly variable traffic arrival rates |
KR20050071739A (ko) * | 2004-01-02 | 2005-07-08 | 삼성전자주식회사 | 누설 전력을 줄이기 위한 마이크로프로세서 |
DE102004003167A1 (de) | 2004-01-21 | 2005-08-18 | Siemens Ag | Verfahren zum Entwickeln einer Maschine |
US8607209B2 (en) | 2004-02-04 | 2013-12-10 | Bluerisc Inc. | Energy-focused compiler-assisted branch prediction |
US20050278464A1 (en) * | 2004-05-13 | 2005-12-15 | Claseman George R | Multiple state configuration method |
JP4663718B2 (ja) * | 2004-07-21 | 2011-04-06 | ビーチ・アンリミテッド・エルエルシー | ブロックマップキャッシングおよびvfsスタック可能なファイルシステムモジュールに基づく分散型のストレージアーキテクチャ |
KR100868820B1 (ko) * | 2004-07-23 | 2008-11-14 | 비치 언리미티드 엘엘씨 | 데이터 스트림을 전달하는 방법 및 시스템과 데이터 저장 레벨을 제어하는 방법 |
TW200617703A (en) * | 2004-11-30 | 2006-06-01 | Tokyo Electron Ltd | Dynamically reconfigurable processor |
WO2006059775A2 (en) * | 2004-11-30 | 2006-06-08 | Tokyo Electron Limited | Dynamically reconfigurable processor |
DE102005010476A1 (de) * | 2005-03-04 | 2006-09-07 | Daimlerchrysler Ag | Steuergerät mit konfigurierbaren Hardwaremodulen |
JP5175517B2 (ja) * | 2005-04-12 | 2013-04-03 | パナソニック株式会社 | プロセッサ |
US8966223B2 (en) * | 2005-05-05 | 2015-02-24 | Icera, Inc. | Apparatus and method for configurable processing |
US20070033089A1 (en) | 2005-08-04 | 2007-02-08 | Microsoft Corporation | User interface and geo-parsing data structure |
US7441212B1 (en) * | 2005-09-07 | 2008-10-21 | Altera Corporation | State machine recognition and optimization |
US7523434B1 (en) * | 2005-09-23 | 2009-04-21 | Xilinx, Inc. | Interfacing with a dynamically configurable arithmetic unit |
US8230481B2 (en) * | 2005-11-23 | 2012-07-24 | Armstrong Quinton Co. LLC | Methods, systems, and computer program products for reconfiguring an operational mode of an input interface based on a privacy level |
KR100663709B1 (ko) * | 2005-12-28 | 2007-01-03 | 삼성전자주식회사 | 재구성 아키텍처에서의 예외 처리 방법 및 장치 |
KR100681199B1 (ko) * | 2006-01-11 | 2007-02-09 | 삼성전자주식회사 | 코어스 그레인 어레이에서의 인터럽트 처리 방법 및 장치 |
JP2009524134A (ja) | 2006-01-18 | 2009-06-25 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | ハードウェア定義方法 |
KR100812346B1 (ko) * | 2006-02-06 | 2008-03-11 | 삼성전자주식회사 | 재구성 어레이에서의 인터럽트 처리 방법 및 장치 |
US7756973B2 (en) * | 2006-04-27 | 2010-07-13 | International Business Machines Corporation | Identifying a configuration for an application in a production environment |
US20070294181A1 (en) * | 2006-05-22 | 2007-12-20 | Saurabh Chheda | Flexible digital rights management with secure snippets |
US7693257B2 (en) * | 2006-06-29 | 2010-04-06 | Accuray Incorporated | Treatment delivery optimization |
US8028290B2 (en) * | 2006-08-30 | 2011-09-27 | International Business Machines Corporation | Multiple-core processor supporting multiple instruction set architectures |
KR100781340B1 (ko) * | 2006-09-18 | 2007-11-30 | 삼성전자주식회사 | 사용자 정의 확장 연산을 처리하는 연산 시스템 및 방법 |
US7840732B2 (en) * | 2006-09-25 | 2010-11-23 | Honeywell International Inc. | Stacked card address assignment |
JP4787711B2 (ja) * | 2006-10-02 | 2011-10-05 | 日本電気株式会社 | データ処理装置および方法、コンピュータプログラム、情報記憶媒体、並びにデータ処理システム |
US20080126766A1 (en) | 2006-11-03 | 2008-05-29 | Saurabh Chheda | Securing microprocessors against information leakage and physical tampering |
US7904288B1 (en) * | 2006-11-06 | 2011-03-08 | Cadence Design Systems, Inc. | Hardware emulator having a variable input emulation group |
US8127113B1 (en) | 2006-12-01 | 2012-02-28 | Synopsys, Inc. | Generating hardware accelerators and processor offloads |
RU2363973C2 (ru) * | 2006-12-13 | 2009-08-10 | Николай Валентинович Татарченко | Модульная инженерная система |
US7529909B2 (en) * | 2006-12-28 | 2009-05-05 | Microsoft Corporation | Security verified reconfiguration of execution datapath in extensible microcomputer |
KR100893527B1 (ko) * | 2007-02-02 | 2009-04-17 | 삼성전자주식회사 | 재구성 가능 멀티 프로세서 시스템에서의 매핑 및 스케줄링방법 |
US8302006B2 (en) * | 2007-02-28 | 2012-10-30 | Rockwell Automation Technologies, Inc. | Interactive tooltip to display and navigate to different resources of a data point |
US7941791B2 (en) * | 2007-04-13 | 2011-05-10 | Perry Wang | Programming environment for heterogeneous processor resource integration |
US8589935B2 (en) | 2007-05-08 | 2013-11-19 | L-3 Communications Corporation | Heterogeneous reconfigurable agent compute engine (HRACE) |
US7941641B1 (en) | 2007-10-01 | 2011-05-10 | Yong-Kyu Jung | Retargetable instruction decoder for a computer processor |
US8276132B1 (en) * | 2007-11-12 | 2012-09-25 | Nvidia Corporation | System and method for representing and managing a multi-architecture co-processor application program |
US8281294B1 (en) * | 2007-11-12 | 2012-10-02 | Nvidia Corporation | System and method for representing and managing a multi-architecture co-processor application program |
JP5119902B2 (ja) * | 2007-12-19 | 2013-01-16 | 富士通セミコンダクター株式会社 | 動的再構成支援プログラム、動的再構成支援方法、動的再構成回路、動的再構成支援装置および動的再構成システム |
US8037350B1 (en) * | 2008-04-30 | 2011-10-11 | Hewlett-Packard Development Company, L.P. | Altering a degree of redundancy used during execution of an application |
DE102008037431B4 (de) | 2008-10-10 | 2013-06-06 | Lear Corporation Gmbh | Verfahren zur dynamischen Konfiguration eines Signalaufbereiters |
US20100138575A1 (en) | 2008-12-01 | 2010-06-03 | Micron Technology, Inc. | Devices, systems, and methods to synchronize simultaneous dma parallel processing of a single data stream by multiple devices |
US20100174887A1 (en) | 2009-01-07 | 2010-07-08 | Micron Technology Inc. | Buses for Pattern-Recognition Processors |
US9323994B2 (en) | 2009-12-15 | 2016-04-26 | Micron Technology, Inc. | Multi-level hierarchical routing matrices for pattern-recognition processors |
WO2011091323A1 (en) | 2010-01-21 | 2011-07-28 | Qst Holdings, Llc | A method and apparatus for a general-purpose, multiple-core system for implementing stream-based computations |
WO2011123151A1 (en) * | 2010-04-02 | 2011-10-06 | Tabula Inc. | System and method for reducing reconfiguration power usage |
US8473911B1 (en) | 2010-07-23 | 2013-06-25 | Xilinx, Inc. | Documentation generation from a computer readable symbolic representation |
KR20120031756A (ko) | 2010-09-27 | 2012-04-04 | 삼성전자주식회사 | Cpu와 gpu를 사용하는 이종 시스템에서 가상화를 이용한 어플리케이션 컴파일 및 실행 방법 및 장치 |
US10983947B2 (en) * | 2011-11-21 | 2021-04-20 | Robert Keith Mykland | Method and dynamically reconfigurable processor adapted for management of persistence of information across multiple instruction cycles |
US20130275709A1 (en) | 2012-04-12 | 2013-10-17 | Micron Technology, Inc. | Methods for reading data from a storage buffer including delaying activation of a column select |
US9524248B2 (en) | 2012-07-18 | 2016-12-20 | Micron Technology, Inc. | Memory management for a hierarchical memory system |
US9063532B2 (en) | 2012-08-31 | 2015-06-23 | Micron Technology, Inc. | Instruction insertion in state machine engines |
US9465620B2 (en) * | 2012-12-20 | 2016-10-11 | Intel Corporation | Scalable compute fabric |
US9703574B2 (en) | 2013-03-15 | 2017-07-11 | Micron Technology, Inc. | Overflow detection and correction in state machine engines |
US9448965B2 (en) | 2013-03-15 | 2016-09-20 | Micron Technology, Inc. | Receiving data streams in parallel and providing a first portion of data to a first state machine engine and a second portion to a second state machine |
US9465763B2 (en) | 2013-06-17 | 2016-10-11 | Altera Corporation | Bridge circuitry for communications with dynamically reconfigurable circuits |
CN104348889B (zh) * | 2013-08-09 | 2019-04-16 | 鸿富锦精密工业(深圳)有限公司 | 切换开关及电子装置 |
US10019260B2 (en) * | 2013-09-20 | 2018-07-10 | Via Alliance Semiconductor Co., Ltd | Fingerprint units comparing stored static fingerprints with dynamically generated fingerprints and reconfiguring processor settings upon a fingerprint match |
US9811335B1 (en) * | 2013-10-14 | 2017-11-07 | Quicklogic Corporation | Assigning operational codes to lists of values of control signals selected from a processor design based on end-user software |
US9338057B2 (en) * | 2013-10-30 | 2016-05-10 | Netapp, Inc. | Techniques for searching data associated with devices in a heterogeneous data center |
US9990131B2 (en) * | 2014-09-22 | 2018-06-05 | Xilinx, Inc. | Managing memory in a multiprocessor system |
US9250900B1 (en) | 2014-10-01 | 2016-02-02 | Cadence Design Systems, Inc. | Method, system, and computer program product for implementing a microprocessor with a customizable register file bypass network |
US9223921B1 (en) * | 2014-11-13 | 2015-12-29 | Xilinx, Inc. | Compilation of HLL code with hardware accelerated functions |
US11366675B2 (en) | 2014-12-30 | 2022-06-21 | Micron Technology, Inc. | Systems and devices for accessing a state machine |
US10769099B2 (en) | 2014-12-30 | 2020-09-08 | Micron Technology, Inc. | Devices for time division multiplexing of state machine engine signals |
US10430210B2 (en) | 2014-12-30 | 2019-10-01 | Micron Technology, Inc. | Systems and devices for accessing a state machine |
JP6313237B2 (ja) | 2015-02-04 | 2018-04-18 | 東芝メモリ株式会社 | ストレージシステム |
US10846103B2 (en) | 2015-10-06 | 2020-11-24 | Micron Technology, Inc. | Methods and systems for representing processing resources |
US10691964B2 (en) | 2015-10-06 | 2020-06-23 | Micron Technology, Inc. | Methods and systems for event reporting |
US10977309B2 (en) | 2015-10-06 | 2021-04-13 | Micron Technology, Inc. | Methods and systems for creating networks |
CN105955923A (zh) * | 2016-04-27 | 2016-09-21 | 南京大学 | 一种可配置流水信号处理核的高效率控制器及控制方法 |
US10146555B2 (en) | 2016-07-21 | 2018-12-04 | Micron Technology, Inc. | Adaptive routing to avoid non-repairable memory and logic defects on automata processor |
US10534541B2 (en) | 2016-09-20 | 2020-01-14 | Seagate Technology Llc | Asynchronous discovery of initiators and targets in a storage fabric |
US10019311B2 (en) | 2016-09-29 | 2018-07-10 | Micron Technology, Inc. | Validation of a symbol response memory |
US10268602B2 (en) | 2016-09-29 | 2019-04-23 | Micron Technology, Inc. | System and method for individual addressing |
US10929764B2 (en) | 2016-10-20 | 2021-02-23 | Micron Technology, Inc. | Boolean satisfiability |
US10592450B2 (en) | 2016-10-20 | 2020-03-17 | Micron Technology, Inc. | Custom compute cores in integrated circuit devices |
US12073308B2 (en) | 2017-01-04 | 2024-08-27 | Stmicroelectronics International N.V. | Hardware accelerator engine |
JP6751057B2 (ja) * | 2017-07-04 | 2020-09-02 | 日立オートモティブシステムズ株式会社 | 電子制御システム |
US11243880B1 (en) * | 2017-09-15 | 2022-02-08 | Groq, Inc. | Processor architecture |
US11360934B1 (en) | 2017-09-15 | 2022-06-14 | Groq, Inc. | Tensor streaming processor architecture |
US11868804B1 (en) | 2019-11-18 | 2024-01-09 | Groq, Inc. | Processor instruction dispatch configuration |
US11114138B2 (en) | 2017-09-15 | 2021-09-07 | Groq, Inc. | Data structures with multiple read ports |
US11170307B1 (en) | 2017-09-21 | 2021-11-09 | Groq, Inc. | Predictive model compiler for generating a statically scheduled binary with known resource constraints |
CN108172249B (zh) * | 2017-12-22 | 2021-09-17 | 湖南国科微电子股份有限公司 | 一种NAND Flash访问操作方法、装置及系统 |
US10922412B2 (en) * | 2018-01-22 | 2021-02-16 | The Boeing Company | Automatic tampering detection in networked control systems |
US10866753B2 (en) | 2018-04-03 | 2020-12-15 | Xilinx, Inc. | Data processing engine arrangement in a device |
US11204976B2 (en) | 2018-11-19 | 2021-12-21 | Groq, Inc. | Expanded kernel generation |
US10878150B1 (en) * | 2019-09-17 | 2020-12-29 | Xilinx, Inc. | Loop optimization in a circuit design netlist |
US11593609B2 (en) | 2020-02-18 | 2023-02-28 | Stmicroelectronics S.R.L. | Vector quantization decoding hardware unit for real-time dynamic decompression for parameters of neural networks |
US11531873B2 (en) | 2020-06-23 | 2022-12-20 | Stmicroelectronics S.R.L. | Convolution acceleration with embedded vector decompression |
CN113032329B (zh) * | 2021-05-21 | 2021-09-14 | 千芯半导体科技(北京)有限公司 | 基于可重构存算芯片的计算结构、硬件架构及计算方法 |
US20230052672A1 (en) * | 2021-08-10 | 2023-02-16 | International Business Machines Corporation | Queue bypassing interrupt handling |
Family Cites Families (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4037094A (en) * | 1971-08-31 | 1977-07-19 | Texas Instruments Incorporated | Multi-functional arithmetic and logical unit |
US4250545A (en) * | 1978-12-29 | 1981-02-10 | Bell Telephone Laboratories, Incorporated | Data processing apparatus providing autoloading of memory pointer registers |
US5042004A (en) * | 1986-03-06 | 1991-08-20 | Advanced Micro Devices, Inc. | Programmable logic device with subroutine stack and random access memory |
US4791603A (en) | 1986-07-18 | 1988-12-13 | Honeywell Inc. | Dynamically reconfigurable array logic |
US4811214A (en) * | 1986-11-14 | 1989-03-07 | Princeton University | Multinode reconfigurable pipeline computer |
JP2733765B2 (ja) | 1987-11-10 | 1998-03-30 | 株式会社日立製作所 | 回路構成装置 |
US5068823A (en) * | 1988-07-11 | 1991-11-26 | Star Semiconductor Corporation | Programmable integrated circuit using topological and parametric data to selectively connect and configure different high level functional blocks thereof |
US5452231A (en) * | 1988-10-05 | 1995-09-19 | Quickturn Design Systems, Inc. | Hierarchically connected reconfigurable logic assembly |
DE68929518T2 (de) * | 1988-10-05 | 2005-06-09 | Quickturn Design Systems, Inc., Mountain View | Verfahren zur Verwendung einer elektronisch wiederkonfigurierbaren Gatterfeld-Logik und dadurch hergestelltes Gerät |
US5109353A (en) * | 1988-12-02 | 1992-04-28 | Quickturn Systems, Incorporated | Apparatus for emulation of electronic hardware system |
US5353243A (en) * | 1989-05-31 | 1994-10-04 | Synopsys Inc. | Hardware modeling system and method of use |
US5400262A (en) * | 1989-09-20 | 1995-03-21 | Aptix Corporation | Universal interconnect matrix array |
JP2968289B2 (ja) * | 1989-11-08 | 1999-10-25 | 株式会社リコー | 中央演算処理装置 |
US5522083A (en) * | 1989-11-17 | 1996-05-28 | Texas Instruments Incorporated | Reconfigurable multi-processor operating in SIMD mode with one processor fetching instructions for use by remaining processors |
US5280474A (en) * | 1990-01-05 | 1994-01-18 | Maspar Computer Corporation | Scalable processor to processor and processor-to-I/O interconnection network and method for parallel processing arrays |
US5550845A (en) * | 1990-08-03 | 1996-08-27 | Siemens Aktiengesellschaft | Method for dynamic testing of digital logic circuits |
US5452101A (en) * | 1991-10-24 | 1995-09-19 | Intel Corporation | Apparatus and method for decoding fixed and variable length encoded data |
CA2073516A1 (en) * | 1991-11-27 | 1993-05-28 | Peter Michael Kogge | Dynamic multi-mode parallel processor array architecture computer system |
FR2686175B1 (fr) * | 1992-01-14 | 1996-12-20 | Andre Thepaut | Systeme de traitement de donnees multiprocesseur. |
US5542067A (en) * | 1992-04-23 | 1996-07-30 | International Business Machines Corporation | Virtual multi-port RAM employing multiple accesses during single machine cycle |
US5475624A (en) * | 1992-04-30 | 1995-12-12 | Schlumberger Technologies, Inc. | Test generation by environment emulation |
US5386562A (en) * | 1992-05-13 | 1995-01-31 | Mips Computer Systems, Inc. | Circular scheduling method and apparatus for executing computer programs by moving independent instructions out of a loop |
US5684980A (en) * | 1992-07-29 | 1997-11-04 | Virtual Computer Corporation | FPGA virtual computer for executing a sequence of program instructions by successively reconfiguring a group of FPGA in response to those instructions |
US5802290A (en) * | 1992-07-29 | 1998-09-01 | Virtual Computer Corporation | Computer network of distributed virtual computers which are EAC reconfigurable in response to instruction to be executed |
US5535342A (en) * | 1992-11-05 | 1996-07-09 | Giga Operations Corporation | Pld connector for module having configuration of either first PLD or second PLD and reconfigurable bus for communication of two different bus protocols |
US5497498A (en) * | 1992-11-05 | 1996-03-05 | Giga Operations Corporation | Video processing module using a second programmable logic device which reconfigures a first programmable logic device for data transformation |
US5361373A (en) * | 1992-12-11 | 1994-11-01 | Gilson Kent L | Integrated circuit computing device comprising a dynamically configurable gate array having a microprocessor and reconfigurable instruction execution means and method therefor |
US5524243A (en) * | 1992-12-16 | 1996-06-04 | Rolm Company | Parallel programming of field programmable gate array devices |
US5430734A (en) * | 1993-02-12 | 1995-07-04 | Metalithic Systems, Inc. | Fault-tolerant waferscale integrated circuit device and method |
US5550989A (en) * | 1993-05-28 | 1996-08-27 | International Business Machines Corporation | Bridge circuit that can eliminate invalid data during information transfer between buses of different bitwidths |
US5466117A (en) * | 1993-06-10 | 1995-11-14 | Xilinx, Inc. | Device and method for programming multiple arrays of semiconductor devices |
WO1995004402A1 (en) * | 1993-08-03 | 1995-02-09 | Xilinx, Inc. | Microprocessor-based fpga |
AU5550194A (en) * | 1993-09-27 | 1995-04-18 | Giga Operations Corporation | Implementation of a selected instruction set cpu in programmable hardware |
US5548771A (en) * | 1993-11-02 | 1996-08-20 | Motorola Inc. | Multi-processor data processing system having multiple ports coupled to multiple interface circuits |
US5539893A (en) * | 1993-11-16 | 1996-07-23 | Unisys Corporation | Multi-level memory and methods for allocating data most likely to be used to the fastest memory level |
JPH07175664A (ja) | 1993-12-16 | 1995-07-14 | Dainippon Printing Co Ltd | コンパイラ装置 |
US5539888A (en) * | 1993-12-23 | 1996-07-23 | Unisys Corporation | System and method for processing external conditional branch instructions |
US5535406A (en) * | 1993-12-29 | 1996-07-09 | Kolchinsky; Alexander | Virtual processor module including a reconfigurable programmable matrix |
US5548775A (en) * | 1993-12-30 | 1996-08-20 | International Business Machines Corporation | System and method for adaptive active monitoring of high speed data streams using finite state machines |
US5465975A (en) * | 1994-03-04 | 1995-11-14 | Shull; Naomi S. | Dead hand card game and method of use |
US5551013A (en) * | 1994-06-03 | 1996-08-27 | International Business Machines Corporation | Multiprocessor for hardware emulation |
US5557734A (en) * | 1994-06-17 | 1996-09-17 | Applied Intelligent Systems, Inc. | Cache burst architecture for parallel processing, such as for image processing |
US5546347A (en) * | 1994-07-22 | 1996-08-13 | Integrated Device Technology, Inc. | Interleaving architecture and method for a high density FIFO |
US5600845A (en) * | 1994-07-27 | 1997-02-04 | Metalithic Systems Incorporated | Integrated circuit computing device comprising a dynamically configurable gate array having a microprocessor and reconfigurable instruction execution means and method therefor |
US5574930A (en) * | 1994-08-12 | 1996-11-12 | University Of Hawaii | Computer system and method using functional memory |
JPH0869447A (ja) | 1994-08-31 | 1996-03-12 | Toshiba Corp | データ処理装置 |
US5457408A (en) * | 1994-11-23 | 1995-10-10 | At&T Corp. | Method and apparatus for verifying whether a bitstream received by a field programmable gate array (FPGA) is intended for that FPGA |
US5546545A (en) * | 1994-12-09 | 1996-08-13 | International Business Machines Corporation | Rotating priority selection logic circuit |
US5742180A (en) * | 1995-02-10 | 1998-04-21 | Massachusetts Institute Of Technology | Dynamically programmable gate array with multiple contexts |
US5546562A (en) * | 1995-02-28 | 1996-08-13 | Patel; Chandresh | Method and apparatus to emulate VLSI circuits within a logic simulator |
US5737631A (en) * | 1995-04-05 | 1998-04-07 | Xilinx Inc | Reprogrammable instruction set accelerator |
US5752035A (en) * | 1995-04-05 | 1998-05-12 | Xilinx, Inc. | Method for compiling and executing programs for reprogrammable instruction set accelerator |
US5794062A (en) * | 1995-04-17 | 1998-08-11 | Ricoh Company Ltd. | System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization |
US6594752B1 (en) * | 1995-04-17 | 2003-07-15 | Ricoh Company, Ltd. | Meta-address architecture for parallel, dynamically reconfigurable computing |
DE19609035A1 (de) * | 1996-03-08 | 1997-09-11 | Krupp Foerdertechnik Gmbh | Einrichtung zum kontinuierlichen Messen der jeweiligen Position eines in Bewegung befindlichen Schienenfahrzeugs |
US5811214A (en) * | 1997-05-08 | 1998-09-22 | Eastman Kodak Company | Monocomponent developer comprising surface treated toners |
US6363381B1 (en) * | 1998-11-03 | 2002-03-26 | Ricoh Co., Ltd. | Compressed document matching |
-
1995
- 1995-04-17 US US08/423,560 patent/US5794062A/en not_active Expired - Fee Related
-
1996
- 1996-04-08 TW TW085104076A patent/TW394884B/zh not_active IP Right Cessation
- 1996-04-16 DE DE19614991A patent/DE19614991C2/de not_active Expired - Fee Related
- 1996-04-17 KR KR1019960012145A patent/KR100283812B1/ko not_active IP Right Cessation
- 1996-04-17 JP JP09569096A patent/JP3785218B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-26 US US09/031,323 patent/US6182206B1/en not_active Expired - Lifetime
- 1998-05-11 US US09/075,694 patent/US6058469A/en not_active Expired - Lifetime
-
2005
- 2005-07-29 US US11/192,490 patent/US7493472B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP3785218B2 (ja) | 2006-06-14 |
US7493472B2 (en) | 2009-02-17 |
KR960038592A (ko) | 1996-11-21 |
DE19614991C2 (de) | 2003-11-06 |
US6182206B1 (en) | 2001-01-30 |
US20050268070A1 (en) | 2005-12-01 |
DE19614991A1 (de) | 1996-10-24 |
US6058469A (en) | 2000-05-02 |
JPH08286908A (ja) | 1996-11-01 |
US5794062A (en) | 1998-08-11 |
KR100283812B1 (ko) | 2001-03-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW394884B (en) | System and method for scalable parallel dynamically reconfigurable computing | |
US20220107911A1 (en) | Apparatuses, methods, and systems for operations in a configurable spatial accelerator | |
US11677662B2 (en) | FPGA-efficient directional two-dimensional router | |
US10515046B2 (en) | Processors, methods, and systems with a configurable spatial accelerator | |
EP3400688B1 (en) | Massively parallel computer, accelerated computing clusters, and two dimensional router and interconnection network for field programmable gate arrays, and applications | |
Hauck et al. | An FPGA for implementing asynchronous circuits | |
EP3298740B1 (en) | Directional two-dimensional router and interconnection network for field programmable gate arrays | |
EP3314451B1 (en) | Computer architecture using rapidly reconfigurable circuits and high-bandwidth memory interfaces | |
US20190303153A1 (en) | Apparatus, methods, and systems for unstructured data flow in a configurable spatial accelerator | |
KR102318531B1 (ko) | 스트리밍 메모리의 치환 동작 | |
US10678724B1 (en) | Apparatuses, methods, and systems for in-network storage in a configurable spatial accelerator | |
US11481343B1 (en) | Transporting request types with different latencies | |
US8161435B2 (en) | Reset mechanism conversion | |
WO2023022906A1 (en) | Tile-based result buffering in memory-compute systems | |
US20230050687A1 (en) | Data input/output operations during loop execution in a reconfigurable compute fabric | |
TW202240394A (zh) | 對可重配置處理器之資料流功能卸載 | |
US20230056246A1 (en) | Parallel matrix operations in a reconfigurable compute fabric | |
US8006074B1 (en) | Methods and apparatus for executing extended custom instructions | |
US11604650B1 (en) | Packing conditional branch operations | |
US20230055320A1 (en) | Loop execution in a reconfigurable compute fabric. | |
CN114662432A (zh) | 片上微网络和微扇区基础结构 | |
JP4285877B2 (ja) | 動的再構成計算のためのメタアドレス指定アーキテクチャ及び動的再構成計算のためのメタアドレス指定方法 | |
WO2009110497A1 (ja) | Simd型プロセッサアレイシステム及びそのデータ転送方法 | |
Fesquet et al. | A programmable logic architecture for prototyping clockless circuits | |
US7112991B1 (en) | Extended custom instructions |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |