JPH08279283A - 半導体外部記憶装置 - Google Patents
半導体外部記憶装置Info
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- JPH08279283A JPH08279283A JP7343250A JP34325095A JPH08279283A JP H08279283 A JPH08279283 A JP H08279283A JP 7343250 A JP7343250 A JP 7343250A JP 34325095 A JP34325095 A JP 34325095A JP H08279283 A JPH08279283 A JP H08279283A
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- semiconductor memory
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Abstract
(57)【要約】 （修正有）
【課題】 データ処理効率が良く、回路構成が簡単で、
プリント配線基板の実装面積を少なくする小型化に適し
た半導体外部記憶装置を提供する。 【解決手段】 情報処理装置からの論理アドレスを受け
取るレジスタ３〜６と、その内容を参照してデータブロ
ックの先頭を示す上位アドレスを算出する上位アドレス
発生手段１と、データを一時的に格納するデータバッフ
ア２と、データを格納する半導体メモリ２１と、上位ア
ドレス発生手段１からの上位アドレスを保持するラッチ
回路２２，２３と、アクセス信号若しくはチップセレク
ト信号を計数するカウンタ２４とを備え、データバッフ
ア２に格納されているデータに対するアクセス信号若し
くはチップセレクト信号をカウンタ２４で計数して、そ
の計数結果を半導体メモリ２１の下位アドレスとし、そ
のカウンタ２４の数値に応じて半導体メモリ２１をブロ
ック単位毎にアクセスする。
プリント配線基板の実装面積を少なくする小型化に適し
た半導体外部記憶装置を提供する。 【解決手段】 情報処理装置からの論理アドレスを受け
取るレジスタ３〜６と、その内容を参照してデータブロ
ックの先頭を示す上位アドレスを算出する上位アドレス
発生手段１と、データを一時的に格納するデータバッフ
ア２と、データを格納する半導体メモリ２１と、上位ア
ドレス発生手段１からの上位アドレスを保持するラッチ
回路２２，２３と、アクセス信号若しくはチップセレク
ト信号を計数するカウンタ２４とを備え、データバッフ
ア２に格納されているデータに対するアクセス信号若し
くはチップセレクト信号をカウンタ２４で計数して、そ
の計数結果を半導体メモリ２１の下位アドレスとし、そ
のカウンタ２４の数値に応じて半導体メモリ２１をブロ
ック単位毎にアクセスする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリカートリッ
ジなどの半導体メモリを有する半導体外部記憶装置に係
り、特に半導体メモリのアドレス発生手段に関する。 【０００２】 【従来の技術】一般に、メモリカートリッジは、メモリ
素子とコネクタとをケースに収納し、コネクタを介して
メモリカートリッジ制御装置に装着されて、情報処理装
置であるホストコンピュータ又はそのプロセッサ等と接
続されて使用され、コンピュータシステムの外部、内
部、補助記憶装置等の増設ないし補助記憶媒体としての
役割を果している。 【０００３】従来のメモリカートリッジは、例えばメモ
リ容量を５００Ｋバイトとした場合、アドレス本数はａ
0 〜ａ18の１９本となり、これにデータバスｄ0 〜ｄ7
の８本、電源ライン、グランドライン、コントロール信
号ラインを加えると、その数は３０本以上にもなり、コ
ネクタのピン数もこれと同等かそれ以上のものが必要と
なる。そしてこのようにピン数の多いコネクタを介して
メモリカートリッジとメモリカートリッジ制御装置とが
接続される。 【０００４】 【発明が解決しようとする課題】このようなことから、
その挿抜力は大きくなり、しかも、相互接続に対する信
頼性も低下する。また、コネクタ部分の部品点数が増
え、構造が複雑になる。最近では、特にメモリカートリ
ッジが大容量化する傾向にあって、前述のことが大きな
問題となってきている。 【０００５】また従来、特開昭６０−１７８５６４号公
報に記載されているような補助記憶装置が提案されてい
る。この補助記憶装置は、中央処理装置にバス結合され
たメモリコントローラと、そのメモリコントローラにバ
ス結合された半導体メモリユニットとを含み、中央処理
装置からは磁気ディスク装置に対するのと同じアクセス
モードで前記半導体メモリユニットとの間の情報授受要
求を出力させ、この要求に前記メモリコントローラは中
央処理装置に固有のアクセスコントロール信号に対する
応答情報を与え、半導体メモリユニットには半導体メモ
リの書込み読出しに必要なデータのみを与えて半導体メ
モリユニットと中央処理装置間のデータ転送制御する構
成の補助記憶装置を対象とするものである。 【０００６】そして前記メモリコントローラは中央処理
装置と半導体メモリユニット間のデータ転送に１ワード
のデータバッフアを設け、前記半導体メモリユニットは
書込み／読出しデータの１ワードのデータバッフアを設
けて、その半導体メモリユニットがデータ読出し中にメ
モリコントローラのデータバッフア記憶するデータを中
央処理装置に読出す並列転送制御をするように構成され
ている。 【０００７】この補助記憶装置では中央処理装置からの
論理アドレスをメモリコントローラで受けて物理アドレ
スを生成し、その物理アドレスに基づいて各アドレス線
を介してデータを半導体メモリユニットに伝送する形式
になっているため、多数のアドレス線が必要である。従
って回路構成が複雑になり、プリント配線基板の実装面
積が増えて小型化に支障をきたし、また、メモリコント
ローラに対して半導体メモリユニットがコネクタのピン
などを介して着脱可能になっている場合、前述のように
挿抜力は大きくなり、しかも、相互接続に対する信頼性
が低下し、コネクタ部分の部品点数が増え、構造が複雑
になるなどの欠点を有している。 【０００８】本発明は、このような回路構成の複雑性、
装置の大容量化に伴うコネクタピン数などの増加とそれ
による挿抜力の増大、接続に対する信頼性の低下という
欠点を解決し、構成が簡単で信頼性に優れ、大容量化に
適する半導体外部記憶装置を提供することを目的とす
る。 【０００９】 【課題を解決するための手段】前記目的を達成するため
本発明は、例えばホストＣＰＵなどの情報処理装置から
の論理アドレスを受け取る例えばトラックレジスタやセ
クタレジスタなどのレジスタ手段と、そのレジスタ手段
の内容を参照してデータブロックの先頭を示す上位アド
レスを算出する例えばインターフェース制御ＣＰＵなど
の上位アドレス発生手段と、データを一時的に格納する
データバッフア手段と、データを格納する半導体メモリ
と、前記上位アドレス発生手段からの上位アドレスを保
持するラッチ手段と、アクセス信号若しくはチップセレ
クト信号を計数するカウンタ手段とを備えている。 【００１０】そして前記データバッフア手段のデータに
対するアクセス信号若しくはチップセレクト信号を前記
カウンタ手段で計数して、その計数結果を前記半導体メ
モリの下位アドレスとし、そのカウンタ手段の数値に応
じて前記半導体メモリをブロック単位毎にアクセスする
ように構成されていることを特徴とする。 【００１１】 【発明の実施の形態】外部補助記録装置の記憶媒体とし
て使用されるメモリカートリッジは、フロッピーディス
ク等と同様のメモリ配列を持たせるとディスクオペレー
ティングシステム（ＤＯＳ）が使え、ソフトウェアのコ
スト低減が図れるという利点がある。しかし、フロッピ
ーディスクなどのディスク状記憶媒体では、データの読
み／書きがセクター単位で行われることから、いわゆる
ブロック転送となり、セクタ内がシーケンシャルアクセ
スとなる。 【００１２】このようなことから、メモリカートリッジ
を制御するメモリカートリッジ制御装置にあっては、ホ
ストＣＰＵから送出されたトラック番号、セクタ番号の
情報からメモリブロックの先頭アドレスを計算し、その
アドレスから１ブロック分のデータを順次送ることが考
えられ、このようにすればデータの処理効率がよく、メ
モリカートリッジをフロッピーディスクなどのディスク
状記憶媒体と同様に取り扱うことができる。 【００１３】本発明はこのような観点に立脚し、情報処
理装置からの論理アドレスを受け取るレジスタ手段と、
そのレジスタ手段の内容を参照してデータブロックの先
頭を示す上位アドレスを算出する上位アドレス発生手段
と、データを一時的に格納するデータバッフア手段と、
データを格納する半導体メモリと、前記上位アドレス発
生手段からの上位アドレスを保持するラッチ手段と、ア
クセス信号若しくはチップセレクト信号を計数するカウ
ンタ手段とを備え、前記データバッフア手段のデータに
対するアクセス信号若しくはチップセレクト信号を前記
カウンタ手段で計数して、その計数結果を前記半導体メ
モリの下位アドレスとし、そのカウンタ手段の数値に応
じて前記半導体メモリをブロック単位毎にアクセスする
ように構成されていることを特徴とする。 【００１４】その結果、データをブロツク単位毎に処理
できるから転送効率が高く、アドレスバスの数を減らす
ことができ、回路構成が簡単になり、プリント配線基板
の実装面積を少なくすることができて小型化に適する。
また、半導体メモリを着脱可能にした場合、コネクタ部
分の部品点数が減り、構造が簡単で、接続に対する信頼
性が向上した半導体外部記憶装置が提供できる。 【００１５】以下、この発明の一具体例について図面を
参照して詳細に説明する。図１は具体例に係るメモリカ
ートリッジのブロック図、図２はメモリカートリッジ制
御装置のブロック図である。 【００１６】この具体例に係る半導体外部記憶装置は、
メモリカートリッジ制御装置１０とそれに装着されるメ
モリカートリッジ２０とから構成される。 【００１７】図２に示すメモリカートリッジ制御装置１
０は、図１のメモリカートリッジ２０を駆動するための
制御装置であり、ホストＣＰＵ（図示せず）からのデー
タを、そのデータバスＤ0 〜Ｄ7 、コネクタ１１（点線
で示す）、内部のデータバスを介して受け、それぞれの
データに応じてデータバスバッファ２、トラックレジス
タ３、セクタレジスタ４、コマンドレジスタ５及びステ
ータスレジスタ６に選択的に格納する。 【００１８】１は、これらトラックレジスタ３、セクタ
レジスタ４、コマンドレジスタ５及びステータスレジス
タ６を参照してメモリカートリッジのアドレス等を算出
するインタフェース制御ＣＰＵ（マイクロプロセッサ）
であって、７は、データバスバッファ２、各種レジスタ
３〜６を、入力されたアドレス信号から選択するアドレ
スデコーダである。すなわち、ホストＣＰＵからのアド
レス信号Ａ0 〜Ａ2 、そしてチップセレクトＣＳ信号
は、データバスバッファ２、各種レジスタ３〜６を選択
するための選択信号としてアドレスデコーダ７に入力さ
れ、これによってデコードされる。 【００１９】８，９はＮＡＮＤゲートであって、アウト
プットネーブルＯＥ、ライトイネーブルＷＥのいずれか
を選択的に出力する。ＤＲＱ、ＩＲＱはホストＣＰＵに
対するデータ要求信号、割込み要求信号である。コネク
タ１２（点線で示す）を介してメモリカートリッジ制御
装置１０にメモリカートリッジ２０が装着される。 【００２０】メモリカートリッジ２０は図１に示すよう
に、半導体メモリ素子２１（例えばメモリアレイ）とメ
モリバックアップ用電池（図示せず）を内蔵し、メモリ
カートリッジ制御装置１０のコネクタ１２とコネクタ２
５（点線で示す）を介して着脱可能に接続され、メモリ
カートリッジ制御装置１０とメモリカートリッジ２０の
間の信号の伝達はコネクタ１２、２５を経由して行われ
る。 【００２１】半導体メモリ素子２１のデータラインＤ0
〜Ｄ7 は、そのデータバスｄ0 〜ｄ7 、コネクタ２５を
通してメモリカートリッジ制御装置１０に接続される。 【００２２】一方、アドレスラインの上位バイトＡ8 〜
Ａ15、Ａ16〜Ａ23は、ラッチ回路２２、２３に接続さ
れ、ラッチ回路２２、２３は、コネクタ２５に接続され
たアドレスバスａ0 〜ａ7 と接続されている。したがっ
て、アドレスバスａ0 〜ａ7 のデータがラッチ回路２
２、２３にラッチされ、これがアドレスデータとなる。
このときラッチ回路２２、２３はそれぞれストローブ信
号ＳＴＯＲＯＢＥ１、ＳＴＯＲＯＢＥ２で制御される。 【００２３】また、図２におけるデータバスバッファ２
に対する選択信号はＳＥＬとして、コネクタ２５を通し
てメモリカートリッジ２０に入力され、この信号ＳＥＬ
は、カウンタ２４により計数される。この計数結果が半
導体メモリ素子２１の下位のアドレスラインに入力さ
れ、下位バイトＡ0 〜Ａ7 のアドレス信号となる。 【００２４】次にこの半導体外部記憶装置の動作につい
て説明する。データバスバッファ２に格納されたデータ
は、データバス、コネクタ１２、コネクタ２５を介して
メモリカートリッジ２０のデータバスｄ0 〜ｄ7 に送出
され、トラックレジスタ３、セクタレジスタ４、コマン
ドレジスタ５及びステータスレジスタ６の各レジスタ
は、インタフェース制御ＣＰＵ１により制御される。 【００２５】ホストＣＰＵからのアドレス信号Ａ0 〜Ａ
2 と、これより上位のアドレスであるＡ3 〜のアドレス
信号をデコードしてつくられたチップセレクトＣＳ信号
とをアドレスデコード７でデコードして、データバスバ
ッファ２、トラックレジスタ３、セクタレジスタ４、コ
マンドレジスタ５及びステータスレジスタ６の各レジス
タが選択され、インタフェース制御ＣＰＵ１は、ＤＲ
Ｑ、ＩＲＱの各信号によりホストＣＰＵから制御されて
読出し／書込みの動作をし、ホストＣＰＵからの読出し
／書込みで方向を切り替える。 【００２６】さらに、ホストＣＰＵから指示される読出
し／書込みの状態、すなわちデータの転送方向によりア
ウトプットイネーブルＯＥ、ライトプットイネーブルＷ
Ｅのいずれかをアクティブにするために、インタフェー
ス制御ＣＰＵ１はＮＡＮＤゲート８、９に対してゲート
信号Ｇ１、Ｇ２を出力する。ホストＣＰＵがデータバス
バッファ２へデータ転送を行う際、データバスバッファ
２に対する選択信号がアクティブとなり、アドレスデコ
ーダ７がこれをデコードして、その選択信号がＳＥＬと
して、メモリカートリッジ２０にも出力される。 【００２７】データ転送に際しては、ホストＣＰＵがト
ラックレジスタ３にトラック番号、セクタレジスタ４に
セクタ番号を書き込む。インタフェース制御用ＣＰＵ１
は、トラックレジスタ３、セクタレジスタ４の内容を参
照してメモリカートリッジ２０の先頭アドレスを算出
し、上位アドレスａ8 〜ａ23をアドレスバスａ0 〜ａ7
とＳＴＯＲＯＢＥ１、ＳＴＯＲＯＢＥ２の送出タイミン
グでメモリカートリッジ２０のラッチ回路２２、２３に
それぞれ送出してこれらにセットする。 【００２８】その後、ホストＣＰＵはコマンドレジスタ
５に転送コマンドを送り、データリクエスト信号ＤＲＱ
がアクティブになるのを待つ。 【００２９】インタフェース制御ＣＰＵ１は、コマンド
レジスタ５の内容を判断して、ホストＣＰＵからメモリ
カートリッジ２０へのデータ転送（ＷＲＩＴＥ）、又は
メモリカートリッジ２０からホストＣＰＵへのデータ転
送（ＲＥＡＤ）を開始する。メモリカートリッジ２０の
下位アドレスａ0 〜ａ7 は、データバスバッファ２への
選択信号をメモリカートリッジ２０のカウンタ２４で計
数することにより作られ、データを１バイト読むか又は
書き込むごとに下位アドレスａ0 〜ａ7 は、１つずつ更
新される。 【００３０】メモリカートリッジ２０への読出し／書込
みは、ホストＣＰＵからのＲ／Ｗ信号によってタイミン
グをとるが、コマンドレジスタ５に書かれたコマンドの
内容によってメモリカートリッジ２０への書込みならば
ライトイネーブル信号ＷＥを送出し、読出しならばアウ
トイネーブル信号ＯＥをアクティブにする。前記Ｒ／Ｗ
信号は、これらイネーブル信号によりＮＡＮＤゲート
８、９においてそれぞれゲートされ、ＷＥ、ＯＥとして
メモリカートリッジ２０側に出力される。 【００３１】以上の様にして、メモリカートリッジ２０
上のメモリ空間を、仮想的にフロッピーディスクなどの
ディスク状記憶媒体と同様に、複数のトラック、セクタ
に分割し、指定したトラック番号、セクタ番号のメモリ
から、１セクタ分のデータをブロック転送することがで
きる。 【００３２】この具体例のコネクタ２５における接続ピ
ン数は図示された信号線の本数で２１本、又は図示され
ていない電源ライン、ライトプロテクト等を合わせて２
４本である。この本数の信号線で、Ａ0 〜Ａ23すなわち
１６ＭＢＹＴＥのメモリ空間をアクセスすることが可能
である。 【００３３】以上説明してきたが、具体例における、ホ
ストＣＰＵは、いわゆる情報処理装置一般であってよい
ことはもちろんである。また、具体例では、ＳＥＬ信号
をカウンタのカウント信号としているが、これは、いわ
ろるアクセス信号であって、このアクセス信号に代え
て、チップセレクト信号によってもよいことはもちろん
である。 【００３４】なお、この発明におけるメモリカートリッ
ジには、いわゆるＩＣカードのようなものをはじめとし
て、ＲＡＭパック等のようにメモリを内蔵して情報処理
装置に接続される記憶デバイスを含む概念としての意味
を持つものである。 【００３５】 【発明の効果】本発明は前述のような構成になってお
り、半導体外部記憶装置をフロッピーディスクなどのデ
ィスク状記憶媒体と同様に取り扱うことができ、データ
をブロツク単位毎に処理できるからデータ処理効率が高
く、アドレスバスの数を減らすことができ、回路構成が
簡単になり、プリント配線基板の実装面積を少なくする
ことができて小型化に適する。また、半導体メモリを着
脱可能にした場合、コネクタ部分の部品点数が減り、構
造が簡単で、接続に対する信頼性が向上した半導体外部
記憶装置が提供できる。
ジなどの半導体メモリを有する半導体外部記憶装置に係
り、特に半導体メモリのアドレス発生手段に関する。 【０００２】 【従来の技術】一般に、メモリカートリッジは、メモリ
素子とコネクタとをケースに収納し、コネクタを介して
メモリカートリッジ制御装置に装着されて、情報処理装
置であるホストコンピュータ又はそのプロセッサ等と接
続されて使用され、コンピュータシステムの外部、内
部、補助記憶装置等の増設ないし補助記憶媒体としての
役割を果している。 【０００３】従来のメモリカートリッジは、例えばメモ
リ容量を５００Ｋバイトとした場合、アドレス本数はａ
0 〜ａ18の１９本となり、これにデータバスｄ0 〜ｄ7
の８本、電源ライン、グランドライン、コントロール信
号ラインを加えると、その数は３０本以上にもなり、コ
ネクタのピン数もこれと同等かそれ以上のものが必要と
なる。そしてこのようにピン数の多いコネクタを介して
メモリカートリッジとメモリカートリッジ制御装置とが
接続される。 【０００４】 【発明が解決しようとする課題】このようなことから、
その挿抜力は大きくなり、しかも、相互接続に対する信
頼性も低下する。また、コネクタ部分の部品点数が増
え、構造が複雑になる。最近では、特にメモリカートリ
ッジが大容量化する傾向にあって、前述のことが大きな
問題となってきている。 【０００５】また従来、特開昭６０−１７８５６４号公
報に記載されているような補助記憶装置が提案されてい
る。この補助記憶装置は、中央処理装置にバス結合され
たメモリコントローラと、そのメモリコントローラにバ
ス結合された半導体メモリユニットとを含み、中央処理
装置からは磁気ディスク装置に対するのと同じアクセス
モードで前記半導体メモリユニットとの間の情報授受要
求を出力させ、この要求に前記メモリコントローラは中
央処理装置に固有のアクセスコントロール信号に対する
応答情報を与え、半導体メモリユニットには半導体メモ
リの書込み読出しに必要なデータのみを与えて半導体メ
モリユニットと中央処理装置間のデータ転送制御する構
成の補助記憶装置を対象とするものである。 【０００６】そして前記メモリコントローラは中央処理
装置と半導体メモリユニット間のデータ転送に１ワード
のデータバッフアを設け、前記半導体メモリユニットは
書込み／読出しデータの１ワードのデータバッフアを設
けて、その半導体メモリユニットがデータ読出し中にメ
モリコントローラのデータバッフア記憶するデータを中
央処理装置に読出す並列転送制御をするように構成され
ている。 【０００７】この補助記憶装置では中央処理装置からの
論理アドレスをメモリコントローラで受けて物理アドレ
スを生成し、その物理アドレスに基づいて各アドレス線
を介してデータを半導体メモリユニットに伝送する形式
になっているため、多数のアドレス線が必要である。従
って回路構成が複雑になり、プリント配線基板の実装面
積が増えて小型化に支障をきたし、また、メモリコント
ローラに対して半導体メモリユニットがコネクタのピン
などを介して着脱可能になっている場合、前述のように
挿抜力は大きくなり、しかも、相互接続に対する信頼性
が低下し、コネクタ部分の部品点数が増え、構造が複雑
になるなどの欠点を有している。 【０００８】本発明は、このような回路構成の複雑性、
装置の大容量化に伴うコネクタピン数などの増加とそれ
による挿抜力の増大、接続に対する信頼性の低下という
欠点を解決し、構成が簡単で信頼性に優れ、大容量化に
適する半導体外部記憶装置を提供することを目的とす
る。 【０００９】 【課題を解決するための手段】前記目的を達成するため
本発明は、例えばホストＣＰＵなどの情報処理装置から
の論理アドレスを受け取る例えばトラックレジスタやセ
クタレジスタなどのレジスタ手段と、そのレジスタ手段
の内容を参照してデータブロックの先頭を示す上位アド
レスを算出する例えばインターフェース制御ＣＰＵなど
の上位アドレス発生手段と、データを一時的に格納する
データバッフア手段と、データを格納する半導体メモリ
と、前記上位アドレス発生手段からの上位アドレスを保
持するラッチ手段と、アクセス信号若しくはチップセレ
クト信号を計数するカウンタ手段とを備えている。 【００１０】そして前記データバッフア手段のデータに
対するアクセス信号若しくはチップセレクト信号を前記
カウンタ手段で計数して、その計数結果を前記半導体メ
モリの下位アドレスとし、そのカウンタ手段の数値に応
じて前記半導体メモリをブロック単位毎にアクセスする
ように構成されていることを特徴とする。 【００１１】 【発明の実施の形態】外部補助記録装置の記憶媒体とし
て使用されるメモリカートリッジは、フロッピーディス
ク等と同様のメモリ配列を持たせるとディスクオペレー
ティングシステム（ＤＯＳ）が使え、ソフトウェアのコ
スト低減が図れるという利点がある。しかし、フロッピ
ーディスクなどのディスク状記憶媒体では、データの読
み／書きがセクター単位で行われることから、いわゆる
ブロック転送となり、セクタ内がシーケンシャルアクセ
スとなる。 【００１２】このようなことから、メモリカートリッジ
を制御するメモリカートリッジ制御装置にあっては、ホ
ストＣＰＵから送出されたトラック番号、セクタ番号の
情報からメモリブロックの先頭アドレスを計算し、その
アドレスから１ブロック分のデータを順次送ることが考
えられ、このようにすればデータの処理効率がよく、メ
モリカートリッジをフロッピーディスクなどのディスク
状記憶媒体と同様に取り扱うことができる。 【００１３】本発明はこのような観点に立脚し、情報処
理装置からの論理アドレスを受け取るレジスタ手段と、
そのレジスタ手段の内容を参照してデータブロックの先
頭を示す上位アドレスを算出する上位アドレス発生手段
と、データを一時的に格納するデータバッフア手段と、
データを格納する半導体メモリと、前記上位アドレス発
生手段からの上位アドレスを保持するラッチ手段と、ア
クセス信号若しくはチップセレクト信号を計数するカウ
ンタ手段とを備え、前記データバッフア手段のデータに
対するアクセス信号若しくはチップセレクト信号を前記
カウンタ手段で計数して、その計数結果を前記半導体メ
モリの下位アドレスとし、そのカウンタ手段の数値に応
じて前記半導体メモリをブロック単位毎にアクセスする
ように構成されていることを特徴とする。 【００１４】その結果、データをブロツク単位毎に処理
できるから転送効率が高く、アドレスバスの数を減らす
ことができ、回路構成が簡単になり、プリント配線基板
の実装面積を少なくすることができて小型化に適する。
また、半導体メモリを着脱可能にした場合、コネクタ部
分の部品点数が減り、構造が簡単で、接続に対する信頼
性が向上した半導体外部記憶装置が提供できる。 【００１５】以下、この発明の一具体例について図面を
参照して詳細に説明する。図１は具体例に係るメモリカ
ートリッジのブロック図、図２はメモリカートリッジ制
御装置のブロック図である。 【００１６】この具体例に係る半導体外部記憶装置は、
メモリカートリッジ制御装置１０とそれに装着されるメ
モリカートリッジ２０とから構成される。 【００１７】図２に示すメモリカートリッジ制御装置１
０は、図１のメモリカートリッジ２０を駆動するための
制御装置であり、ホストＣＰＵ（図示せず）からのデー
タを、そのデータバスＤ0 〜Ｄ7 、コネクタ１１（点線
で示す）、内部のデータバスを介して受け、それぞれの
データに応じてデータバスバッファ２、トラックレジス
タ３、セクタレジスタ４、コマンドレジスタ５及びステ
ータスレジスタ６に選択的に格納する。 【００１８】１は、これらトラックレジスタ３、セクタ
レジスタ４、コマンドレジスタ５及びステータスレジス
タ６を参照してメモリカートリッジのアドレス等を算出
するインタフェース制御ＣＰＵ（マイクロプロセッサ）
であって、７は、データバスバッファ２、各種レジスタ
３〜６を、入力されたアドレス信号から選択するアドレ
スデコーダである。すなわち、ホストＣＰＵからのアド
レス信号Ａ0 〜Ａ2 、そしてチップセレクトＣＳ信号
は、データバスバッファ２、各種レジスタ３〜６を選択
するための選択信号としてアドレスデコーダ７に入力さ
れ、これによってデコードされる。 【００１９】８，９はＮＡＮＤゲートであって、アウト
プットネーブルＯＥ、ライトイネーブルＷＥのいずれか
を選択的に出力する。ＤＲＱ、ＩＲＱはホストＣＰＵに
対するデータ要求信号、割込み要求信号である。コネク
タ１２（点線で示す）を介してメモリカートリッジ制御
装置１０にメモリカートリッジ２０が装着される。 【００２０】メモリカートリッジ２０は図１に示すよう
に、半導体メモリ素子２１（例えばメモリアレイ）とメ
モリバックアップ用電池（図示せず）を内蔵し、メモリ
カートリッジ制御装置１０のコネクタ１２とコネクタ２
５（点線で示す）を介して着脱可能に接続され、メモリ
カートリッジ制御装置１０とメモリカートリッジ２０の
間の信号の伝達はコネクタ１２、２５を経由して行われ
る。 【００２１】半導体メモリ素子２１のデータラインＤ0
〜Ｄ7 は、そのデータバスｄ0 〜ｄ7 、コネクタ２５を
通してメモリカートリッジ制御装置１０に接続される。 【００２２】一方、アドレスラインの上位バイトＡ8 〜
Ａ15、Ａ16〜Ａ23は、ラッチ回路２２、２３に接続さ
れ、ラッチ回路２２、２３は、コネクタ２５に接続され
たアドレスバスａ0 〜ａ7 と接続されている。したがっ
て、アドレスバスａ0 〜ａ7 のデータがラッチ回路２
２、２３にラッチされ、これがアドレスデータとなる。
このときラッチ回路２２、２３はそれぞれストローブ信
号ＳＴＯＲＯＢＥ１、ＳＴＯＲＯＢＥ２で制御される。 【００２３】また、図２におけるデータバスバッファ２
に対する選択信号はＳＥＬとして、コネクタ２５を通し
てメモリカートリッジ２０に入力され、この信号ＳＥＬ
は、カウンタ２４により計数される。この計数結果が半
導体メモリ素子２１の下位のアドレスラインに入力さ
れ、下位バイトＡ0 〜Ａ7 のアドレス信号となる。 【００２４】次にこの半導体外部記憶装置の動作につい
て説明する。データバスバッファ２に格納されたデータ
は、データバス、コネクタ１２、コネクタ２５を介して
メモリカートリッジ２０のデータバスｄ0 〜ｄ7 に送出
され、トラックレジスタ３、セクタレジスタ４、コマン
ドレジスタ５及びステータスレジスタ６の各レジスタ
は、インタフェース制御ＣＰＵ１により制御される。 【００２５】ホストＣＰＵからのアドレス信号Ａ0 〜Ａ
2 と、これより上位のアドレスであるＡ3 〜のアドレス
信号をデコードしてつくられたチップセレクトＣＳ信号
とをアドレスデコード７でデコードして、データバスバ
ッファ２、トラックレジスタ３、セクタレジスタ４、コ
マンドレジスタ５及びステータスレジスタ６の各レジス
タが選択され、インタフェース制御ＣＰＵ１は、ＤＲ
Ｑ、ＩＲＱの各信号によりホストＣＰＵから制御されて
読出し／書込みの動作をし、ホストＣＰＵからの読出し
／書込みで方向を切り替える。 【００２６】さらに、ホストＣＰＵから指示される読出
し／書込みの状態、すなわちデータの転送方向によりア
ウトプットイネーブルＯＥ、ライトプットイネーブルＷ
Ｅのいずれかをアクティブにするために、インタフェー
ス制御ＣＰＵ１はＮＡＮＤゲート８、９に対してゲート
信号Ｇ１、Ｇ２を出力する。ホストＣＰＵがデータバス
バッファ２へデータ転送を行う際、データバスバッファ
２に対する選択信号がアクティブとなり、アドレスデコ
ーダ７がこれをデコードして、その選択信号がＳＥＬと
して、メモリカートリッジ２０にも出力される。 【００２７】データ転送に際しては、ホストＣＰＵがト
ラックレジスタ３にトラック番号、セクタレジスタ４に
セクタ番号を書き込む。インタフェース制御用ＣＰＵ１
は、トラックレジスタ３、セクタレジスタ４の内容を参
照してメモリカートリッジ２０の先頭アドレスを算出
し、上位アドレスａ8 〜ａ23をアドレスバスａ0 〜ａ7
とＳＴＯＲＯＢＥ１、ＳＴＯＲＯＢＥ２の送出タイミン
グでメモリカートリッジ２０のラッチ回路２２、２３に
それぞれ送出してこれらにセットする。 【００２８】その後、ホストＣＰＵはコマンドレジスタ
５に転送コマンドを送り、データリクエスト信号ＤＲＱ
がアクティブになるのを待つ。 【００２９】インタフェース制御ＣＰＵ１は、コマンド
レジスタ５の内容を判断して、ホストＣＰＵからメモリ
カートリッジ２０へのデータ転送（ＷＲＩＴＥ）、又は
メモリカートリッジ２０からホストＣＰＵへのデータ転
送（ＲＥＡＤ）を開始する。メモリカートリッジ２０の
下位アドレスａ0 〜ａ7 は、データバスバッファ２への
選択信号をメモリカートリッジ２０のカウンタ２４で計
数することにより作られ、データを１バイト読むか又は
書き込むごとに下位アドレスａ0 〜ａ7 は、１つずつ更
新される。 【００３０】メモリカートリッジ２０への読出し／書込
みは、ホストＣＰＵからのＲ／Ｗ信号によってタイミン
グをとるが、コマンドレジスタ５に書かれたコマンドの
内容によってメモリカートリッジ２０への書込みならば
ライトイネーブル信号ＷＥを送出し、読出しならばアウ
トイネーブル信号ＯＥをアクティブにする。前記Ｒ／Ｗ
信号は、これらイネーブル信号によりＮＡＮＤゲート
８、９においてそれぞれゲートされ、ＷＥ、ＯＥとして
メモリカートリッジ２０側に出力される。 【００３１】以上の様にして、メモリカートリッジ２０
上のメモリ空間を、仮想的にフロッピーディスクなどの
ディスク状記憶媒体と同様に、複数のトラック、セクタ
に分割し、指定したトラック番号、セクタ番号のメモリ
から、１セクタ分のデータをブロック転送することがで
きる。 【００３２】この具体例のコネクタ２５における接続ピ
ン数は図示された信号線の本数で２１本、又は図示され
ていない電源ライン、ライトプロテクト等を合わせて２
４本である。この本数の信号線で、Ａ0 〜Ａ23すなわち
１６ＭＢＹＴＥのメモリ空間をアクセスすることが可能
である。 【００３３】以上説明してきたが、具体例における、ホ
ストＣＰＵは、いわゆる情報処理装置一般であってよい
ことはもちろんである。また、具体例では、ＳＥＬ信号
をカウンタのカウント信号としているが、これは、いわ
ろるアクセス信号であって、このアクセス信号に代え
て、チップセレクト信号によってもよいことはもちろん
である。 【００３４】なお、この発明におけるメモリカートリッ
ジには、いわゆるＩＣカードのようなものをはじめとし
て、ＲＡＭパック等のようにメモリを内蔵して情報処理
装置に接続される記憶デバイスを含む概念としての意味
を持つものである。 【００３５】 【発明の効果】本発明は前述のような構成になってお
り、半導体外部記憶装置をフロッピーディスクなどのデ
ィスク状記憶媒体と同様に取り扱うことができ、データ
をブロツク単位毎に処理できるからデータ処理効率が高
く、アドレスバスの数を減らすことができ、回路構成が
簡単になり、プリント配線基板の実装面積を少なくする
ことができて小型化に適する。また、半導体メモリを着
脱可能にした場合、コネクタ部分の部品点数が減り、構
造が簡単で、接続に対する信頼性が向上した半導体外部
記憶装置が提供できる。
【図面の簡単な説明】
【図１】本発明の具体例に係るメモリカートリッジのブ
ロック図である。 【図２】本発明の具体例に係るメモリカートリッジ制御
装置のブロック図である。 【符号の説明】 １ インタフェース制御ＣＰＵ ２ データバスバッファ ３ トラックレジスタ ４ セクタレジスタ ５ コマンドレジスタ ６ ステータスレジスタ ７ アドレスデコーダ ８，９ ＮＡＮＤゲート １０ メモリカートリッジ制御装置 １１，１２，２５ コネクタ ２０ メモリカートリッジ ２１ 半導体メモリ素子 ２２，２３ ラッチ回路 ２４ カウンタ
ロック図である。 【図２】本発明の具体例に係るメモリカートリッジ制御
装置のブロック図である。 【符号の説明】 １ インタフェース制御ＣＰＵ ２ データバスバッファ ３ トラックレジスタ ４ セクタレジスタ ５ コマンドレジスタ ６ ステータスレジスタ ７ アドレスデコーダ ８，９ ＮＡＮＤゲート １０ メモリカートリッジ制御装置 １１，１２，２５ コネクタ ２０ メモリカートリッジ ２１ 半導体メモリ素子 ２２，２３ ラッチ回路 ２４ カウンタ
Claims (1)
- 【特許請求の範囲】 （１） 情報処理装置からの論理アドレスを受け取るレ
ジスタ手段と、 そのレジスタ手段の内容を参照してデータブロックの先
頭を示す上位アドレスを算出する上位アドレス発生手段
と、 データを一時的に格納するデータバッフア手段と、 データを格納する半導体メモリと、 前記上位アドレス発生手段からの上位アドレスを保持す
るラッチ手段と、 アクセス信号若しくはチップセレクト信号を計数するカ
ウンタ手段とを備え、 前記データバッフア手段のデータに対するアクセス信号
若しくはチップセレクト信号を前記カウンタ手段で計数
して、その計数結果を前記半導体メモリの下位アドレス
とし、そのカウンタ手段の数値に応じて前記半導体メモ
リをブロック単位毎にアクセスするように構成されてい
ることを特徴とする半導体外部記憶装置。 （２） 特許請求の範囲第（１）項記載において、前記
カウンタ手段はデータを１バイト処理するごとに下位ア
ドレスを１つずつ更新するように構成されていることを
特徴とする半導体外部記憶装置。 （３） 特許請求の範囲第（１）項記載において、前記
半導体メモリが上位アドレス発生手段に対して着脱可能
になっていることを特徴とする半導体外部記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7343250A JPH08279283A (ja) | 1995-12-28 | 1995-12-28 | 半導体外部記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7343250A JPH08279283A (ja) | 1995-12-28 | 1995-12-28 | 半導体外部記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143349A Division JPS63887A (ja) | 1986-06-19 | 1986-06-19 | メモリカ−トリツジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08279283A true JPH08279283A (ja) | 1996-10-22 |
Family
ID=18360082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7343250A Pending JPH08279283A (ja) | 1995-12-28 | 1995-12-28 | 半導体外部記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08279283A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132256A (en) * | 1981-02-09 | 1982-08-16 | Sony Corp | Memory device |
| JPS58203689A (ja) * | 1982-05-21 | 1983-11-28 | Mitsubishi Electric Corp | アドレス変換装置 |
| JPS60253087A (ja) * | 1984-05-29 | 1985-12-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6182588A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 半導体記憶装置 |
-
1995
- 1995-12-28 JP JP7343250A patent/JPH08279283A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132256A (en) * | 1981-02-09 | 1982-08-16 | Sony Corp | Memory device |
| JPS58203689A (ja) * | 1982-05-21 | 1983-11-28 | Mitsubishi Electric Corp | アドレス変換装置 |
| JPS60253087A (ja) * | 1984-05-29 | 1985-12-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6182588A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970902 |