JPH0827643B2 - デジタル入力付ａ／ｄコンバ−タ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電子回路中において、アナログ信号及びデジ
タル信号を入力し、シリアル又はパラレルにデジタル信
号を出力するデジタル入力付A/Dコンバータに関するも
のであり、特にマイクロコンピュータ等に使用したとき
に、各種入力信号を効率よくCPU（中央処理部）に取り
込むことができるものに関する。

［従来の技術］ 自動車の各部の制御にマイクロコンピュータを使用す
ることが多くなってきたが、このような制御を行う際
に、自動車の何らかの状態量をセンサ等で入力する必要
がある。そのために、自動車各部に装着されたセンサ等
からのアナログ信号あるいはデジタル信号をCPUに適合
した信号に変換するインタフェースが必要とされる。こ
のインタフェースのうち、アナログ信号を入力してそれ
をデジタル信号に変換するものとしてA/Dコンバータが
あり、この中には外部からの信号に応じて上記A/D変換
のタイミングを制御することのできるものも考案されて
いる（特開昭57−76245号）。

［発明が解決しようとする問題点］ 自動車の各機能の正確な制御を行うためには各部の状
態量をできる限り正確に把握することが必要とされる。
従って、アナログ信号を生成するセンサからの信号は、
A/Dコンバータにおいて９ビットあるいはそれ以上のビ
ット数を持つデジタル信号に変換される場合がある。一
方、制御用マイクロコンピュータのCPUは８ビット型の
ものが多く用いられており、このCPUの受け入れること
のできるデータも８ビット単位のデジタル信号でなけれ
ばならないことが多い。従って、もしA/Dコンバータが
９ビットデジタル信号を出力するものであれば、CPUに
は２回に分けてテータを送ることになるが、２回の通信
で送ることのできるビット数８×２＝16ビットに対して
実際の送信データは９ビットと、通信に無駄が生じる。
CPUにはいくつかのこのようなA/Dコンバータからの他に
も、デジタル信号を発生するセンサあるいは他のマイク
ロコンピュータからのデジタル信号も取り込まれるが、
これらが増加してくると、データ通信に要する時間がマ
イクロコンピュータ全体の処理能力（スループット）に
影響を及ぼし始めるという問題点がある。

本発明は上記問題点を解決するために成されたもので
あり、アナログ信号とデジタル信号を入力し、それらを
効率良く組み合わせて出力することによりマイクロコン
ピュータ中のデータ通信に要する時間を短縮することを
目的としている。

［発明を解決するための手段］ 上記問題点を解決するために本発明が採用した手段
は、第１図にその概要を例示するごとく、 外部から入力されるアナログ信号をビット数ｎのデジ
タル信号に変換する変換手段と、 外部から入力されるデジタル信号と前記変換手段によ
り変換されたデジタル信号とから、ビット数ｍを１つの
フレームとするデジタル信号を生成し、該生成したデジ
タル信号を外部へ順次出力する混合出力手段と、 を備えたデジタル入力付A/Dコンバータであって、 前記混合出力手段は、 前記変換手段によって変換されたビット数ｎのデジタ
ル信号を、ビット数ｍ毎に分割する分割手段と、 該分割手段により分割されたビット数ｍ毎のデジタル
信号によって前記フレームを生成する第１のフレーム生
成手段と、 前記分割手段の分割動作によって生じたビット数ｍよ
りも少ない余剰ビットに、前記外部からのデジタル信号
を付加して、前記フレームを生成する第２のフレーム生
成手段と、 を備えることを特徴とするデジタル入力付A/Dコンバー
タを、その要旨としている。

［作用］ 上記のように構成された本発明のデジタル入力付A/D
コンバータにおいては、変換手段が、外部から入力され
るアナログ信号をビット数ｎのデジタル信号に変換し、
混合出力手段が、外部から入力されるデジタル信号と、
変換手段により変換されたデジタル信号とから、ビット
数ｍを１つのフレームとするデジタル信号を生成し、そ
の生成したデジタル信号を外部へ順次出力する。

ここで、混合出力手段において、外部へ出力するフレ
ームを生成する際には、分割手段が、変換手段によって
変換されたビット数ｎのデジタル信号を、ビット数ｍ毎
に分割する。そして、第１のフレーム生成手段が、分割
手段により分割されたビット数ｍ毎のデジタル信号によ
ってフレームを生成し、第２のフレーム生成手段が、分
割手段の分割動作によって生じたビット数ｍよりも少な
い余剰ビットに、外部からのデジタル信号を付加してフ
レームを生成する。

つまり、本発明のデジタル入力付A/Dコンバータで
は、アナログ信号とデジタル信号を外部から入力して、
アナログ信号をｎビットのデジタル信号に変換（以下、
A/D変換という）し、その変換後のデジタル信号（以
下、A/Dデジタル信号という）と、外部から直接入力し
たデジタル信号とを、ビット数ｍを１フレームとする信
号形式で外部へ順次出力するように構成されているので
あるが、A/Dデジタル信号をビット数ｍ毎に分割し、そ
の分割したｍビット毎のA/Dデジタル信号によって、出
力すべきフレームを生成すると共に、その分割によって
生じたビット数ｍよりも少ないA/Dデジタル信号の余剰
ビットに、外部から直接入力したデジタル信号を付加し
て、出力すべきフレームを生成するようにしている。

よって、例えば、ｎ＞ｍの場合、即ち、A/Dデジタル
信号のビット数ｎが、出力する１フレームのビット数ｍ
よりも大きい場合には、A/Dデジタル信号が１回又は複
数回に分割されてｍビットずつ外部へ出力され、その
後、A/Dデジタル信号のうち、ｎをｍで除したときの余
りの数（mod（nlm））だけ残った余剰ビットは、外部か
らのデジタル信号が付加されて外部へ出力される。尚、
この説明では、外部からのデジタル信号が最後に出力さ
れるものとしたが、その順序は任意的なものであり、上
記余剰ビットと外部からのデジタル信号とからなるフレ
ームは、A/Dデジタル信号だけからなるフレームの間に
出力するようにしてもよい。

また、ｎ＜ｍの場合には、A/Dデジタル信号の全ビッ
トに外部からのデジタル信号が付加されて１フレームが
形成され、そのフレームが外部へ出力されることとな
る。

従って、このような本発明のデジタル入力付A/Dコン
バータによれば、外部からのアナログ信号をA/D変換し
たデジタル信号（A/Dデジタル信号）と、外部から直接
入力したデジタル信号とを、出力するデジタル信号の１
フレーム（ｍビット）を無駄なく使用して、効率良く且
つ確実に外部へ出力することができる。

そして、このようにA/Dデジタル信号と外部からのデ
ジタル信号とを効率良く組み合わせて出力することがで
きるため、当該デジタル入力付A/Dコンバータをマイク
ロコンピュータのデータ入力部に使用した場合には、マ
イクロコンピュータが情報収集のために行う通信処理の
所要時間を短縮させることができ、延いてはマイクロコ
ンピュータ全体の処理能力を向上させることができる。

尚、上述したｎ＜ｍの場合において、例えば2n＜ｍと
いった具合いに、A/Dデジタル信号のビット数ｎが極端
に少ない場合には、出力するデジタル信号の１フレーム
枠に、２回分以上のA/Dデジタル信号を埋め、その残り
の枠に外部からのデジタル信号を埋めるという方法を採
ることもできる。

また、ｍ＝ｎの場合、即ち分割手段の分割動作によっ
てA/Dデジタル信号に余剰ビットが生じない場合には、
外部からのデジタル信号は、A/Dデジタル信号とは別に
出力することができる。

ここで、変換手段は、必ずしも１チャンネルのみのア
ナログ信号を入力するものとは限らず、多チャンネルの
アナログ入力を行い、外部からの指令に基づきそのうち
の１チャンネルを選択してA/D変換するマルチプレクサ
付のものであってもよい。

また、外部からのデジタル信号は、第１図においては
混合出力手段（第２のフレーム生成手段）に直接入力さ
れるようになっているが、混合出力手段へ入る前に、電
圧、デューティ比調整やタイミング調整を行うデジタル
入力回路を経由してもよい。

［実施例］ 本発明の実施例として、自動車のエンジン制御用コン
ピュータのデータ入力部として用いられるデジタル入力
付A/Dコンバータを第２図に基づいて次に説明する。こ
のデジタル入力付A/Dコンバータ10はアナログ入力マル
チプレクサ（Ａ−IN）12,デジタル入力部（Ｄ−IN）14,
A/D変換器（A/D）16,バッファ（BUF）18,出力シフトレ
ジスタ（Ｍ−OUT）20,タイミングコントロールロジック
（TCL）22及びそれら各部を接続する配線，バス等から
構成される。

アナログ入力マルチプレクサ12は４本の端子101,103,
105,107から吸入空気量等のアナログ信号を入力する
が、タイミングコントロールロジック22からの信号線20
1を経由する指令により、そのうちの１種のアナログ信
号のみを線111を経由してA/D変換器16に出力する。A/D
変換器16はこのアナログ信号をタイミングコントロール
ロジック22からの信号線203を経由する指令により11ビ
ットのデジタル信号に変換する。このA/D変換の際に
は、端子113,115に印加される基準電位を参照する。A/D
変換された11ビットのうち、上位８ビットのデータはバ
ス121を経由して出力シフトレジスタ20に直接送られ、
下位３ビットのデータはバス123によりバッファ18に送
られる。バッファ18はこの３ビットのデータを一時蓄え
ておく。

デジタル入力部14は図示しないスロットルポジション
センサから、８本の入力端子131,133,135,137,139,141,
143,145のうちの５本の端子131,133,135,137,139によ
り、５ビットのデジタル信号を受け入れる。このデジタ
ル入力部14ではこのデジタル信号のノイズ除去等の処理
を行った後、バス125により出力シフトレジスタ20へこ
のデジタル信号を送出する。

出力シフトレジスタ20はタイミングコントロールロジ
ック22からの信号線205を経由する指令に基づき、A/D変
換器16からの８ビットデータ，バッファ18に蓄えられて
いる３ビットデータ及びデジタル入力部14からの５ビッ
トデータを振り分けて、８ビットごとにシリアル出力を
行う。このように外部からの指令により入力データを振
り分けて出力することのできるICとしては日本電装株式
会社製のMF066又は日本電気株式会社製のμPD7001等が
ある。

タイミングコントロールロジック22はシリアル入力端
子211,動作クロックからの入力端子213,シリアルクロッ
ク入力端子215及びリセット端子217を備え、エンジン制
御コンピュータ等外部からシリアル入力端子211に入力
される指令に従い、前述の通り、アナログ入力マルチプ
レクサ12に選択指令を、A/D変換器16とバッファ18にはA
/D変換実行指令を、そして出力シフトレジスタ20に対し
てはデータ振り分け指令を発して、このデジタル入力付
A/Dコンバータ10の動作を制御する役割を果している。

以上の処理をまとめると第３図に示すフローチャート
のような流れとなっている。すなわち、まずステップ31
0にてタイミングコントロールロジック22がアナログ入
力マルチプレクサ12に対し、４種のアナログ信号101,10
3,105,107の中の１種の選択を指令する。次にステップ3
20にてタイミングコントロールロジック22がA/D変換器1
6及びバッファ18に対し、A/D変換指令を発する。これに
よりA/D変換器16は選択されたアナログ信号111のA/D変
換を行い、その結果の11ビットのデジタル信号のうち、
上位８ビットを出力シフトレジスタ20へ送る。同時に下
位３ビットはバッファ18へ送られ、そこに一時蓄えられ
る。次にステップ330にて、タイミングコントロールロ
ジック22は出力シフトレジスタ20に対し、A/D変換器16
から送られてきた上位８ビットをシリアル出力するよう
に指令する。その後ステップ340のループで、上位８ビ
ットのデータが送信先のエンジンコンピュータで正しく
受信されたことを確認するため、アクナレジ信号が来る
のを待つ。上位８ビットデータが正しく受信されたこと
が確認できると、次に下位３ビットのデータを送信する
必要があるか否かを、ステップ350にて判断する。４種
のアナログ信号101,103,105,107の中には、上位８ビッ
トのみで充分な場合があり得るためである。下位３ビッ
トのデータも送信する必要があると判断されると、ステ
ップ360にてタイミングコントロールロジック22は出力
シフトレジスタ20に対し、デジタル入力部14からのデジ
タルデータ５ビットとバッファ18に蓄えられた下位３ビ
ットのデータとを合せて、８ビットのシリアル出力を行
うように指令する。そしてステップ370にてステップ340
と同様に、アクナレジ信号を待ち、受信が行なわれたこ
とを確認すると、そこでこの処理を終了する。なお、ス
テップ350にて下位ビットデータが不必要な場合には、
この処理はそこで終了する。

出力シフトレジスタ20から出力される信号のタイミン
グチャートを第４図に示す。上記説明した本実施例によ
ると、シリアル出力信号は第４図（Ａ）の通り、第１の
フレームではA/D変換された11ビットデータのうち、上
位８ビットのデータが埋められ、第２のフレームでは最
初にデジタル入力部からの５ビットのデータが埋めら
れ、その直後にA/D変換データの残り３ビットが埋めら
れて送信される。結局２回の送信（２フレーム）でA/D
変換データとデジタルデータを送ることができる。それ
に対し、従来のA/Dコンバータでは、第４図（Ｂ）のよ
うに、A/D変換データで２フレームを使用し、デジタル
入力データで別の１フレームを使用するため、３回の送
信を必要とする。つまり本発明により通信回数、すなわ
ち通信時間が2/3に短縮することができる訳である。

尚、上記実施例では、第２図に示したアナログ入力マ
ルチプレクサ12及びA/D変換器16が変換手段に相当し、
第２図におけるその他の部分が混合出力手段に相当して
いる。そして、その中で、バス121,123及びバッファ18
が分割手段に相当しており、タイミングコントロールロ
ジック22が実行する処理のS330と出力レジスタ20が第１
のフレーム生成手段に相当し、同処理のS360と出力レジ
スタ20が第２のフレーム生成手段に相当している。

上記実施例では出力はシリアルで行っていたが、これ
はパラレルで行っても同様であり、通信回数が減少する
という効果に変わりはない。このときには出力シフトレ
ジスタ20は出力ラッチで置き換えられる。また第２図に
おいて、A/D変換器16にてA/D変換された11ビットのデジ
タル信号のうち、上位８ビットは直接出力シフトレジス
タ20へ、下位３ビットはバッファ18へと分けて送られて
いたが、11ビットすべてを一たんバッファ18に蓄え、そ
の後タイミングコントロールロジック22からの指令によ
り一部ずつを出力シフトレジスタ20へ出力するという構
成にすることも可能である。

［発明の効果］ 以上説明したように、本発明のデジタル入力付A/Dコ
ンバータによれば、外部からのアナログ信号をA/D変換
したデジタル信号と、外部から入力したデジタル信号と
を、効率良く組み合わせて出力することができるため、
通信時間を短縮することができる。よって、マイクロコ
ンピュータのデータ入力部に使用した場合には、マイク
ロコンピュータ全体の処理能力を向上させることができ
る。この効果は、通信の速度（ボーレイト）が遅い場合
には特に顕著となる。

【図面の簡単な説明】

第１図は本発明の概要を例示するブロックダイヤグラ
ム、第２図は本発明の実施例が適用されるデジタル入力
付A/Dコンバータのブロックダイヤグラム、第３図はそ
のデジタル入力付A/Dコンバータにおける処理の流れを
説明するためのフローチャート、第４図はそのデジタル
入力付A/Dコンバータから出力されるシリアル８ビット
データの構成を示すタイミングチャートである。 10……デジタル入力付A/Dコンバータ 14……デジタル入力部 16……A/D変換器 20……出力シフトレジスタ 22……タイミングコントロールロジック

Claims (1)

【特許請求の範囲】
1. 【請求項１】外部から入力されるアナログ信号をビット
   数ｎのデジタル信号に変換する変換手段と、 外部から入力されるデジタル信号と前記変換手段により
   変換されたデジタル信号とから、ビット数ｍを１つのフ
   レームとするデジタル信号を生成し、該生成したデジタ
   ル信号を外部へ順次出力する混合出力手段と、 を備えたデジタル入力付A/Dコンバータであって、 前記混合出力手段は、 前記変換手段によって変換されたビット数ｎのデジタル
   信号を、ビット数ｍ毎に分割する分割手段と、 該分割手段により分割されたビット数ｍ毎のデジタル信
   号によって前記フレームを生成する第１のフレーム生成
   手段と、 前記分割手段の分割動作によって生じたビット数ｍより
   も少ない余剰ビットに、前記外部からのデジタル信号を
   付加して、前記フレームを生成する第２のフレーム生成
   手段と、 を備えることを特徴とするデジタル入力付A/Dコンバー
   タ。