JPS62296201A - デジタル入力付ａ／ｄコンバ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［産業上の利用分野］ 本発明は電子回路中において、アナログ信号及びデジタ
ル信号を入力し、シリアル又はパラレルにデジタル信号
を出力するデジタル入力付Ａ／Ｄコンバータに関するも
のであり、特にマイクロコンピュータ等に使用したとき
に、各種入力信号を効率よ＜ＣＰＵ　（中央処理部〉に
取り込むことができるものに関する。

［従来の技術］ 自動車の各部の制御にマイクロコンピュータを使用する
ことが多くなってきたが、このような制御を行う際に、
自動車の何らかの状態量をセン１ノ゛等で入力する必要
がおる。そのために、自動車各部に装着されたセンサ等
からのアナログ信号あるいはデジタル信号をＣＰＵに適
合した信号に変換するインタフェースが必要とされる。

このインタフェースのうち、アナログ信号を入力してそ
れをデジタル信号に変換するものとしてＡ／Ｄコンバー
タがおり、この中には外部からの信号に応じて上記Ａ／
Ｄ変換のタイミングを制御することのできるものも考案
されている（特開昭５７−７６２４５号）。

［発明が解決しようとする問題点］ 自動車の各機能の正確な制御を行うためには各部の状態
量をできる限り正確に把握することが必要とされる。従
って、アナログ信号を生成するセンサからの信号は、Ａ
／Ｄコンバータにおいて９ビツトあるいはそれ以上のビ
ット数を持つデジタル信号に変換される場合がある。一
方、制御用マイクロコンピュータのＣＰＵは８ビツト型
のものが多く用いられており、このＣＰＵの受は入れる
ことのできるデータも８ビット単位のデジタル信号でな
ければならないことが多い。従って、もしＡ／Ｄコンバ
ータが９ビットデジタル信号を出力するものであれば、
ＣＰＵには２回に分けてデータを送ることになるが、２
回の通信で送ることのできるビット数８ｘ２＝１６ビツ
トに対して実際の送信データは９ビツトと、通信に無駄
が生じる。

ＣＰＵにはいくつかのこのようなＡ／Ｄコンバータから
の他にも、デジタル信号を発生するセンサあるいは他の
マイクロコンピュータからのデジタル信号も取り込まれ
るが、これらが増加してくると、データ通信に要する時
間がマイクロコンピュータ全体の処理能力（スループッ
ト）に影響を及ぼし始めるという問題点がある。

本発明は上記問題点を解決するために成されたものであ
り、アナログ信号とデジタル信号を入力し、それらを効
率良く組み合わせて出力することによりマイクロコンピ
ュータ中のデータ通信に要する時間を短縮することを目
的としている。

［発明を解決するための手段］ 上記問題点を解決するために本発明が採用した手段は、
第１図にその概要を例示するごとく、アナログ信＠（Ｓ
ｌ）と入力デジタル信号（Ｓ２）とを入力してビット数
ｍの出力デジタル信号（Ｓ３）を出力するデジタル入力
付Ａ／Ｄコンバータ（Ｍｌ）であって、 アナログ信号（Ｓｌ）をビット数ｎのＡ／Ｄデジタル信
号（Ｓ４）に変換するアナログ入力部（Ｍ２）と、 上記Ａ／Ｄデジタル信号（Ｓ４）に使用した上記出力デ
ジタル信号（＄３）の剰余の数のビットに上記入力デジ
タル信号（Ｓ２）を補充して出力する混合出力部（Ｍ３
）と を備えることを特徴とするデジタル入力付Ａ／Ｄコンバ
ータ（Ｍｌ）をその要旨とする。

［作用］ アナログ入力部Ｍ２はアナログ信＠Ｓ１を入力し、ビッ
ト数ｎのデジタル信号（Ａ／Ｄデジタル信号３４）にＡ
／Ｄ変換する。混合出力部Ｍ３はそのアナログ入力部Ｍ
２から出力されたｎビットのＡ／Ｄデジタル信号Ｓ４と
、別途混合出力部Ｍ３に入力されるデジタル信号（入力
デジタル信号Ｓ２＞とを入力し、それらを混合してｍビ
ットのデジタル信号（出力デジタル信＠Ｓ３）として出
力する。このとき、一般にｍ≠ｎであるため、例えばｍ
＞ｎのときには出力デジタル信号３３　（ｍピッ１〜）
にＡ／Ｄデジタル信号Ｓ４　（ｎビット）を埋めても（
ｍ−ｎ）ビット分の信号枠が余る。

逆にｒｒｌ＜ｎのときにも、Ａ／Ｄデジタル信＠５４（
ｎビット）を１回又は復数回に分割してｍビットずつ出
力した後は、ｎをｍで除したときの剰余の数（ｍｏｄ　
（ｎ　ｌ　ｍ）　）だけ最１変にＡ／Ｄデジタル信号Ｓ
４が余り、言い換えればこの余りを埋めた残りの出力デ
ジタル信号８３の枠（（ｍ−ｍｏｄ　（ｎ　１ｍ））ビ
ット）が余る。混合出力部Ｍ３はこれらの余りの出力デ
ジタル信号枠（−膜化すると（ｍ−ｍｏｄ　（ｎ　ｌ　
ｍ））ビットである。）に前述の入力デジタル信号８２
を埋め、出力デジタル信号Ｓ３の全ｍビットを無駄なく
使用して出力するのである。もちろん、ｍ＝ｎのときに
はＡ／Ｄデジタル信号Ｓ４はそのまま出力デジタル信＠
Ｓ３として出力され、入力デジタル信号Ｓ２は別途出力
されることができる。また、ｍ＞ｎの場合、ざらにｍ＞
２ｎとＡ／Ｄデジタル信号Ｓ４のビット数ｎが少ないと
きは、出力デジタル信号Ｓ３の枠に２回分以上のＡ／Ｄ
デジタル信号Ｓ４を埋め、その残りの枠に入力デジタル
信号Ｓ２を埋めるという方法をとることもできる。

ここで、アナログ入力部Ｍ２は必ずしも１チＡ・ンネル
のみのアナログ信号Ｓ１を入力するものとは限らず、多
チャンネルのアナログ入力を行い、外部からの指令に基
づきそのうちの１チヤンネルを選択してＡ／Ｄ変換する
マルチプレクサ付のものであってもよい。また入力デジ
タル信号Ｓ２は第１図においては外部から直接混合出力
部Ｍ３に入力されるようになっているが、混合出力部Ｍ
３へ入る前に、電圧、デユーティ比調整やタイミング調
整を行うデジタル入力回路を経由してもよい。

なお、上記混合出力部Ｍ３の作用の説明において、Ａ／
Ｄデジタル信号Ｓ４のビット数ｎが出力デジタル信号Ｓ
３のビット数ｍよりも大であるときに、デジタル入力信
号Ｓ２は最後に出力されるようにされているが、この順
序は任意的なものであることはもちろんである。

［実施例］ 本発明の実施例として、自動車のエンジン制御用コンピ
ュータのデータ入力部として用いられるデジタル入力性
Ａ／Ｄコンバータを第２図に基づいて次に説明する。こ
のデジタル入力性Ａ／Ｄコンバータ１０はアナログ入力
マルチプレクサ（Ａ−ＩＮ＞１２．デジタル入力部（Ｄ
−ＩＮ）１４゜Ａ／Ｄ変換器（Ａ／Ｄ＞１６．バッファ
（ＢＵＦ）１８、出力シフトレジスタ（Ｍ−ＯＵＴ）２
０゜タイミングコントロールロジック（ＴＣＬ）２２及
びそれら各部を接続する配線、バス等から構成される。

アナログ入力マルチプレクサ１２は４本の端子１０１．
１０３，１０５．１’０７から吸入空気量等のアナログ
信号を入力するが、タイミングコントロールロジック２
２からの信号線２０１を経由する指令により、そのうち
の１種のアナログ信号のみを線１１１を経由してＡ／Ｄ
変換器１６に出力する。Ａ／Ｄ変換器１６はこのアナロ
グ信号をタイミングコントロールロジック２２からの信
号線２０３を経由する指令により１１ビツトのデジタル
信号に変換する。このＡ／Ｄ変換の際には、端子１１３
．”１１５に印加される基Ｑ電位を参照する。Ａ／Ｄ変
換された１１ヒツトのうち、上位８ビツトのデータはバ
ス１２１を経由して出力シフトレジスタ２０に直接送ら
れ、下位３ビツトのデータはバス１２３によりバッファ
１８に送られる。バッファ１８はこの３ビツトのデータ
を一時蓄えておく。

デジタル入力部１４は図示しないスロットルポジション
センサから、８本の入力端子１３１，１３３．１３５，
１３７，１３９，１４１，１４３゜１４５のうちの５本
の端子１３１，１３３，１３５．１３７．１３９により
、５ビツトのデジタル信号を受は入れる。このデジタル
入力部１４ではこのデジタル信号のノイズ除去等の処理
を行った後、バス１２５により出力シフトレジスタ２０
へこのデジタル信号を送出する。

出力シフトレジスタ２０はタイミングコントロールロジ
ック２２からの信＠線２０５を経由する指令に基づき、
Ａ／Ｄ変換器１６からの８ごットデータ、バッファ１８
に蓄えられている３ビツトデータ及びデジタル入力部１
４からの５ビツトデータを振り分（プて、８ビツトごと
にシリアル出力を行う。このように外部からの指令によ
り入力データを振り分けて出力することのできるＩＣと
しては日本電装株式会社製のＭＦＯ６６又は日本電気株
式会社製のμＰＤ７００１等がある。

タイミングコントロールロジック２２はシリアル入力端
子２１１．動作クロックからの入力端子２１３、シリア
ルクロック入力端子２１５及びリセット端子２１７を備
え、エンジン制御コンピュータ等外部からシリアル入力
端子２１１に入力される指令に従い、前述の通り、アナ
ログ入力マルチプレクサ１２に選択指令を、Ａ／Ｄ変換
器１６とバッファ１８にはＡ／Ｄ変換実行指令を、そし
て出力シフトレジスタ２０に対してはデータ（辰り分は
指令を発して、このデジタル入力性Ａ／Ｄコンバータ１
０の動作を制御する役割を果している。

以上の処理をまとめると第３図に示すフローチャートの
ような流れとなっている。すなわち、まずステップ３１
０にてタイミングコントロールロジック２２がアナログ
入力マルチプレクサ１２に対し、４種のアナログ信号１
０１，１０３，１０５．１０７の中の１種の選択を指令
する。次にステップ３２０にてタイミングコントロール
ロジック２２がＡ／Ｄ変換器１６及びバッフ１１８に対
し、△／Ｄ変換指令を発する。これによりＡ／Ｄ変換器
１６は選択されたアナログ信号１１１の△／Ｄ変換を行
い、その結果の１１ピッｌ−のデジタル信号のうち、上
位８ビツトを出力シフトレジスタ２０へ送る。同時に下
位３ビツトはバッファ１８へ送られ、そこに一時蓄えら
れる。次にステップ３３０にて、タイミングコントロー
ルロジック２２は出力シフトレジスタ２０に対し、Ａ／
Ｄ変換器１６から送られてきた上位８ビツトをシリアル
出力するように指令する。その後ステップ３４０のルー
プで、上位８ビツトのデータが送信先のエンジンコンピ
ュータで正しく受信されたことを確認するため、アクナ
レジ信号が来るのを持つ。

上位８ビツトデータが正しく受信されたことが確認でき
ると、次に下位３ビツトのデータを送信する必要がある
か否かを、ステップ３５０にて判断する。４種のアナロ
グ信号１０１，１０３，１０５．１０７の中には、上位
８ビツトのみで充分な場合があり得るためである。下位
３ビツトのデータも送信する必要があると判断されると
、ステップ３６０にてタイミングコントロールロジック
２２は出力シフトレジスタ２０に対し、デジタル入力部
１４からのデジタルデータ５ビツトとバッファ１８に蓄
えられた下位３ビツトのデータとを合せて、８ビツトの
シリアル出力を行うように指令する。そしてステップ３
７０にてステップ３４０と同様に、アクナレジ信号を待
ち、受信が行なわれたことを確認すると、そこでこの処
理を終了する。なお、ステップ３５０にて下位ビットデ
ータが不必要な場合には、この処理はそこで終了する。

出力シフトレジスタ２０から出力される信号のタイミン
グチャートを第４図に示す。上記説明した本実施例によ
ると、シリアル出力信号は第４図（Ａ＞の通り、第１の
フレームではＡ／Ｄ変換された１１ビツトデータのうら
、上位８ビツトのデータが埋められ、第２のフレームで
は最初にデジタル入力部からの５ビツトのデータが埋め
られ、その直後にＡ／Ｄ変換データの残り３ビツトが埋
められて送信される。結局２回の送信（２フレーム）で
Ａ／Ｄ変換データとデジタルデータを送ることができる
。それに対し、従来のＡ／Ｄコンバータでは、第４図（
Ｂ）のように、Ａ／Ｄ変換データで２フレームを使用し
、デジタル入力データで別の１フレームを使用するため
、３回の送信を必要とする。つまり本発明により通信回
数、すなわら通信時間が２／３に短縮することができる
訳である。

上記実施例では出力はシリアルで行っていたが、これは
パラレルで行っても同様であり、通信回数が減少すると
いう効果に変わりはない。このとぎには出力シフトレジ
スタ２０は出力ラッチで置き換えられる。また第２図に
おいて、Ａ／Ｄ変換器１６にてＡ／Ｄ変換された１１ビ
ツトのデジタル信号のうち、上位８ビツトは直接出力シ
フトレジスタ２０へ、下位３ビツトはバッファ１８へと
分けて送られていたが、１１ビツトすべてを−たんバッ
ファ１８に蓄え、その後タイミングコントロールロジッ
ク２２からの指令により一部ずつを出力シフトレジスタ
２０へ出力するという構成にすることも可能である。

［発明の効果］ 本発明に係るデジタル入力角Ａ／Ｄコンバータを使用す
ることによりアナログ信号とデジタル信号とを同時に通
信処理することができ、通信時間を短縮することができ
るため、マイクロコンピュータのデータ入力部に使用し
た場合には、マイクロコンピュータ全体の処理能力を向
上させることができる。この効果は、通信の速度（ボー
レイト）が遅い場合には特に顕著となる。

【図面の簡単な説明】

第１図は本発明の概要を例示するブロックダイヤグラム
、第２図は本発明の実施例が適用されるデジタル入力付
Ａ／Ｄコンバータのブロックダイヤグラム、第３図はそ
のデジタル入力付Ａ／Ｄコンバータにおける処理の流れ
を説明するためのフローチャート、第４図はそのデジタ
ル入力付Ａ／Ｄコンバータから出力されるシリアル８ビ
ツトデータの構成を示すタイミングチャートでおる。 １０・・・デジタル入力付Ａ／Ｄコンバータ１４・・・
デジタル入力部 １６・・・Ａ／Ｄ変換器

Claims (1)

1. 【特許請求の範囲】 １　アナログ信号と入力デジタル信号を入力してビット
   数ｍの出力デジタル信号を出力するデジタル入力付Ａ／
   Ｄコンバータであって、 アナログ信号をビット数ｎのＡ／Ｄデジタル信号に変換
   するアナログ入力部と、 上記Ａ／Ｄデジタル信号に使用した上記出力デジタル信
   号の剰余の数のビットに上記入力デジタル信号を補充し
   て出力する混合出力部と を備えることを特徴とするデジタル入力付Ａ／Ｄコンバ
   ータ。