JPH08274789A - Ａｔｍセルアドレス検出回路 - Google Patents
Ａｔｍセルアドレス検出回路Info
- Publication number
- JPH08274789A JPH08274789A JP7100304A JP10030495A JPH08274789A JP H08274789 A JPH08274789 A JP H08274789A JP 7100304 A JP7100304 A JP 7100304A JP 10030495 A JP10030495 A JP 10030495A JP H08274789 A JPH08274789 A JP H08274789A
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- JP
- Japan
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- data
- circuit
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Abstract
(57)【要約】
【目的】 複数セルアドレス検出にも柔軟に対応でき、
情報部を検出対象とした場合でも回路規模が従来に比べ
て大きくなることのないＡＴＭセルアドレス検出回路を
提供する。 【構成】 セルフレームクロック１５およびクロック１
７を入力してセルヘッダの位置を示すタイミング信号１
１を出力するタイミング生成部１と、タイミング生成部
１からのタイミング信号１１により、入力セル２１のデ
ータをラッチするラッチ回路２と、ラッチ回路２から出
力されたデータをアドレスデータとして入力し、このア
ドレスデータが検出条件と一致するアドレスの場合には
「０」を、検出条件と不一致の場合には「１」を出力す
るメモリ３と、メモリ３より出力されたデータが第２の
値を示していた場合、この検出出力を維持する比較結果
ラッチ回路４とを有する。
情報部を検出対象とした場合でも回路規模が従来に比べ
て大きくなることのないＡＴＭセルアドレス検出回路を
提供する。 【構成】 セルフレームクロック１５およびクロック１
７を入力してセルヘッダの位置を示すタイミング信号１
１を出力するタイミング生成部１と、タイミング生成部
１からのタイミング信号１１により、入力セル２１のデ
ータをラッチするラッチ回路２と、ラッチ回路２から出
力されたデータをアドレスデータとして入力し、このア
ドレスデータが検出条件と一致するアドレスの場合には
「０」を、検出条件と不一致の場合には「１」を出力す
るメモリ３と、メモリ３より出力されたデータが第２の
値を示していた場合、この検出出力を維持する比較結果
ラッチ回路４とを有する。
Description
【０００１】
【産業上の利用分野】この発明は、非同期転送モード
（以下、ＡＴＭと称す）セルアドレス検出回路について
のものであり、ディジタル通信網のＡＴＭの試験を実現
する場合に必要な試験対象セル受信を検出する検出回路
についてのものである。
（以下、ＡＴＭと称す）セルアドレス検出回路について
のものであり、ディジタル通信網のＡＴＭの試験を実現
する場合に必要な試験対象セル受信を検出する検出回路
についてのものである。
【０００２】
【従来の技術】ＩＴＵ勧告Ｉ．３６１によれば、ＡＴＭ
セルフォーマットは全体が５３バイトであり、データの
行き先等のラベル情報から構成される４バイトのヘッ
ダ、１バイトのヘッダエラーチェックと、４８バイトの
データ情報から構成される。ＡＴＭ試験を実現するに
は、５バイトのヘッダ情報をもとに試験対象のセルを検
出する必要がある。
セルフォーマットは全体が５３バイトであり、データの
行き先等のラベル情報から構成される４バイトのヘッ
ダ、１バイトのヘッダエラーチェックと、４８バイトの
データ情報から構成される。ＡＴＭ試験を実現するに
は、５バイトのヘッダ情報をもとに試験対象のセルを検
出する必要がある。
【０００３】つぎに、このような試験対象のＡＴＭセル
のセルアドレスを検出する従来技術のＡＴＭセルアドレ
ス検出回路の構成を図４に示す。図４の５はタイミング
生成部、６は分離対象とするヘッダ情報を１バイト単位
で比較する比較回路、７は１バイト単位比較情報をとり
まとめヘッダバイト単位での比較結果をまとめるための
ゲートである。比較回路６はタイミング生成部５にした
がって一致結果を出力する。
のセルアドレスを検出する従来技術のＡＴＭセルアドレ
ス検出回路の構成を図４に示す。図４の５はタイミング
生成部、６は分離対象とするヘッダ情報を１バイト単位
で比較する比較回路、７は１バイト単位比較情報をとり
まとめヘッダバイト単位での比較結果をまとめるための
ゲートである。比較回路６はタイミング生成部５にした
がって一致結果を出力する。
【０００４】つぎに、１バイト単位の比較回路の例を図
５に示す。図５の６２は分離対象とするヘッダ情報をセ
ットするヘッダ情報ラッチ回路、６３は分離対象として
使用しないヘッダビットマスク情報をセットするビット
マスクラッチ回路、６４はビットマスクに使用するゲー
トである。６５は入力セルヘッダと検出設定内容を比較
する比較回路、６６は比較結果をラッチする結果ラッチ
回路である。ヘッダ情報ラッチ回路６２、ビットマスク
ラッチ回路６３はアドレス検出動作をさせる前に、情報
をセットしておく。
５に示す。図５の６２は分離対象とするヘッダ情報をセ
ットするヘッダ情報ラッチ回路、６３は分離対象として
使用しないヘッダビットマスク情報をセットするビット
マスクラッチ回路、６４はビットマスクに使用するゲー
トである。６５は入力セルヘッダと検出設定内容を比較
する比較回路、６６は比較結果をラッチする結果ラッチ
回路である。ヘッダ情報ラッチ回路６２、ビットマスク
ラッチ回路６３はアドレス検出動作をさせる前に、情報
をセットしておく。
【０００５】
【発明が解決しようとする課題】ＡＴＭ試験実施時、複
数セルアドレス検出を必要とする場合や、情報部を検出
対象とする場合がある。しかしながらこのような図４に
示した従来技術のＡＴＭセルアドレス検出回路では、ヘ
ッダ一致条件を複数とし、アドレス検出した場合、検出
ヘッダ数だけ同一回路が必要となった。また、情報部も
検出対象とした場合、比較回路を増やさなければならな
く、回路規模が大きくなるという問題が生じた。
数セルアドレス検出を必要とする場合や、情報部を検出
対象とする場合がある。しかしながらこのような図４に
示した従来技術のＡＴＭセルアドレス検出回路では、ヘ
ッダ一致条件を複数とし、アドレス検出した場合、検出
ヘッダ数だけ同一回路が必要となった。また、情報部も
検出対象とした場合、比較回路を増やさなければならな
く、回路規模が大きくなるという問題が生じた。
【０００６】この発明は、複数セルアドレス検出にも柔
軟に対応でき、情報部を検出対象とした場合でも回路規
模が従来に比べて大きくなることのないＡＴＭセルアド
レス検出回路を提供することを目的とする。
軟に対応でき、情報部を検出対象とした場合でも回路規
模が従来に比べて大きくなることのないＡＴＭセルアド
レス検出回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、この発明は、セルフレームクロック１５およびクロ
ック１７を入力してセルヘッダの位置を示すタイミング
信号１１を出力するタイミング生成部１と、タイミング
生成部１からのタイミング信号１１により、入力セル２
１のデータをラッチするラッチ回路２と、ラッチ回路２
から出力されたデータをアドレスデータとして入力し、
このアドレスデータが検出条件と一致するアドレスの場
合には第１の値を、検出条件と不一致の場合には第２の
値を出力するメモリ３と、メモリ３より出力されたデー
タが第２の値を示していた場合、この検出出力を維持す
る比較結果ラッチ回路４とを有する。
に、この発明は、セルフレームクロック１５およびクロ
ック１７を入力してセルヘッダの位置を示すタイミング
信号１１を出力するタイミング生成部１と、タイミング
生成部１からのタイミング信号１１により、入力セル２
１のデータをラッチするラッチ回路２と、ラッチ回路２
から出力されたデータをアドレスデータとして入力し、
このアドレスデータが検出条件と一致するアドレスの場
合には第１の値を、検出条件と不一致の場合には第２の
値を出力するメモリ３と、メモリ３より出力されたデー
タが第２の値を示していた場合、この検出出力を維持す
る比較結果ラッチ回路４とを有する。
【０００８】
【作用】この発明によれば、タイミング生成部１は、セ
ルフレームクロック１５およびクロック１７を入力する
と、セルヘッダの位置を示すタイミング信号１１をラッ
チ回路に出力する。ラッチ回路は、タイミング生成部１
より入力したタイミング信号１１に従って入力セル２１
のデータをラッチする。そして、ラッチ回路２はラッチ
した入力セル２１のデータの中の所定のデータをメモリ
３に出力する。メモリ３は、この所定のデータをアドレ
スデータとして入力することで検出条件の一致または不
一致を比較結果ラッチ回路４に出力する。比較結果ラッ
チ回路４は、メモリ３より検出条件の不一致を入力する
と、これを所定の期間、アドレス検出出力として出力す
る。
ルフレームクロック１５およびクロック１７を入力する
と、セルヘッダの位置を示すタイミング信号１１をラッ
チ回路に出力する。ラッチ回路は、タイミング生成部１
より入力したタイミング信号１１に従って入力セル２１
のデータをラッチする。そして、ラッチ回路２はラッチ
した入力セル２１のデータの中の所定のデータをメモリ
３に出力する。メモリ３は、この所定のデータをアドレ
スデータとして入力することで検出条件の一致または不
一致を比較結果ラッチ回路４に出力する。比較結果ラッ
チ回路４は、メモリ３より検出条件の不一致を入力する
と、これを所定の期間、アドレス検出出力として出力す
る。
【０００９】
【実施例】次に、この発明によるＡＴＭセルアドレス検
出回路の実施例の構成図を図１に示す。図１の１はタイ
ミング生成部、２はラッチ回路、３はＲＡＭ、４は比較
結果ラッチ回路である。これら各構成要素により、ＡＴ
Ｍセルアドレス検出回路はアドレス検出結果４１を出力
する。
出回路の実施例の構成図を図１に示す。図１の１はタイ
ミング生成部、２はラッチ回路、３はＲＡＭ、４は比較
結果ラッチ回路である。これら各構成要素により、ＡＴ
Ｍセルアドレス検出回路はアドレス検出結果４１を出力
する。
【００１０】図１で、タイミング生成部１にはセルの境
界タイミングのセルフレームクロック１５と、入力セル
２１の伝送速度のクロック１７が入力される。タイミン
グ生成部１はこの２つのクロックによりセルヘッダの位
置を示すタイミング信号１１・１２を出力する。比較結
果ラッチ回路２は、タイミング生成部１の出力するタイ
ミング信号１１に従って入力セル２１のデータをラッチ
し、セルヘッダをタイミング信号２２によりＲＡＭ３に
出力する。
界タイミングのセルフレームクロック１５と、入力セル
２１の伝送速度のクロック１７が入力される。タイミン
グ生成部１はこの２つのクロックによりセルヘッダの位
置を示すタイミング信号１１・１２を出力する。比較結
果ラッチ回路２は、タイミング生成部１の出力するタイ
ミング信号１１に従って入力セル２１のデータをラッチ
し、セルヘッダをタイミング信号２２によりＲＡＭ３に
出力する。
【００１１】アドレス検出回路ＲＡＭは、ヘッダ情報お
よびヘッダマスク情報を収容するＳＲＡＭであり、例え
ば日立製作所製のＨＭ６２８３２を使用することができ
る。この場合、データ入出力が８本用意されているた
め、８種類のヘッダ検出動作が可能となる。回路動作前
にセルヘッダ値が検出条件に一致する場合は「０」、検
出条件と不一致の場合は「１」となるデータを初期設定
する。すなわち、ＲＡＭ３には、セルヘッダ値のアドレ
スにはデータ「０」が、それ以外のアドレスにはデータ
「１」がそれぞれ格納されている。
よびヘッダマスク情報を収容するＳＲＡＭであり、例え
ば日立製作所製のＨＭ６２８３２を使用することができ
る。この場合、データ入出力が８本用意されているた
め、８種類のヘッダ検出動作が可能となる。回路動作前
にセルヘッダ値が検出条件に一致する場合は「０」、検
出条件と不一致の場合は「１」となるデータを初期設定
する。すなわち、ＲＡＭ３には、セルヘッダ値のアドレ
スにはデータ「０」が、それ以外のアドレスにはデータ
「１」がそれぞれ格納されている。
【００１２】検出動作時、ＲＡＭアドレスにはセルヘッ
ダ値２２が２１入力セルより与えられ、タイミング生成
部からセルヘッダの位置を示すタイミング信号１１が与
えられる。そのため、ＲＡＭ出力データはセルヘッダ値
２２、タイミング信号および初期設定にしたがい比較結
果３１を出力する。
ダ値２２が２１入力セルより与えられ、タイミング生成
部からセルヘッダの位置を示すタイミング信号１１が与
えられる。そのため、ＲＡＭ出力データはセルヘッダ値
２２、タイミング信号および初期設定にしたがい比較結
果３１を出力する。
【００１３】比較結果ラッチ回路４は、タイミング生成
部１よりセル境界タイミングにて生成される信号１２と
入力セル２１の伝送速度のクロックが入力される。
部１よりセル境界タイミングにて生成される信号１２と
入力セル２１の伝送速度のクロックが入力される。
【００１４】次に、図１の実施例の構成を図２に示す。
図２の比較結果ラッチ回路４は、Ｄタイプのフィリップ
フロプ４３（以下、ＤＦＦ４３という。）、ＯＲゲート
４２で構成される。
図２の比較結果ラッチ回路４は、Ｄタイプのフィリップ
フロプ４３（以下、ＤＦＦ４３という。）、ＯＲゲート
４２で構成される。
【００１５】ＤＦＦ４３は、一般に入手可能なＤＦＦで
あり、例えば日立製作所のＨＤ７４ＨＣ７４を使用する
ことができる。クロック端子Ｔにクロックが入力される
と、クロックに同期してデータ入力端子Ｄの論理が出力
端子Ｑに出力される。リセット端子Ｒに「０」が入力さ
れると出力端子Ｑは無条件に「０」となる。
あり、例えば日立製作所のＨＤ７４ＨＣ７４を使用する
ことができる。クロック端子Ｔにクロックが入力される
と、クロックに同期してデータ入力端子Ｄの論理が出力
端子Ｑに出力される。リセット端子Ｒに「０」が入力さ
れると出力端子Ｑは無条件に「０」となる。
【００１６】ＤＦＦ４３のクロック端子Ｔには入力セル
２１の伝送速度のクロックが入力され、リセット端子Ｒ
にはセル境界タイミングにて生成される信号１２が入力
され、データ入力端子ＤにはＯＲゲート４２出力が入力
される。ＯＲゲート４２には比較結果３１とＤＦＦ４３
出力が入力される。
２１の伝送速度のクロックが入力され、リセット端子Ｒ
にはセル境界タイミングにて生成される信号１２が入力
され、データ入力端子ＤにはＯＲゲート４２出力が入力
される。ＯＲゲート４２には比較結果３１とＤＦＦ４３
出力が入力される。
【００１７】次に、図２の動作を図３のタイムチャート
を参照して説明する。図３は本実施例の検出例を示した
ものであり、ここでは比較範囲はタイミング信号１１に
示すセル先頭より４バイト（０〜３）とし、斜線で示し
た２個目のデータ（１）のみ比較結果に不一致があった
場合の動作を示すタイムチャートである。
を参照して説明する。図３は本実施例の検出例を示した
ものであり、ここでは比較範囲はタイミング信号１１に
示すセル先頭より４バイト（０〜３）とし、斜線で示し
た２個目のデータ（１）のみ比較結果に不一致があった
場合の動作を示すタイムチャートである。
【００１８】前述したように、ＡＴＭのセルフォーマッ
トは全体が「０」〜「５２」までの５３バイトであり、
各セルフレームはセルフレームクロック１５の立ち上が
りで検出される。ＤＦＦ４３は、セル境界タイミングに
て生成される信号１２にてリセットされ、ＤＦＦ４３出
力は「０」となる。
トは全体が「０」〜「５２」までの５３バイトであり、
各セルフレームはセルフレームクロック１５の立ち上が
りで検出される。ＤＦＦ４３は、セル境界タイミングに
て生成される信号１２にてリセットされ、ＤＦＦ４３出
力は「０」となる。
【００１９】ヘッダ比較結果が一致の場合「０」、不一
致の場合「１」となる比較結果３１がＯＲゲート４２に
入力される。比較結果、不一致があった場合、ＯＲゲー
ト４２に「１」が入力され、ＤＦＦ４３の入力も「１」
となる。ＤＦＦ４３のクロック端子Ｔには入力セル２１
の伝送速度のクロックが入力されているため、ＤＦＦ４
３の出力端子Ｑは「１」となる。ＯＲゲート４２の出力
は、ＤＦＦ４３の出力端子Ｑが「１」となったため、
「１」を出力する。一度でも不一致の比較結果３１があ
った場合、ＤＦＦ４３出力は信号１２によりリセットさ
れるまで「１」を維持する。
致の場合「１」となる比較結果３１がＯＲゲート４２に
入力される。比較結果、不一致があった場合、ＯＲゲー
ト４２に「１」が入力され、ＤＦＦ４３の入力も「１」
となる。ＤＦＦ４３のクロック端子Ｔには入力セル２１
の伝送速度のクロックが入力されているため、ＤＦＦ４
３の出力端子Ｑは「１」となる。ＯＲゲート４２の出力
は、ＤＦＦ４３の出力端子Ｑが「１」となったため、
「１」を出力する。一度でも不一致の比較結果３１があ
った場合、ＤＦＦ４３出力は信号１２によりリセットさ
れるまで「１」を維持する。
【００２０】このようにこの発明の実施例によれば、検
出ヘッダ情報およびヘッダマスク情報を収容するＲＡＭ
３を備え、ＲＡＭ３より出力される比較結果を比較結果
ラッチ回路４にてラッチすることでセルアドレス検出動
作をさせる。したがって、複数ヘッダ検出はＲＡＭ３の
比較結果の出力ビット幅を増やすことで実現可能とな
る。また、情報部を比較対象とする場合も容易に実現可
能となる。
出ヘッダ情報およびヘッダマスク情報を収容するＲＡＭ
３を備え、ＲＡＭ３より出力される比較結果を比較結果
ラッチ回路４にてラッチすることでセルアドレス検出動
作をさせる。したがって、複数ヘッダ検出はＲＡＭ３の
比較結果の出力ビット幅を増やすことで実現可能とな
る。また、情報部を比較対象とする場合も容易に実現可
能となる。
【００２１】なお、実施例では検出対象をセルヘッダ値
２２としたが、この発明はとくにセルヘッダ値に限定さ
れるものではなく、セルの情報部を検出対象とした場合
でも同様に適用可能である。
２２としたが、この発明はとくにセルヘッダ値に限定さ
れるものではなく、セルの情報部を検出対象とした場合
でも同様に適用可能である。
【００２２】
【発明の効果】この発明によれば、複数セルアドレス検
出を必要とした場合、ＲＡＭのデータ入出力線数分の種
類のセルアドレス検出まで対応できる。ＲＡＭのデータ
入出力線数分の種類以上のセルアドレス検出を必要とす
る場合は、ＲＡＭおよび比較結果ラッチをその分増設す
れば対応可能となる。また、情報部を比較対象にするこ
とも可能となる。したがって、この発明によれば、複数
セルアドレス検出にも柔軟に対応でき、情報部を検出対
象とした場合でも回路規模が従来に比べて小さいＡＴＭ
セルアドレス検出回路の実現が可能となる。
出を必要とした場合、ＲＡＭのデータ入出力線数分の種
類のセルアドレス検出まで対応できる。ＲＡＭのデータ
入出力線数分の種類以上のセルアドレス検出を必要とす
る場合は、ＲＡＭおよび比較結果ラッチをその分増設す
れば対応可能となる。また、情報部を比較対象にするこ
とも可能となる。したがって、この発明によれば、複数
セルアドレス検出にも柔軟に対応でき、情報部を検出対
象とした場合でも回路規模が従来に比べて小さいＡＴＭ
セルアドレス検出回路の実現が可能となる。
【図１】この発明によるＡＴＭセルアドレス検出回路の
実施例を示す構成図である。
実施例を示す構成図である。
【図２】図１のＡＴＭセルアドレス検出回路における比
較結果ラッチの回路構成を示す構成図である。
較結果ラッチの回路構成を示す構成図である。
【図３】図２に示すＡＴＭセルアドレス検出回路のタイ
ムチャートである。
ムチャートである。
【図４】従来技術によるＡＴＭセルアドレス検出回路の
構成図である。
構成図である。
【図５】図４に示すＡＴＭセルアドレス検出回路の比較
回路の構成図である。
回路の構成図である。
１ タイミング生成部 ２ ラッチ回路 ３ ＲＡＭ ４ 比較結果ラッチ回路 ４２ ＯＲゲート ４３ ＤＦＦ
Claims (3)
- 【請求項１】 セルフレームクロック(15)およびクロッ
ク(17)を入力してセルヘッダの位置を示すタイミング信
号(11)を出力するタイミング生成部(1) と、 タイミング生成部(1) からのタイミング信号(11)によ
り、入力セル(21)のデータをラッチするラッチ回路(2)
と、 ラッチ回路(2) から出力されたデータをアドレスデータ
として入力し、このアドレスデータが検出条件と一致す
るアドレスの場合には第１の値を、検出条件と不一致の
場合には第２の値を出力するメモリ(3) と、 メモリ(3) より出力されたデータが第２の値を示してい
た場合、この検出出力を維持する比較結果ラッチ回路
(4) とを有することを特徴とするＡＴＭセルアドレス検
出回路。 - 【請求項２】 請求項１に示すセルアドレス検出回路に
おいて、メモリ(3)はＳＲＡＭであることを特徴とする
ＡＴＭセルアドレス検出回路。 - 【請求項３】 請求項１に示すセルアドレス検出回路に
おいて、比較結果ラッチ回路(4) は論理ゲートとフリッ
プフロップにより構成されることを特徴とするＡＴＭセ
ルアドレス検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7100304A JPH08274789A (ja) | 1995-03-31 | 1995-03-31 | Ａｔｍセルアドレス検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7100304A JPH08274789A (ja) | 1995-03-31 | 1995-03-31 | Ａｔｍセルアドレス検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274789A true JPH08274789A (ja) | 1996-10-18 |
Family
ID=14270433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7100304A Pending JPH08274789A (ja) | 1995-03-31 | 1995-03-31 | Ａｔｍセルアドレス検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274789A (ja) |
-
1995
- 1995-03-31 JP JP7100304A patent/JPH08274789A/ja active Pending
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