KR970002402B1 - 비트 인터리브드 패리티 발생회로 - Google Patents

Abstract

내용없음.

Description

비트 인터리브드 패리티 발생회로

제1도는 본 발명에 의한 비트 인터리브드 패리티 발생회로의 블럭도.

제2도는 제1도의 회로의 각 블럭의 상세 회로도.

제3도는 본 발명에 의한 비트 인터리브드 패리티 발생회로의 동작을 설명하기 위한 파형도.

본 발명은 비트 인터리브드 패리티 발생회로에 관한 것으로서, 특히 회로구성이 간단한 비트 인터리브드 패리티 발생회로에 관한 것이다.

SDH(Syncronous Digital Hierarchy) 네트워크에 사용되는 전송시스템에서 AU3(Administrative Unit 3) 다중화 구조로 형성되는 표준 프레임 포멧에서는 매 프레임마다 BIP8(Bit Interleaved Parity 8) 계산을 수행하도록 CITT G. 708 권고안에 규정되어 있다.

BIP8 계산은 매 프레임별로 SOH(Section OverHead)의 27바이트를 제외한 783바이트에 대해 입력되는 데이타의 각 비트별로 '1'로 갯수를 계수하여 총합이 홀수인 경우에는 '1', 짝수인 경우에는 '0'를 BIP8 계산 결과로 출력하는 짝수패리티 체크방식을 사용한다.

따라서, 본 발명의 목적은 상기 권고안의 규정에 따른 비트 인터리브드 패리티를 발생하기 위해 회로구성이 간략한 비트 인터리브드 패리티 발생회로를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명의 회로는 헤더와 데이타영역으로 구분되는 복수의 섹션들로 이루어진 프레임을 전송단위로 하여 데이타를 전송하는 신호처리시스템에 있어서, 상기 전송 데이타의 에러검출을 위해 프레임단위로 각 비트별 패리티를 발생하는 비트 인터리브드 패리티 발생회로에 있어서, 각 비트별 상기 패리티 발생회로는 상기 프레임의 각 섹션들의 헤드를 제외한 데이타만을 입력하기 위한 입력수단; 상기 입력수단을 통해 입력된 데이타 중 최초 데이타는 프레임 개시신호에 응답하여 바이패스시키고 이후의 데이타에 대해서는 1일 때에만 출력이 토글되는 패리티 발생수단; 및 상기 패리티 발생수단의 출력을 다음의 프레임 개시신호에 응답하여 출력하는 출력래치수단을 구비한 것을 특징으로 한다.

이하 첨부한 도면에 도시한 바람직한 일실시예를 참조하여 본 발명을 보다 상세하게 설명하고자 한다.

제1도는 본 발명에 의한 비트 인터리브드 패리티 발생회로를 나타낸다. 제1도에서 비트 인터리브드 패리티 발생회로(100)은 바이트신호의 각 비트수대로 8개가 병렬구성(100-170)으로 된 것이다. 제1도의 위에서부터 최하위 비트로부터 최상위 비트에 대응하여 각 발생회로(100)는 데이타 입력단자(DT)에 대응 비트신호(DT[i])가 공급되고 인에이블단자(EN)에 인에이블신호가 공급되며, 스타트단자(ST)에 프레임 개시 신호가 입력되며 클럭단자(CK)와 리세트단자(R)에 클럭신호와 리세트신호가 각각 인가되고, 비트 인터리브드 패리티 출력단자(BIP8)에 대응하는 비트의 패리티신호(SBIP[i])가 발생된다.

제2도를 참조하면, 각 비트 인터리브드 패리티 발생회로(100)의 내부회로구성은 프레임단위의 각 섹션들의 헤더를 제외한 데이타만을 입력하기 위해 인에이블신호와 데이타비트가 입력되는 앤드게이트(G1)로 구성한 입력수단과, 상기 입력수단을 통해 입력된 데이타 중 최초 데이타는 프레임 개시신호에 응답하여 바이패스시키고 이후의 데이타에 대해서는 1일 때에만 출력이 토글되는 패리티를 발생하기 위하여 G1의 출력이 J 및 K에 공통 연결되고 입력단자(TI)에 G1의 출력이 입력되고 입력단자(TE)에 프레임 개시신호가 입력되는 바이패스 JK 플립플롭으로 구성되는 패리티 발생수단(10)과, 상기 패리티 발생수단(10)의 출력을 다음의 프레임 개시신호에 응답하여 스캔입력하여 출력하기 위하여 그 출력(Q)이 데이타입력단자(D)에 피드백되고 입력단자(TI)에 패리티 발생수단(10)의 출력이 인가되고 입력단자(TE)에 프레임 개시신호가 입력되는 스캔패스 D 플립플롭으로 구성한 출력래치수단(20)을 포함한다.

패리티 발생수단(10)을 구성하는 바이패스 JK 플립플롭은 게이트 G2-G9와 D-FF1을 포함하고, TE가 '1'일 때는 JK 입력에 관계없이 클럭상승에지에서 TI에 인가되는 신호를 그대로 출력 Q에 바이패스시키고 TE가 '0'일 때에는 JK 입력이 '0'이면 클럭상승에지에서 이전 출력을 그대로 유지하고 '1'이면 출력을 반전하여 입력비트의 '1'의 수가 홀수이면 출력이 '1'이고 짝수이면 '0'으로 토글동작되어 패리티신호를 발생한다.

출력래치수단(20)을 구성하는 스캔패스 플립플롭은 G10-G14와 D-FF2를 포함하고 TE가 '0'이면 클럭의 상승에지에서 데이타입력을 그대로 유지하여 래치하고 TE가 '1'이면 클럭상승에지에서 TI에 입력되는 전 프레임의 패리티 체크신호를 출력 Q에 스캔패스한다.

제3도를 참조하면, 프레임은 9개의 섹션으로 구분되고 각 섹션은 3바이트와 헤더와 87바이트의 데이타영역으로 이루어진다. 그러므로, 한 섹션은 90바이트의 데이타열로 구성되고 한 프레임은 27바이트의 헤더와 783바이트의 데이타열로 구성된다. 그러므로, 인에이블신호(SEN)는 각 섹션의 3바이트 헤더에 대응하는 구간은 로우상태이고 나머지 데이타영역에 대응하는 구간은 하이상태이므로 입력수단은 이 인에이블신호의 하이구간에서만 데이타(DT[i])를 입력하게 된다. 프레임 개시신호(SST)는 프레임의 첫번째 섹션의 첫번째 바이트에 대응하는 구간이 하이상태이고 나머지 구간은 로우상태이므로 매 프레임마다 한번만 액티브상태로 되어 제1바이트의 각 비트가 바이패스되도록 하고 산출된 전 프레임의 패리티 체크신호가 출력되게 한다.

그러므로, 프레임의 783바이트의 각 비트별로 '1'의 갯수에 따라 패리티신호(SBIP8[i])가 오류없이 간단하게 얻어질 수 있다.

Claims (3)

1. 헤더와 데이타영역으로 구분되는 복수의 섹션들로 이루어진 프레임을 전송단위로 하여 데이타를 전송하는 신호처리시스템에 있어서, 상기 전송 데이타의 에러검출을 위해 프레임단위로 각 비트별 패리티를 발생하는 비트 인터리브드 패리티 발생회로에 있어서, 각 비트별 상기 패리티 발생회로는 상기 프레임의 각 섹션들의 헤더를 제외한 데이타만을 입력하기 위한 입력수단; 상기 입력수단을 통해 입력된 데이타 중 최초 데이타는 프레임 개시신호에 응답하여 바이패스시키고 이후의 데이타에 대해서는 1일때에만 출력이 토글되는 패리티 발생수단; 및 상기 패리티 발생수단의 출력을 다음의 프레임 개시신호에 응답하여 출력하는 출력래치수단을 구비한 것을 특징으로 하는 비트 인터리브드 패리티 발생회로.
2. 제1항에 있어서, 상기 패리티 발생수단은 바이패스 JK 플립플롭인 것을 특징으로 하는 비트 인터리브드 패리티 발생회로.
3. 제1항에 있어서, 상기 출력래치수단은 스캔입력 D 플립플롭인 것을 특징으로 하는 비트 인터리브드 패리티 발생회로.