JPH08274157A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 トレンチのコーナー部を滑らかな形状とし
て、結晶欠陥の発生を防止可能な半導体装置を提供す
る。 【構成】 半導体基板１に形成されているトレンチ２
は、その半導体基板１の表面近傍部が基板表面に向かっ
て拡大するテーパ形状のＶ字溝１７となっており、この
Ｖ字溝１７の底部から半導体基板１の垂直方向に向かっ
て更に溝が伸びてトレンチ下部１８が構成されている。
Ｖ字溝１７は、半導体基板１をアルカリエッチングする
ことによって形成されている。トレンチ下部１８はＶ字
溝１７形成後にＲＩＥによって形成する。そして、トレ
ンチ底辺部１９はＶ字溝１７の底部のＶ字形状を反映し
て丸みを帯びたラウンド形状となっている。このため、
トレンチ２のコーナー部Ｅ及びトレンチ底辺部１９に
て、酸化処理等に際して発生する応力の集中が緩和され
結晶欠陥の発生が防止されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置、特に半導
体基板に形成するトレンチの構造及びこのトレンチの製
造方法に関する。

【０００２】

【従来の技術】半導体装置等の形成の際、半導体基板に
凹状のトレンチ（溝）を形成し、このトレンチに絶縁性
の埋め込み材を埋め込んで素子分離を行ったり、トレン
チキャパシタ等を形成することが行われている。

【０００３】例えば、図６に示すようにトレンチ３２を
用いて素子分離を行うと、半導体基板１に選択的に酸化
膜を形成するいわゆるＬＯＣＯＳ法による素子分離構造
に比較して、小さい面積で半導体基板の深い位置まで素
子分離を行うことができる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来シ
リコン等の半導体基板に形成されていたトレンチは、シ
リコン基板をその基板表面から反応性イオンエッチング
（ＲＩＥ）等によってエッチングして形成していたた
め、形状が矩形となり、熱酸化処理によりトレンチの各
コーナーエッジ部で局部的な応力が発生して、基板の結
晶にダメージを与えるという問題があった。

【０００５】以下に、半導体装置の一般的な製造プロセ
スおいて発生する問題について図２、図６を用いて説明
する。

【０００６】図２（ｃ）に示すように、まず、半導体基
板（シリコン基板）１をＲＩＥ等によってエッチング
し、アスペクト比の大きい（深い）トレンチ３２を形成
する。次に、トレンチ３２内部の側壁を酸化し、得られ
た側壁酸化膜２０上に多結晶シリコン（Ｐｏｌｙ−Ｓ
ｉ）等の絶縁性の埋め込み材を埋め込み、埋め込み部３
を形成する。

【０００７】次に、半導体素子として、例えば一般的な
ＭＯＳ構造のトランジスタを形成する場合には、半導体
基板１上にゲート絶縁膜を介してゲート電極５を形成す
る。更に、ソース・ドレイン（Ｓ／Ｄ）領域を形成する
ために、ゲート電極５をマスクとして高濃度の不純物注
入（例えばイオン注入）を行う。不純物が注入された領
域は、図６（ａ）及び図２（ｄ）に示すようにアモルフ
ァス領域６となっており、この領域６は熱処理（アニー
ル）を行うことにより、注入された不純物が活性化され
ソース・ドレイン領域が形成される。

【０００８】ところが、この熱処理の際に、図６（ｂ）
に示すようにトレンチ３２のコーナーエッジ部Ｅ１，Ｅ
２に結晶欠陥Ｄが生じることがある。原因は、以下の理
由によるものと考えられる。

【０００９】（１）トレンチ３２形成後に行う側壁酸化
によってコーナーエッジ部Ｅ１，Ｅ２で応力集中が発生
し結晶がダメージを受ける。更に、トレンチ３２内へ埋
め込み材料を埋め込む際の膜応力等によりダメージを受
ける。そしてこれらのダメージが相乗して結晶欠陥Ｄが
生じる。

【００１０】（２）ソース・ドレイン領域形成のために
高濃度の不純物導入を行う際、即ちイオン注入時にトレ
ンチ３２のコーナエッジ部Ｅ１の領域にアモルファス領
域６が形成される。熱処理によって前記アモルファス領
域６が固相成長する過程では、固相成長速度の結晶方位
依存性により、このトレンチ３２のコーナーエッジ部Ｅ
１が最後に固相成長する。このため、コーナーエッジ部
Ｅ１でミスフィットが発生し、これが結晶欠陥Ｄとな
る。

【００１１】以上のような理由により発生した結晶欠陥
Ｄが存在する領域では、リーク電流が発生しやすくな
る。そして、一般に、上記のようにトレンチ３２を埋め
込んで素子分離を行う構成（トレンチアイソレーショ
ン）にあっては、発生するリーク電流が、通常のＬＯＣ
ＯＳ構造による素子分離に比べ１〜２桁多いことが知ら
れている。

【００１２】そこで、対策の一つとしてトレンチ３２の
コーナーエッジ部Ｅ１，Ｅ２を滑らかにし、トレンチ３
２の側壁酸化処理や不純物活性化のための熱処理等の際
に、半導体基板１へ加わる応力を低減することが要求さ
れていた。

【００１３】本発明は上記要求に対応するために、トレ
ンチのコーナー部を滑らかな形状として、結晶欠陥の発
生を防止可能な半導体装置を提供することを目的として
いる。

【００１４】

【課題を解決するための手段】半導体基板にトレンチが
設けられている半導体装置であって、前記トレンチは、
その基板表面近傍部が、表面に向けて拡大するテーパ状
に形成され、トレンチ底辺部がまるみを帯びたラウンド
状に形成されていることを特徴とする。

【００１５】半導体基板にトレンチが設けられている半
導体装置の製造方法であって、前記半導体基板上に酸化
膜を形成する工程と、前記酸化膜上に少なくとも１層の
第１の絶縁膜を形成する工程と、前記第１の絶縁膜及び
前記酸化膜の一部を除去して前記半導体基板が露出する
開口部を形成する工程と、前記第１の絶縁膜上及び前記
開口部上に第２の絶縁膜を形成する工程と、前記開口部
の側面部に形成された第２の絶縁膜を残して、前記第２
の絶縁膜を除去する工程と、前記半導体基板を前記開口
部からアルカリエッチング液を用いてエッチングするこ
とによりテーパ状のＶ字溝を形成する工程と、前記開口
部の側面に形成されている前記第２の絶縁膜をマスクと
して、前記半導体基板のＶ字溝の底部を垂直方向にエッ
チングする工程と、により半導体基板にトレンチを形成
することを特徴とする。

【００１６】以上に記載の半導体装置及びその製造方法
であって、前記半導体基板は、表面が（１００）面のシ
リコン基板であることを特徴とする。

【００１７】前記半導体装置の製造方法であって、更
に、形成された前記トレンチ内に所定の埋め込み材を充
填して埋め込み部を形成する工程と、熱処理によって前
記埋め込み部の基板表面側を酸化し、前記トレンチの上
部に選択的に酸化膜を形成する工程と、を有することを
特徴とする。

【００１８】

【作用及び効果】本発明によれば、トレンチの基板表面
近傍部が、基板表面に向けて拡大するテーパ形状を有し
ている。このため、トレンチの表面近傍部側壁と基板表
面との交差角度が大きくなり、トレンチの側壁酸化処理
等においてトレンチのコーナ部での応力集中を低減で
き、結晶欠陥の発生を防止することができる。

【００１９】また、本発明では、半導体基板をその開口
部からアルカリエッチング液を用いてエッチングするこ
とにより寸法精度良くＶ字溝を形成する。これにより、
結晶欠陥が発生しやすい基板表面付近の面方位が除去さ
れる。従って、トレンチ形成後に行われる酸化処理や熱
処理等に際して、トレンチのコーナー部において半導体
基板の結晶がダメージを受けることがなく結晶欠陥の発
生を防止できる。

【００２０】更に、Ｖ字溝形成後に、開口部の側面部に
残った第２の絶縁膜をマスクとして、Ｖ字溝の底部を基
板の垂直方向にエッチングする。これにより、Ｖ字溝の
基板表面近傍部のテーパ形状が維持されつつ、トレンチ
の下部領域が形成され、更に、トレンチ底辺部がＶ字溝
の底部のＶ字形状を反映してラウンド形状となる。従っ
て、トレンチ底辺部においても応力の集中が緩和され、
その後の酸化処理等に際してトレンチ底辺部での結晶欠
陥の発生を防止することが可能となる。

【００２１】また、半導体基板としてその表面が（１０
０）面のシリコン基板を用い、開口部から半導体基板を
アルカリエッチング液によりエッチングすると、シリコ
ン結晶の（１１１）面が露出するまで異方性エッチング
が行われ、開口部の幅に応じた深さで（１１１）面が露
出するとエッチングが自動的に停止する。また、開口部
から基板の表面方向へエッチングは、基板の上部に第１
絶縁膜が存在する部分で停止する。このように、開口部
のパターンに対応した広さ及び深さのＶ字溝が極めて容
易かつ寸法精度良く形成することが可能となる。

【００２２】更にまた、本発明では、半導体基板に形成
されたトレンチ内に所定の埋め込み材を充填して埋め込
み部を形成し、この埋め込み部の上部に酸化膜を形成す
る。このようなトレンチ及び埋め込み部を、これらの形
成後に半導体基板に形成される半導体素子の素子分離に
用いることにより、小さい面積でリーク電流の少ない素
子分離構造が得られ、半導体素子の高集積化及び高耐圧
化を実現することが可能となる。

【００２３】

【実施例】以下、本発明の実施例について図面を用いて
説明する。但し、本発明は以下の実施例により限定を受
けるものではない。

【００２４】まず、図１及び図２を用いて本実施例の半
導体装置の構成について説明する。例えば、半導体基板
１に形成されているトレンチ２は、その基板表面近傍部
が基板表面に向かって拡大するテーパ形状のＶ字溝１７
となっており、このＶ字溝１７の底部から半導体基板１
の垂直方向に向かって更に溝が伸びてトレンチ下部１８
が形成されている。そして、このトレンチ下部１８のト
レンチ底辺部１９は、丸みを帯びたラウンド形状となっ
ている（図２（ａ）参照）。なお、本実施例において
は、半導体基板１としてその表面が（１００）面の単結
晶シリコンを用いている。

【００２５】また、図１に示すように、トレンチ２の内
側には、トレンチ２の側壁を熱酸化して得られた酸化膜
（ＳｉＯ2 ）２０が形成されており、この酸化膜２０上
には多結晶シリコン等の絶縁性の埋め込み材が埋め込ま
れ埋め込み部３が形成されている。

【００２６】埋め込み部３の基板表面側には選択的に厚
い酸化膜（ＬＯＣＯＳ部）４が形成されている。なお、
このＬＯＣＯＳ部４は、トレンチ２上部から基板の表面
方向に突出して形成されている。そして、トレンチ２及
びトレンチ２内に埋め込まれた絶縁性の埋め込み部３
と、上記ＬＯＣＯＳ部４とによって半導体素子を電気的
に分離するための溝型素子分離部（トレンチアイソレー
ション）が構成されている。

【００２７】以上のようにして構成されるトレンチアイ
ソレーションの形成後には、図１（ａ），（ｂ）に示す
ように、半導体基板１に例えばＭＯＳ型トランジスタが
形成される。具体的には、図１（ａ）に示すように半導
体基板１上にゲート電極５が形成されると、このゲート
電極５をマスクとして半導体基板１に高濃度の不純物が
注入（イオン注入）され、これによりアモルファス領域
６が形成される。更に、熱処理（アニール）を施すこと
により不純物が活性化しソース・ドレイン領域２６が形
成される。このようにして形成されたＭＯＳ型トランジ
スタのソース・ドレイン領域２６の端部は、図１（ｂ）
に示すように、トレンチ２のコーナ部Ｅに一部重なって
いる。

【００２８】ここで、図２（ｂ）に示すような本実施例
のトレンチ２を用いてトレンチアイソーレションを構成
した場合と、図２（ｄ）に示すような従来の矩形のトレ
ンチ３２を用いてトレンチアイソレーションを構成した
場合と比較してみる。

【００２９】図２（ｂ），（ｄ）から明らかなように、
本実施例の半導体装置及び従来の半導体装置の双方と
も、ソース・ドレイン（アモルファス）領域６がトレン
チ２、３２のコーナー部Ｅ又はコーナーエッジ部Ｅ１に
重なっている。

【００３０】ところが、本実施例では、トレンチ２のコ
ーナー部Ｅはテーパ形状を有しており、トレンチ２の側
壁酸化処理に際して発生する応力集中によって結晶が受
けるダメージと、図１（ａ）に示すソース・ドレイン領
域形成のためのイオン注入時において結晶が受けるダメ
ージとが、このコーナー部Ｅに相乗して加わらない構成
となっている。更に、トレンチ底辺部１９についても、
その形状がラウンド形状となっているため、トレンチ底
辺部１９にトレンチ２の側壁酸化処理等に際して応力が
集中することが防止されている。

【００３１】一方、従来の構造のトレンチ３２の場合、
図２（ｃ）に示すように各コーナーエッジ部Ｅ１，Ｅ２
には、トレンチ３２の側壁酸化処理に際して局所的に酸
化誘起応力（例えば約１６０ＭＰａ）が発生する可能性
が高く、アモルファス領域６の結晶回復（固相成長）の
際に残留応力が存在し、コーナエッジ部Ｅ１，Ｅ２に結
晶欠陥が発生する可能性が高い。

【００３２】このように、本実施例では、図１、図２
（ａ），（ｂ）に示すようなトレンチ構造とすることに
より、図１（ｂ）の熱処理（アニール）によってアモル
ファス領域６が結晶回復する場合等に、結晶欠陥が発生
することを防止可能となっている。

【００３３】［製造方法］以下に、本実施例における具
体的な製造方法について図３〜図５を用いて説明する。

【００３４】まず、図３（ａ）に示すように半導体基板
１であるシリコン基板を熱酸化して、その表面に酸化膜
１１を形成（例えば１０ｎｍ〜５０ｎｍ）し、ＣＶＤ等
によって、多結晶シリコン１２（例えばｌ００ｎｍ〜６
００ｎｍ）及びＳi3Ｎ4 （窒化膜）１３を形成（例えば
１００ｎｍ〜２５０ｎｍ）する。更に、ＣＶＤ等によっ
てこのＳi3Ｎ4 １３上にＵＳＧ（Undoped Slicate Glas
s ）１４を形成する（例えばｌ００ｎｍ〜２５０ｎ
ｍ）。

【００３５】次に、図３（ｂ）に示すように、フォトリ
ソグラフィー技術を用い、ＲＩＥ等によって多層のＣＶ
Ｄ膜及び酸化膜１１をエッチング加工してシリコン基板
１の一部を露出させ、素子分離領域形成用の開口部１５
を形成する。

【００３６】開口部１５形成後、図３（ｃ）に示すよう
に、ＣＶＤによって形成されたＵＳＧ１４及び開口部１
５上に、更にＣＶＤ等によってＵＳＧ１６を形成する
（例えば２００ｎｍ〜５００ｎｍ）。

【００３７】そして、ＲＩＥによりこのＵＳＧ１６をエ
ッチング加工し、図３（ｄ）に示すように、素子分離領
域形成用の開口部１５の側壁にＵＳＧ１６を残して、こ
のＵＳＧ膜１６をエッチングし、開口部１５の側壁にサ
イドウォール（ＵＳＧ１６）１６´を形成する。なお、
シリコン基板１に対してトレンチエッチングを行うため
の開口部の寸法、すなわちサイドウォール１６´の間隙
は、サイドウォール長（ＵＳＧ１６の膜厚）によって調
整している。

【００３８】次に、アルカリエッチング液を用いてサイ
ドウォール１６´の開口領域からシリコン基板１を異方
性エッチングして、図３（ｅ）に示すようなＶ字溝１７
を形成する。このとき、事前にシリコン基板１を開口部
１５の幅の寸法以下でＲＩＥしてからアルカリエッチン
グすれば、Ｖ字溝１７の形成速度が速くなる。

【００３９】上記アルカリエッチングに際しては、例え
ば表面が（１００）面のシリコン基板１を所定のアルカ
リエッチング液によってエッチングすると、シリコン結
晶の（１１１）面が露出する点でエッチングが自動停止
（エッチング速度の低下）する。従って、形成されるＶ
字溝１７の深さは、開口部１５の間隙に応じたものとな
る。また、半導体基板１上に酸化膜１１が存在する領域
で、基板表面と平行方向のエッチングが停止する。この
ため、アルカリエッチングによって得られるＶ字溝１７
は、その寸法（深さ及び幅）精度が極めて高い。

【００４０】また、以上のように基板表面近傍部をＶ字
溝１７によって構成することにより、トレンチのコーナ
ー部Ｅでは、トレンチの側壁（Ｖ字溝１７の側壁）と基
板表面との交差角度が大きくなりなだらかになってい
る。

【００４１】次に、ＲＩＥによるトレンチエッチングに
より、サイドウォール１６´の開口領域からシリコン基
板を異方性エッチングする。これにより、Ｖ字溝１７の
表面近傍部におけるテーパ形状に損傷を与えることな
く、図４（ａ）に示すようにＶ字溝１７の底部から垂直
に伸びる方向にトレンチ下部１８が形成される。なお、
Ｖ字溝１７の底部からトレンチエッチングを行うためト
レンチ底辺部１９の形状は、Ｖ字溝１７の底部形状を反
映してラウンド形状となる。

【００４２】トレンチ下部１８形成後、ウエットエッチ
ングによって、開口部１５のサイドウォール１６´を除
去する。更に、図４（ｂ）に示すように、熱処理によっ
てトレンチ２の側壁を熱酸化し、酸化膜（ＳｉＯ2 ）２
０を形成する。この熱処理に際して、トレンチ２の基板
表面近傍におけるコーナー部Ｅがテーパー化されている
ため、例えば、側壁酸化時に基板表面で発生する残留応
力は酸化直後で従来に比べて約２０ＭＰａ程度小さくな
る。また、トレンチ底辺部１９がラウンド化されてい
て、従来のようにコーナーエッジが存在しない為、この
領域において発生する応力の集中を低減できる。

【００４３】更に、図４（ｃ）に示すように、側壁酸化
したトレンチ２に埋め込み材料を埋め込んで埋め込み部
３を形成する。埋め込み材料としては、トレンチアイソ
レーションを形成できるものであれば任意である。例え
ば、ＳｉＯ2 やＢＰＳＧ（Boro Phos Silicate Glass
）、その他の不純物含有ガラス等の平坦化材料を用い
ることができる。本実施例では、ＣＶＤによってトレン
チ２内に多結晶シリコンを埋め込む構造とした。

【００４４】次に、図４（ｄ）に示すように、熱酸化処
理を施し、多結晶シリコンの表面を選択的に酸化してＬ
ＯＣＯＳ部４を形成する。なお、ＢＰＳＧを埋め込み材
料として用いた場合には、埋め込んだＢＰＳＧの上部に
更に多結晶シリコンを形成して、この多結晶シリコンを
選択的に酸化してＬＯＣＯＳ部４を形成する構成として
も良い。

【００４５】ＬＯＣＯＳ部４形成後、次にＭＯＳ型トラ
ンジスタのゲート絶縁膜２１を、熱酸化によって形成
し、このゲート絶縁膜２１上にＣＶＤ等によって多結晶
シリコン膜を形成する。そして、フォトリソグラフィー
工程（レジスト工程及びＲＩＥ）を施すことにより、図
５（ａ）のように、多結晶シリコンから構成されたゲー
ト電極５を形成する。

【００４６】また、形成したゲート電極５をマスクとし
て、ソース・ドレイン領域形成用のイオン注入を行う
と、不純物が注入された領域に図５（ｂ）に示すように
アモルファス領域６が形成される。

【００４７】その後、熱処理による回復アニールを行
う。このアニールによって、図５（ｃ）に矢印で示すよ
うな方向に結晶回復する。ここで、上述のようにトレン
チ２の基板表面近傍においてそのコーナー部Ｅがテーパ
ー化されており、結晶欠陥が発生しやすい半導体基板表
面付近の面方位が除去されているので、結晶回復に際し
てコーナー部Ｅにおいてミスフィットが発生せず、結晶
欠陥の発生を確実に防止している。

【００４８】また、トレンチ底辺部１９にコーナーエッ
ジが存在しないので、この底辺部１９においても各処理
に際して結晶欠陥が発生しにくい。

【００４９】なお、上記実施例においては、トレンチを
素子分離のためのトレンチアイソレーションとしてい用
いる場合の構成例について説明したが、これには限ら
ず、実施例のような構成のトレンチを、各種メモリなど
に用いられるトレンチキャパシタとして用いてもよい。
この本実施例の構成のトレンチをトレンチキャパシタと
して用いた場合においても、結晶欠陥の発生を防止して
リーク電流を低減することが可能とある。このため、記
憶内容の保持時間の延長等が可能となり、メモリとして
の信頼性の向上やメモリの高集積化に貢献することがで
きる。

【図面の簡単な説明】

【図１】 本発明の実施例における製造工程の概略を示
す図である。

【図２】 本発明及び従来の構成での作用を概念的に説
明する図である。

【図３】 本発明の実施例の製造工程を説明する図であ
る。

【図４】 図３の製造工程の続きを説明する図である。

【図５】 図４の製造工程の続きを説明する図である。

【図６】 従来技術を示す図である。

【符号の説明】

１ 半導体基板、２ トレンチ、３ 埋め込み部、４
ＬＯＣＯＳ部、５ ゲート電極、６ アモルファス領
域、１７ Ｖ字溝、１８ トレンチ下部、１９トレンチ
底辺部、２６ ソース・ドレイン領域。

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 (72)発明者 光嶋 康一 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 杉山 進 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板にトレンチが設けられている
   半導体装置であって、 前記トレンチは、その基板表面近傍部が、表面に向けて
   拡大するテーパ状に形成され、トレンチ底辺部がまるみ
   を帯びたラウンド状に形成されていることを特徴とする
   半導体装置。
2. 【請求項２】 半導体基板にトレンチが設けられている
   半導体装置の製造方法であって、 前記半導体基板上に酸化膜を形成する工程と、 前記酸化膜上に少なくとも１層の第１の絶縁膜を形成す
   る工程と、 前記第１の絶縁膜及び前記酸化膜の一部を除去して前記
   半導体基板が露出する開口部を形成する工程と、 前記第１の絶縁膜上及び前記開口部上に第２の絶縁膜を
   形成する工程と、 前記開口部の側面部に形成された第２の絶縁膜を残し
   て、前記第２の絶縁膜を除去する工程と、 前記半導体基板を前記開口部からアルカリエッチング液
   を用いてエッチングすることによりテーパ状のＶ字溝を
   形成する工程と、 前記開口部の側面に形成されている前記第２の絶縁膜を
   マスクとして、前記半導体基板のＶ字溝の底部を垂直方
   向にエッチングする工程と、 により半導体基板にトレンチを形成することを特徴とす
   る半導体装置の製造方法。
3. 【請求項３】 請求項１及び請求項２のいずれかに記載
   の半導体装置及びその製造方法において、 前記半導体基板は、表面が（１００）面のシリコン基板
   であることを特徴とする半導体装置及びその製造方法。
4. 【請求項４】 請求項２及び請求項３のいずれかに記載
   の半導体装置の製造方法において、 更に、形成された前記トレンチ内に所定の埋め込み材を
   充填して埋め込み部を形成する工程と、 熱処理によって前記埋め込み部の基板表面側を酸化し、
   前記トレンチの上部に選択的に酸化膜を形成する工程
   と、 を有することを特徴とする半導体装置の製造方法。