JPH08263988A - Ferroelectric memory - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 71
- 230000010287 polarization Effects 0.000 claims abstract description 37
- 239000004065 semiconductor Substances 0.000 claims description 30
- 238000009792 diffusion process Methods 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 43
- 229910052710 silicon Inorganic materials 0.000 abstract description 43
- 239000010703 silicon Substances 0.000 abstract description 43
- 230000000903 blocking effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 50
- 238000000034 method Methods 0.000 description 15
- 230000000630 rising effect Effects 0.000 description 12
- 230000000717 retained effect Effects 0.000 description 9
- 238000002465 magnetic force microscopy Methods 0.000 description 7
- 101000592939 Bacillus subtilis (strain 168) 50S ribosomal protein L24 Proteins 0.000 description 5
- 230000002265 prevention Effects 0.000 description 5
- 101000676341 Bacillus subtilis (strain 168) 50S ribosomal protein L27 Proteins 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、強誘電体膜を用いた強
誘電体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric memory device using a ferroelectric film.
【０００２】[0002]
【従来の技術】強誘電体膜の高速分極反転とその残留分
極を利用した不揮発性メモリである強誘電体メモリが知
られている。この強誘電体メモリは、例えば、図１１に
示すようなｎチャネル型のＭＦＭＩＳ−ＦＥＴ(Metal F
erroelectric Metal Insulator Semiconductor FET) と
選択トランジスタとで構成される１ビットのメモリセル
を多数配列して複数ビットを構成する。図１１に示すよ
うに、ＭＦＭＩＳ−ＦＥＴは、シリコン基板８の表面付
近にチャネル領域を挟むように所定の間隔でソース６お
よびドレイン７が形成され、チャネル領域にＳｉＯ2 か
ら成るゲート酸化膜５が堆積してある。ゲート酸化膜５
の上には下部電極４が形成され、下部電極４の上に強誘
電体膜３および上部電極２が順に形成されている。この
ようなＭＦＭＩＳ−ＦＥＴは、上部電極２および下部電
極４が、例えばフローティングゲート型ＥＥＰＲＯＭの
フローティングゲートおよびコントロールゲートにそれ
ぞれ対応している。2. Description of the Related Art A ferroelectric memory which is a non-volatile memory utilizing high-speed polarization inversion of a ferroelectric film and its residual polarization is known. This ferroelectric memory has, for example, an n-channel type MFMIS-FET (Metal F) as shown in FIG.
A plurality of 1-bit memory cells each composed of an erroelectric metal insulator semiconductor FET) and a selection transistor are arranged to form a plurality of bits. As shown in FIG. 11, in the MFMIS-FET, a source 6 and a drain 7 are formed near the surface of a silicon substrate 8 so as to sandwich a channel region, and a gate oxide film 5 made of SiO 2 is formed in the channel region. It has been deposited. Gate oxide film 5
The lower electrode 4 is formed on the lower electrode 4, and the ferroelectric film 3 and the upper electrode 2 are sequentially formed on the lower electrode 4. In such an MFMIS-FET, the upper electrode 2 and the lower electrode 4 correspond to the floating gate and the control gate of a floating gate type EEPROM, respectively.
【０００３】図１１に示すＭＦＭＩＳ−ＦＥＴを用いた
メモリセルでは、ＭＦＭＩＳ−ＦＥＴの上部電極２に対
して強誘電体膜３を分極反転させるのに十分な電圧「＋
Ｖ」を印加し、強誘電体膜３の分極状態を図１２に示す
「Ａ」に変化させる。そして、この電圧を「０」にする
と、強誘電体膜３の分極状態は、図１２に示す「Ｂ」に
変化する。このとき、強誘電体膜３の残留分極「＋Ｐ
ｒ」によるプラスの電荷がシリコン基板８のチャネル領
域に反転層を形成し、ゲート電圧が「０」であるにも拘
らずＦＥＴはオン状態となる。逆に、上部電極２に電圧
「−Ｖ」を印加し、強誘電体膜３の分極状態を図１２に
示す「Ｃ」に変化させる。そして、この電圧を「０」に
すると、強誘電体膜３の分極状態は、図１２に示す
「Ｄ」に変化する。このとき、強誘電体膜３の残留分極
は「−Ｐｒ」となりシリコン基板８の表面には反転層は
形成されず、ＦＥＴはオフ状態となる。In the memory cell using the MFMIS-FET shown in FIG. 11, a voltage "+" sufficient to reverse the polarization of the ferroelectric film 3 with respect to the upper electrode 2 of the MFMIS-FET.
"V" is applied to change the polarization state of the ferroelectric film 3 to "A" shown in FIG. When this voltage is set to "0", the polarization state of the ferroelectric film 3 changes to "B" shown in FIG. At this time, the remanent polarization of the ferroelectric film 3 "+ P
The positive charge due to "r" forms an inversion layer in the channel region of the silicon substrate 8, and the FET is turned on despite the gate voltage being "0". On the contrary, a voltage "-V" is applied to the upper electrode 2 to change the polarization state of the ferroelectric film 3 to "C" shown in FIG. Then, when this voltage is set to "0", the polarization state of the ferroelectric film 3 changes to "D" shown in FIG. At this time, the remanent polarization of the ferroelectric film 3 becomes "-Pr", no inversion layer is formed on the surface of the silicon substrate 8, and the FET is turned off.
【０００４】図１１に示すＭＦＭＩＳ−ＦＥＴを用いた
メモリセルでは、例えば、ドレイン７側に電気的に接続
された選択トランジスタをオンにして、ドレイン７とソ
ース６との間を流れる電流を検出することにより、メモ
リセルに「１」または「０」のいずれのデータが記憶さ
れているかを判別できる。In the memory cell using the MFMIS-FET shown in FIG. 11, for example, a selection transistor electrically connected to the drain 7 side is turned on to detect a current flowing between the drain 7 and the source 6. As a result, it is possible to determine whether the data "1" or "0" is stored in the memory cell.
【０００５】上述したメモリセルは、選択セルとなって
記録データの消去動作を行う際に、図１３（Ａ）に示す
ように、上部電極２に電圧「０」が印加され、シリコン
基板８に正電位「＋Ｖｐｐ」が印加される。このとき、
強誘電体膜３は所定の片方向に分極され、チャネルには
反転層は形成されず、これによって記録データが消去さ
れる。When the above memory cell becomes the selected cell and the erase operation of the recorded data is performed, as shown in FIG. 13A, the voltage "0" is applied to the upper electrode 2 and the silicon substrate 8 is applied. A positive potential “+ Vpp” is applied. At this time,
The ferroelectric film 3 is polarized in a predetermined direction and no inversion layer is formed in the channel, so that the recorded data is erased.
【０００６】一方、このメモリセルは、非選択セルとな
って記録データの消去阻止動作を行う際に、図１３
（Ｂ）に示すように、上部電極２およびシリコン基板８
に同程度の正電圧「＋Ｖｐｐ」が印加される。このと
き、強誘電体膜３の分極状態は変化せず、記録データが
そのまま保持される。On the other hand, this memory cell becomes a non-selected cell when the erase prevention operation of the recorded data is performed, as shown in FIG.
As shown in (B), the upper electrode 2 and the silicon substrate 8
The same positive voltage “+ Vpp” is applied to. At this time, the polarization state of the ferroelectric film 3 does not change, and the recorded data is retained as it is.
【０００７】図１４（Ａ）は上述したメモリセルが選択
セルとなった場合に消去動作における上部電極に印加さ
れる電圧のタイミングチャート、図１４（Ｂ）は非選択
セルとなった場合に上部電極に印加される電圧のタイミ
ングチャート、図１４（Ｃ）はシリコン基板８に印加さ
れる電圧のタイミングチャートである。FIG. 14A is a timing chart of the voltage applied to the upper electrode in the erase operation when the above memory cell becomes the selected cell, and FIG. 14B shows the upper portion when the memory cell becomes the unselected cell. FIG. 14C is a timing chart of the voltage applied to the electrodes, and FIG. 14C is a timing chart of the voltage applied to the silicon substrate 8.
【０００８】このようなメモリセルでは、非選択セルに
対する消去阻止動作を正確に行うためには、図１４
（Ｂ）に示す非選択セルの上部電極２に印加される電圧
の立ち上がりおよび立ち下がりのタイミングと、シリコ
ン基板８に印加される電圧の立ち上がりおよび立ち下が
りのタイミングとの差分（ずれ）をｎｓ（ナノセカン
ド）のオーダより小さくする必要がある。In such a memory cell, in order to accurately perform the erase prevention operation for the non-selected cell, FIG.
The difference (deviation) between the rising and falling timings of the voltage applied to the upper electrode 2 of the non-selected cell shown in (B) and the rising and falling timings of the voltage applied to the silicon substrate 8 is expressed in ns (displacement). It must be smaller than the order of nanoseconds.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、一般的
に、電圧を印加する際の上部電極２側の負荷容量とシリ
コン基板８側の負荷容量とが相違することから、非選択
セルの上部電極２に印加される電圧の立ち上がりおよび
立ち下がりのタイミングとシリコン基板８に印加される
電圧の立ち上がりおよび立ち下がりのタイミングとの差
分をｎｓ（ナノセカンド）のオーダより小さくできる回
路を作製することは困難であった。そのため、当該タイ
ミングにｎｓのオーダ以上の誤差が生じ、非選択セルに
対して誤書込みや誤消去が行われる場合があるという問
題があった。However, since the load capacitance on the upper electrode 2 side and the load capacitance on the silicon substrate 8 side when applying a voltage are generally different, the upper electrode 2 of the non-selected cell is It is difficult to fabricate a circuit in which the difference between the rising and falling timings of the voltage applied to the silicon substrate and the rising and falling timings of the voltage applied to the silicon substrate 8 can be made smaller than the order of ns (nanosecond). there were. Therefore, there is a problem that an error of the order of ns or more occurs at the timing, and erroneous writing or erasing may be performed on a non-selected cell.
【００１０】本発明は、上述した従来技術の問題点に鑑
みてなされ、データ消去動作を行う際に、非選択セルの
消去阻止動作を正確に行うことができる強誘電体記憶装
置を提供することを目的とする。The present invention has been made in view of the above-mentioned problems of the prior art, and provides a ferroelectric memory device capable of accurately performing an erase inhibiting operation of a non-selected cell when performing a data erase operation. With the goal.
【００１１】[0011]
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
強誘電体記憶装置は、半導体基板に形成されたソース領
域とドレイン領域との間のチャネル領域にゲート絶縁
膜、下部電極、強誘電体膜および上部電極を堆積して成
り前記強誘電体膜の分極の方向により２値のデータを記
憶するメモリセルを複数配列し、前記半導体基板と前記
上部電極とを略同電位に保持させて、記憶データを保持
する強誘電体記憶装置であって、記憶データの消去時
に、前記半導体基板に印加する電圧を保持しながら、記
憶データ消去の対象となるメモリセルの前記上部電極に
対して当該上部電極の電位が前記半導体基板の電位に対
して負になるような電圧を印加する電圧印加手段を有す
る。In order to solve the above-mentioned problems of the prior art and to achieve the above-mentioned object, a ferroelectric memory device of the present invention comprises a source region and a drain region formed on a semiconductor substrate. A gate insulating film, a lower electrode, a ferroelectric film and an upper electrode are deposited in a channel region between and, and a plurality of memory cells for storing binary data are arranged according to a polarization direction of the ferroelectric film, A ferroelectric memory device that holds stored data by holding the semiconductor substrate and the upper electrode at substantially the same potential, and stores the data while erasing the stored data while holding a voltage applied to the semiconductor substrate. The memory cell has a voltage applying unit that applies a voltage to the upper electrode of the memory cell to be erased so that the potential of the upper electrode becomes negative with respect to the potential of the semiconductor substrate.
【００１２】また、本発明の強誘電体記憶装置は、半導
体基板に形成されたソース領域とドレイン領域との間の
チャネル領域にゲート絶縁膜、下部電極、強誘電体膜お
よび上部電極を堆積して成り前記強誘電体膜の分極の方
向により２値のデータを記憶するメモリセルを複数配列
し、前記半導体基板と前記上部電極とを略同電位に保持
させて、記憶データを保持する強誘電体記憶装置であっ
て、前記半導体基板に形成され、前記複数のメモリセル
が所定の複数のメモリセル群に分離して形成された複数
の不純物拡散領域と、記憶データ消去時に、前記上部電
極に印加される電圧を保持しながら、記憶データ消去対
象となるメモリセルが形成された不純物拡散層に対し
て、当該不純物拡散層の電位が前記記録データ消去対象
となるメモリセルの上部電極の電位に対して正になるよ
うな電圧を印加する電圧印加手段とを有する。Further, in the ferroelectric memory device of the present invention, the gate insulating film, the lower electrode, the ferroelectric film and the upper electrode are deposited in the channel region between the source region and the drain region formed on the semiconductor substrate. A ferroelectric memory that holds stored data by arranging a plurality of memory cells that store binary data according to the polarization direction of the ferroelectric film and hold the semiconductor substrate and the upper electrode at substantially the same potential. And a plurality of impurity diffusion regions formed in the semiconductor substrate, the plurality of memory cells being separated into a plurality of predetermined memory cell groups, and the upper electrode at the time of erasing stored data. While holding the applied voltage, the potential of the impurity diffusion layer of the memory cell to be erased of stored data is set to the impurity diffusion layer in which the memory cell to be erased of stored data is formed. And a voltage applying means for applying a positive with such a voltage relative to the potential of the part electrodes.
【００１３】[0013]
【作用】本発明の強誘電体記憶装置では、記録データの
消去時に、電圧印加手段によって、半導体基板に印加す
る電圧を保持しながら、記憶データ消去の対象となるメ
モリセルの前記上部電極に対して当該上部電極の電位が
前記半導体基板の電位に対して負になるような電圧が印
加される。これによって、記録データ消去の対象となる
メモリセルの強誘電体膜が所定の片方向に分極され、記
録データが消去される。このとき、電圧印加手段によっ
て、前記記録データ消去の対象とならないメモリセルの
上部電極に印加される電圧は変化せず、記録データがそ
のまま保持される。このように、記録データの消去時
に、前記記録データ消去の対象とならないメモリセルに
印加する電圧を変化させないようにしたことで、当該上
部電極と当該半導体基板との間に電圧印加のタイミング
ずれが生じることはない。In the ferroelectric memory device of the present invention, at the time of erasing recorded data, the voltage applying means holds the voltage applied to the semiconductor substrate, and the erase operation is performed on the upper electrode of the memory cell whose memory data is to be erased. A voltage is applied so that the potential of the upper electrode becomes negative with respect to the potential of the semiconductor substrate. As a result, the ferroelectric film of the memory cell targeted for erasing the recorded data is polarized in a predetermined direction, and the recorded data is erased. At this time, the voltage application unit does not change the voltage applied to the upper electrode of the memory cell that is not the target of the erase of the recorded data, and the recorded data is retained as it is. As described above, when the recorded data is erased, the voltage applied to the memory cell that is not the target of the recorded data erase is not changed, so that the timing of voltage application is deviated between the upper electrode and the semiconductor substrate. It never happens.
【００１４】また、本発明の強誘電体記憶装置では、記
録データの消去時に、電圧印加手段によって、上部電極
に印加される電圧を保持しながら、記憶データ消去対象
となるメモリセルが形成された不純物拡散層に対して、
当該不純物拡散層の電位が前記記録データ消去対象とな
るメモリセルの上部電極の電位に対して正になるような
電圧が印加される。これによって、記録データ消去の対
象となるメモリセルの強誘電体膜が所定の片方向に分極
され、記録データが消去される。このとき、電圧印加手
段によって、前記記録データ消去の対象とならないメモ
リセルが形成された不純物拡散層に印加される電圧は変
化せず、記録データがそのまま保持される。このよう
に、記録データの消去時に、前記記録データ消去の対象
とならないメモリセルに印加する電圧を変化させないよ
うにしたことで、当該上部電極と当該不純物拡散層との
間に電圧印加のタイミングずれが生じることはない。Further, in the ferroelectric memory device of the present invention, at the time of erasing recorded data, the voltage application means holds the voltage applied to the upper electrode, and the memory cell to be erased of the stored data is formed. For the impurity diffusion layer,
A voltage is applied so that the potential of the impurity diffusion layer is positive with respect to the potential of the upper electrode of the memory cell to be the target of data erase. As a result, the ferroelectric film of the memory cell targeted for erasing the recorded data is polarized in a predetermined direction, and the recorded data is erased. At this time, the voltage application unit does not change the voltage applied to the impurity diffusion layer in which the memory cell that is not the target of erasing the recorded data is formed, and the recorded data is retained as it is. As described above, when the recorded data is erased, the voltage applied to the memory cell that is not the target of the recorded data erase is not changed, so that the timing of the voltage application is deviated between the upper electrode and the impurity diffusion layer. Does not occur.
【００１５】[0015]
【実施例】以下、本発明の実施例に係わる強誘電体メモ
リについて説明する。第１実施例 図１は本実施例の強誘電体メモリの消去動作においてＭ
ＦＭＩＳ−ＦＥＴに印加される電圧を説明するための図
であり、（Ａ）は選択セルについての図、（Ｂ）は非選
択セルについての図である。尚、本実施例の強誘電体メ
モリは、前述した図１１に示すＭＦＭＩＳ−ＦＥＴを用
いて構成されるが、消去動作において、選択セルおよび
非選択セルに印加される電圧が図１３，図１４に示すも
のとは異なる。EXAMPLE A ferroelectric memory according to an example of the present invention will be described below. First Embodiment FIG. 1 shows M in the erase operation of the ferroelectric memory of the present embodiment.
6A and 6B are diagrams for explaining a voltage applied to an FMIS-FET, where FIG. 7A is a diagram regarding a selected cell, and FIG. 8B is a diagram regarding a non-selected cell. The ferroelectric memory of the present embodiment is constituted by using the MFMIS-FET shown in FIG. 11 described above, but the voltage applied to the selected cell and the non-selected cell in the erase operation is shown in FIGS. Different from that shown in.
【００１６】図１（Ａ）に示すように、本実施例に係わ
る強誘電体メモリの消去動作において、選択セルのＭＦ
ＭＩＳ−ＦＥＴの上部電極２には負電圧「−Ｖｐｐ」が
印加され、シリコン基板８には電圧０Ｖが印加される。
尚、負電圧「−Ｖｐｐ」の絶対値｜Ｖｐｐ｜は、例え
ば、１０Ｖ以上である。一方、非選択セルのＭＦＭＩＳ
−ＦＥＴの上部電極２およびシリコン基板８にはそれぞ
れ継続して電圧０Ｖが印加されている。As shown in FIG. 1A, in the erase operation of the ferroelectric memory according to this embodiment, the MF of the selected cell is
A negative voltage “−Vpp” is applied to the upper electrode 2 of the MIS-FET, and a voltage of 0V is applied to the silicon substrate 8.
The absolute value | Vpp | of the negative voltage “−Vpp” is, for example, 10 V or more. On the other hand, MFMIS of unselected cells
A voltage of 0 V is continuously applied to the upper electrode 2 of the FET and the silicon substrate 8.
【００１７】図２（Ａ），（Ｂ），（Ｃ）は、強誘電体
メモリの消去動作におけるそれぞれ選択セルの上部電極
２、非選択セルの上部電極２およびシリコン基板８に印
加される電圧のタイミングチャートである。図１（Ｂ）
および図２（Ｂ），（Ｃ）に示すように、本実施例の強
誘電体メモリの消去動作では、非選択ゲートの上部電極
２およびシリコン基板８には、常に、電圧０Ｖが印加さ
れている。すなわち、本実施例に係わる強誘電体メモリ
では、消去動作において非選択ゲートに印加される電圧
は変化せず、従来の強誘電体メモリにおいて生じていた
ような非選択セルの上部電極２に印加される電圧とシリ
コン基板８に印加される電圧との立ち上がりおよび立ち
下がりのタイミングのずれは生じない。その結果、本実
施例の強誘電体メモリによれば、消去動作における非選
択セルの誤書込みや誤消去は生じない。2A, 2B and 2C show voltages applied to the upper electrode 2 of the selected cell, the upper electrode 2 of the non-selected cell and the silicon substrate 8 in the erase operation of the ferroelectric memory. 2 is a timing chart of. Figure 1 (B)
In addition, as shown in FIGS. 2B and 2C, in the erase operation of the ferroelectric memory according to the present embodiment, the voltage 0V is always applied to the upper electrode 2 of the non-selected gate and the silicon substrate 8. There is. That is, in the ferroelectric memory according to the present embodiment, the voltage applied to the non-selected gate does not change during the erase operation, and is applied to the upper electrode 2 of the non-selected cell that occurs in the conventional ferroelectric memory. The rising and falling timings of the applied voltage and the voltage applied to the silicon substrate 8 do not deviate. As a result, according to the ferroelectric memory of the present embodiment, erroneous writing or erasing of unselected cells does not occur in the erasing operation.
【００１８】一方、選択セルの上部電極２には、図１
（Ａ）および図２（Ａ）に示すように、所定のタイミン
グで０Ｖから「−Ｖｐｐ」に、立ち下がり所定のタイミ
ングで「−Ｖｐｐ」から０Ｖに立ち上がる電圧が印加さ
れる。このとき、上部電極２に負電圧「−Ｖｐｐ」が印
加されることによって、強誘電体膜３が所定の片方向に
分極され、チャネルに反転層が形成されず、記録データ
が消去される。On the other hand, as shown in FIG.
As shown in (A) and FIG. 2 (A), a voltage is applied from 0V to "-Vpp" at a predetermined timing, and a voltage that falls from "-Vpp" to 0V at a predetermined timing. At this time, by applying a negative voltage "-Vpp" to the upper electrode 2, the ferroelectric film 3 is polarized in one predetermined direction, the inversion layer is not formed in the channel, and the recorded data is erased.
【００１９】以上説明したように、本実施例の強誘電体
メモリによれば、消去動作において非選択セルに誤書込
みおよび誤消去が行われることを適切に回避でき、消去
動作を正確に行うことができる。As described above, according to the ferroelectric memory of the present embodiment, it is possible to properly avoid erroneous writing and erasing in unselected cells in the erasing operation, and perform the erasing operation accurately. You can
【００２０】次に、図１，２に示すメモリセルを用いて
構成される４ビットメモリセルアレイについて説明す
る。先ず、４ビットメモリセルアレイの構成について説
明する。図３は図１，２に示すメモリセルを用いて構成
される４ビットメモリセルアレイの構成図、図４は図３
に示す各ＭＦＭＩＳ−ＦＥＴに印加される電圧を説明す
るための図である。図３に示すように、各メモリセル
は、それぞれ図１に示すＭＦＭＩＳ−ＦＥＴと同じＭＦ
ＭＩＳ−ＦＥＴ２１ａ〜２１ｄと選択トランジスタ２２
ａ〜２２ｄとで構成される。ＭＦＭＩＳ−ＦＥＴ２１ａ
〜２１ｄおよび選択トランジスタ２２ａ〜２２ｄは、シ
リコン基板２０のＰウェル１９に形成してある。図３に
示すように、４ビットメモリセルアレイは、ＭＦＭＩＳ
−ＦＥＴ２１ａ〜２１ｄのドレインと選択トランジスタ
２２ａ〜２２ｄのソースとがそれぞれ接続してあり、選
択トランジスタ２２ａ，２２ｃのドレインはビット線Ｂ
Ｌ２３に接続してあり、選択トランジスタ２２ｂ，２２
ｄのドレインはビット線ＢＬ２４に接続してある。Next, a 4-bit memory cell array constructed by using the memory cells shown in FIGS. First, the configuration of the 4-bit memory cell array will be described. 3 is a block diagram of a 4-bit memory cell array configured by using the memory cells shown in FIGS. 1 and 2, and FIG.
FIG. 6 is a diagram for explaining a voltage applied to each MFMIS-FET shown in FIG. As shown in FIG. 3, each memory cell has the same MF as the MFMIS-FET shown in FIG.
MIS-FETs 21a to 21d and selection transistor 22
a to 22d. MFMIS-FET21a
21d and select transistors 22a to 22d are formed in the P well 19 of the silicon substrate 20. As shown in FIG. 3, the 4-bit memory cell array has a MFMIS
-The drains of the FETs 21a to 21d are connected to the sources of the selection transistors 22a to 22d, respectively, and the drains of the selection transistors 22a and 22c are the bit line B.
The selection transistors 22b and 22 are connected to L23.
The drain of d is connected to the bit line BL24.
【００２１】ＭＦＭＩＳ−ＦＥＴ２１ａ，２１ｂの上部
電極は書込用のワード線ＷＬ２６に接続してあり、選択
トランジスタ２２ａ，２２ｂのゲートは読出用のワード
線ＷＬ２５に接続してある。また、ＭＦＭＩＳ−ＦＥＴ
２１ｃ，２１ｄの上部電極は書込用のワード線ＷＬ２８
に接続してあり、選択トランジスタ２２ｃ，２２ｄのゲ
ートは読出用のワード線ＷＬ２７に接続してある。ま
た、ＭＦＭＩＳ−ＦＥＴ２１ａ〜２１ｄのソースはソー
ス線ＳＬ２９に接続してある。The upper electrodes of the MFMIS-FETs 21a and 21b are connected to the word line WL26 for writing, and the gates of the select transistors 22a and 22b are connected to the word line WL25 for reading. In addition, MFMIS-FET
The upper electrodes of 21c and 21d are word lines WL28 for writing.
The gates of the selection transistors 22c and 22d are connected to the read word line WL27. The sources of the MFMIS-FETs 21a to 21d are connected to the source line SL29.
【００２２】次に、図３に示す４ビットメモリセルアレ
イの消去動作について説明する。ワード線ＷＬ２６に負
電圧「−Ｖｐｐ」が印加され、ＭＦＭＩＳ−ＦＥＴ２１
ａ，２２ｂを持つメモリセルが消去対象の選択セルとな
る。また、ワード線ＷＬ２８には電圧０Ｖが印加され、
ＭＦＭＩＳ−ＦＥＴ２１ｃ，２１ｄを持つメモリセルが
消去対象とならない非選択セルとなる。また、Ｐウェル
１９には図２（Ｃ）に示すように電圧０Ｖが印加されて
いる。また、図３に示すソース線ＳＬは電圧０Ｖが印加
されるかオープン状態になっている。Next, the erase operation of the 4-bit memory cell array shown in FIG. 3 will be described. A negative voltage "-Vpp" is applied to the word line WL26, and the MFMIS-FET21
The memory cell having a and 22b becomes the selected cell to be erased. In addition, a voltage of 0 V is applied to the word line WL28,
The memory cell having the MFMIS-FETs 21c and 21d becomes a non-selected cell that is not an erase target. Further, a voltage of 0 V is applied to the P well 19 as shown in FIG. Further, the source line SL shown in FIG. 3 is in the open state when a voltage of 0 V is applied.
【００２３】この消去動作において、ＭＦＭＩＳ−ＦＥ
Ｔ２１ａ，２１ｂの上部電極に印加される電圧は図２
（Ａ）示すように所定のタイミングで「−Ｖｐｐ」に立
ち下がる。これによって、ＭＦＭＩＳ−ＦＥＴ２１ａ，
２１ｂの強誘電体膜が片方向に分極され、記録データが
消去される。一方、ＭＦＭＩＳ−ＦＥＴ２１ｃ，２１ｄ
の上部電極に印加される電圧は図２（Ｂ）に示すように
常に０Ｖであり、強誘電体膜の分極状態は変化せず、記
録データが保持される。In this erase operation, MFMIS-FE
The voltage applied to the upper electrodes of T21a and 21b is shown in FIG.
As shown in (A), it falls to "-Vpp" at a predetermined timing. As a result, the MFMIS-FET 21a,
The ferroelectric film 21b is polarized in one direction, and the recorded data is erased. On the other hand, the MFMIS-FETs 21c and 21d
2B, the voltage applied to the upper electrode is always 0 V, the polarization state of the ferroelectric film does not change, and the recorded data is retained.
【００２４】本実施例の４ビットメモリセルアレイによ
れば、消去動作において非選択セルのＭＦＭＩＳ−ＦＥ
Ｔ２１ｃ，２１ｄに誤書込みおよび誤消去が行われるこ
とを適切に回避でき、消去動作を正確に行うことができ
る。According to the 4-bit memory cell array of this embodiment, the MFMIS-FE of the non-selected cell is erased in the erase operation.
It is possible to appropriately avoid erroneous writing and erasing on T21c and 21d, and it is possible to accurately perform the erasing operation.
【００２５】尚、図４に示す４ビットメモリセルアレイ
では、データの読み出し時に、選択された読出用のワー
ド線ＷＬ２５，２７に印加される電圧が０Ｖから「＋Ｖ
ｐｐ」に立ち上がり、対応する選択トランジスタ２２ａ
〜２２ｄが導通状態となる。そして、対応するメモリセ
ルのＭＦＭＩＳ−ＦＥＴ２１ａ〜２１ｄの強誘電体膜３
の分極状態に応じた電荷が対応するビット線ＢＬ２３，
２４に流出し、それに応じてビット線ＢＬ２３，２４の
電位が変化し、かかる電位変化を検出することで各メモ
リセルの記録データが識別される。In the 4-bit memory cell array shown in FIG. 4, when the data is read, the voltage applied to the selected read word lines WL25, 27 is from 0V to "+ V".
pp ", and the corresponding selection transistor 22a
~ 22d becomes conductive. Then, the ferroelectric film 3 of the MFMIS-FETs 21a to 21d of the corresponding memory cell.
Of the bit line BL23, to which the charge corresponding to the polarization state of
24, the potentials of the bit lines BL23, 24 change accordingly, and the recorded data of each memory cell is identified by detecting the potential change.
【００２６】第２実施例 図５は、本実施例に係わるメモリセルアレイの構成図で
ある。図５に示すように、シリコン基板４０に複数のＰ
ウェル４１が分割して形成してあり、各Ｐウェル４１ａ
〜４１ｚには、ＭＦＭＩＳ−ＦＥＴ４２と選択トランジ
スタ４３とで１ビットを構成する複数のメモリセルが形
成してある。同じＰウェル４１ａ〜４１ｚに形成された
メモリセルの選択トランジスタ４３のゲートおよびＭＦ
ＭＩＳ−ＦＥＴ４２の上部電極は、同じ読出用のワード
線ＷＬ４４ａ〜ＷＬ４４ｚおよび書込用のワード線ＷＬ
４５ａ〜ＷＬ４５ｚにそれぞれ接続してある。ビット線
ＢＬ４６ａ〜ＢＬ４６ｚは、それぞれＰウェル４１ａ〜
４１ｚに形成された対応する選択トランジスタ４３のド
レインと接続してある。同じＰウェル４１ａ〜４１ｚに
形成されたメモリセルのＭＦＭＩＳ−ＦＥＴ４２のソー
スはそれぞれ同じソース線ＳＬ４９ａ〜ＳＬ４９ｚに接
続してある。 Second Embodiment FIG. 5 is a block diagram of a memory cell array according to this embodiment. As shown in FIG. 5, a plurality of Ps are formed on the silicon substrate 40.
Wells 41 are formed separately, and each P well 41a is formed.
A plurality of memory cells, each of which includes the MFMIS-FET 42 and the selection transistor 43, forming one bit are formed in the memory cells 41z to 41z. The gate and MF of the selection transistor 43 of the memory cells formed in the same P wells 41a to 41z
The upper electrode of the MIS-FET 42 has the same read word lines WL44a to WL44z and write word line WL.
45a to WL45z, respectively. The bit lines BL46a to BL46z are connected to the P wells 41a to 41a, respectively.
It is connected to the drain of the corresponding selection transistor 43 formed in 41z. The sources of the MFMIS-FETs 42 of the memory cells formed in the same P wells 41a to 41z are connected to the same source lines SL49a to SL49z, respectively.
【００２７】ロウデコーダ４７は、ワード線ＷＬ４４ａ
〜ＷＬ４４ｚおよびワード線ＷＬ４５ａ〜ＷＬ４５ｚに
所定の電圧を印加する。デコーダ４８は、ソース線ＳＬ
４９ａ〜ＷＬ４９ｚとＰウェル４１ａ〜４１ｂに接続さ
れたウェル線ＷＥＬ５０ａ〜５０ｂとに所定の電圧を印
加する。The row decoder 47 includes a word line WL44a.
To WL44z and word lines WL45a to WL45z are applied with a predetermined voltage. The decoder 48 uses the source line SL
A predetermined voltage is applied to 49a to WL49z and the well lines WEL50a to 50b connected to the P wells 41a to 41b.
【００２８】図６は本実施例の強誘電体メモリの消去動
作において各メモリセルに組み込まれたＭＦＭＩＳ−Ｆ
ＥＴの上部電極２、ソース３６およびＰウェル４１に印
加される電圧を説明するための図であり、（Ａ）は選択
セルについての図、（Ｂ）は非選択セルについての図で
ある。尚、本実施例の強誘電体メモリは、前述した図１
１に示すＭＦＭＩＳ−ＦＥＴを用いて構成されるが、消
去動作において、選択セルおよび非選択セルに印加され
る電圧が図１，図２，図１３，図１４に示すものとは異
なる。FIG. 6 shows the MFMIS-F incorporated in each memory cell in the erase operation of the ferroelectric memory of this embodiment.
4A and 4B are diagrams for explaining a voltage applied to an upper electrode 2, a source 36, and a P well 41 of an ET, where FIG. 7A is a diagram regarding a selected cell and FIG. The ferroelectric memory of this embodiment is similar to that shown in FIG.
Although the MFMIS-FET shown in FIG. 1 is used, the voltage applied to the selected cell and the non-selected cell in the erase operation is different from that shown in FIGS. 1, 2, 13, and 14.
【００２９】図６（Ａ）に示すように、強誘電体メモリ
の消去動作では、選択セルのＭＦＭＩＳ−ＦＥＴの上部
電極２には電圧０Ｖが印加され、ＭＦＭＩＳ−ＦＥＴの
ソース３６およびＰウェル４１にはそれぞれ正電圧「＋
Ｖｐｐ」が印加される。一方、非選択セルのＭＦＭＩＳ
−ＦＥＴの上部電極２、ソース３６およびＰウェル４１
にはそれぞれ電圧０Ｖが印加される。As shown in FIG. 6A, in the erase operation of the ferroelectric memory, a voltage of 0 V is applied to the upper electrode 2 of the MFMIS-FET of the selected cell, and the source 36 and the P well 41 of the MFMIS-FET are applied. Positive voltage “+”
Vpp "is applied. On the other hand, MFMIS of unselected cells
-FET upper electrode 2, source 36 and P-well 41
A voltage of 0 V is applied to each.
【００３０】図７（Ａ），（Ｂ），（Ｃ）は、強誘電体
メモリの消去動作における選択セルのそれぞれＭＦＭＩ
Ｓ−ＦＥＴの上部電極２、ソース３６およびＰウェル４
１に印加される電圧のタイミングチャートである。図６
（Ａ），図７（Ａ）〜（Ｃ）に示すように、本実施例の
強誘電体メモリの消去動作では、選択セルのＭＦＭＩＳ
−ＦＥＴの上部電極２には、常に、電圧０Ｖが印加され
ている。また、選択セルのＭＦＭＩＳ−ＦＥＴのソース
３６およびＰウェル４１に印加される電圧は、所定のタ
イミングで電圧０Ｖから正電圧「＋Ｖｐｐ」に立ち上が
る。このとき、上部電極２およびＰウェル４１に正電圧
「＋Ｖｐｐ」が印加されることによって、強誘電体膜３
は所定の片方向に分極され、チャネルに反転層が形成さ
れず、記録データが消去される。FIGS. 7A, 7B and 7C respectively show the MFMI of the selected cell in the erase operation of the ferroelectric memory.
S-FET top electrode 2, source 36 and P-well 4
3 is a timing chart of the voltage applied to No. 1; Figure 6
As shown in FIGS. 7A and 7C, in the erase operation of the ferroelectric memory of the present embodiment, the MFMIS of the selected cell is selected.
A voltage of 0 V is always applied to the upper electrode 2 of the -FET. The voltage applied to the source 36 and the P well 41 of the MFMIS-FET of the selected cell rises from the voltage 0V to the positive voltage “+ Vpp” at a predetermined timing. At this time, by applying a positive voltage “+ Vpp” to the upper electrode 2 and the P well 41, the ferroelectric film 3
Is polarized in a predetermined direction, the inversion layer is not formed in the channel, and the recorded data is erased.
【００３１】図８（Ａ），（Ｂ），（Ｃ）は、強誘電体
メモリの消去動作における非選択セルのそれぞれＭＦＭ
ＩＳ−ＦＥＴの上部電極２、ソース３６およびＰウェル
４１に印加される電圧のタイミングチャートである。図
６（Ｂ），図８（Ａ）〜（Ｃ）に示すように、本実施例
の強誘電体メモリの消去動作では、非選択セルのＭＦＭ
ＩＳ−ＦＥＴの上部電極２、ソース３６およびＰウェル
４１には、常に、電圧０Ｖが印加されている。そのた
め、消去動作において、非選択ゲートに印加される電圧
は変化せず、従来の強誘電体メモリにおいて生じていた
ような非選択セルの上部電極に印加される電圧とシリコ
ン基板に印加される電圧との立ち上がりおよび立ち下が
りに多少のタイミングのずれは生じない。その結果、本
実施例の強誘電体メモリによれば、消去動作における非
選択セルの誤書込みや誤消去を回避できる。FIGS. 8A, 8B and 8C respectively show MFMs of non-selected cells in the erase operation of the ferroelectric memory.
6 is a timing chart of voltages applied to the upper electrode 2, the source 36, and the P well 41 of the IS-FET. As shown in FIGS. 6B and 8A to 8C, in the erase operation of the ferroelectric memory of the present embodiment, the MFM of the non-selected cell is
A voltage of 0 V is always applied to the upper electrode 2, the source 36 and the P well 41 of the IS-FET. Therefore, in the erase operation, the voltage applied to the non-selected gate does not change, and the voltage applied to the upper electrode of the non-selected cell and the voltage applied to the silicon substrate that occur in the conventional ferroelectric memory. There is no slight timing difference between the rising and falling edges of and. As a result, according to the ferroelectric memory of the present embodiment, it is possible to avoid erroneous writing or erasing of unselected cells in the erase operation.
【００３２】以上説明したように、本実施例の強誘電体
メモリによれば、消去動作における非選択セルの誤書込
みおよび誤消去を適切に回避でき、消去動作を正確に行
うことができる。As described above, according to the ferroelectric memory of this embodiment, erroneous writing and erasing of unselected cells in the erasing operation can be appropriately avoided, and the erasing operation can be performed accurately.
【００３３】次に、図５に示すメモリセルアレイを用い
て構成した４ビットメモリセルアレイについて説明す
る。先ず、４ビットメモリセルアレイの構成について説
明する。図９は本実施例に係わる４ビットメモリセルア
レイの構成図、図１０は図９に示す４ビットメモリセル
アレイの各メモリセルのＭＦＭＩＳ−ＦＥＴに印加され
る電圧を説明するための図である。図９に示すように、
メモリセルは、ＭＦＭＩＳ−ＦＥＴ５１ａ〜５１ｄと選
択トランジスタ５２ａ〜５２ｄとで構成される。シリコ
ン基板６０には分割されたＰウェル６１，６２が形成し
てあり、ＭＦＭＩＳ−ＦＥＴ５１ａ，５１ｂおよび選択
トランジスタ５２ａ，５２ｂはＰウェル６１に形成して
あり、ＭＦＭＩＳ−ＦＥＴ５１ｃ，５１ｄおよび選択ト
ランジスタ５２ｃ，５２ｄはＰウェル６２に形成してあ
る。Next, a 4-bit memory cell array constructed by using the memory cell array shown in FIG. 5 will be described. First, the configuration of the 4-bit memory cell array will be described. FIG. 9 is a configuration diagram of a 4-bit memory cell array according to this embodiment, and FIG. 10 is a diagram for explaining a voltage applied to the MFMIS-FET of each memory cell of the 4-bit memory cell array shown in FIG. As shown in FIG.
The memory cell is composed of MFMIS-FETs 51a to 51d and select transistors 52a to 52d. Divided P wells 61 and 62 are formed in the silicon substrate 60, MFMIS-FETs 51a and 51b and selection transistors 52a and 52b are formed in the P well 61, and MFMIS-FETs 51c and 51d and selection transistors 52c and 52c are formed. 52d is formed in the P well 62.
【００３４】また、ＭＦＭＩＳ−ＦＥＴ５１ａ〜５１ｄ
のドレインと選択トランジスタ５２ａ〜５２ｄのソース
とがそれぞれ接続してあり、選択トランジスタ５２ａ，
５２ｃのドレインはビット線ＢＬ５３に接続してあり、
選択トランジスタ５２ｂ，５２ｄのドレインはビット線
ＢＬ５４に接続してある。また、ＭＦＭＩＳ−ＦＥＴ５
１ａ，５１ｂのソースはソース線ＳＬ６１に接続してあ
り、ＭＦＭＩＳ−ＦＥＴ５１ｃ，５１ｄのソースはソー
ス線ＳＬ６２に接続してある。Further, the MFMIS-FETs 51a to 51d.
And the sources of the selection transistors 52a to 52d are connected to each other.
The drain of 52c is connected to the bit line BL53,
The drains of the selection transistors 52b and 52d are connected to the bit line BL54. In addition, MFMIS-FET5
The sources of 1a and 51b are connected to the source line SL61, and the sources of the MFMIS-FETs 51c and 51d are connected to the source line SL62.
【００３５】ＭＦＭＩＳ−ＦＥＴ５１ａ，５１ｂの上部
電極は書込用のワード線ＷＬ５６に接続してあり、選択
トランジスタ５２ａ，５２ｂのゲートは読出用のワード
線ＷＬ５５に接続してある。また、ＭＦＭＩＳ−ＦＥＴ
５１ｃ，５１ｄの上部電極は書込用のワード線ＷＬ５８
に接続してあり、選択トランジスタ５２ｃ，５２ｄのゲ
ートは読出用のワード線ＷＬ５７に接続してある。The upper electrodes of the MFMIS-FETs 51a and 51b are connected to the writing word line WL56, and the gates of the selection transistors 52a and 52b are connected to the reading word line WL55. In addition, MFMIS-FET
The upper electrodes of 51c and 51d are word lines WL58 for writing.
The gates of the select transistors 52c and 52d are connected to the read word line WL57.
【００３６】次に、図９に示す４ビットメモリセルアレ
イの消去動作について説明する。消去動作において、Ｍ
ＦＭＩＳ−ＦＥＴ５１ａ，５２ｂを組み込んだメモリセ
ルを選択セルとし、ＭＦＭＩＳ−ＦＥＴ５１ｃ，５２ｄ
を組み込んだメモリセルを非選択セルとする場合には、
図７（Ｂ），（Ｃ）に示すタイミングでソース線ＳＬ６
１およびＰウェル６１に電圧「＋Ｖｐｐ」が印加される
と共に、図７（Ａ）に示すようにワード線ＷＬ５６に電
圧０Ｖが印加される。また、ソース線ＳＬ６２、Ｐウェ
ル６２およびワード線ＷＬ５８には図８（Ａ）〜（Ｃ）
に示すように、常に電圧０Ｖが印加されている。Next, the erase operation of the 4-bit memory cell array shown in FIG. 9 will be described. In the erase operation, M
The memory cells incorporating the FMIS-FETs 51a and 52b are selected cells, and the MFMIS-FETs 51c and 52d are selected.
To make a memory cell with
At the timing shown in FIGS. 7B and 7C, the source line SL6
The voltage "+ Vpp" is applied to the 1 and P wells 61, and the voltage 0V is applied to the word line WL56 as shown in FIG. The source line SL62, the P well 62, and the word line WL58 are shown in FIGS.
As shown in, the voltage 0V is always applied.
【００３７】これによって、図１０に示すように、ＭＦ
ＭＩＳ−ＦＥＴ５１ａ〜５１ｄの上部電極には電圧０Ｖ
が印加される。また、選択セルについてのＭＦＭＩＳ−
ＦＥＴ５１ａ，５１ｂのソースおよびＰウェルには電圧
「＋Ｖｐｐ」が印加されるかオープンになり、ＭＦＭＩ
Ｓ−ＦＥＴ５２ａ，５１ｂの強誘電体膜３が片方向に分
極され、記録データが消去される。また、非選択セルに
ついてのＭＦＭＩＳ−ＦＥＴ５１ｃ，５１ｄのソースお
よびＰウェルは電圧０Ｖが印加されるかオープンにな
り、ＭＦＭＩＳ−ＦＥＴ５１ｃ，５１ｄの強誘電体膜３
の分極状態は変化せず、記録データが保持される。As a result, as shown in FIG.
A voltage of 0 V is applied to the upper electrodes of the MIS-FETs 51a to 51d.
Is applied. Also, the MFMIS- for the selected cell
The voltage "+ Vpp" is applied to the sources of the FETs 51a and 51b and the P-well, or the FETs become open.
The ferroelectric film 3 of the S-FETs 52a and 51b is polarized in one direction, and the recorded data is erased. In addition, the source and the P well of the MFMIS-FETs 51c and 51d for the non-selected cells are applied with a voltage of 0 V or become open, and the ferroelectric film 3 of the MFMIS-FETs 51c and 51d is opened.
The polarization state of does not change and the recorded data is retained.
【００３８】尚、図９に示す４ビットメモリセルアレイ
では、データの読み出し時に、選択された読出用のワー
ド線ＷＬ５５，５７に印加される電圧が０Ｖから「＋Ｖ
ｐｐ」に立ち上がり、対応する選択トランジスタ５２ａ
〜５２ｄが導通状態となる。そして、対応するメモリセ
ルのＭＦＭＩＳ−ＦＥＴ５１ａ〜５１ｄの強誘電体膜３
の分極状態に応じた電荷が対応するビット線ＢＬ５３，
５４に流出し、それに応じてビット線ＢＬ５３，５４の
電位が変化し、かかる電位変化を検出することで各メモ
リセルの記録データが識別される。In the 4-bit memory cell array shown in FIG. 9, when the data is read, the voltage applied to the selected read word lines WL55, 57 is from 0V to "+ V".
pp ", and the corresponding selection transistor 52a
~ 52d becomes conductive. Then, the ferroelectric film 3 of the MFMIS-FET 51a to 51d of the corresponding memory cell.
Of the bit line BL53, to which the charge corresponding to the polarization state of
54, the potentials of the bit lines BL53 and 54 change accordingly, and the recorded data of each memory cell is identified by detecting the potential change.
【００３９】本実施例の４ビットメモリセルアレイによ
れば、消去動作において非選択セルのＭＦＭＩＳ−ＦＥ
Ｔ５１ｃ，５１ｄに誤書込みおよび誤消去が行われるこ
とを適切に回避でき、消去動作を正確に行うことができ
る。According to the 4-bit memory cell array of this embodiment, in the erase operation, the MFMIS-FE of the non-selected cell is selected.
It is possible to appropriately avoid erroneous writing and erasing on T51c and 51d, and it is possible to accurately perform the erasing operation.
【００４０】尚、本発明は、上述した実施例には限定さ
れない。例えば、上述した実施例では、記憶用トランジ
スタとしてｎチャネル型のＭＦＭＩＳ−ＦＥＴを例示し
たが、記憶用トランジスタとしてｐチャネル型のＭＦＭ
ＩＳ−ＦＥＴを用いた場合でも同様の効果を得ることが
できる。この場合には、例えば図９に示す半導体基板に
は、Ｐウェルの代わりにＮウェルを形成する。The present invention is not limited to the above embodiment. For example, in the above-described embodiment, the n-channel type MFMIS-FET is illustrated as the memory transistor, but the p-channel type MFM is used as the memory transistor.
Similar effects can be obtained even when an IS-FET is used. In this case, for example, an N well is formed instead of the P well on the semiconductor substrate shown in FIG.
【００４１】[0041]
【発明の効果】以上説明したように、本発明の強誘電体
記憶装置によれば、記憶データの消去を行う際に、デー
タ消去の対象となるメモリセルの記憶内容を消去すると
共に、データ消去の対象とならないメモリセルの記憶内
容を正確に保持することができる。すなわち、記憶デー
タ消去動作および記憶データ消去阻止動作を正確に行う
ことができる。As described above, according to the ferroelectric memory device of the present invention, when the stored data is erased, the stored contents of the memory cell to be erased are erased and the data is erased. The stored contents of the memory cells that are not the target of can be held accurately. That is, the stored data erasing operation and the stored data erasing prevention operation can be accurately performed.
【図１】本発明の第１実施例の強誘電体メモリの消去動
作においてＭＦＭＩＳ−ＦＥＴに印加される電圧を説明
するための図であり、（Ａ）選択セルについての図、
（Ｂ）は非選択セルについての図である。FIG. 1 is a diagram for explaining a voltage applied to an MFMIS-FET in an erase operation of a ferroelectric memory according to a first embodiment of the present invention, FIG.
(B) is a figure about a non-selected cell.
【図２】（Ａ），（Ｂ），（Ｃ）は、強誘電体メモリの
消去動作におけるそれぞれ選択セルの上部電極、非選択
セルの上部電極およびシリコン基板に印加される電圧の
タイミングチャートである。2A, 2B, and 2C are timing charts of voltages applied to an upper electrode of a selected cell, an upper electrode of a non-selected cell, and a silicon substrate in an erase operation of a ferroelectric memory, respectively. is there.
【図３】図１，２を用いて説明したメモリセルを用いて
構成される４ビットメモリセルアレイの構成図である。FIG. 3 is a configuration diagram of a 4-bit memory cell array configured by using the memory cells described with reference to FIGS.
【図４】消去動作において図３に示す各メモリセルに印
加される電圧を説明するための図である。FIG. 4 is a diagram for explaining a voltage applied to each memory cell shown in FIG. 3 in an erase operation.
【図５】本発明の第２実施例に係わるメモリセルアレイ
の構成図である。FIG. 5 is a configuration diagram of a memory cell array according to a second embodiment of the present invention.
【図６】本発明の第２実施例の強誘電体メモリの消去動
作においてＭＦＭＩＳ−ＦＥＴの上部電極、ソースおよ
びＰウェルに印加される電圧を説明するための図であ
り、（Ａ）は選択セルについての図、（Ｂ）は非選択セ
ルについての図である。FIG. 6 is a diagram for explaining voltages applied to an upper electrode, a source and a P-well of the MFMIS-FET in the erase operation of the ferroelectric memory according to the second embodiment of the present invention, and (A) is a selection diagram. FIG. 3B is a diagram of a cell, and FIG. 3B is a diagram of a non-selected cell.
【図７】（Ａ），（Ｂ），（Ｃ）は、本発明の第２実施
例の強誘電体メモリの消去動作におけるそれぞれ選択セ
ルのＭＦＭＩＳ−ＦＥＴの上部電極、ソースおよびＰウ
ェルに印加される電圧のタイミングチャートである。7 (A), (B), and (C) are applied to the upper electrode, the source, and the P well of the MFMIS-FET of the selected cell in the erase operation of the ferroelectric memory of the second embodiment of the present invention. 6 is a timing chart of the voltage applied.
【図８】（Ａ），（Ｂ），（Ｃ）は、本発明の第２実施
例の強誘電体メモリの消去動作におけるそれぞれ非選択
セルのＭＦＭＩＳ−ＦＥＴの上部電極、ソースおよびＰ
ウェルに印加される電圧のタイミングチャートである。8A, 8B, and 8C are top electrodes, sources, and P of the MFMIS-FETs of non-selected cells in the erase operation of the ferroelectric memory of the second embodiment of the present invention.
It is a timing chart of the voltage applied to a well.
【図９】図５に示すメモリセルアレイを用いた４ビット
メモリセルアレイの構成図である。9 is a configuration diagram of a 4-bit memory cell array using the memory cell array shown in FIG.
【図１０】消去動作において図９に示す各メモリセルに
印加される電圧を説明するための図である。FIG. 10 is a diagram for explaining a voltage applied to each memory cell shown in FIG. 9 in an erase operation.
【図１１】ＭＦＭＩＳ−ＦＥＴの構造を説明するための
図である。FIG. 11 is a diagram for explaining the structure of the MFMIS-FET.
【図１２】ＭＦＭＩＳ−ＦＥＴの強誘電体膜の分極状態
を示すヒステリシスループの図である。FIG. 12 is a diagram of a hysteresis loop showing a polarization state of a ferroelectric film of MFMIS-FET.
【図１３】従来の強誘電体メモリの消去動作においてＭ
ＦＭＩＳ−ＦＥＴに印加される電圧を説明するための図
であり、（Ａ）は選択セルについての図、（Ｂ）は非選
択セルについての図である。FIG. 13 shows M in the erase operation of the conventional ferroelectric memory.
6A and 6B are diagrams for explaining a voltage applied to an FMIS-FET, where FIG. 7A is a diagram regarding a selected cell, and FIG. 8B is a diagram regarding a non-selected cell.
【図１４】（Ａ），（Ｂ），（Ｃ）は、従来の強誘電体
メモリの消去動作におけるそれぞれ選択セルの上部電
極、非選択セルの上部電極およびシリコン基板に印加さ
れる電圧のタイミングチャートである。14A, 14B, and 14C are timings of voltages applied to the upper electrode of the selected cell, the upper electrode of the non-selected cell, and the silicon substrate in the erase operation of the conventional ferroelectric memory, respectively. It is a chart.
２… 上部電極 ３… 強誘電体膜 ４… 下部電極 ５… ゲート酸化膜 ６… ソース ７… ドレイン 2 ... Upper electrode 3 ... Ferroelectric film 4 ... Lower electrode 5 ... Gate oxide film 6 ... Source 7 ... Drain
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【手続補正書】[Procedure amendment]
【提出日】平成７年８月２４日[Submission date] August 24, 1995
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Correction target item name] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【書類名】 明細書[Document name] Statement
【発明の名称】 強誘電体記憶装置Title: Ferroelectric memory device
【特許請求の範囲】[Claims]
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明は、強誘電体膜を用いた強
誘電体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric memory device using a ferroelectric film.
【０００２】[0002]
【従来の技術】強誘電体膜の高速分極反転とその残留分
極を利用した不揮発性メモリである強誘電体メモリが知
られている。この強誘電体メモリは、例えば、図１１に
示すようなｎチャネル型のＭＦＭＩＳ−ＦＥＴ(Metal F
erroelectric Metal Insulator Semiconductor FET) と
選択トランジスタとで構成される１ビットのメモリセル
を多数配列して複数ビットを構成する。2. Description of the Related Art A ferroelectric memory which is a non-volatile memory utilizing high-speed polarization inversion of a ferroelectric film and its residual polarization is known. This ferroelectric memory has, for example, an n-channel type MFMIS-FET (Metal F) as shown in FIG.
A plurality of 1-bit memory cells each composed of an erroelectric metal insulator semiconductor FET) and a selection transistor are arranged to form a plurality of bits.
【０００３】図１１に示すように、ＭＦＭＩＳ−ＦＥＴ
は、シリコン基板８の表面付近にチャネル領域を挟むよ
うに所定の間隔でソース６およびドレイン７が形成さ
れ、チャネル領域にＳｉＯ2 から成るゲート酸化膜５が
堆積してある。ゲート酸化膜５の上には下部電極４が形
成され、下部電極４の上に強誘電体膜３および上部電極
２が順に形成されている。As shown in FIG. 11, the MFMIS-FET is
A source 6 and a drain 7 are formed at a predetermined interval so as to sandwich a channel region near the surface of a silicon substrate 8, and a gate oxide film 5 made of SiO 2 is deposited on the channel region. A lower electrode 4 is formed on the gate oxide film 5, and a ferroelectric film 3 and an upper electrode 2 are sequentially formed on the lower electrode 4.
【０００４】このようなＭＦＭＩＳ−ＦＥＴは、上部電
極２および下部電極４が、例えばフローティングゲート
型ＥＥＰＲＯＭのフローティングゲートおよびコントロ
ールゲートにそれぞれ対応している。In such an MFMIS-FET, the upper electrode 2 and the lower electrode 4 respectively correspond to the floating gate and the control gate of a floating gate type EEPROM, for example.
【０００５】図１１に示すＭＦＭＩＳ−ＦＥＴを用いた
メモリセルでは、ＭＦＭＩＳ−ＦＥＴの上部電極２に対
して強誘電体膜３を分極反転させるのに十分な電圧「＋
Ｖ」を印加し、強誘電体膜３の分極状態を図１２に示す
「Ａ」に変化させる。そして、この電圧を「０」にする
と、強誘電体膜３の分極状態は、図１２に示す「Ｂ」に
変化する。このとき、強誘電体膜３の残留分極「＋Ｐ
ｒ」によるプラスの電荷がシリコン基板８のチャネル領
域に反転層を形成し、ゲート電圧が「０」であるにも拘
らずＦＥＴはオン状態となる。逆に、上部電極２に電圧
「−Ｖ」を印加し、強誘電体膜３の分極状態を図１２に
示す「Ｃ」に変化させる。そして、この電圧を「０」に
すると、強誘電体膜３の分極状態は、図１２に示す
「Ｄ」に変化する。このとき、強誘電体膜３の残留分極
は「−Ｐｒ」となりシリコン基板８の表面には反転層は
形成されず、ＦＥＴはオフ状態となる。In the memory cell using the MFMIS-FET shown in FIG. 11, a voltage "+" sufficient to reverse the polarization of the ferroelectric film 3 with respect to the upper electrode 2 of the MFMIS-FET.
"V" is applied to change the polarization state of the ferroelectric film 3 to "A" shown in FIG. When this voltage is set to "0", the polarization state of the ferroelectric film 3 changes to "B" shown in FIG. At this time, the remanent polarization of the ferroelectric film 3 "+ P
The positive charge due to "r" forms an inversion layer in the channel region of the silicon substrate 8, and the FET is turned on despite the gate voltage being "0". On the contrary, a voltage "-V" is applied to the upper electrode 2 to change the polarization state of the ferroelectric film 3 to "C" shown in FIG. Then, when this voltage is set to "0", the polarization state of the ferroelectric film 3 changes to "D" shown in FIG. At this time, the remanent polarization of the ferroelectric film 3 becomes "-Pr", no inversion layer is formed on the surface of the silicon substrate 8, and the FET is turned off.
【０００６】図１１に示すＭＦＭＩＳ−ＦＥＴを用いた
メモリセルでは、例えば、ドレイン７側に電気的に接続
された選択トランジスタをオンにして、ドレイン７とソ
ース６との間を流れる電流を検出することにより、メモ
リセルに「１」または「０」のいずれのデータが記憶さ
れているかを判別できる。In the memory cell using the MFMIS-FET shown in FIG. 11, for example, a selection transistor electrically connected to the drain 7 side is turned on to detect a current flowing between the drain 7 and the source 6. As a result, it is possible to determine whether the data "1" or "0" is stored in the memory cell.
【０００７】上述したメモリセルは、選択セルとなって
記憶データの消去動作を行う際に、図１３（Ａ）に示す
ように、上部電極２に電圧「０」が印加され、シリコン
基板８に正電位「＋Ｖｐｐ」が印加される。このとき、
強誘電体膜３は所定の片方向に分極され、チャネルには
反転層は形成されず、これによって記憶データが消去さ
れる。The memory cell described above becomes a selected cell.
When erasing the stored data, as shown in FIG. 13A, the voltage “0” is applied to the upper electrode 2 and the positive potential “+ Vpp” is applied to the silicon substrate 8. At this time,
The ferroelectric film 3 is polarized in one predetermined direction, and the inversion layer is not formed in the channel, whereby the stored data is erased.
【０００８】一方、このメモリセルは、非選択セルとな
って記憶データの消去阻止動作を行う際に、図１３
（Ｂ）に示すように、上部電極２およびシリコン基板８
に同程度の正電圧「＋Ｖｐｐ」が印加される。このと
き、強誘電体膜３の分極状態は変化せず、記憶データが
そのまま保持される。On the other hand, when this memory cell becomes a non-selected cell and the erase inhibition operation of the stored data is performed, the memory cell shown in FIG.
As shown in (B), the upper electrode 2 and the silicon substrate 8
The same positive voltage “+ Vpp” is applied to. At this time, the polarization state of the ferroelectric film 3 does not change, and the stored data is retained as it is.
【０００９】図１４（Ａ）は上述したメモリセルが選択
セルとなった場合に消去動作における上部電極に印加さ
れる電圧のタイミングチャート、図１４（Ｂ）は非選択
セルとなった場合に上部電極に印加される電圧のタイミ
ングチャート、図１４（Ｃ）はシリコン基板８に印加さ
れる電圧のタイミングチャートである。FIG. 14 (A) is a timing chart of the voltage applied to the upper electrode in the erase operation when the above memory cell is the selected cell, and FIG. 14 (B) is the top chart when it is the non-selected cell. FIG. 14C is a timing chart of the voltage applied to the electrodes, and FIG. 14C is a timing chart of the voltage applied to the silicon substrate 8.
【００１０】このようなメモリセルでは、非選択セルに
対する消去阻止動作を正確に行うためには、図１４
（Ｂ）に示す非選択セルの上部電極２に印加される電圧
の立ち上がりおよび立ち下がりのタイミングと、シリコ
ン基板８に印加される電圧の立ち上がりおよび立ち下が
りのタイミングとの差分（ずれ）をｎｓ（ナノセカン
ド）のオーダより小さくする必要がある。In such a memory cell, in order to accurately perform the erase prevention operation for the non-selected cell, the structure shown in FIG.
The difference (deviation) between the rising and falling timings of the voltage applied to the upper electrode 2 of the non-selected cell shown in (B) and the rising and falling timings of the voltage applied to the silicon substrate 8 is expressed in ns (displacement). It must be smaller than the order of nanoseconds.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら、一般的
に、電圧を印加する際の上部電極２側の負荷容量とシリ
コン基板８側の負荷容量とが相違することから、非選択
セルの上部電極２に印加される電圧の立ち上がりおよび
立ち下がりのタイミングとシリコン基板８に印加される
電圧の立ち上がりおよび立ち下がりのタイミングとの差
分をｎｓ（ナノセカンド）のオーダより小さくできる回
路を作製することは困難であった。However, since the load capacitance on the upper electrode 2 side and the load capacitance on the silicon substrate 8 side when applying a voltage are generally different, the upper electrode 2 of the non-selected cell is It is difficult to fabricate a circuit in which the difference between the rising and falling timings of the voltage applied to the silicon substrate and the rising and falling timings of the voltage applied to the silicon substrate 8 can be made smaller than the order of ns (nanosecond). there were.
【００１２】そのため、当該タイミングにｎｓのオーダ
以上の誤差が生じ、非選択セルに対して誤書込みや誤消
去が行われる場合があるという問題があった。Therefore, there is a problem that an error of the order of ns or more occurs at the timing, and erroneous writing or erasing may be performed on a non-selected cell.
【００１３】本発明は、上述した従来技術の問題点に鑑
みてなされ、データ消去動作を行う際に、非選択セルの
消去阻止動作を正確に行うことができる強誘電体記憶装
置を提供することを目的とする。The present invention has been made in view of the above-mentioned problems of the prior art, and provides a ferroelectric memory device capable of accurately performing an erase preventing operation of a non-selected cell when performing a data erase operation. With the goal.
【００１４】[0014]
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
強誘電体記憶装置は、半導体基板に形成されたソース領
域とドレイン領域との間のチャネル領域にゲート絶縁
膜、下部電極、強誘電体膜および上部電極を堆積して成
り前記強誘電体膜の分極の方向により２値のデータを記
憶するメモリセルを複数配列し、前記半導体基板と前記
上部電極とを略同電位に保持させて、記憶データを保持
する強誘電体記憶装置であって、記憶データの消去時
に、前記半導体基板に印加する電圧を保持しながら、記
憶データ消去の対象となるメモリセルの前記上部電極に
対して当該上部電極の電位が前記半導体基板の電位に対
して負になるような電圧を印加する電圧印加手段を有す
る。In order to solve the above-mentioned problems of the prior art and to achieve the above-mentioned object, a ferroelectric memory device of the present invention comprises a source region and a drain region formed on a semiconductor substrate. A gate insulating film, a lower electrode, a ferroelectric film and an upper electrode are deposited in a channel region between and, and a plurality of memory cells for storing binary data are arranged according to a polarization direction of the ferroelectric film, A ferroelectric memory device that holds stored data by holding the semiconductor substrate and the upper electrode at substantially the same potential, and stores the data while erasing the stored data while holding a voltage applied to the semiconductor substrate. The memory cell has a voltage applying unit that applies a voltage to the upper electrode of the memory cell to be erased so that the potential of the upper electrode becomes negative with respect to the potential of the semiconductor substrate.
【００１５】また、本発明の強誘電体記憶装置は、半導
体基板に形成されたソース領域とドレイン領域との間の
チャネル領域にゲート絶縁膜、下部電極、強誘電体膜お
よび上部電極を堆積して成り前記強誘電体膜の分極の方
向により２値のデータを記憶するメモリセルを複数配列
し、前記半導体基板と前記上部電極とを略同電位に保持
させて、記憶データを保持する強誘電体記憶装置であっ
て、前記半導体基板に形成され、前記複数のメモリセル
が所定の複数のメモリセル群に分離して形成された複数
の不純物拡散領域と、記憶データ消去時に、前記上部電
極に印加される電圧を保持しながら、記憶データ消去対
象となるメモリセルが形成された不純物拡散層に対し
て、当該不純物拡散層の電位が前記記憶データ消去対象
となるメモリセルの上部電極の電位に対して正になるよ
うな電圧を印加する電圧印加手段とを有する。Further, in the ferroelectric memory device of the present invention, the gate insulating film, the lower electrode, the ferroelectric film and the upper electrode are deposited in the channel region between the source region and the drain region formed on the semiconductor substrate. A ferroelectric memory that holds stored data by arranging a plurality of memory cells that store binary data according to the polarization direction of the ferroelectric film and hold the semiconductor substrate and the upper electrode at substantially the same potential. And a plurality of impurity diffusion regions formed in the semiconductor substrate, the plurality of memory cells being separated into a plurality of predetermined memory cell groups, and the upper electrode at the time of erasing stored data. while maintaining the applied voltage, relative to the impurity diffusion layer memory cell to be stored the data erasure target is formed, the memory cell potential of the impurity diffusion layer serving as the storing data erased And a voltage applying means for applying a positive with such a voltage relative to the potential of the part electrodes.
【００１６】[0016]
【作用】本発明の強誘電体記憶装置では、記憶データの
消去時に、電圧印加手段によって、半導体基板に印加す
る電圧を保持しながら、記憶データ消去の対象となるメ
モリセルの前記上部電極に対して当該上部電極の電位が
前記半導体基板の電位に対して負になるような電圧が印
加される。これによって、記憶データ消去の対象となる
メモリセルの強誘電体膜が所定の片方向に分極され、記
憶データが消去される。このとき、電圧印加手段によっ
て、前記記憶データ消去の対象とならないメモリセルの
上部電極に印加される電圧は変化せず、記憶データがそ
のまま保持される。このように、記憶データの消去時
に、前記記憶データ消去の対象とならないメモリセルに
印加する電圧を変化させないようにしたことで、当該上
部電極と当該半導体基板との間に電圧印加のタイミング
ずれが生じることはない。In the ferroelectric memory device of the present invention, when the stored data is erased, the voltage applied to the semiconductor substrate is maintained by the voltage applying means while the upper electrode of the memory cell to be erased the stored data is applied. A voltage is applied so that the potential of the upper electrode becomes negative with respect to the potential of the semiconductor substrate. Thus, the ferroelectric film of the memory cell to be stored data erasing is polarized in a predetermined one-way, serial
The memory data is deleted. At this time, the voltage applying means, voltage applied to the upper electrode of the memory cell which is not subject to the record data erase is not changed, the stored data is held as it is. As described above, when the stored data is erased, the voltage applied to the memory cell that is not the target of the stored data is not changed, so that the timing of voltage application is deviated between the upper electrode and the semiconductor substrate. It never happens.
【００１７】また、本発明の強誘電体記憶装置では、記
憶データの消去時に、電圧印加手段によって、上部電極
に印加される電圧を保持しながら、記憶データ消去対象
となるメモリセルが形成された不純物拡散層に対して、
当該不純物拡散層の電位が前記記憶データ消去対象とな
るメモリセルの上部電極の電位に対して正になるような
電圧が印加される。これによって、記憶データ消去の対
象となるメモリセルの強誘電体膜が所定の片方向に分極
され、記憶データが消去される。このとき、電圧印加手
段によって、前記記憶データ消去の対象とならないメモ
リセルが形成された不純物拡散層に印加される電圧は変
化せず、記憶データがそのまま保持される。このよう
に、記憶データの消去時に、前記記憶データ消去の対象
とならないメモリセルに印加する電圧を変化させないよ
うにしたことで、当該上部電極と当該不純物拡散層との
間に電圧印加のタイミングずれが生じることはない。[0017] In the ferroelectric memory device of the present invention, the serial
憶 at the time of erasing data, the voltage applying means while maintaining the voltage applied to the upper electrode, with respect to the impurity diffusion layer memory cell to be stored the data erasure target is formed,
A voltage is applied so that the potential of the impurity diffusion layer is positive with respect to the potential of the upper electrode of the memory cell to be erased of the stored data. Thus, the ferroelectric film of the memory cell to be stored data erasing is polarized in a predetermined one-way, the stored data is erased. At this time, the voltage application unit does not change the voltage applied to the impurity diffusion layer in which the memory cell that is not the target of erasing the stored data is formed, and the stored data is retained as it is. As described above, when the stored data is erased, the voltage applied to the memory cell that is not the target of the stored data erase is not changed, so that the timing of voltage application is deviated between the upper electrode and the impurity diffusion layer. Does not occur.
【００１８】[0018]
【実施例】以下、本発明の実施例に係わる強誘電体メモ
リについて説明する。第１実施例 図１は本実施例の強誘電体メモリの消去動作においてＭ
ＦＭＩＳ−ＦＥＴに印加される電圧を説明するための図
であり、（Ａ）は選択セルについての図、（Ｂ）は非選
択セルについての図である。EXAMPLE A ferroelectric memory according to an example of the present invention will be described below. First Embodiment FIG. 1 shows M in the erase operation of the ferroelectric memory of the present embodiment.
6A and 6B are diagrams for explaining a voltage applied to an FMIS-FET, where FIG. 7A is a diagram regarding a selected cell, and FIG. 8B is a diagram regarding a non-selected cell.
【００１９】尚、本実施例の強誘電体メモリは、前述し
た図１１に示すＭＦＭＩＳ−ＦＥＴを用いて構成される
が、消去動作において、選択セルおよび非選択セルに印
加される電圧が図１３，図１４に示すものとは異なる。Although the ferroelectric memory of this embodiment is constructed by using the MFMIS-FET shown in FIG. 11 described above, the voltage applied to the selected cell and the non-selected cell in the erase operation is shown in FIG. , Different from that shown in FIG.
【００２０】図１（Ａ）に示すように、本実施例に係わ
る強誘電体メモリの消去動作において、選択セルのＭＦ
ＭＩＳ−ＦＥＴの上部電極２には負電圧「−Ｖｐｐ」が
印加され、シリコン基板８には電圧０Ｖが印加される。
尚、負電圧「−Ｖｐｐ」の絶対値｜Ｖｐｐ｜は、例え
ば、１０Ｖ以上である。As shown in FIG. 1A, in the erase operation of the ferroelectric memory according to the present embodiment, the MF of the selected cell is
A negative voltage “−Vpp” is applied to the upper electrode 2 of the MIS-FET, and a voltage of 0V is applied to the silicon substrate 8.
The absolute value | Vpp | of the negative voltage “−Vpp” is, for example, 10 V or more.
【００２１】一方、非選択セルのＭＦＭＩＳ−ＦＥＴの
上部電極２およびシリコン基板８にはそれぞれ継続して
電圧０Ｖが印加されている。On the other hand, a voltage of 0 V is continuously applied to the upper electrode 2 of the MFMIS-FET of the non-selected cell and the silicon substrate 8.
【００２２】図２（Ａ），（Ｂ），（Ｃ）は、強誘電体
メモリの消去動作におけるそれぞれ選択セルの上部電極
２、非選択セルの上部電極２およびシリコン基板８に印
加される電圧のタイミングチャートである。図１（Ｂ）
および図２（Ｂ），（Ｃ）に示すように、本実施例の強
誘電体メモリの消去動作では、非選択ゲートの上部電極
２およびシリコン基板８には、常に、電圧０Ｖが印加さ
れている。すなわち、本実施例に係わる強誘電体メモリ
では、消去動作において非選択ゲートに印加される電圧
は変化せず、従来の強誘電体メモリにおいて生じていた
ような非選択セルの上部電極２に印加される電圧とシリ
コン基板８に印加される電圧との立ち上がりおよび立ち
下がりのタイミングのずれは生じない。その結果、本実
施例の強誘電体メモリによれば、消去動作における非選
択セルの誤書込みや誤消去は生じない。FIGS. 2A, 2B and 2C show voltages applied to the upper electrode 2 of the selected cell, the upper electrode 2 of the non-selected cell and the silicon substrate 8 in the erase operation of the ferroelectric memory. 2 is a timing chart of. Figure 1 (B)
In addition, as shown in FIGS. 2B and 2C, in the erase operation of the ferroelectric memory according to the present embodiment, the voltage 0V is always applied to the upper electrode 2 of the non-selected gate and the silicon substrate 8. There is. That is, in the ferroelectric memory according to the present embodiment, the voltage applied to the non-selected gate does not change during the erase operation, and is applied to the upper electrode 2 of the non-selected cell that occurs in the conventional ferroelectric memory. The rising and falling timings of the applied voltage and the voltage applied to the silicon substrate 8 do not deviate. As a result, according to the ferroelectric memory of the present embodiment, erroneous writing or erasing of unselected cells does not occur in the erasing operation.
【００２３】一方、選択セルの上部電極２には、図１
（Ａ）および図２（Ａ）に示すように、所定のタイミン
グで０Ｖから「−Ｖｐｐ」に立ち下がり所定のタイミン
グで「−Ｖｐｐ」から０Ｖに立ち上がる電圧が印加され
る。このとき、上部電極２に負電圧「−Ｖｐｐ」が印加
されることによって、強誘電体膜３が所定の片方向に分
極され、チャネルに反転層が形成されず、記憶データが
消去される。On the other hand, as shown in FIG.
(A) and as shown in FIG. 2 (A), the voltage rises to 0V from "-Vpp" is applied from 0V to "-Vpp" falling in drops predetermined timing at a predetermined timing. At this time, by applying a negative voltage "-Vpp" to the upper electrode 2, the ferroelectric film 3 is polarized in one predetermined direction, the inversion layer is not formed in the channel, and the stored data is erased.
【００２４】以上説明したように、本実施例の強誘電体
メモリによれば、消去動作において非選択セルに誤書込
みおよび誤消去が行われることを適切に回避でき、消去
動作を正確に行うことができる。As described above, according to the ferroelectric memory of the present embodiment, it is possible to properly avoid erroneous writing and erasing in unselected cells in the erasing operation, and perform the erasing operation accurately. You can
【００２５】次に、図１，２に示すメモリセルを用いて
構成される４ビットメモリセルアレイについて説明す
る。先ず、４ビットメモリセルアレイの構成について説
明する。図３は図１，２に示すメモリセルを用いて構成
される４ビットメモリセルアレイの構成図、図４は図３
に示す各ＭＦＭＩＳ−ＦＥＴに印加される電圧を説明す
るための図である。Next, a 4-bit memory cell array constructed by using the memory cells shown in FIGS. First, the configuration of the 4-bit memory cell array will be described. 3 is a block diagram of a 4-bit memory cell array configured by using the memory cells shown in FIGS. 1 and 2, and FIG.
FIG. 6 is a diagram for explaining a voltage applied to each MFMIS-FET shown in FIG.
【００２６】図３に示すように、各メモリセルは、それ
ぞれ図１に示すＭＦＭＩＳ−ＦＥＴと同じＭＦＭＩＳ−
ＦＥＴ２１ａ〜２１ｄと選択トランジスタ２２ａ〜２２
ｄとで構成される。ＭＦＭＩＳ−ＦＥＴ２１ａ〜２１ｄ
および選択トランジスタ２２ａ〜２２ｄは、シリコン基
板２０のＰウェル１９に形成してある。As shown in FIG. 3, each memory cell has the same MFMIS-FET as the MFMIS-FET shown in FIG.
FETs 21a to 21d and selection transistors 22a to 22
d and. MFMIS-FETs 21a to 21d
The select transistors 22a to 22d are formed in the P well 19 of the silicon substrate 20.
【００２７】図３に示すように、４ビットメモリセルア
レイは、ＭＦＭＩＳ−ＦＥＴ２１ａ〜２１ｄのドレイン
と選択トランジスタ２２ａ〜２２ｄのソースとがそれぞ
れ接続してあり、選択トランジスタ２２ａ，２２ｃのド
レインはビット線ＢＬ２３に接続してあり、選択トラン
ジスタ２２ｂ，２２ｄのドレインはビット線ＢＬ２４に
接続してある。As shown in FIG. 3, in the 4-bit memory cell array, the drains of the MFMIS-FETs 21a to 21d and the sources of the selection transistors 22a to 22d are connected to each other, and the drains of the selection transistors 22a and 22c are the bit line BL23. The drains of the selection transistors 22b and 22d are connected to the bit line BL24.
【００２８】ＭＦＭＩＳ−ＦＥＴ２１ａ，２１ｂの上部
電極は書込用のワード線ＷＬ２６に接続してあり、選択
トランジスタ２２ａ，２２ｂのゲートは読出用のワード
線ＷＬ２５に接続してある。また、ＭＦＭＩＳ−ＦＥＴ
２１ｃ，２１ｄの上部電極は書込用のワード線ＷＬ２８
に接続してあり、選択トランジスタ２２ｃ，２２ｄのゲ
ートは読出用のワード線ＷＬ２７に接続してある。The upper electrodes of the MFMIS-FETs 21a and 21b are connected to the write word line WL26, and the gates of the select transistors 22a and 22b are connected to the read word line WL25. In addition, MFMIS-FET
The upper electrodes of 21c and 21d are word lines WL28 for writing.
The gates of the selection transistors 22c and 22d are connected to the read word line WL27.
【００２９】また、ＭＦＭＩＳ−ＦＥＴ２１ａ〜２１ｄ
のソースはソース線ＳＬ２９に接続してある。The MFMIS-FETs 21a to 21d are also provided.
Is connected to the source line SL29.
【００３０】次に、図３に示す４ビットメモリセルアレ
イの消去動作について説明する。ワード線ＷＬ２６に負
電圧「−Ｖｐｐ」が印加され、ＭＦＭＩＳ−ＦＥＴ２１
ａ，２２ｂを持つメモリセルが消去対象の選択セルとな
る。また、ワード線ＷＬ２８には電圧０Ｖが印加され、
ＭＦＭＩＳ−ＦＥＴ２１ｃ，２１ｄを持つメモリセルが
消去対象とならない非選択セルとなる。また、Ｐウェル
１９には図２（Ｃ）に示すように電圧０Ｖが印加されて
いる。Next, the erase operation of the 4-bit memory cell array shown in FIG. 3 will be described. A negative voltage "-Vpp" is applied to the word line WL26, and the MFMIS-FET21
The memory cell having a and 22b becomes the selected cell to be erased. In addition, a voltage of 0 V is applied to the word line WL28,
The memory cell having the MFMIS-FETs 21c and 21d becomes a non-selected cell that is not an erase target. Further, a voltage of 0 V is applied to the P well 19 as shown in FIG.
【００３１】また、図３に示すソース線ＳＬは電圧０Ｖ
が印加されるかオープン状態になっている。The source line SL shown in FIG. 3 has a voltage of 0V.
Is applied or is in an open state.
【００３２】この消去動作において、ＭＦＭＩＳ−ＦＥ
Ｔ２１ａ，２１ｂの上部電極に印加される電圧は図２
（Ａ）示すように所定のタイミングで「−Ｖｐｐ」に立
ち下がる。これによって、ＭＦＭＩＳ−ＦＥＴ２１ａ，
２１ｂの強誘電体膜が片方向に分極され、記憶データが
消去される。一方、ＭＦＭＩＳ−ＦＥＴ２１ｃ，２１ｄ
の上部電極に印加される電圧は図２（Ｂ）に示すように
常に０Ｖであり、強誘電体膜の分極状態は変化せず、記
憶データが保持される。In this erase operation, MFMIS-FE
The voltage applied to the upper electrodes of T21a and 21b is shown in FIG.
As shown in (A), it falls to "-Vpp" at a predetermined timing. As a result, the MFMIS-FET 21a,
The ferroelectric film 21b is polarized in one direction, and the stored data is erased. On the other hand, the MFMIS-FETs 21c and 21d
The voltage applied to the upper electrode is always 0V as shown in FIG. 2 (B), the polarization state of the ferroelectric film does not change, the serial
Storage data is retained.
【００３３】本実施例の４ビットメモリセルアレイによ
れば、消去動作において非選択セルのＭＦＭＩＳ−ＦＥ
Ｔ２１ｃ，２１ｄに誤書込みおよび誤消去が行われるこ
とを適切に回避でき、消去動作を正確に行うことができ
る。According to the 4-bit memory cell array of this embodiment, the MFMIS-FE of the non-selected cell is erased in the erase operation.
It is possible to appropriately avoid erroneous writing and erasing on T21c and 21d, and it is possible to accurately perform the erasing operation.
【００３４】尚、図３に示す４ビットメモリセルアレイ
では、データの読み出し時に、選択された読出用のワー
ド線ＷＬ２５，２７に印加される電圧が０Ｖから「＋Ｖ
ｐｐ」に立ち上がり、対応する選択トランジスタ２２ａ
〜２２ｄが導通状態となる。そして、対応するメモリセ
ルのＭＦＭＩＳ−ＦＥＴ２１ａ〜２１ｄの強誘電体膜３
の分極状態に応じた電荷が対応するビット線ＢＬ２３，
２４に流出し、それに応じてビット線ＢＬ２３，２４の
電位が変化し、かかる電位変化を検出することで各メモ
リセルの記憶データが識別される。In the 4-bit memory cell array shown in FIG. 3 , when the data is read, the voltage applied to the selected read word line WL25, 27 is from 0V to "+ V".
pp ", and the corresponding selection transistor 22a
~ 22d becomes conductive. Then, the ferroelectric film 3 of the MFMIS-FETs 21a to 21d of the corresponding memory cell.
Of the bit line BL23, to which the charge corresponding to the polarization state of
24, and the potentials of the bit lines BL23, 24 change accordingly, and the stored data of each memory cell is identified by detecting such potential change.
【００３５】第２実施例 図５は、本実施例に係わるメモリセルアレイの構成図で
ある。図５に示すように、シリコン基板４０に複数のＰ
ウェル４１が分割して形成してあり、各Ｐウェル４１ａ
〜４１ｚには、ＭＦＭＩＳ−ＦＥＴ４２と選択トランジ
スタ４３とで１ビットを構成する複数のメモリセルが形
成してある。 Second Embodiment FIG. 5 is a block diagram of a memory cell array according to this embodiment. As shown in FIG. 5, a plurality of Ps are formed on the silicon substrate 40.
Wells 41 are formed separately, and each P well 41a is formed.
A plurality of memory cells, each of which includes the MFMIS-FET 42 and the selection transistor 43, forming one bit are formed in the memory cells 41z to 41z.
【００３６】同じＰウェル４１ａ〜４１ｚに形成された
メモリセルの選択トランジスタ４３のゲートおよびＭＦ
ＭＩＳ−ＦＥＴ４２の上部電極は、同じ読出用のワード
線ＷＬ４４ａ〜ＷＬ４４ｚおよび書込用のワード線ＷＬ
４５ａ〜ＷＬ４５ｚにそれぞれ接続してある。The gate and MF of the selection transistor 43 of the memory cell formed in the same P wells 41a to 41z.
The upper electrode of the MIS-FET 42 has the same read word lines WL44a to WL44z and write word line WL.
45a to WL45z, respectively.
【００３７】ビット線ＢＬ４６ａ〜ＢＬ４６ｚは、それ
ぞれＰウェル４１ａ〜４１ｚに形成された対応する選択
トランジスタ４３のドレインと接続してある。同じＰウ
ェル４１ａ〜４１ｚに形成されたメモリセルのＭＦＭＩ
Ｓ−ＦＥＴ４２のソースはそれぞれ同じソース線ＳＬ４
９ａ〜ＳＬ４９ｚに接続してある。The bit lines BL46a to BL46z are connected to the drains of the corresponding select transistors 43 formed in the P wells 41a to 41z, respectively. MFMI of memory cells formed in the same P wells 41a to 41z
The sources of the S-FETs 42 are the same source line SL4, respectively.
9a to SL49z.
【００３８】ロウデコーダ４７は、ワード線ＷＬ４４ａ
〜ＷＬ４４ｚおよびワード線ＷＬ４５ａ〜ＷＬ４５ｚに
所定の電圧を印加する。デコーダ４８は、ソース線ＳＬ
４９ａ〜ＳＬ４９ｚとＰウェル４１ａ〜４１ｚに接続さ
れたウェル線ＷＥＬ５０ａ〜５０ｚとに所定の電圧を印
加する。The row decoder 47 has a word line WL44a.
To WL44z and word lines WL45a to WL45z are applied with a predetermined voltage. The decoder 48 uses the source line SL
49a~ SL 49z and P-well 41a~41 predetermined voltage and connected to well line WEL50a～50 z to z applying a.
【００３９】図６は本実施例の強誘電体メモリの消去動
作において各メモリセルに組み込まれたＭＦＭＩＳ−Ｆ
ＥＴの上部電極２、ソース３６およびＰウェル４１に印
加される電圧を説明するための図であり、（Ａ）は選択
セルについての図、（Ｂ）は非選択セルについての図で
ある。FIG. 6 shows the MFMIS-F incorporated in each memory cell in the erase operation of the ferroelectric memory of this embodiment.
4A and 4B are diagrams for explaining a voltage applied to an upper electrode 2, a source 36, and a P well 41 of an ET, where FIG. 7A is a diagram regarding a selected cell and FIG.
【００４０】尚、本実施例の強誘電体メモリは、前述し
た図１１に示すＭＦＭＩＳ−ＦＥＴを用いて構成される
が、消去動作において、選択セルおよび非選択セルに印
加される電圧が図１，図２，図１３，図１４に示すもの
とは異なる。Although the ferroelectric memory of this embodiment is constructed by using the MFMIS-FET shown in FIG. 11, the voltage applied to the selected cell and the non-selected cell in the erase operation is shown in FIG. , FIG. 2, FIG. 13, and FIG. 14 are different.
【００４１】図６（Ａ）に示すように、強誘電体メモリ
の消去動作では、選択セルのＭＦＭＩＳ−ＦＥＴの上部
電極２には電圧０Ｖが印加され、ＭＦＭＩＳ−ＦＥＴの
ソース３６およびＰウェル４１にはそれぞれ正電圧「＋
Ｖｐｐ」が印加される。一方、非選択セルのＭＦＭＩＳ
−ＦＥＴの上部電極２、ソース３６およびＰウェル４１
にはそれぞれ電圧０Ｖが印加される。As shown in FIG. 6A, in the erase operation of the ferroelectric memory, a voltage of 0 V is applied to the upper electrode 2 of the MFMIS-FET of the selected cell, and the source 36 and the P well 41 of the MFMIS-FET are applied. Positive voltage “+”
Vpp "is applied. On the other hand, MFMIS of unselected cells
-FET upper electrode 2, source 36 and P-well 41
A voltage of 0 V is applied to each.
【００４２】図７（Ａ），（Ｂ），（Ｃ）は、強誘電体
メモリの消去動作における選択セルのそれぞれＭＦＭＩ
Ｓ−ＦＥＴの上部電極２、ソース３６およびＰウェル４
１に印加される電圧のタイミングチャートである。図６
（Ａ），図７（Ａ）〜（Ｃ）に示すように、本実施例の
強誘電体メモリの消去動作では、選択セルのＭＦＭＩＳ
−ＦＥＴの上部電極２には、常に、電圧０Ｖが印加され
ている。また、選択セルのＭＦＭＩＳ−ＦＥＴのソース
３６およびＰウェル４１に印加される電圧は、所定のタ
イミングで電圧０Ｖから正電圧「＋Ｖｐｐ」に立ち上が
る。このとき、上部電極２に０ＶおよびＰウェル４１に
正電圧「＋Ｖｐｐ」が印加されることによって、強誘電
体膜３は所定の片方向に分極され、チャネルに反転層が
形成されず、記録データが消去される。FIGS. 7A, 7B and 7C respectively show the MFMI of the selected cell in the erase operation of the ferroelectric memory.
S-FET top electrode 2, source 36 and P-well 4
3 is a timing chart of the voltage applied to No. 1; Figure 6
As shown in FIGS. 7A and 7C, in the erase operation of the ferroelectric memory of the present embodiment, the MFMIS of the selected cell is selected.
A voltage of 0 V is always applied to the upper electrode 2 of the -FET. The voltage applied to the source 36 and the P well 41 of the MFMIS-FET of the selected cell rises from the voltage 0V to the positive voltage “+ Vpp” at a predetermined timing. At this time, by applying 0 V to the upper electrode 2 and a positive voltage “+ Vpp” to the P well 41, the ferroelectric film 3 is polarized in one predetermined direction, and the inversion layer is not formed in the channel, and the recording data is not formed. Is erased.
【００４３】図８（Ａ），（Ｂ），（Ｃ）は、強誘電体
メモリの消去動作における非選択セルのそれぞれＭＦＭ
ＩＳ−ＦＥＴの上部電極２、ソース３６およびＰウェル
４１に印加される電圧のタイミングチャートである。図
６（Ｂ），図８（Ａ）〜（Ｃ）に示すように、本実施例
の強誘電体メモリの消去動作では、非選択セルのＭＦＭ
ＩＳ−ＦＥＴの上部電極２、ソース３６およびＰウェル
４１には、常に、電圧０Ｖが印加されている。そのた
め、消去動作において、非選択ゲートに印加される電圧
は変化せず、従来の強誘電体メモリにおいて生じていた
ような非選択セルの上部電極に印加される電圧とシリコ
ン基板に印加される電圧との立ち上がりおよび立ち下が
りに多少のタイミングのずれは生じない。その結果、本
実施例の強誘電体メモリによれば、消去動作における非
選択セルの誤書込みや誤消去を回避できる。FIGS. 8A, 8B, and 8C are MFMs of unselected cells in the erase operation of the ferroelectric memory.
6 is a timing chart of voltages applied to the upper electrode 2, the source 36, and the P well 41 of the IS-FET. As shown in FIGS. 6B and 8A to 8C, in the erase operation of the ferroelectric memory of the present embodiment, the MFM of the non-selected cell is
A voltage of 0 V is always applied to the upper electrode 2, the source 36 and the P well 41 of the IS-FET. Therefore, in the erase operation, the voltage applied to the non-selected gate does not change, and the voltage applied to the upper electrode of the non-selected cell and the voltage applied to the silicon substrate that occur in the conventional ferroelectric memory. There is no slight timing difference between the rising and falling edges of and. As a result, according to the ferroelectric memory of the present embodiment, it is possible to avoid erroneous writing or erasing of unselected cells in the erase operation.
【００４４】以上説明したように、本実施例の強誘電体
メモリによれば、消去動作における非選択セルの誤書込
みおよび誤消去を適切に回避でき、消去動作を正確に行
うことができる。As described above, according to the ferroelectric memory of this embodiment, erroneous writing and erasing of unselected cells in the erasing operation can be appropriately avoided, and the erasing operation can be performed accurately.
【００４５】次に、図５に示すメモリセルアレイを用い
て構成した４ビットメモリセルアレイについて説明す
る。先ず、４ビットメモリセルアレイの構成について説
明する。図９は本実施例に係わる４ビットメモリセルア
レイの構成図、図１０は図９に示す４ビットメモリセル
アレイの各メモリセルのＭＦＭＩＳ−ＦＥＴに印加され
る電圧を説明するための図である。Next, a 4-bit memory cell array constructed by using the memory cell array shown in FIG. 5 will be described. First, the configuration of the 4-bit memory cell array will be described. FIG. 9 is a configuration diagram of a 4-bit memory cell array according to this embodiment, and FIG. 10 is a diagram for explaining a voltage applied to the MFMIS-FET of each memory cell of the 4-bit memory cell array shown in FIG.
【００４６】図９に示すように、メモリセルは、ＭＦＭ
ＩＳ−ＦＥＴ５１ａ〜５１ｄと選択トランジスタ５２ａ
〜５２ｄとで構成される。シリコン基板６０には分割さ
れたＰウェル６１，６２が形成してあり、ＭＦＭＩＳ−
ＦＥＴ５１ａ，５１ｂおよび選択トランジスタ５２ａ，
５２ｂはＰウェル６１に形成してあり、ＭＦＭＩＳ−Ｆ
ＥＴ５１ｃ，５１ｄおよび選択トランジスタ５２ｃ，５
２ｄはＰウェル６２に形成してある。As shown in FIG. 9, the memory cell is MFM.
IS-FETs 51a to 51d and a selection transistor 52a
.About.52d. Divided P wells 61 and 62 are formed on the silicon substrate 60, and the MFMIS-
FET 51a, 51b and selection transistor 52a,
52b is formed in the P well 61, and the MFMIS-F
ETs 51c, 51d and selection transistors 52c, 5
2d is formed in the P well 62.
【００４７】また、ＭＦＭＩＳ−ＦＥＴ５１ａ〜５１ｄ
のドレインと選択トランジスタ５２ａ〜５２ｄのソース
とがそれぞれ接続してあり、選択トランジスタ５２ａ，
５２ｃのドレインはビット線ＢＬ５３に接続してあり、
選択トランジスタ５２ｂ，５２ｄのドレインはビット線
ＢＬ５４に接続してある。The MFMIS-FETs 51a to 51d are also provided.
And the sources of the selection transistors 52a to 52d are connected to each other.
The drain of 52c is connected to the bit line BL53,
The drains of the selection transistors 52b and 52d are connected to the bit line BL54.
【００４８】また、ＭＦＭＩＳ−ＦＥＴ５１ａ，５１ｂ
のソースはソース線ＳＬ６１に接続してあり、ＭＦＭＩ
Ｓ−ＦＥＴ５１ｃ，５１ｄのソースはソース線ＳＬ６２
に接続してある。Further, the MFMIS-FETs 51a and 51b
Source is connected to the source line SL61, and MFMI
The source of the S-FETs 51c and 51d is the source line SL62.
Connected to
【００４９】ＭＦＭＩＳ−ＦＥＴ５１ａ，５１ｂの上部
電極は書込用のワード線ＷＬ５６に接続してあり、選択
トランジスタ５２ａ，５２ｂのゲートは読出用のワード
線ＷＬ５５に接続してある。また、ＭＦＭＩＳ−ＦＥＴ
５１ｃ，５１ｄの上部電極は書込用のワード線ＷＬ５８
に接続してあり、選択トランジスタ５２ｃ，５２ｄのゲ
ートは読出用のワード線ＷＬ５７に接続してある。The upper electrodes of the MFMIS-FETs 51a and 51b are connected to the writing word line WL56, and the gates of the selection transistors 52a and 52b are connected to the reading word line WL55. In addition, MFMIS-FET
The upper electrodes of 51c and 51d are word lines WL58 for writing.
The gates of the select transistors 52c and 52d are connected to the read word line WL57.
【００５０】次に、図９に示す４ビットメモリセルアレ
イの消去動作について説明する。消去動作において、Ｍ
ＦＭＩＳ−ＦＥＴ５１ａ，５１ｂを組み込んだメモリセ
ルを選択セルとし、ＭＦＭＩＳ−ＦＥＴ５１ｃ，５１ｄ
を組み込んだメモリセルを非選択セルとする場合には、
図７（Ｂ），（Ｃ）に示すタイミングでソース線ＳＬ６
１およびＰウェル６１に電圧「＋Ｖｐｐ」が印加される
と共に、図７（Ａ）に示すようにワード線ＷＬ５６に電
圧０Ｖが印加される。また、ソース線ＳＬ６２、Ｐウェ
ル６２およびワード線ＷＬ５８には図８（Ａ）〜（Ｃ）
に示すように、常に電圧０Ｖが印加されている。Next, the erase operation of the 4-bit memory cell array shown in FIG. 9 will be described. In the erase operation, M
FMIS-FET51a, 51 b and the memory cell selected cell incorporating, MFMIS-FET51c, 51 d
To make a memory cell with
At the timing shown in FIGS. 7B and 7C, the source line SL6
The voltage "+ Vpp" is applied to the 1 and P wells 61, and the voltage 0V is applied to the word line WL56 as shown in FIG. The source line SL62, the P well 62, and the word line WL58 are shown in FIGS.
As shown in, the voltage 0V is always applied.
【００５１】これによって、図１０に示すように、ＭＦ
ＭＩＳ−ＦＥＴ５１ａ〜５１ｄの上部電極には電圧０Ｖ
が印加される。また、選択セルについてのＭＦＭＩＳ−
ＦＥＴ５１ａ，５１ｂのソースおよびＰウェルには電圧
「＋Ｖｐｐ」が印加されるかオープンになり、ＭＦＭＩ
Ｓ−ＦＥＴ５１ａ，５１ｂの強誘電体膜３が片方向に分
極され、記憶データが消去される。また、非選択セルに
ついてのＭＦＭＩＳ−ＦＥＴ５１ｃ，５１ｄのソースお
よびＰウェルは電圧０Ｖが印加されるかオープンにな
り、ＭＦＭＩＳ−ＦＥＴ５１ｃ，５１ｄの強誘電体膜３
の分極状態は変化せず、記憶データが保持される。As a result, as shown in FIG.
A voltage of 0 V is applied to the upper electrodes of the MIS-FETs 51a to 51d.
Is applied. Also, the MFMIS- for the selected cell
The voltage "+ Vpp" is applied to the sources of the FETs 51a and 51b and the P-well, or the FETs become open.
The ferroelectric film 3 of the S-FETs 51a and 51b is polarized in one direction, and the stored data is erased. In addition, the source and the P well of the MFMIS-FETs 51c and 51d for the non-selected cells are applied with a voltage of 0 V or become open, and the ferroelectric film 3 of the MFMIS-FETs 51c and 51d is opened.
The polarization state of does not change and the stored data is retained.
【００５２】尚、図９に示す４ビットメモリセルアレイ
では、データの読み出し時に、選択された読出用のワー
ド線ＷＬ５５，５７に印加される電圧が０Ｖから「＋Ｖ
ｐｐ」に立ち上がり、対応する選択トランジスタ５２ａ
〜５２ｄが導通状態となる。そして、対応するメモリセ
ルのＭＦＭＩＳ−ＦＥＴ５１ａ〜５１ｄの強誘電体膜３
の分極状態に応じた電荷が対応するビット線ＢＬ５３，
５４に流出し、それに応じてビット線ＢＬ５３，５４の
電位が変化し、かかる電位変化を検出することで各メモ
リセルの記憶データが識別される。In the 4-bit memory cell array shown in FIG. 9, when the data is read, the voltage applied to the selected read word lines WL55 and 57 is from 0V to "+ V".
pp ", and the corresponding selection transistor 52a
~ 52d becomes conductive. Then, the ferroelectric film 3 of the MFMIS-FET 51a to 51d of the corresponding memory cell.
Of the bit line BL53, to which the charge corresponding to the polarization state of
54, the potentials of the bit lines BL53, 54 change accordingly, and the stored data of each memory cell is identified by detecting such potential change.
【００５３】本実施例の４ビットメモリセルアレイによ
れば、消去動作において非選択セルのＭＦＭＩＳ−ＦＥ
Ｔ５１ｃ，５１ｄに誤書込みおよび誤消去が行われるこ
とを適切に回避でき、消去動作を正確に行うことができ
る。According to the 4-bit memory cell array of this embodiment, the MFMIS-FE of the non-selected cell is erased in the erase operation.
It is possible to appropriately avoid erroneous writing and erasing on T51c and 51d, and it is possible to accurately perform the erasing operation.
【００５４】尚、本発明は、上述した実施例には限定さ
れない。例えば、上述した実施例では、記憶用トランジ
スタとしてｎチャネル型のＭＦＭＩＳ−ＦＥＴを例示し
たが、記憶用トランジスタとしてｐチャネル型のＭＦＭ
ＩＳ−ＦＥＴを用いた場合でも同様の効果を得ることが
できる。この場合には、例えば図９に示す半導体基板に
は、Ｐウェルの代わりにＮウェルを形成する。The present invention is not limited to the above embodiment. For example, in the above-described embodiment, the n-channel type MFMIS-FET is illustrated as the memory transistor, but the p-channel type MFM is used as the memory transistor.
Similar effects can be obtained even when an IS-FET is used. In this case, for example, an N well is formed instead of the P well on the semiconductor substrate shown in FIG.
【００５５】[0055]
【発明の効果】以上説明したように、本発明の強誘電体
記憶装置によれば、記憶データの消去を行う際に、デー
タ消去の対象となるメモリセルの記憶内容を消去すると
共に、データ消去の対象とならないメモリセルの記憶内
容を正確に保持することができる。すなわち、記憶デー
タ消去動作および記憶データ消去阻止動作を正確に行う
ことができる。As described above, according to the ferroelectric memory device of the present invention, when the stored data is erased, the stored contents of the memory cell to be erased are erased and the data is erased. The stored contents of the memory cells that are not the target of can be held accurately. That is, the stored data erasing operation and the stored data erasing prevention operation can be accurately performed.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の第１実施例の強誘電体メモリの消去動
作においてＭＦＭＩＳ−ＦＥＴに印加される電圧を説明
するための図であり、（Ａ）選択セルについての図、
（Ｂ）は非選択セルについての図である。FIG. 1 is a diagram for explaining a voltage applied to an MFMIS-FET in an erase operation of a ferroelectric memory according to a first embodiment of the present invention, FIG.
(B) is a figure about a non-selected cell.
【図２】（Ａ），（Ｂ），（Ｃ）は、強誘電体メモリの
消去動作におけるそれぞれ選択セルの上部電極、非選択
セルの上部電極およびシリコン基板に印加される電圧の
タイミングチャートである。2A, 2B, and 2C are timing charts of voltages applied to an upper electrode of a selected cell, an upper electrode of a non-selected cell, and a silicon substrate in an erase operation of a ferroelectric memory, respectively. is there.
【図３】図１，２を用いて説明したメモリセルを用いて
構成される４ビットメモリセルアレイの構成図である。FIG. 3 is a configuration diagram of a 4-bit memory cell array configured by using the memory cells described with reference to FIGS.
【図４】消去動作において図３に示す各メモリセルに印
加される電圧を説明するための図である。FIG. 4 is a diagram for explaining a voltage applied to each memory cell shown in FIG. 3 in an erase operation.
【図５】本発明の第２実施例に係わるメモリセルアレイ
の構成図である。FIG. 5 is a configuration diagram of a memory cell array according to a second embodiment of the present invention.
【図６】本発明の第２実施例の強誘電体メモリの消去動
作においてＭＦＭＩＳ−ＦＥＴの上部電極、ソースおよ
びＰウェルに印加される電圧を説明するための図であ
り、（Ａ）は選択セルについての図、（Ｂ）は非選択セ
ルについての図である。FIG. 6 is a diagram for explaining voltages applied to an upper electrode, a source and a P-well of the MFMIS-FET in the erase operation of the ferroelectric memory according to the second embodiment of the present invention, and (A) is a selection diagram. FIG. 3B is a diagram of a cell, and FIG. 3B is a diagram of a non-selected cell.
【図７】（Ａ），（Ｂ），（Ｃ）は、本発明の第２実施
例の強誘電体メモリの消去動作におけるそれぞれ選択セ
ルのＭＦＭＩＳ−ＦＥＴの上部電極、ソースおよびＰウ
ェルに印加される電圧のタイミングチャートである。7 (A), (B), and (C) are applied to the upper electrode, the source, and the P well of the MFMIS-FET of the selected cell in the erase operation of the ferroelectric memory of the second embodiment of the present invention. 6 is a timing chart of the voltage applied.
【図８】（Ａ），（Ｂ），（Ｃ）は、本発明の第２実施
例の強誘電体メモリの消去動作におけるそれぞれ非選択
セルのＭＦＭＩＳ−ＦＥＴの上部電極、ソースおよびＰ
ウェルに印加される電圧のタイミングチャートである。8A, 8B, and 8C are top electrodes, sources, and P of the MFMIS-FETs of non-selected cells in the erase operation of the ferroelectric memory of the second embodiment of the present invention.
It is a timing chart of the voltage applied to a well.
【図９】図５に示すメモリセルアレイを用いた４ビット
メモリセルアレイの構成図である。9 is a configuration diagram of a 4-bit memory cell array using the memory cell array shown in FIG.
【図１０】消去動作において図９に示す各メモリセルに
印加される電圧を説明するための図である。FIG. 10 is a diagram for explaining a voltage applied to each memory cell shown in FIG. 9 in an erase operation.
【図１１】ＭＦＭＩＳ−ＦＥＴの構造を説明するための
図である。FIG. 11 is a diagram for explaining the structure of the MFMIS-FET.
【図１２】ＭＦＭＩＳ−ＦＥＴの強誘電体膜の分極状態
を示すヒステリシスループの図である。FIG. 12 is a diagram of a hysteresis loop showing a polarization state of a ferroelectric film of MFMIS-FET.
【図１３】従来の強誘電体メモリの消去動作においてＭ
ＦＭＩＳ−ＦＥＴに印加される電圧を説明するための図
であり、（Ａ）は選択セルについての図、（Ｂ）は非選
択セルについての図である。FIG. 13 shows M in the erase operation of the conventional ferroelectric memory.
6A and 6B are diagrams for explaining a voltage applied to an FMIS-FET, where FIG. 7A is a diagram regarding a selected cell, and FIG. 8B is a diagram regarding a non-selected cell.
【図１４】（Ａ），（Ｂ），（Ｃ）は、従来の強誘電体
メモリの消去動作におけるそれぞれ選択セルの上部電
極、非選択セルの上部電極およびシリコン基板に印加さ
れる電圧のタイミングチャートである。14A, 14B, and 14C are timings of voltages applied to the upper electrode of the selected cell, the upper electrode of the non-selected cell, and the silicon substrate in the erase operation of the conventional ferroelectric memory, respectively. It is a chart.
【符号の説明】 ２… 上部電極 ３… 強誘電体膜 ４… 下部電極 ５… ゲート酸化膜 ６… ソース ７… ドレイン[Explanation of symbols] 2 ... Upper electrode 3 ... Ferroelectric film 4 ... Lower electrode 5 ... Gate oxide film 6 ... Source 7 ... Drain
【手続補正３】[Procedure 3]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図３[Name of item to be corrected] Figure 3
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図３】 [Figure 3]
【手続補正４】[Procedure amendment 4]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図５[Name of item to be corrected] Figure 5
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図５】 [Figure 5]
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図６[Name of item to be corrected] Figure 6
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図６】 [Figure 6]
【手続補正６】[Procedure correction 6]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図９[Correction target item name] Figure 9
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図９】 [Figure 9]
【手続補正７】[Procedure Amendment 7]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図１１[Name of item to be corrected] Fig. 11
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１１】 FIG. 11
【手続補正８】[Procedure Amendment 8]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図１２[Name of item to be corrected] Fig. 12
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１２】 [Fig. 12]
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location H01L 29/792
Claims (2)
イン領域との間のチャネル領域にゲート絶縁膜、下部電
極、強誘電体膜および上部電極を堆積して成り前記強誘
電体膜の分極の方向により２値のデータを記憶するメモ
リセルを複数配列し、前記半導体基板と前記上部電極と
を略同電位に保持させて、記憶データを保持する強誘電
体記憶装置であって、 記憶データの消去時に、前記半導体基板に印加する電圧
を保持しながら、記憶データ消去の対象となるメモリセ
ルの前記上部電極に対して当該上部電極の電位が前記半
導体基板の電位に対して負になるような電圧を印加する
電圧印加手段を有する強誘電体記憶装置。1. A gate insulating film, a lower electrode, a ferroelectric film and an upper electrode are deposited on a channel region between a source region and a drain region formed on a semiconductor substrate, and polarization of the ferroelectric film is formed. A ferroelectric memory device in which a plurality of memory cells for storing binary data are arrayed depending on the direction, and the semiconductor substrate and the upper electrode are held at substantially the same potential to hold the stored data. At the time of erasing, while holding the voltage applied to the semiconductor substrate, the potential of the upper electrode of the memory cell to be erased of stored data becomes negative with respect to the potential of the semiconductor substrate. A ferroelectric memory device having voltage application means for applying a voltage.
イン領域との間のチャネル領域にゲート絶縁膜、下部電
極、強誘電体膜および上部電極を堆積して成り前記強誘
電体膜の分極の方向により２値のデータを記憶するメモ
リセルを複数配列し、前記半導体基板と前記上部電極と
を略同電位に保持させて、記憶データを保持する強誘電
体記憶装置であって、 前記半導体基板に形成され、前記複数のメモリセルが所
定の複数のメモリセル群に分離して形成された複数の不
純物拡散領域と、 記憶データ消去時に、前記上部電極に印加される電圧を
保持しながら、記憶データ消去対象となるメモリセルが
形成された不純物拡散層に対して、当該不純物拡散層の
電位が前記記録データ消去対象となるメモリセルの上部
電極の電位に対して正になるような電圧を印加する電圧
印加手段とを有する強誘電体記憶装置。2. The polarization of the ferroelectric film is formed by depositing a gate insulating film, a lower electrode, a ferroelectric film and an upper electrode in a channel region between a source region and a drain region formed on a semiconductor substrate. A ferroelectric memory device in which a plurality of memory cells for storing binary data are arranged depending on a direction, and the semiconductor substrate and the upper electrode are held at substantially the same potential to hold the stored data. A plurality of impurity diffusion regions formed in a plurality of memory cells separated into a plurality of predetermined memory cell groups, and storing a voltage while applying a voltage to the upper electrode when erasing stored data. For the impurity diffusion layer in which the memory cell to be erased data is formed, the potential of the impurity diffusion layer becomes positive with respect to the potential of the upper electrode of the memory cell to be erased recording data. The ferroelectric memory device and a voltage applying means for applying a such voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7064317A JPH08263988A (en) | 1995-03-23 | 1995-03-23 | Ferroelectric memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7064317A JPH08263988A (en) | 1995-03-23 | 1995-03-23 | Ferroelectric memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263988A true JPH08263988A (en) | 1996-10-11 |
Family
ID=13254747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7064317A Pending JPH08263988A (en) | 1995-03-23 | 1995-03-23 | Ferroelectric memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08263988A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325643B1 (en) * | 1998-08-06 | 2002-04-17 | 박호군 | The memory cell for reading and writing data by use of one transister and its fabrication method |
| US6894330B2 (en) | 2000-02-14 | 2005-05-17 | Infineon Technologies Ag | Memory configuration and method for reading a state from and storing a state in a ferroelectric transistor |
-
1995
- 1995-03-23 JP JP7064317A patent/JPH08263988A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325643B1 (en) * | 1998-08-06 | 2002-04-17 | 박호군 | The memory cell for reading and writing data by use of one transister and its fabrication method |
| US6894330B2 (en) | 2000-02-14 | 2005-05-17 | Infineon Technologies Ag | Memory configuration and method for reading a state from and storing a state in a ferroelectric transistor |
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