JP3878370B2 - Nonvolatile memory and driving method thereof - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、不揮発性メモリおよびその駆動方法に係り、特に近接セルに対する書き込み時のディスターブを防止することのできる、不揮発性メモリに関する。
【０００２】
【従来の技術】
電気的にデータの書換えが可能で、無電源状態でデータを保持することができる半導体記憶装置の一例であるＭＦＭＩＳ構造のメモリトランジスタをマトリックス状に配列してなるメモリセルは、たとえば図６に示されるように、メモリトランジスタ1個で１メモリセルを構成し、縦横にメモリセルが配列されることにより、構成されている。この半導体記憶装置において、横方向各行のメモリセルのソースは連結されてソースラインＳＬ１，ＳＬ２…とされ、縦方向各列に並ぶメモリセルのドレインが連結されてドレインラインＤＬ１，ＤＬ２…とされ、基板電位が連結されてバックゲートラインＢＬ１，ＢＬ２…とされ、横方向各行に並ぶメモリセルのコントロールゲートは連結されてワードラインＷＬ１，ＷＬ２…n として構成されている。
【０００３】
このメモリセルの構造は、図７（ａ）、（ｂ）に断面説明図を示すように、強誘電体／半導体界面にバッファ層として金属層（Ｍ）と絶縁体層（Ｉ）とを介在させたＭＦＭＩＳ構造のＦＥＴを提案している。このＭＦＭＩＳ構造のＦＥＴは、半導体基板１のソース・ドレイン領域２，３間に形成されるチャネル領域４上に、ゲート酸化膜５、フローティングゲート６、強誘電体膜７、コントロールゲート８を順次積層してなるものである。
【０００４】
この構造では通常半導体基板1を設置し、図７（ａ）に示すようにコントロールゲート８に正の電圧を与えると、強誘電体膜７は分極反転を起こす。コントロールゲート８の電圧を除去しても、強誘電体膜７の残留分極により、チャネル形成領域ＣＨには負の電荷が発生する。 これを”1“の状態とする。
【０００５】
逆に、コントロールゲート８に負の電圧を与えると、強誘電体膜８は逆方向に分極反転を起こす。コントロールゲート８の電圧を除去しても、強誘電体膜８の残留分極によりチャネル形成領域ＣＨには正の電荷が発生する。これを”０”の状態とする。 このようにして、ＦＥＴに情報”１”または”０”の書き込みを行うことができるようになっている。
【０００６】
書き込まれた情報の読み出しは、コントロールゲートに読み出し電圧Ｖrを与えることによって実行される。読み出し電圧Ｖrは、”１”の状態における閾値電圧Ｖth1と”０”の状態における閾値電圧Ｖth0との間の値に設定されている。そして、コントロールゲート８に読み出し電圧Ｖｒを与えたとき、ドレイン電流が流れたか否かを検出することにより、書き込まれた情報が”１”であったか、”０”であったかを判別することができるようになっている。
【０００７】
このように、ＭＦＭＩＳ構造のＦＥＴによれば、一つの素子で一つのメモリセルを構成することができ、非破壊読み出しを良好に行うことが可能となる。
【０００８】
【発明が解決しようとする課題】
しかしながら、選択セルへのデータの書き込みに際し、当該セルを前述したように書き込み状態に設定すると、同一行の隣接セルは当該セルのソースラインＳＬおよびワードラインＷＬを共用することになり、同一列の隣接セルとはバックゲートラインＢＬおよびドレインラインＤＬを共用することになる。従って、非選択セルであっても、
ＶF＝Ｖc〜1/３Ｖcとなり、抗電界を超える場合があり、書き込みがなされないはずのセルに書き込みがなされたり、その逆となったりする場合があった。
【０００９】
本発明は前記実情に鑑みてなされたもので、誤書き込みを生じることなく、信頼性の高い書き込み特性を得ることのできる不揮発性メモリを提供することを目的とする。
【００１０】
【課題を解決するための手段】
そこで本発明では、半導体基板に形成されたソース・ドレイン領域間の前記半導体基板表面に、少なくとも第１の強誘電体層を介してゲート電極を積層してなる強誘電体トランジスタをマトリックス状に配列してなり、前記ゲート電極をワードラインに、前記ソース領域をソースラインに、前記ドレイン領域をドレインラインに接続すると共に、前記半導体基板は列ごとに分離され、独立して電圧を印加できるように構成されるとともに、バックゲートラインに接続してなり、前記ソースライン電位および前記ドレインライン電位がそれぞれ各行および列毎に、フローティング電位または接地電位に設定可能なように構成されている不揮発性メモリにおいて、
選択セルに対してワードライン・バックゲートライン間にデータの書き込みのための電位差を与える一方、少なくともワードライン・バックゲートライン間に電位差を有する非選択セルに対しては、ソース・ドレイン電位の両方をフローティング電位に設定することにより、選択セルに対するデータの書き込みに際し、選択セルの近傍の非選択セルを構成する前記強誘電体トランジスタのチャネル領域に空乏層が広がり、反転層の形成を阻止するように構成したことを特徴とする。
【００１１】
本発明の第２では、半導体基板に形成されたソース・ドレイン領域間の前記半導体基板表面に、少なくとも第１の強誘電体層を介してゲート電極を積層してなる強誘電体トランジスタをマトリックス状に配列してなり、前記ゲート電極をワードラインに、前記ソース領域をソースラインに、前記ドレイン領域をドレインラインに接続すると共に、前記半導体基板は列ごとに分離され、独立して電圧を印加できるように構成されるとともに、バックゲートラインに接続してなり、前記ソースライン電位および前記ドレインライン電位がそれぞれ各行および列毎に、フローティング電位または接地電位に設定可能なように構成されてなる不揮発性メモリにおいて、
選択セルに対してワードライン・バックゲートライン間にデータの書き込みのための電位差を与える一方、少なくともワードライン・バックゲートライン間に電位差を有する非選択セルに対しては、ソース・ドレイン電位の両方をフローティング電位に設定することにより、前記選択セルに対するデータの書き込みに際し、前記非選択セルにおいては、強誘電体トランジスタのチャネル領域に空乏層が広がり、ドレイン電流が阻止されるように駆動することを特徴とする。
【００１２】
【作用】
ところで、このようなＭＦＭＩＳトランジスタは、図８に等価回路図を示すように、強誘電体膜７によるコンデンサ容量Ｃfと、ゲート酸化膜５によるコンデンサ容量Ｃoxと、空乏層によるコンデンサ容量ＣDとが直列接続されたかたちになる。従って、基板１とコントロールゲート８との間に、電圧Ｖを与えた場合、電圧はＶfとＶoxとＶDとに別れ次式（１）のようになる。
従って、強誘電体膜７によるコンデンサＣfには、次式に示す分圧Ｖf
ＶF＝｛Ｃox ・ＣD／（ＣFＣox＋ＣoxＣD＋ＣDＣF）｝・ＶG （２）
がかかる。
【００１４】
従ってソース・ドレインがフローティング状態のときは、図５（ａ）に示すように、空乏層が広がり、空乏層容量ＣDが大きくなる。従って、強誘電体にかかる電圧ＶＦはＶＦ＝｛Ｃox ・ＣD／（ＣFＣox＋ＣoxＣD＋ＣDＣF）｝・ＶG （Ａ）
となり、ＶＦは小さくなる。従ってこの状態を非選択セルに用いると非選択セルに対するディスターブは小さくなる。
【００１５】
一方、ソース・ドレインが接地状態のときは、図５（ｂ）に示すようにソース・ドレイン領域からチャネル領域に電子が供給され反転層ができるため、強誘電体にかかる電圧ＶＦはＶＦ＝｛Ｃox／（ＣF＋Ｃox）｝・ＶG （Ｂ）
となる。
【００１６】
そこで本発明では、当該書き込みセルである選択セルに対しては、強誘電体膜に十分な電圧ＶＦがかかるようにする一方で、隣接セルについては、図５（ａ）の状態となるように、ソース・ドレインをフローティングにし、ＦＥＴのチャネル領域に空乏層が広がるようにし、空乏層容量を大きくすることにより、強誘電体にかかる電圧ＶFが小さくなるようにし、誤書き込みをなくすようにしたものである。
【００１７】
具体的には、選択セル以外でワードライン、バックゲートラインに電位差があるセルに対しては、行に相当するソース、列に相当するドレインの電位の両方が０とならないように、電位を設定し、非選択セルの全てを図５（ａ）に示した状態になるようにし、選択セルに印加される電位により、強誘電体に加わる電圧が小さくなり、ディスターブされることのないようにしたことを特徴とする。
【００１８】
【発明の実施の形態】
次に、図面を参照しつつ本発明の不揮発性メモリおよびその駆動方法について説明する。
【００１９】
本発明の不揮発性メモリは、その一実施形態の回路説明図を図１に示すように、半導体基板にマトリクス状にＭＦＭＩＳ構造のメモリトランジスタからなるメモリセルが配列されてなるものである。そしてメモリトランジスタ1個で１メモリセルを構成し、縦横にメモリセルが配列されることにより、横方向各行のメモリセルのソースはそれぞれ誤読み出し防止用のダイオードを介して連結されてソースラインＳＬ１，ＳＬ２…とされ、縦方向各列に並ぶメモリセルのドレインが連結されてドレインラインＤＬ１，ＤＬ２…とされ、基板電位が連結されてバックゲートラインＢＬ１，ＢＬ２…とされ、横方向各行に並ぶメモリセルのコントロールゲートは連結されてワードラインＷＬ１，ＷＬ２…として構成されている。
【００２０】
そして、図１の縦方向に並ぶメモリセルの列を選択するカラムラインでは、この例では、たとえば６列、８列程度をまとめて選択するように構成され、その選択された列のデータに対してまとめて電位を設定できるように構成されている。
【００２１】
一方、紙面の横方向に並ぶメモリセルにおいては各トランジスタのソース領域をそれぞれ連結してソースラインＳＬが形成され、フローティングゲートを連結してワードラインＷＬが、形成され、その選択された行のデータがまとめて電位設定できるように構成されている。
【００２２】
つぎに、図１に示される不揮発性メモリの消去、書込み、および読出しの駆動方法について説明する。なお、電位レベルはデバイスによって異なるが、高電位とは、低電位（たとえばアース）との電位差がたとえば３〜５Ｖ程度の電圧になる電位をさし、低電位との相対的な値である。
【００２３】
まず、選択セルＣSeに書込み（“１”の状態）を行うときは、図2に示すように、ワードラインＷＬ１に高電位となるＶccのパルス電圧波形を印加し、ソースラインＳＬ１をオープン（フローティング）として、ドレインラインＤＬ１を接地電位（０）とするとともに、基板電位ＢＬ１を接地電位とする。そして、隣接セルのワードラインＷＬ２を０とし、ドレインラインＤＬ２をオープン（フローティング）とするとともに基板電位ＢＬ１を接地電位とする。
【００２４】
なお、フローティングとする代わりに隣接セルのソース・ドレインはＶccとしてもよい。一方、選択セルＣSeに書込み（“０”の状態）を行うときは、図３に示すように、ワードラインＷＬ１を接地電位とするとともに、ソースラインＳＬ１をオープン（フローティング）として、ドレインラインＤＬ１を接地電位（０）とするとともに、基板電位ＢＬ１をＶccとする。また隣接セルのワードラインＷＬ２をＶ cc とし、ソースラインＳＬ２をオープン（フローティング）として、ドレインラインＤＬ２をオープン（フローティング）とする。
【００２５】
なお、フローティングとする代わりに隣接セルのソース・ドレインはＶccとしてもよい。
【００２７】
さらに、読出し時は、図４に示されるように、当該選択セルＣSeのトランジスタのコントロールゲートに基準電位Ｖr を印加し、ソースラインＳＬに一定電圧を印加すると、データが“１”のとき、前述のように電流が殆ど流れないため、その電圧はそのまま出力されて、一定電圧が検出され、データが“０”のときは、前述のように電流が流れるため、電圧が下がり低電圧となる。そのため、両者“１”“０”の識別を行うことができ、隣接セルに誤動作を生じることがない。
【００２８】
すなわち、当該書き込みセルである選択セルに対しては、強誘電体膜に十分な電圧ＶＦがかかるようにする一方で、隣接セルについては、図５（ａ）の状態となるように、ソース・ドレインをフローティングにし、ＦＥＴのチャネル領域に空乏層が広がるようにし、空乏層容量を大きくすることにより、強誘電体にかかる電圧ＶＦが小さくなるようにし、誤書き込みをなくすようにしている。
【００２９】
具体的には、選択セルの行に相当するソース、列に相当するドレインの電位の両方が０とならないように、設定し、非選択セルの全てを図５（ａ）に示した状態になるようにし、選択セルに印加される電位により、強誘電体に加わる電圧が小さくなり、ディスターブされることのないようにする。
【００３０】
なお、前記実施例ではＭＦＭＩＳ構造のメモリトランジスタを用いた場合について説明したが、前記実施例に限定されることなく、ＭＦＳ、ＭＦＩＳ構造のトランジスタにも適用可能であることはいうまでもない。
【００３１】
本発明によれば、選択セルに隣接する行および列のセルが影響を受け、データの書き込みがないにもかかわらず、書き込まれたような動作をするのを防止し、信頼性の高い書き込みおよび読み出しを行うようにすることが可能となる。
【００３２】
このようにして誤動作なしに、データの書き込みおよび読みだしを行うことが可能となる。
なお、前記実施例では、非選択セルのソース・ドレインの電位については、両方が接地電位となることのないように、選択すればよく、フローティングあるいは高電位であってもよい。
【００３３】
【発明の効果】
以上説明してきたように本発明によれば、選択セル近傍の非選択セルが誤書き込みされることなく、信頼性の高い書き込みを行うことのできる不揮発性メモリを得ることがとなる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の不揮発性メモリの等価回路を示す図である。
【図２】本発明の第１の実施例の不揮発性メモリの選択セルに書き込み（“１”）を行った場合の信号状態を示す図である。
【図３】本発明の第１の実施例の不揮発性メモリの選択セルに書き込み（“０”）を行った場合の信号状態を示す図である。
【図４】本発明の第１の実施例の不揮発性メモリの読み出しを行う場合の信号状態を示す図である。
【図５】本発明の原理を説明する説明図。
【図６】従来例の不揮発性メモリの等価回路を示す図である。
【図７】従来例の不揮発性メモリの構造を示す図である。
【図８】従来例の不揮発性メモリの1セルの等価回路を示す図である。
【符号の簡単な説明】
１・・・シリコン基板
２・・・ソース領域
３・・・ドレイン領域
４・・・チャネル
５・・・ゲート絶縁膜
６・・・フローティングゲート
７・・・強誘電体膜
８・・・コントロールゲート[0001]
[Industrial application fields]
The present invention relates to a non-volatile memory and a driving method thereof, and more particularly to a non-volatile memory capable of preventing disturbance at the time of writing to adjacent cells.
[0002]
[Prior art]
A memory cell in which memory transistors having an MFMIS structure, which is an example of a semiconductor memory device that can electrically rewrite data and can hold data in a non-powered state, is arranged in a matrix, for example, is shown in FIG. As shown, one memory cell is formed by one memory transistor, and the memory cells are arranged vertically and horizontally. In this semiconductor memory device, the sources of the memory cells in each row in the horizontal direction are connected to form source lines SL1, SL2,..., And the drains of the memory cells arranged in each column in the vertical direction are connected to form drain lines DL1, DL2,. The substrate potentials are connected to form back gate lines BL1, BL2,..., And the control gates of the memory cells arranged in each row in the horizontal direction are connected to form word lines WL1, WL2,.
[0003]
The structure of this memory cell includes a metal layer (M) and an insulator layer (I) as buffer layers at the ferroelectric / semiconductor interface, as shown in cross-sectional explanatory views in FIGS. The proposed MFMIS FET is proposed. In this MFMIS FET, a
[0004]
In this structure, when the semiconductor substrate 1 is usually set and a positive voltage is applied to the
[0005]
Conversely, when a negative voltage is applied to the
[0006]
Reading of the written information is executed by applying a read voltage V r to the control gate. The read voltage V r is set to a value between the threshold voltage V th1 in the “1” state and the threshold voltage V th0 in the “0” state. When the read voltage Vr is applied to the
[0007]
As described above, according to the FET having the MFMIS structure, one memory cell can be constituted by one element, and nondestructive reading can be performed satisfactorily.
[0008]
[Problems to be solved by the invention]
However, when writing the data to the selected cell, if the cell is set to the write state as described above, adjacent cells in the same row share the source line SL and word line WL of the cell, and The back gate line BL and the drain line DL are shared with the adjacent cells. Therefore, even if it is a non-selected cell,
V F = V c ˜1 / 3 V c , sometimes exceeding the coercive electric field, and writing may be performed on a cell that should not be written, or vice versa.
[0009]
The present invention has been made in view of the above-described circumstances, and an object thereof is to provide a nonvolatile memory capable of obtaining highly reliable writing characteristics without causing erroneous writing.
[0010]
[Means for Solving the Problems]
Therefore, in the present invention, ferroelectric transistors formed by laminating gate electrodes on at least the first ferroelectric layer on the surface of the semiconductor substrate between the source / drain regions formed on the semiconductor substrate are arranged in a matrix. Ri greens and, said gate electrode to a word line, the source region to the source line, as well as connecting the drain region to the drain line, the semiconductor substrate is separated for each column, so that a voltage can be applied independently And a non-volatile memory configured to be connected to a back gate line so that the source line potential and the drain line potential can be set to a floating potential or a ground potential for each row and column, respectively. In
A potential difference for writing data between the word line and the back gate line is given to the selected cell, while at least a non-selected cell having a potential difference between the word line and the back gate line has both the source and drain potentials. Is set to a floating potential so that when data is written to the selected cell, a depletion layer spreads in the channel region of the ferroelectric transistor constituting the non-selected cell in the vicinity of the selected cell, thereby preventing the formation of the inversion layer. It is characterized by comprising.
[0011]
According to a second aspect of the present invention, a ferroelectric transistor formed by laminating a gate electrode on at least the first ferroelectric layer on the surface of the semiconductor substrate between the source / drain regions formed on the semiconductor substrate is arranged in a matrix. The gate electrode is connected to a word line, the source region is connected to a source line, the drain region is connected to a drain line, and the semiconductor substrate is separated for each column, and a voltage can be applied independently. And a non-volatile configuration configured such that the source line potential and the drain line potential can be set to a floating potential or a ground potential for each row and column, respectively. In memory
A potential difference for writing data between the word line and the back gate line is given to the selected cell, while at least a non-selected cell having a potential difference between the word line and the back gate line has both the source and drain potentials. Is set to a floating potential, when writing data to the selected cell, the non-selected cell is driven so that a depletion layer extends in the channel region of the ferroelectric transistor and the drain current is blocked. Features.
[0012]
[Action]
By the way, in such an MFMIS transistor, as shown in an equivalent circuit diagram in FIG. 8, the capacitor capacitance C f by the
Therefore, the capacitor C f made of the
V F = { C ox · C D / (C F C ox + C ox C D + C D C F ) } · V G (2)
It takes.
[0014]
When the source and drain of floating Accordingly, as shown in FIG. 5 (a), the depletion layer spreads, depletion layer capacitance C D is increased. Therefore, the voltage VF applied to the ferroelectric is VF = {C ox · C D / (C F C ox + C ox C D + C D C F )} · V G (A)
Thus, VF becomes small. Therefore, when this state is used for an unselected cell, the disturbance for the unselected cell is reduced.
[0015]
On the other hand, when the source / drain is in the ground state, as shown in FIG. 5B, electrons are supplied from the source / drain region to the channel region to form an inversion layer, so that the voltage VF applied to the ferroelectric is VF = { C ox / (C F + C ox )} · V G (B)
It becomes.
[0016]
Therefore, in the present invention, a sufficient voltage VF is applied to the ferroelectric film for the selected cell which is the write cell, while the adjacent cells are in the state shown in FIG. , the source and drain to the floating, so depletion layer spreads in the channel area of FET, by increasing the depletion layer capacitance, as the voltage V F applied to the ferroelectric decreases, and so eliminate the erroneous write Is.
[0017]
Specifically, for the cells other than the selected cell that have a potential difference between the word line and the back gate line, the potential is set so that both the source corresponding to the row and the drain potential corresponding to the column do not become zero. and, all of the unselected cells set to be in the state shown in FIG. 5 (a), the potential applied to the selected cell, the voltage decreases applied to the ferroelectric, and to ensure that it is not disturbed It is characterized by that.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Next, a nonvolatile memory and a driving method thereof according to the present invention will be described with reference to the drawings.
[0019]
As shown in FIG. 1 which is a circuit explanatory diagram of one embodiment of the nonvolatile memory according to the present invention, memory cells made up of memory transistors having an MFMIS structure are arranged in a matrix on a semiconductor substrate. Then, one memory cell is formed by one memory transistor, and the memory cells are arranged vertically and horizontally so that the sources of the memory cells in each row in the horizontal direction are connected via the diodes for preventing erroneous reading, respectively. SL2..., Memory cells arranged in columns in the vertical direction are connected to form drain lines DL1, DL2,..., Substrate potentials are connected to form back gate lines BL1, BL2,. The control gates of the cells are connected to form word lines WL1, WL2,.
[0020]
In this example, the column lines for selecting the memory cell rows arranged in the vertical direction in FIG. 1 are configured to select, for example, about 6 rows or 8 rows at a time. For the data in the selected rows, The electric potential can be set collectively.
[0021]
On the other hand, in the memory cells arranged in the horizontal direction on the paper surface, source regions SL are formed by connecting the source regions of the transistors, word lines WL are formed by connecting floating gates, and data of the selected row is formed. Are configured so that the potential can be set collectively.
[0022]
Next, driving methods for erasing, writing, and reading of the nonvolatile memory shown in FIG. 1 will be described. Although the potential level varies depending on the device, the high potential refers to a potential at which the potential difference from the low potential (for example, ground) becomes a voltage of about 3 to 5 V, for example, and is a relative value to the low potential.
[0023]
First, when writing ("1" state) to the selected cell C Se , as shown in FIG. 2, a high voltage Vcc pulse voltage waveform is applied to the word line WL1, and the source line SL1 is opened. As (floating), the drain line DL1 is set to the ground potential (0), and the substrate potential BL1 is set to the ground potential. Then, the word line WL2 of the adjacent cell is set to 0, the drain line DL2 is opened (floating), and the substrate potential BL1 is set to the ground potential.
[0024]
Note that the source / drain of the adjacent cell may be V cc instead of floating. On the other hand, when writing ("0" state) to the selected cell CSe , as shown in FIG. 3, the word line WL1 is set to the ground potential, the source line SL1 is opened (floating), and the drain line DL1 is set. Is set to the ground potential (0), and the substrate potential BL1 is set to V cc . The word line WL2 of the adjacent cell and V cc, a
[0025]
Note that the source / drain of the adjacent cell may be V cc instead of floating.
[0027]
Further, at the time of reading, as shown in FIG. 4, when the reference potential Vr is applied to the control gate of the transistor of the selected cell CSe and a constant voltage is applied to the source line SL, the data is “1”. Since the current hardly flows as described above, the voltage is output as it is, and a constant voltage is detected. When the data is “0”, the current flows as described above, so the voltage drops and becomes a low voltage. . Therefore, both “1” and “0” can be identified, and no malfunction occurs in the adjacent cell.
[0028]
That is, a sufficient voltage VF is applied to the ferroelectric film for the selected cell which is the writing cell, while the adjacent cell has the source / source so as to be in the state of FIG. The drain is floated so that the depletion layer spreads in the channel region of the FET, and the capacitance of the depletion layer is increased, so that the voltage VF applied to the ferroelectric is decreased and erroneous writing is eliminated.
[0029]
More specifically, the source corresponding to the line of the selected cell, as both the drain of the potential corresponding to the column does not become 0, and set, in a state where all of the unselected cells shown in FIGS. 5 (a) In other words, the voltage applied to the ferroelectric is reduced by the potential applied to the selected cell so that it is not disturbed.
[0030]
In the above-described embodiment, the case where the memory transistor having the MFMIS structure is used has been described. However, it is needless to say that the present invention is not limited to the above-described embodiment and can be applied to the transistor having the MFS or MFIS structure.
[0031]
According to the present invention, the cell in the row and column adjacent to the selected cell is affected and prevents the operation as written even though there is no data writing, and the reliable writing and Reading can be performed.
[0032]
In this way, data can be written and read without malfunction.
In the above embodiment, the source / drain potentials of the non-selected cells may be selected so that both do not become the ground potential, and may be floating or high potential.
[0033]
【The invention's effect】
As described above, according to the present invention, it is possible to obtain a nonvolatile memory capable of performing highly reliable writing without erroneously writing unselected cells near the selected cell.
[Brief description of the drawings]
FIG. 1 is a diagram showing an equivalent circuit of a nonvolatile memory according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a signal state when writing (“1”) to a selected cell of the nonvolatile memory according to the first embodiment of the present invention;
FIG. 3 is a diagram showing a signal state when writing (“0”) to a selected cell of the nonvolatile memory according to the first embodiment of the present invention;
FIG. 4 is a diagram showing a signal state when reading data from the nonvolatile memory according to the first embodiment of the present invention.
FIG. 5 is an explanatory diagram illustrating the principle of the present invention.
FIG. 6 is a diagram showing an equivalent circuit of a conventional nonvolatile memory.
FIG. 7 is a diagram showing a structure of a conventional nonvolatile memory.
FIG. 8 is a diagram showing an equivalent circuit of one cell of a conventional nonvolatile memory.
[Brief description of symbols]
DESCRIPTION OF SYMBOLS 1 ...
Claims (2)
選択セルに対してワードライン・バックゲートライン間にデータの書き込みのための電位差を与える一方、少なくともワードライン・バックゲートライン間に電位差を有する非選択セルに対しては、ソース・ドレイン電位の両方がフローティング電位に設定することにより、選択セルに対するデータの書き込みに際し、選択セルの近傍の非選択セルを構成する前記強誘電体トランジスタのチャネル領域に空乏層が広がり、反転層の形成を阻止するように構成したことを特徴とする不揮発性メモリ。It said semiconductor substrate surface between the source and drain regions formed in the semiconductor substrate, Ri Na with a ferroelectric transistor formed by laminating a gate electrode arranged in a matrix via at least a first ferroelectric layer, The gate electrode is connected to a word line, the source region is connected to a source line, the drain region is connected to a drain line, and the semiconductor substrate is separated for each column and configured to be able to apply a voltage independently. In a nonvolatile memory configured to be connected to a back gate line and configured such that the source line potential and the drain line potential can be set to a floating potential or a ground potential for each row and column, respectively .
A potential difference for writing data between the word line and the back gate line is given to the selected cell, while at least a non-selected cell having a potential difference between the word line and the back gate line has both the source and drain potentials. Is set to the floating potential, when writing data to the selected cell, a depletion layer spreads in the channel region of the ferroelectric transistor constituting the non-selected cell in the vicinity of the selected cell, thereby preventing the formation of the inversion layer. A non-volatile memory characterized by comprising the above.
選択セルに対してワードライン・バックゲートライン間にデータの書き込みのための電位差を与える一方、少なくともワードライン・バックゲートライン間に電位差を有する非選択セルに対しては、ソース・ドレイン電位の両方がフローティング電位に設定することにより、前記選択セルに対するデータの書き込みに際し、前記非選択セルにおいては、強誘電体トランジスタのチャネル領域に空乏層が広がり、ドレイン電流が阻止されるように駆動することを特徴とする不揮発性メモリの駆動方法。Ferroelectric transistors formed by laminating gate electrodes at least via a first ferroelectric layer on the surface of the semiconductor substrate between the source / drain regions formed in the semiconductor substrate are arranged in a matrix, The gate electrode is connected to the word line, the source region is connected to the source line, the drain region is connected to the drain line, and the semiconductor substrate is separated for each column and configured to be able to apply a voltage independently, In a non-volatile memory configured to be connected to a back gate line and configured such that the source line potential and the drain line potential can be set to a floating potential or a ground potential for each row and column, respectively.
A potential difference for writing data between the word line and the back gate line is given to the selected cell, while at least a non-selected cell having a potential difference between the word line and the back gate line has both the source and drain potentials. Is set to a floating potential, when writing data to the selected cell, the non-selected cell is driven so that a depletion layer spreads in the channel region of the ferroelectric transistor and the drain current is blocked. A non-volatile memory driving method.
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