JPH08263432A - デ−タ転送方法及び装置 - Google Patents
デ−タ転送方法及び装置Info
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- JPH08263432A JPH08263432A JP7093010A JP9301095A JPH08263432A JP H08263432 A JPH08263432 A JP H08263432A JP 7093010 A JP7093010 A JP 7093010A JP 9301095 A JP9301095 A JP 9301095A JP H08263432 A JPH08263432 A JP H08263432A
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Abstract
(57)【要約】
【目的】 ２台のＨＤＤに同一のデータを記録するため
の所要時間を短くすることができるデータ転送方法及び
装置を提供する。 【構成】 ホスト側のインタフェース６に対してバスコ
ントローラ２０を介してＨＤＤ側の２つのインタフェー
ス１０、１１を接続する。バスコントローラ２０にＤＭ
Ａコントローラ８ｂを接続する。バスコントローラ２０
に論理ゲート回路７７を設ける。３つのインタフェース
６、１０、１１のデータ転送要求信号ＤＲＥＱの全部が
発生した時にＤＭＡコントローラ２０にゲート回路７７
から１つのデータ転送要求信号を与える。これに応答し
てＤＭＡコントローラ８ｂはデータ転送許可信号ＤＡＣ
Ｋを３つのインタフェース６、１０、１１に送る。これ
により、ホスト側のインタフェース６から２台のＨＤＤ
側インタフェース１０、１１へのデータ転送がＲＡＭを
介さずに直接且つ同時に行われる。
の所要時間を短くすることができるデータ転送方法及び
装置を提供する。 【構成】 ホスト側のインタフェース６に対してバスコ
ントローラ２０を介してＨＤＤ側の２つのインタフェー
ス１０、１１を接続する。バスコントローラ２０にＤＭ
Ａコントローラ８ｂを接続する。バスコントローラ２０
に論理ゲート回路７７を設ける。３つのインタフェース
６、１０、１１のデータ転送要求信号ＤＲＥＱの全部が
発生した時にＤＭＡコントローラ２０にゲート回路７７
から１つのデータ転送要求信号を与える。これに応答し
てＤＭＡコントローラ８ｂはデータ転送許可信号ＤＡＣ
Ｋを３つのインタフェース６、１０、１１に送る。これ
により、ホスト側のインタフェース６から２台のＨＤＤ
側インタフェース１０、１１へのデータ転送がＲＡＭを
介さずに直接且つ同時に行われる。
Description
【０００１】
【産業上の利用分野】本発明は、パソコン、ワープロ等
のコンピュータシステムにおいてホスト装置から外部記
憶装置にデータを転送する場合に好適なデータ転送方法
及び装置に関する。
のコンピュータシステムにおいてホスト装置から外部記
憶装置にデータを転送する場合に好適なデータ転送方法
及び装置に関する。
【０００２】
【従来の技術】パソコンやワープロ等のコンピュータシ
ステムにおいてハードディスク装置（以下、ＨＤＤと言
う）が外部記憶装置として使用されている。ＨＤＤはア
クセスタイムが短く且つ記憶容量が大きいという長所を
有する反面、クラッシュによって突然と使用不能になる
という欠点を有する。
ステムにおいてハードディスク装置（以下、ＨＤＤと言
う）が外部記憶装置として使用されている。ＨＤＤはア
クセスタイムが短く且つ記憶容量が大きいという長所を
有する反面、クラッシュによって突然と使用不能になる
という欠点を有する。
【０００３】上述のような問題を解決するために、図１
に示すようにホスト装置１に対してミラーリング構成の
外部記憶装置２を接続することが知られている。図１に
原理的に示すミラーリング記憶装置２は、第１及び第２
のディスク記憶装置３、４を有し、両方に同一のデータ
が書き込まれるように構成されている。従って、第１及
び第２のディスク記憶装置３、４の一方が故障しても他
方のデータを使用することができる。
に示すようにホスト装置１に対してミラーリング構成の
外部記憶装置２を接続することが知られている。図１に
原理的に示すミラーリング記憶装置２は、第１及び第２
のディスク記憶装置３、４を有し、両方に同一のデータ
が書き込まれるように構成されている。従って、第１及
び第２のディスク記憶装置３、４の一方が故障しても他
方のデータを使用することができる。
【０００４】ミラーリング記憶装置２は、ホスト装置１
に対してＡＮＳＩ（米国規格協会）のＳＣＳＩ（Small
Computer System Interface ）規格に従うバス５を介し
て接続された第１のインタフェース６と、このインタフ
ェース６に内部バス７を介して接続された第１及び第２
のディスク記憶装置３、４と、データ転送制御装置８
と、バッファメモリとしてのＲＡＭ（ランダム・アクセ
ス・メモリ）９とから成る。
に対してＡＮＳＩ（米国規格協会）のＳＣＳＩ（Small
Computer System Interface ）規格に従うバス５を介し
て接続された第１のインタフェース６と、このインタフ
ェース６に内部バス７を介して接続された第１及び第２
のディスク記憶装置３、４と、データ転送制御装置８
と、バッファメモリとしてのＲＡＭ（ランダム・アクセ
ス・メモリ）９とから成る。
【０００５】第１及び第２のディスク記憶装置３、４は
第２及び第３のインタフェース１０、１１と、この第２
及び第３のインタフェース１０、１２にＳＣＳＩバス１
２、１３を介して接続された第１及び第２のＨＤＤ１
４、１５とから成る。第１及び第２のＨＤＤ１４、１５
は本体部１４ａ、１５ａとこの本体部１４ａ、１５ａと
ＳＣＳＩバス１０、１１との間に接続されたＨＤＤコン
トローラ又は送受信回路と呼ぶこともできるインタフェ
ース１２ｂ、１３ｂとから成る。データ転送制御装置８
はバス７に接続されたマイクロコンピュータ８ａとＤＭ
ＡＣ（Direct Memory Access Controller ）即ちＤＭＡ
コントロ−ラ８ｂとから成り、ホスト装置１と第１及び
第２のディスク記憶装置３、４との間の相互のデータ転
送の制御を司る。なお、マイクロコンピュータ８ａはＣ
ＰＵ、ＲＡＭ、ＲＯＭを内蔵している。また、マイクロ
コンピュータ８ａとＤＭＡＣ８ｂは同一のＩＣチップに
含まれている。
第２及び第３のインタフェース１０、１１と、この第２
及び第３のインタフェース１０、１２にＳＣＳＩバス１
２、１３を介して接続された第１及び第２のＨＤＤ１
４、１５とから成る。第１及び第２のＨＤＤ１４、１５
は本体部１４ａ、１５ａとこの本体部１４ａ、１５ａと
ＳＣＳＩバス１０、１１との間に接続されたＨＤＤコン
トローラ又は送受信回路と呼ぶこともできるインタフェ
ース１２ｂ、１３ｂとから成る。データ転送制御装置８
はバス７に接続されたマイクロコンピュータ８ａとＤＭ
ＡＣ（Direct Memory Access Controller ）即ちＤＭＡ
コントロ−ラ８ｂとから成り、ホスト装置１と第１及び
第２のディスク記憶装置３、４との間の相互のデータ転
送の制御を司る。なお、マイクロコンピュータ８ａはＣ
ＰＵ、ＲＡＭ、ＲＯＭを内蔵している。また、マイクロ
コンピュータ８ａとＤＭＡＣ８ｂは同一のＩＣチップに
含まれている。
【０００６】図１の従来のシステムにおいて、第１及び
第２のＨＤＤ１４、１５に同一のデータを書き込む時の
動作は次の通りである。 （１） ホスト装置１のデータをＲＡＭ９に書き込む。 （２） ＲＡＭ９のデータを第１のディスク記憶装置３
へ転送する。 （３） ＲＡＭ９のデータを第２のディスク記憶装置４
へ転送する。
第２のＨＤＤ１４、１５に同一のデータを書き込む時の
動作は次の通りである。 （１） ホスト装置１のデータをＲＡＭ９に書き込む。 （２） ＲＡＭ９のデータを第１のディスク記憶装置３
へ転送する。 （３） ＲＡＭ９のデータを第２のディスク記憶装置４
へ転送する。
【０００７】
【発明が解決しようとする課題】図１の従来のシステム
は、次の欠点を有する。 （１） 同一のデータを３回転送しないと、第１及び第
２のディスク記憶装置３、４に対するデータの書き込み
が終了しないので、データ転送時間が比較的長くなる。 （２） ＲＡＭ９を設けるためにミラーリング記憶装置
２がコスト高になる。 （３） ＲＡＭ９を介して第１及び第２のＨＤＤ１４、
１５にデータを書き込むので、これを実行するためのソ
フトウエアが複雑になる。 （４） データ転送時間が長いためにＲＡＭ９から第１
及び第２のＨＤＤ１４、１５へのデータの転送が終了す
る前に停電すると、データが消失する恐れがある。 上述のような欠点はミラーリング記憶装置２に対するデ
ータ転送に限らず、送信側装置から受信側装置にデータ
を転送する種々のシステムにおいて問題になる。
は、次の欠点を有する。 （１） 同一のデータを３回転送しないと、第１及び第
２のディスク記憶装置３、４に対するデータの書き込み
が終了しないので、データ転送時間が比較的長くなる。 （２） ＲＡＭ９を設けるためにミラーリング記憶装置
２がコスト高になる。 （３） ＲＡＭ９を介して第１及び第２のＨＤＤ１４、
１５にデータを書き込むので、これを実行するためのソ
フトウエアが複雑になる。 （４） データ転送時間が長いためにＲＡＭ９から第１
及び第２のＨＤＤ１４、１５へのデータの転送が終了す
る前に停電すると、データが消失する恐れがある。 上述のような欠点はミラーリング記憶装置２に対するデ
ータ転送に限らず、送信側装置から受信側装置にデータ
を転送する種々のシステムにおいて問題になる。
【０００８】そこで、本発明の目的は、一方の装置から
他方の装置にデータを短時間且つ簡単に転送する方法及
び装置を提供することにある。
他方の装置にデータを短時間且つ簡単に転送する方法及
び装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明は、データ送信装置からデータ受信装置にデー
タを転送する方法において、データ転送指令を発生する
第１のステップと、前記データ転送指令に応答して前記
データ送信装置と前記データ受信装置とにデータの転送
の準備を指令する第２のステップと、前記データ送信装
置がデータ転送の準備の完了を示す第１の信号（ＤＲＥ
Ｑ）を発生し、前記データ受信装置がデータ転送の準備
の完了を示す第２の信号（ＤＲＥＱ）を発生する第３の
ステップと、前記第１及び第２の信号が同時に発生して
いるか否かを判定する第４のステップと、前記第４のス
テップにおける前記第１及び第２の信号が同時に発生し
ていることを示す信号に応答して前記データ送信装置か
ら前記データ受信装置にバッファメモリを介さずにデー
タを直接に転送する第５のステップとを備えていること
を特徴とするデータ転送方法に係わるものである。な
お、請求項３に示すように第１及び第２のデータ受信装
置にデータを直接且つ同時に転送することができる。ま
た、請求項２、４、５に示すようにデ−タ転送の中断の
必要性を判定する第６のステップ及び中断する第７のス
テップを設けることができる。請求項１〜５の方法の発
明を実施するために、請求項６〜１９に示すように装置
を構成することができる。
の本発明は、データ送信装置からデータ受信装置にデー
タを転送する方法において、データ転送指令を発生する
第１のステップと、前記データ転送指令に応答して前記
データ送信装置と前記データ受信装置とにデータの転送
の準備を指令する第２のステップと、前記データ送信装
置がデータ転送の準備の完了を示す第１の信号（ＤＲＥ
Ｑ）を発生し、前記データ受信装置がデータ転送の準備
の完了を示す第２の信号（ＤＲＥＱ）を発生する第３の
ステップと、前記第１及び第２の信号が同時に発生して
いるか否かを判定する第４のステップと、前記第４のス
テップにおける前記第１及び第２の信号が同時に発生し
ていることを示す信号に応答して前記データ送信装置か
ら前記データ受信装置にバッファメモリを介さずにデー
タを直接に転送する第５のステップとを備えていること
を特徴とするデータ転送方法に係わるものである。な
お、請求項３に示すように第１及び第２のデータ受信装
置にデータを直接且つ同時に転送することができる。ま
た、請求項２、４、５に示すようにデ−タ転送の中断の
必要性を判定する第６のステップ及び中断する第７のス
テップを設けることができる。請求項１〜５の方法の発
明を実施するために、請求項６〜１９に示すように装置
を構成することができる。
【００１０】
【発明の作用及び効果】上述の各請求項の発明は、従来
のメモリとデ−タ入出力装置（Ｉ／Ｏデバイス）におけ
るＤＭＡ転送を応用又は変形したものである。ＤＭＡ転
送ではデ−タ転送準備完了を示す信号（ＤＲＥＱ）と、
デ−タ転送許可信号（ＤＡＣＫ）のやり取りだけで、デ
−タ転送が行われる。ＤＭＡ転送を行っている最中で
は、ＤＭＡコントロ−ラはメモリに対してのみアドレス
の指定を行う。そして、デ−タ入出力装置はＤＭＡコン
トロ−ラによるアドレスバスを介したアドレスの指定を
無視し、ＤＭＡコントロ−ラがＤＡＣＫを発生すればデ
−タの入出力を行う。従来周知であるＤＭＡ転送はメモ
リとデ−タ入出力装置とのデ−タ転送であるが、メモリ
の代りにデ−タ入出力装置を指定できるようにすれば、
複数のデ−タの入出力装置間即ち送信装置と受信装置と
の間のデ−タ転送におけるバッファメモリが不要にな
る。本願の各請求項の発明は、ＤＭＡ転送においてメモ
リの代りにデ−タ入出力装置を指定するように変形した
ものである。上述のような思想に従う各請求項の発明に
よれば、送信装置から受信装置にバッファメモリ（ＲＡ
Ｍ）を介さずにデータを転送することができるので、デ
ータ転送時間の短縮を図ることができる。更に詳細に
は、データ送信装置とデータ受信装置との両方がデータ
転送準備完了を示す信号（ＤＲＥＱ）を発生しているか
否かを判定し、この判定に基づいてデータ転送を実行す
るので、データ転送を確実に行うことができる。そし
て、このデータ転送はバッファメモリを介さずに実行さ
れるので、短時間に終了し、また装置の低コスト化が達
成される。また、バッファメモリを介さないで直接に転
送するので、データ転送のソフトウエアが簡単になる。
また、バッファメモリにデータが格納されている状態で
の停電によるデータの消失の問題が発生しなくなり、デ
ータ転送の信頼性が高くなる。また、請求項３及び８に
示すように、データ送信装置から第１及び第２のデータ
受信装置へのデータ転送が直接に且つ同時に実行される
ので、ミラーリング記憶を短時間に行うことができる。
また、請求項６〜１９においては、データ転送要求信号
（ＤＲＥＱ）を制御装置に与え、制御装置がデータ転送
許可信号（ＤＡＣＫ）を発生するように構成するので、
従来から使用されているＤＭＡコントローラを使用して
本発明に係わるデータ転送装置を作ることができ、この
コストの上昇を抑えることができる。
のメモリとデ−タ入出力装置（Ｉ／Ｏデバイス）におけ
るＤＭＡ転送を応用又は変形したものである。ＤＭＡ転
送ではデ−タ転送準備完了を示す信号（ＤＲＥＱ）と、
デ−タ転送許可信号（ＤＡＣＫ）のやり取りだけで、デ
−タ転送が行われる。ＤＭＡ転送を行っている最中で
は、ＤＭＡコントロ−ラはメモリに対してのみアドレス
の指定を行う。そして、デ−タ入出力装置はＤＭＡコン
トロ−ラによるアドレスバスを介したアドレスの指定を
無視し、ＤＭＡコントロ−ラがＤＡＣＫを発生すればデ
−タの入出力を行う。従来周知であるＤＭＡ転送はメモ
リとデ−タ入出力装置とのデ−タ転送であるが、メモリ
の代りにデ−タ入出力装置を指定できるようにすれば、
複数のデ−タの入出力装置間即ち送信装置と受信装置と
の間のデ−タ転送におけるバッファメモリが不要にな
る。本願の各請求項の発明は、ＤＭＡ転送においてメモ
リの代りにデ−タ入出力装置を指定するように変形した
ものである。上述のような思想に従う各請求項の発明に
よれば、送信装置から受信装置にバッファメモリ（ＲＡ
Ｍ）を介さずにデータを転送することができるので、デ
ータ転送時間の短縮を図ることができる。更に詳細に
は、データ送信装置とデータ受信装置との両方がデータ
転送準備完了を示す信号（ＤＲＥＱ）を発生しているか
否かを判定し、この判定に基づいてデータ転送を実行す
るので、データ転送を確実に行うことができる。そし
て、このデータ転送はバッファメモリを介さずに実行さ
れるので、短時間に終了し、また装置の低コスト化が達
成される。また、バッファメモリを介さないで直接に転
送するので、データ転送のソフトウエアが簡単になる。
また、バッファメモリにデータが格納されている状態で
の停電によるデータの消失の問題が発生しなくなり、デ
ータ転送の信頼性が高くなる。また、請求項３及び８に
示すように、データ送信装置から第１及び第２のデータ
受信装置へのデータ転送が直接に且つ同時に実行される
ので、ミラーリング記憶を短時間に行うことができる。
また、請求項６〜１９においては、データ転送要求信号
（ＤＲＥＱ）を制御装置に与え、制御装置がデータ転送
許可信号（ＤＡＣＫ）を発生するように構成するので、
従来から使用されているＤＭＡコントローラを使用して
本発明に係わるデータ転送装置を作ることができ、この
コストの上昇を抑えることができる。
【００１１】
【第１の実施例】次に、図２〜図８を参照して本発明の
第１の実施例に係わるコンピュータシステムを説明す
る。図２は本実施例のコンピュータシステムを図１と同
様に原理的即ち概略的に示すものである。このコンピュ
ータシステムは、図１と同様に、ホスト装置１とミラー
リング記憶装置２ａとの組み合せから成る。ホスト装置
１はパーソナルコンピュータであって、内部バス（シス
テムバス）に接続された周知のＣＰＵ、ＲＡＭ、ＲＯ
Ｍ、キーボード、ディスプレイ、及びＳＣＳＩバス５と
のインタフェース、ＨＤＤ、フロッピ−ディスク装置等
を含む。
第１の実施例に係わるコンピュータシステムを説明す
る。図２は本実施例のコンピュータシステムを図１と同
様に原理的即ち概略的に示すものである。このコンピュ
ータシステムは、図１と同様に、ホスト装置１とミラー
リング記憶装置２ａとの組み合せから成る。ホスト装置
１はパーソナルコンピュータであって、内部バス（シス
テムバス）に接続された周知のＣＰＵ、ＲＡＭ、ＲＯ
Ｍ、キーボード、ディスプレイ、及びＳＣＳＩバス５と
のインタフェース、ＨＤＤ、フロッピ−ディスク装置等
を含む。
【００１２】ミラーリング記憶装置２ａは、図１からバ
ッファメモリとしてのＲＡＭ９を省き、この代りにバス
コントローラ（バス制御器）２０を付加したものであ
る。従って、このミラーリング記憶装置２ａは、図１の
装置２と同様に、ＳＣＳＩバス５を介してホスト装置１
に接続された第１のインタフェース６と、デ−タ入力出
力装置（Ｉ／Ｏデバイス）としての第１及び第２のディ
スク記憶装置３、４と、データ転送制御装置８とを有
し、これ等を接続するバス６の中に本発明に従うバスコ
ントローラ２０を配置したものである。なお、図２の第
１及び第２のディスク記憶装置３、４は図１と同様に構
成されている。また、データ転送制御装置８も図１と同
様に形成されている。但し、マイクロコンピュータ８ａ
の中のＲＯＭに含まれているデータ転送プログラム（ソ
フトウエア）は図１と図２で異なる。
ッファメモリとしてのＲＡＭ９を省き、この代りにバス
コントローラ（バス制御器）２０を付加したものであ
る。従って、このミラーリング記憶装置２ａは、図１の
装置２と同様に、ＳＣＳＩバス５を介してホスト装置１
に接続された第１のインタフェース６と、デ−タ入力出
力装置（Ｉ／Ｏデバイス）としての第１及び第２のディ
スク記憶装置３、４と、データ転送制御装置８とを有
し、これ等を接続するバス６の中に本発明に従うバスコ
ントローラ２０を配置したものである。なお、図２の第
１及び第２のディスク記憶装置３、４は図１と同様に構
成されている。また、データ転送制御装置８も図１と同
様に形成されている。但し、マイクロコンピュータ８ａ
の中のＲＯＭに含まれているデータ転送プログラム（ソ
フトウエア）は図１と図２で異なる。
【００１３】図２のコンピュータシステムをミラーリン
グ動作させる場合においては、ホスト装置１と第１のイ
ンタフェース６とがデータ送信装置として機能し、第１
及び第２のディスク記憶装置３、４が第１及び第２のデ
ータ受信装置として機能する。また、図２のコンピュー
タシステムの第１及び第２のディスク記憶装置３、４を
書き込み（ライト）動作のみでなく読み出し（リード）
動作させる場合においては、例えば、ホスト装置１と第
１のインタフェース６が第１の送受信装置として機能
し、第１及び第２のディスク記憶装置３、４が第２及び
第３のデータ送受信装置として機能する。
グ動作させる場合においては、ホスト装置１と第１のイ
ンタフェース６とがデータ送信装置として機能し、第１
及び第２のディスク記憶装置３、４が第１及び第２のデ
ータ受信装置として機能する。また、図２のコンピュー
タシステムの第１及び第２のディスク記憶装置３、４を
書き込み（ライト）動作のみでなく読み出し（リード）
動作させる場合においては、例えば、ホスト装置１と第
１のインタフェース６が第１の送受信装置として機能
し、第１及び第２のディスク記憶装置３、４が第２及び
第３のデータ送受信装置として機能する。
【００１４】図３は図２のミラーリング記憶装置２ａを
更に詳しく示すものである。バスコントローラとしての
第１、第２及び第３のインタフェース６、１０、１１は
互いに同一構成であって、データ端子Ａ1 、Ａ2 、Ａ3
と、アドレス端子Ｂ1 、Ｂ2、Ｂ3 と、データ転送許可
信号（ＤＡＣＫ）入力端子Ｃ1 、Ｃ2 、Ｃ3 と、データ
転送要求信号（ＤＲＥＱ）出力端子Ｄ1 、Ｄ2 、Ｄ3
と、リード制御信号入力端子Ｅ1 、Ｅ2 、Ｅ3 と、ライ
ト制御信号入力端子Ｆ1 、Ｆ2 、Ｆ3 と、割込み指令信
号（ＩＮＴ）出力端子Ｇ1 、Ｇ2 、Ｇ3 とを有する。
更に詳しく示すものである。バスコントローラとしての
第１、第２及び第３のインタフェース６、１０、１１は
互いに同一構成であって、データ端子Ａ1 、Ａ2 、Ａ3
と、アドレス端子Ｂ1 、Ｂ2、Ｂ3 と、データ転送許可
信号（ＤＡＣＫ）入力端子Ｃ1 、Ｃ2 、Ｃ3 と、データ
転送要求信号（ＤＲＥＱ）出力端子Ｄ1 、Ｄ2 、Ｄ3
と、リード制御信号入力端子Ｅ1 、Ｅ2 、Ｅ3 と、ライ
ト制御信号入力端子Ｆ1 、Ｆ2 、Ｆ3 と、割込み指令信
号（ＩＮＴ）出力端子Ｇ1 、Ｇ2 、Ｇ3 とを有する。
【００１５】図５は互いに同一構成の図３の第１〜第３
のインタフェース６、１０、１１の内のいずれか１つを
原理的に示すものであり、リード／ライト準備制御回路
２１と、リード／ライト実行制御回路２２と、データ転
送要求信号（ＤＲＥＱ）発生回路２３と、割込み要求信
号（ＩＮＴ）発生回路２４とから成る。リード／ライト
準備制御回路２１は、ＳＣＳＩバス５又は１２又は１３
に接続され、且つデータ端子Ａ及びアドレス端子Ｂに接
続され、データ転送制御装置８から端子Ａに送られたデ
ータを端子Ｂに送られたアドレスに従って抽出する。即
ち、第１、第２及び第３のインタフェース６、１０、１
１には互いに異なるアドレスが付けられており、制御装
置８はインタフェース６、１０、１１のアドレス信号を
発生すると共に、アドレス信号で指定されたインタフェ
ースに所定のデータ転送準備指令即ちデータリード／ラ
イト準備指令を送る。インタフェース６又は１０又は１
１のリード／ライト準備制御回路は、上述のデータ転送
指令に応答してデータ転送即ちリード／ライトの準備を
実行する。第１のインタフェース６の場合にはホスト装
置１からのデータのリード又はホスト装置１へのデータ
のライトの準備を実行する。第２及び第３のインタフェ
ース１０、１１の場合には、第１及び第２のＨＤＤ１
４、１５によるデータのリード又はライトの準備を行
う。
のインタフェース６、１０、１１の内のいずれか１つを
原理的に示すものであり、リード／ライト準備制御回路
２１と、リード／ライト実行制御回路２２と、データ転
送要求信号（ＤＲＥＱ）発生回路２３と、割込み要求信
号（ＩＮＴ）発生回路２４とから成る。リード／ライト
準備制御回路２１は、ＳＣＳＩバス５又は１２又は１３
に接続され、且つデータ端子Ａ及びアドレス端子Ｂに接
続され、データ転送制御装置８から端子Ａに送られたデ
ータを端子Ｂに送られたアドレスに従って抽出する。即
ち、第１、第２及び第３のインタフェース６、１０、１
１には互いに異なるアドレスが付けられており、制御装
置８はインタフェース６、１０、１１のアドレス信号を
発生すると共に、アドレス信号で指定されたインタフェ
ースに所定のデータ転送準備指令即ちデータリード／ラ
イト準備指令を送る。インタフェース６又は１０又は１
１のリード／ライト準備制御回路は、上述のデータ転送
指令に応答してデータ転送即ちリード／ライトの準備を
実行する。第１のインタフェース６の場合にはホスト装
置１からのデータのリード又はホスト装置１へのデータ
のライトの準備を実行する。第２及び第３のインタフェ
ース１０、１１の場合には、第１及び第２のＨＤＤ１
４、１５によるデータのリード又はライトの準備を行
う。
【００１６】ＤＲＥＱ発生回路２３は、リード／ライト
準備制御回路２１によるリード／ライト（データ転送）
の準備が完了したか否かを検出し、準備が完了した時に
これを示すデータ転送要求信号（ＤＲＥＱ）を出力端子
Ｆに送出する。
準備制御回路２１によるリード／ライト（データ転送）
の準備が完了したか否かを検出し、準備が完了した時に
これを示すデータ転送要求信号（ＤＲＥＱ）を出力端子
Ｆに送出する。
【００１７】リード／ライト実行制御回路２２は、端子
Ｃから与えられたデータ転送許可信号ＤＡＣＫと端子Ｅ
から与えられたリード制御信号Ｒ又は端子Ｆから与えら
れたライト制御信号Ｗに応答して所望のリード又はライ
ト即ちデータの送信又は受信を実行する。なお、リ−ド
／ライト準備制御回路２１とリ−ド／ライト実行制御回
路２２とを合せてリ−ド／ライト制御回路として形成す
ることもできる。
Ｃから与えられたデータ転送許可信号ＤＡＣＫと端子Ｅ
から与えられたリード制御信号Ｒ又は端子Ｆから与えら
れたライト制御信号Ｗに応答して所望のリード又はライ
ト即ちデータの送信又は受信を実行する。なお、リ−ド
／ライト準備制御回路２１とリ−ド／ライト実行制御回
路２２とを合せてリ−ド／ライト制御回路として形成す
ることもできる。
【００１８】割込要求信号発生回路２４は、バス５又は
１２又は１３からの割込み情報に従って、データ転送指
令としてのマイコン８ａの割込み信号ＩＮＴを端子Ｇに
送出する。なお、図５の端子Ａ〜Ｇは、図３の端子Ａ1
〜Ｇ1 、Ａ2 〜Ｇ2 、Ａ3 〜Ｇ3 に対応している。上述
のインタフェース６、１０、１１はウエスタンデジタル
社のインタフェースチップＷＤ３３Ｃ９３Ｂ又はこれに
類似のもので構成することができる。
１２又は１３からの割込み情報に従って、データ転送指
令としてのマイコン８ａの割込み信号ＩＮＴを端子Ｇに
送出する。なお、図５の端子Ａ〜Ｇは、図３の端子Ａ1
〜Ｇ1 、Ａ2 〜Ｇ2 、Ａ3 〜Ｇ3 に対応している。上述
のインタフェース６、１０、１１はウエスタンデジタル
社のインタフェースチップＷＤ３３Ｃ９３Ｂ又はこれに
類似のもので構成することができる。
【００１９】図６は図３のデータ転送制御装置８を機能
的に示す図である。この制御装置８は、マイコン８ａか
ら成る転送指令データ作成手段２５を有する。この転送
指令データ作成手段２５は、内蔵されているＲＯＭ及び
ＲＡＭ、第１〜第３のインタフェース６、１０、１１、
バスコントローラ２０にデータ転送制御に必要な制御デ
ータを送る。この制御データは時分割伝送するために、
上述のマイコン８ａ内のＲＯＭ及びＲＡＭ、インタフェ
ース６、１０、１１、バスコントローラ２０にはアドレ
スが付けられており、アドレスバスに対してアドレス信
号を送出すると共にデータバスに所定の制御データを送
る。ＤＭＡコントローラ８ｂはデータ転送許可信号（Ｄ
ＡＣＫ）発生回路２６とリード／ライト制御信号発生回
路２７とアドレス発生回路１００とを有する。データ転
送許可信号発生回路２６はライン２８のデータ転送要求
信号ＤＲＥＱに応答して所定遅延時間後にデータ転送許
可信号ＤＡＣＫをライン２９に出力する。ＤＭＡコント
ローラ８ｂのリード／ライト制御発生回路２７は、ライ
ン２８によってデータ転送要求信号ＤＲＥＱが与えられ
た時にマイコン８ａで指定されたリード／ライト指令を
各インタフェース６、１０、１１に与えるものである。
このリード／ライト制御発生回路２７の出力ライン３０
は、第２及び第３のインタフェース１０、１１に対して
リード（送信）指令を与える信号線であり、出力ライン
３１は第２及び第３のインタフェース１０、１１に対し
てライト（受信）指令を与える信号線であり、ライン３
２は第１のインタフェース６にリード（送信）指令を与
える信号線であり、出力ライン３３は第１のインタフェ
ース６にライト（受信）指令を与える信号線である。ア
ドレス発生回路１００はマイコン８ａからの書き込み指
令（書き込みストロ−ブ）に応答してこの実施例では設
けられていない架空のメモリのアドレス信号を発生し、
これをアドレスバス７２に送る。なお、データ転送制御
装置８は、株式会社日立製作所のＩＣであるＳＨ７０３
２又はこれに類似のもので構成し得る。
的に示す図である。この制御装置８は、マイコン８ａか
ら成る転送指令データ作成手段２５を有する。この転送
指令データ作成手段２５は、内蔵されているＲＯＭ及び
ＲＡＭ、第１〜第３のインタフェース６、１０、１１、
バスコントローラ２０にデータ転送制御に必要な制御デ
ータを送る。この制御データは時分割伝送するために、
上述のマイコン８ａ内のＲＯＭ及びＲＡＭ、インタフェ
ース６、１０、１１、バスコントローラ２０にはアドレ
スが付けられており、アドレスバスに対してアドレス信
号を送出すると共にデータバスに所定の制御データを送
る。ＤＭＡコントローラ８ｂはデータ転送許可信号（Ｄ
ＡＣＫ）発生回路２６とリード／ライト制御信号発生回
路２７とアドレス発生回路１００とを有する。データ転
送許可信号発生回路２６はライン２８のデータ転送要求
信号ＤＲＥＱに応答して所定遅延時間後にデータ転送許
可信号ＤＡＣＫをライン２９に出力する。ＤＭＡコント
ローラ８ｂのリード／ライト制御発生回路２７は、ライ
ン２８によってデータ転送要求信号ＤＲＥＱが与えられ
た時にマイコン８ａで指定されたリード／ライト指令を
各インタフェース６、１０、１１に与えるものである。
このリード／ライト制御発生回路２７の出力ライン３０
は、第２及び第３のインタフェース１０、１１に対して
リード（送信）指令を与える信号線であり、出力ライン
３１は第２及び第３のインタフェース１０、１１に対し
てライト（受信）指令を与える信号線であり、ライン３
２は第１のインタフェース６にリード（送信）指令を与
える信号線であり、出力ライン３３は第１のインタフェ
ース６にライト（受信）指令を与える信号線である。ア
ドレス発生回路１００はマイコン８ａからの書き込み指
令（書き込みストロ−ブ）に応答してこの実施例では設
けられていない架空のメモリのアドレス信号を発生し、
これをアドレスバス７２に送る。なお、データ転送制御
装置８は、株式会社日立製作所のＩＣであるＳＨ７０３
２又はこれに類似のもので構成し得る。
【００２０】図３において、バス７は複数本の信号線か
ら成るデータバス７１及びアドレスバス７２と、制御バ
スとから成る。データバス７１及びアドレスバス７２は
第１〜第３のインタフェース６、１０、１１の端子Ａ1
〜Ａ3 、Ｂ1 〜Ｂ3 にそれぞれ接続され且つ本発明に従
うバスコントローラ２０にも接続されている。制御バス
は第１、第２及び第３のデータ転送許可信号ライン７３
ａ、７３ｂ、７３ｃと、第１、第２及び第３のデータ転
送要求信号ライン７４ａ、７４ｂ、７４ｃと、第１、第
２及び第３のリード制御信号ライン７５ａ、７５ｂ、７
５ｃと、第１、第２及び第３のライト制御信号ライン７
６ａ、７６ｂ、７６ｃとから成り、これ等はバスコント
ローラ２０を介してＤＭＡコントローラ８ｂのライン２
８〜３３に接続されている。なお、ライン７３ａ、７４
ａ、７５ａ、７６ａは第１のインタフェース６の端子Ｃ
1 、Ｄ1 、Ｅ1 、Ｆ1 に接続され、ライン７３ｂ、７４
ｂ、７５ｂ、７６ｂは第２のインタフェース１０の端子
Ｃ2 、Ｄ2 、Ｅ2 、Ｆ2 に接続され、ライン７３ｃ、７
４ｃ、７５ｃ、７６ｃは第３のインタフェース１１の端
子Ｃ3 、Ｄ3 、Ｅ3 、Ｆ3 に接続されている。
ら成るデータバス７１及びアドレスバス７２と、制御バ
スとから成る。データバス７１及びアドレスバス７２は
第１〜第３のインタフェース６、１０、１１の端子Ａ1
〜Ａ3 、Ｂ1 〜Ｂ3 にそれぞれ接続され且つ本発明に従
うバスコントローラ２０にも接続されている。制御バス
は第１、第２及び第３のデータ転送許可信号ライン７３
ａ、７３ｂ、７３ｃと、第１、第２及び第３のデータ転
送要求信号ライン７４ａ、７４ｂ、７４ｃと、第１、第
２及び第３のリード制御信号ライン７５ａ、７５ｂ、７
５ｃと、第１、第２及び第３のライト制御信号ライン７
６ａ、７６ｂ、７６ｃとから成り、これ等はバスコント
ローラ２０を介してＤＭＡコントローラ８ｂのライン２
８〜３３に接続されている。なお、ライン７３ａ、７４
ａ、７５ａ、７６ａは第１のインタフェース６の端子Ｃ
1 、Ｄ1 、Ｅ1 、Ｆ1 に接続され、ライン７３ｂ、７４
ｂ、７５ｂ、７６ｂは第２のインタフェース１０の端子
Ｃ2 、Ｄ2 、Ｅ2 、Ｆ2 に接続され、ライン７３ｃ、７
４ｃ、７５ｃ、７６ｃは第３のインタフェース１１の端
子Ｃ3 、Ｄ3 、Ｅ3 、Ｆ3 に接続されている。
【００２１】図４は図３のバスコントローラ２０を詳し
く示すものである。このバスコントローラ２０は論理積
（ＡＮＤ）機能を有する論理ゲート回路７７と、説明的
に示すスイッチ７８、、７８ａ、７９、８０、８１、８
１ａ、８２、８２ａ、８３と、アドレスデコーダ８４
と、ラッチ回路８５と、モ−ドデコーダ８６とから成
る。なお、スイッチ７８〜８３は論理ゲート回路に置き
換えることができる。即ちバスコントローラ２０の全部
を例えばＰＬＡ（Programmable Logic Array）で構成
することができる。論理ゲ−トする場合にはスイッチ７
８、７８ａ、８０、８１、８２、８３を図４でＬ1 で示
す全ての入力と出力を反転したＡＮＤゲ−トとすること
ができ、スイッチ７９、８１ａを図４でＬ2 で示すモ−
ド切替信号の入力のみを反転したＡＮＤゲ−トとするこ
とができる。なお、モ−ドデコ−ダ８６は低レベルが真
のモ−ド切替信号を発生するものとする。
く示すものである。このバスコントローラ２０は論理積
（ＡＮＤ）機能を有する論理ゲート回路７７と、説明的
に示すスイッチ７８、、７８ａ、７９、８０、８１、８
１ａ、８２、８２ａ、８３と、アドレスデコーダ８４
と、ラッチ回路８５と、モ−ドデコーダ８６とから成
る。なお、スイッチ７８〜８３は論理ゲート回路に置き
換えることができる。即ちバスコントローラ２０の全部
を例えばＰＬＡ（Programmable Logic Array）で構成
することができる。論理ゲ−トする場合にはスイッチ７
８、７８ａ、８０、８１、８２、８３を図４でＬ1 で示
す全ての入力と出力を反転したＡＮＤゲ−トとすること
ができ、スイッチ７９、８１ａを図４でＬ2 で示すモ−
ド切替信号の入力のみを反転したＡＮＤゲ−トとするこ
とができる。なお、モ−ドデコ−ダ８６は低レベルが真
のモ−ド切替信号を発生するものとする。
【００２２】ＤＭＡコントローラ８ｂから導出されてい
るデータ転送許可信号ライン２９はＤＡＣＫライン７３
ａによって第１のインタフェース６の端子Ｃ1 に接続さ
れていると共に、スイッチ７８、７８ａとＤＡＣＫライ
ン７３ｂ、７３ｃを介して第２及び第３のインタフェー
ス１０、１１の端子Ｃ2 、Ｃ3 に接続されている。
るデータ転送許可信号ライン２９はＤＡＣＫライン７３
ａによって第１のインタフェース６の端子Ｃ1 に接続さ
れていると共に、スイッチ７８、７８ａとＤＡＣＫライ
ン７３ｂ、７３ｃを介して第２及び第３のインタフェー
ス１０、１１の端子Ｃ2 、Ｃ3 に接続されている。
【００２３】論理ゲート回路７７は３つの入力端子を有
し、この内の１つはＤＲＥＱライン７４ａを介して第１
のインタフェース６の端子Ｄ1 に接続され、別の１つは
スイッチ８１ａとライン７４ｃを介して第３のインタ−
フエ−ス１１の端子Ｄ3 に接続され、残りの１つはスイ
ッチ７９とＤＲＥＱライン７４ｂを介して第２のインタ
フェース１０の端子Ｄ2 に接続されている。第１〜第３
のインタフェース６、１０、１１は低レベル状態の時が
真、高レベル状態の時が偽となる負論理に構成されてい
るので、論理ゲート回路７７は入力反転及び出力反転の
ＡＮＤゲート即ちＯＲゲートと同一の動作をする回路か
ら成る。この論理ゲート回路７７の出力はＤＲＥＱライ
ン２８によってＤＭＡコントローラ８ｂに接続されてい
る。
し、この内の１つはＤＲＥＱライン７４ａを介して第１
のインタフェース６の端子Ｄ1 に接続され、別の１つは
スイッチ８１ａとライン７４ｃを介して第３のインタ−
フエ−ス１１の端子Ｄ3 に接続され、残りの１つはスイ
ッチ７９とＤＲＥＱライン７４ｂを介して第２のインタ
フェース１０の端子Ｄ2 に接続されている。第１〜第３
のインタフェース６、１０、１１は低レベル状態の時が
真、高レベル状態の時が偽となる負論理に構成されてい
るので、論理ゲート回路７７は入力反転及び出力反転の
ＡＮＤゲート即ちＯＲゲートと同一の動作をする回路か
ら成る。この論理ゲート回路７７の出力はＤＲＥＱライ
ン２８によってＤＭＡコントローラ８ｂに接続されてい
る。
【００２４】ＤＭＡコントローラ８ｂから導出された制
御信号ライン３０はスイッチ８０とライン７５ｂを介し
て第２のインタフェース１０のリード制御端子Ｅ2 に接
続されていると共に、スイッチ８１とライン７５ｃを介
して第３のインタフェース１１のリード制御端子Ｅ3 に
接続されている。ＤＭＡコントローラ８ｂから導出され
たライン３１はスイッチ８２とライン７６ｂを介して第
２のインタフェース１０のライト制御端子Ｆ2 に接続さ
れていると共にスイッチ８２ａとライン７６ｃを介して
第３のインタフェース１１のライト制御端子Ｆ3 に接続
されている。ＤＭＡコントローラ８ｂから導出されたラ
イン３２はライン７５ａを介して第１のインタフェース
６のリード制御端子Ｅ1 に接続されている。ＤＭＡコン
トローラ８ｂから導出されたライン３３はスイッチ８３
とライン７６ａを介して第１のインタフェース６のライ
ト制御端子Ｆ1 に接続されている。
御信号ライン３０はスイッチ８０とライン７５ｂを介し
て第２のインタフェース１０のリード制御端子Ｅ2 に接
続されていると共に、スイッチ８１とライン７５ｃを介
して第３のインタフェース１１のリード制御端子Ｅ3 に
接続されている。ＤＭＡコントローラ８ｂから導出され
たライン３１はスイッチ８２とライン７６ｂを介して第
２のインタフェース１０のライト制御端子Ｆ2 に接続さ
れていると共にスイッチ８２ａとライン７６ｃを介して
第３のインタフェース１１のライト制御端子Ｆ3 に接続
されている。ＤＭＡコントローラ８ｂから導出されたラ
イン３２はライン７５ａを介して第１のインタフェース
６のリード制御端子Ｅ1 に接続されている。ＤＭＡコン
トローラ８ｂから導出されたライン３３はスイッチ８３
とライン７６ａを介して第１のインタフェース６のライ
ト制御端子Ｆ1 に接続されている。
【００２５】スイッチ７８〜８３を制御するためにアド
レスデコーダ８４はアドレスバス７２に接続され、ラッ
チ回路８５がデータバス７１に接続されている。アドレ
スデコーダ８４は図３の制御装置８からアドレスバス７
２に送出されたバスコントローラ２０を示すアドレス信
号を抽出し、このアドレス信号が得られた時にラッチ回
路８５を動作させ、データバスライン７１のモードデー
タをラッチする。ラッチ回路８５でラッチされたモード
データはモード用デコーダ８６で第１、第２及び第３の
モード信号に変換され、各モード信号はライン８７、８
８、８９に送出される。ライン８７に得られる第１のモ
ード信号は第１のインタフェース６から第２及び第３の
インタフェース１０、１１に同一のデータを同時に転送
するモードであり、ライン８８の第２のモード信号は第
２のインタフェース１０から第１のインタフェース６に
データを転送するモードであり、ライン８９の第３のモ
ード信号は第３のインタフェース１１から第１のインタ
フェース１０にデータを転送するモードである。なお、
更に第２及び第３のインタフェース１０、１１の相互間
でデータをやりとする第４のモード等の別のモードを付
加することができる。第１のモードを得るためにライン
８７はスイッチ７８、７８ａ、７９、８１ａ、８２、８
２ａの制御端子に接続されている。スイッチ７８、７８
ａ、７９、８１ａ、８２、８２ａは第１のモードの時に
オンになり、信号伝送路を形成する。第２のモードを得
るために、ライン８８がスイッチ７８、７９、８０、８
３の制御端子に接続されている。スイッチ７８、７９、
８０、８３は第２のモードの時にオンになる。第３のモ
ードを得るためにライン８９がスイッチ７８ａ、８１、
８１ａ、８３の制御端子に接続されている。この第３の
モードではスイッチ７８ａ、８１、８１ａ、８３がオン
になる。従って、スイッチ７８、７８ａ、７９、８１
ａ、８３は両方のモードでオンになる。なお、１つのス
イッチ７８、７８ａ、７９、８１ａ、８３を両方でオン
にする代りに各モードに対応して２つのスイッチを設
け、これ等を並列に接続してもよい。
レスデコーダ８４はアドレスバス７２に接続され、ラッ
チ回路８５がデータバス７１に接続されている。アドレ
スデコーダ８４は図３の制御装置８からアドレスバス７
２に送出されたバスコントローラ２０を示すアドレス信
号を抽出し、このアドレス信号が得られた時にラッチ回
路８５を動作させ、データバスライン７１のモードデー
タをラッチする。ラッチ回路８５でラッチされたモード
データはモード用デコーダ８６で第１、第２及び第３の
モード信号に変換され、各モード信号はライン８７、８
８、８９に送出される。ライン８７に得られる第１のモ
ード信号は第１のインタフェース６から第２及び第３の
インタフェース１０、１１に同一のデータを同時に転送
するモードであり、ライン８８の第２のモード信号は第
２のインタフェース１０から第１のインタフェース６に
データを転送するモードであり、ライン８９の第３のモ
ード信号は第３のインタフェース１１から第１のインタ
フェース１０にデータを転送するモードである。なお、
更に第２及び第３のインタフェース１０、１１の相互間
でデータをやりとする第４のモード等の別のモードを付
加することができる。第１のモードを得るためにライン
８７はスイッチ７８、７８ａ、７９、８１ａ、８２、８
２ａの制御端子に接続されている。スイッチ７８、７８
ａ、７９、８１ａ、８２、８２ａは第１のモードの時に
オンになり、信号伝送路を形成する。第２のモードを得
るために、ライン８８がスイッチ７８、７９、８０、８
３の制御端子に接続されている。スイッチ７８、７９、
８０、８３は第２のモードの時にオンになる。第３のモ
ードを得るためにライン８９がスイッチ７８ａ、８１、
８１ａ、８３の制御端子に接続されている。この第３の
モードではスイッチ７８ａ、８１、８１ａ、８３がオン
になる。従って、スイッチ７８、７８ａ、７９、８１
ａ、８３は両方のモードでオンになる。なお、１つのス
イッチ７８、７８ａ、７９、８１ａ、８３を両方でオン
にする代りに各モードに対応して２つのスイッチを設
け、これ等を並列に接続してもよい。
【００２６】図７はＨＤＤ１４又は１５を原理的に示す
ものである。２つのＨＤＤ１４及び１５は同一に構成さ
れており、記録媒体磁気ディスク９０と、信号変換磁気
ヘッド９１と、ディスク回転用モータ９２、このモータ
９２の制御及び駆動回路９３と、ヘッド９１に接続され
たリード／ライト回路９４と、ヘッド９１をディスク９
０の半径方向に移動するためのヘッド移動装置９５と、
ＳＣＳＩバス１２又は１３、モータ制御駆動回路９３、
リード／ライト回路９４及びヘッド移動装置９５に接続
されたＨＤＤインタフェース９６とから成る。第１及び
第２のＨＤＤ１４、１５は周知のものであるので、詳し
い説明は省略する。
ものである。２つのＨＤＤ１４及び１５は同一に構成さ
れており、記録媒体磁気ディスク９０と、信号変換磁気
ヘッド９１と、ディスク回転用モータ９２、このモータ
９２の制御及び駆動回路９３と、ヘッド９１に接続され
たリード／ライト回路９４と、ヘッド９１をディスク９
０の半径方向に移動するためのヘッド移動装置９５と、
ＳＣＳＩバス１２又は１３、モータ制御駆動回路９３、
リード／ライト回路９４及びヘッド移動装置９５に接続
されたＨＤＤインタフェース９６とから成る。第１及び
第２のＨＤＤ１４、１５は周知のものであるので、詳し
い説明は省略する。
【００２７】
【ミラーリング動作】次に、図２〜図７に示したシステ
ムによるミラーリング動作即ち前述の第１のモードの動
作を図８のフローチャートを参照して説明する。第１の
モードの場合には、ホスト装置１と第１のインタフェー
ス６とが送信装置となり、第１及び第２のディスク記憶
装置３、４が受信装置となる。まず、ホスト装置１が図
８のステップＳ1 に示すように第１及び第２のＨＤＤ１
４、１５に対するデータのライトを命令する。この命令
は第１のインタフェース６に送られ、第１のインタフェ
ース６はステップＳ2 に示すように制御装置８のマイコ
ン８ａに割込み要求信号を送る。これにより、マイコン
８ａはライト命令のデータを読み取り、ステップＳ3 に
示すようにこの命令に応じてデータ転送の準備命令を第
１〜第３のインタフェース６、１０、１１にデ−タバス
７１を介して送る。即ち、第１のインタフェース６に対
してはデータのリードの準備を要求し、第２及び第３の
インタフェース１０、１１にはデータのライトの準備を
要求する。これにより、ホスト装置１は、例えば内蔵す
るＨＤＤ又はＲＡＭからのデータの読み出しの準備が開
始する。また、第１及び第２のＨＤＤ１４、１５が駆動
され、データの書き込みの準備が開始する。また、制御
装置８はバスコントローラ２０に第１のモードを示すデ
ータを送る。バスコントローラ２０のデコーダ８６は第
１のモードを解読し、ライン８７によってスイッチ７
８、７９、８１ａ、８２をオンにする。次に、ステップ
Ｓ4 に示すようにライト及びリードの準備が完了したか
否かを判定し、各インタフェース６、１０、１１は準備
完了を示す信号即ちデータ転送要求信号ＤＲＥＱを作成
する。次に、ステップＳ5 においてバスコントローラ２
０は、論理ゲート回路７７によって３つのデータ転送要
求信号の全部が発生したか否かを判定する。全部のデー
タ転送要求信号が発生した時点でＤＭＡコントローラ８
ｂにデータ転送要求信号ＤＲＥＱを入力させる。これに
より、ステップＳ6 に示すようにＤＭＡコントローラ８
ｂはデータ転送許可信号ＤＡＣＫをライン２９によって
第１〜第３のインタフェース６、１０、１１に送る。ま
た、ライン３１によって第２及び第３のインタフェース
１０、１１にライト指令を送り、ライン３２によって第
１のインタフェース６にリード指令を送る。これによ
り、ホスト装置１のＲＡＭから第１及び第２のＨＤＤ１
４、１５に対するデータの転送が開始する。ミラ−リン
グ動作を更に詳しく説明すると、前述のステップＳ３に
おいて、第１〜第３のインタ−フェ−ス６、１０、１１
にはマイコン８ａからＤＭＡ転送の命令が与えられる。
本発明に従う変形ＤＭＡ転送において、デ−タ入出力装
置としての第１〜第３のインタ−フェ−ス６、１０、１
１を伴ったホスト装置１、ＨＤＤ１４、１５はＤＭＡコ
ントロ−ラ８ｂのアドレス発生回路１００からアドレス
バス７２に送出された架空のバッファメモリへのアドレ
ス指定を一切無視し、デ−タ転送許可信号ＤＡＣＫが入
来すれば、無条件でデ−タの読み書きを行う仕組みにな
っている。即ち、この変形ＤＭＡ転送において、テ−タ
転送許可信号ＤＡＣＫがインタ−フェ−ス６、１０、１
１に与えられると、これ等は、書き込みの場合には、デ
−タバスに載せられているデ−タを無条件で取り込み、
読み込みの場合には、出力すべきデ−タを無条件でデ−
タバスに載せる。正規のＤＭＡ転送はメモリとデ−タ入
出力装置との間のデ−タ転送であるが、本発明に従う変
形ＤＭＡ転送では、複数のデ−タ入出力装置としての第
１〜第３のインタ−フェ−ス６、１０、１１に対してＤ
ＭＡ転送の命令を送ることにより、バッファメモリを介
さないでテ−タ転送を行うことができる。即ち、ＤＭＡ
コントロ−ラ８ｂから見るとメモリと認識されているも
のが、デ−タ入出力装置即ちインタ−フェ−ス６、１
０、１１を伴うホスト装置１、ＨＤＤ１４、１５に置き
換わっている。メモリの代わりになるデ−タ入出力装置
としてのインタ−フェ−ス６、１０、１１は、デ−タの
入出力のきっかけとなる信号が必要となる。そこで、バ
スコントロ−ラが２０がデ−タ入出力に必要な制御信号
を作成する。このように装置を構成することにより、Ｄ
ＭＡコントロ−ラ８ｂが架空のメモリにデ−タを書き込
むように指定しつつ、実際には直接デ−タ入出力装置即
ちインタ−フェ−ス６、１０、１１を伴う装置に対して
デ−タを書き込むことが出来るようになる。なお、ＤＭ
Ａコントロ−ラ８ｂは、アドレス発生回路１００を有
し、デ−タ書き込み指令に応答して架空ＲＡＭに対する
アドレスを発生する。図２及び図３に示すシステムでは
ＲＡＭがバス７に接続されていないが、別の目的のため
にバス７にＲＡＭを接続することがある。このように、
ＲＡＭが接続されている場合又は接続される可能性のあ
る場合には、本発明に従う変形ＤＭＡ転送を行う時に、
ＲＡＭにはないアドレスをアドレス発生回路１００から
発生させることがデ−タ転送の安全性の面から望まし
い。
ムによるミラーリング動作即ち前述の第１のモードの動
作を図８のフローチャートを参照して説明する。第１の
モードの場合には、ホスト装置１と第１のインタフェー
ス６とが送信装置となり、第１及び第２のディスク記憶
装置３、４が受信装置となる。まず、ホスト装置１が図
８のステップＳ1 に示すように第１及び第２のＨＤＤ１
４、１５に対するデータのライトを命令する。この命令
は第１のインタフェース６に送られ、第１のインタフェ
ース６はステップＳ2 に示すように制御装置８のマイコ
ン８ａに割込み要求信号を送る。これにより、マイコン
８ａはライト命令のデータを読み取り、ステップＳ3 に
示すようにこの命令に応じてデータ転送の準備命令を第
１〜第３のインタフェース６、１０、１１にデ−タバス
７１を介して送る。即ち、第１のインタフェース６に対
してはデータのリードの準備を要求し、第２及び第３の
インタフェース１０、１１にはデータのライトの準備を
要求する。これにより、ホスト装置１は、例えば内蔵す
るＨＤＤ又はＲＡＭからのデータの読み出しの準備が開
始する。また、第１及び第２のＨＤＤ１４、１５が駆動
され、データの書き込みの準備が開始する。また、制御
装置８はバスコントローラ２０に第１のモードを示すデ
ータを送る。バスコントローラ２０のデコーダ８６は第
１のモードを解読し、ライン８７によってスイッチ７
８、７９、８１ａ、８２をオンにする。次に、ステップ
Ｓ4 に示すようにライト及びリードの準備が完了したか
否かを判定し、各インタフェース６、１０、１１は準備
完了を示す信号即ちデータ転送要求信号ＤＲＥＱを作成
する。次に、ステップＳ5 においてバスコントローラ２
０は、論理ゲート回路７７によって３つのデータ転送要
求信号の全部が発生したか否かを判定する。全部のデー
タ転送要求信号が発生した時点でＤＭＡコントローラ８
ｂにデータ転送要求信号ＤＲＥＱを入力させる。これに
より、ステップＳ6 に示すようにＤＭＡコントローラ８
ｂはデータ転送許可信号ＤＡＣＫをライン２９によって
第１〜第３のインタフェース６、１０、１１に送る。ま
た、ライン３１によって第２及び第３のインタフェース
１０、１１にライト指令を送り、ライン３２によって第
１のインタフェース６にリード指令を送る。これによ
り、ホスト装置１のＲＡＭから第１及び第２のＨＤＤ１
４、１５に対するデータの転送が開始する。ミラ−リン
グ動作を更に詳しく説明すると、前述のステップＳ３に
おいて、第１〜第３のインタ−フェ−ス６、１０、１１
にはマイコン８ａからＤＭＡ転送の命令が与えられる。
本発明に従う変形ＤＭＡ転送において、デ−タ入出力装
置としての第１〜第３のインタ−フェ−ス６、１０、１
１を伴ったホスト装置１、ＨＤＤ１４、１５はＤＭＡコ
ントロ−ラ８ｂのアドレス発生回路１００からアドレス
バス７２に送出された架空のバッファメモリへのアドレ
ス指定を一切無視し、デ−タ転送許可信号ＤＡＣＫが入
来すれば、無条件でデ−タの読み書きを行う仕組みにな
っている。即ち、この変形ＤＭＡ転送において、テ−タ
転送許可信号ＤＡＣＫがインタ−フェ−ス６、１０、１
１に与えられると、これ等は、書き込みの場合には、デ
−タバスに載せられているデ−タを無条件で取り込み、
読み込みの場合には、出力すべきデ−タを無条件でデ−
タバスに載せる。正規のＤＭＡ転送はメモリとデ−タ入
出力装置との間のデ−タ転送であるが、本発明に従う変
形ＤＭＡ転送では、複数のデ−タ入出力装置としての第
１〜第３のインタ−フェ−ス６、１０、１１に対してＤ
ＭＡ転送の命令を送ることにより、バッファメモリを介
さないでテ−タ転送を行うことができる。即ち、ＤＭＡ
コントロ−ラ８ｂから見るとメモリと認識されているも
のが、デ−タ入出力装置即ちインタ−フェ−ス６、１
０、１１を伴うホスト装置１、ＨＤＤ１４、１５に置き
換わっている。メモリの代わりになるデ−タ入出力装置
としてのインタ−フェ−ス６、１０、１１は、デ−タの
入出力のきっかけとなる信号が必要となる。そこで、バ
スコントロ−ラが２０がデ−タ入出力に必要な制御信号
を作成する。このように装置を構成することにより、Ｄ
ＭＡコントロ−ラ８ｂが架空のメモリにデ−タを書き込
むように指定しつつ、実際には直接デ−タ入出力装置即
ちインタ−フェ−ス６、１０、１１を伴う装置に対して
デ−タを書き込むことが出来るようになる。なお、ＤＭ
Ａコントロ−ラ８ｂは、アドレス発生回路１００を有
し、デ−タ書き込み指令に応答して架空ＲＡＭに対する
アドレスを発生する。図２及び図３に示すシステムでは
ＲＡＭがバス７に接続されていないが、別の目的のため
にバス７にＲＡＭを接続することがある。このように、
ＲＡＭが接続されている場合又は接続される可能性のあ
る場合には、本発明に従う変形ＤＭＡ転送を行う時に、
ＲＡＭにはないアドレスをアドレス発生回路１００から
発生させることがデ−タ転送の安全性の面から望まし
い。
【００２８】上述から明らかなように、本実施例によれ
ば、１回の転送によって同時に２台のＨＤＤ１４、１５
に対する同一データの記録が達成され、図１の従来方式
に比べて転送所要時間が約１／３になる。また、論理ゲ
ート回路７７を設けて３つのデータ転送要求信号の全部
が得られた時に１つのデータ転送要求信号をＤＭＡコン
トローラ８ｂに入力させる構成であるので、従来のＤＭ
Ａコントローラ８ｂを使用してミラーリング動作をさせ
ることができる。また、ミラーリング記憶装置２ａにバ
ッファメモリが不要になるので、図１に比べてコストの
低減を図ることができる。また、バッファメモリにデー
タを格納しないので、停電によるデータの消滅の可能性
を低めることができる。
ば、１回の転送によって同時に２台のＨＤＤ１４、１５
に対する同一データの記録が達成され、図１の従来方式
に比べて転送所要時間が約１／３になる。また、論理ゲ
ート回路７７を設けて３つのデータ転送要求信号の全部
が得られた時に１つのデータ転送要求信号をＤＭＡコン
トローラ８ｂに入力させる構成であるので、従来のＤＭ
Ａコントローラ８ｂを使用してミラーリング動作をさせ
ることができる。また、ミラーリング記憶装置２ａにバ
ッファメモリが不要になるので、図１に比べてコストの
低減を図ることができる。また、バッファメモリにデー
タを格納しないので、停電によるデータの消滅の可能性
を低めることができる。
【００２９】
【第２のモード】第１のＨＤＤ１４からホスト装置１に
データを転送する第２のモードの時には、これを示す命
令をホスト装置１が発生する。これにより、制御装置８
は第１のインタフェース６にライト準備を指令し、第２
のインタフェース１０にリード準備を指令し、バスコン
トローラ２０に第２のモードを示すデータを送る。バス
コントローラ２０においてはデコーダ８６が第２のモー
ドを解読し、スイッチ７８、７９、８０、８３をオンに
する。次に、第１及び第２のインタフェース６、１０の
両方からデータ転送要求信号ＤＲＥＱが発生すると、ゲ
ート回路７７の出力がデータ転送の要求を示す低レベル
になり、その後、ＤＭＡコントローラ８ｂからデータ転
送許可信号ＤＡＣＫが第１及び第２のインタフェース
６、１０に送られる。また、第１のインタフェース６に
はライト指令が与えられ、第２のインタフェース１０に
はリード指令が与えられる。これにより、第１のＨＤＤ
１４からホスト装置１へのデータ転送が行われる。
データを転送する第２のモードの時には、これを示す命
令をホスト装置１が発生する。これにより、制御装置８
は第１のインタフェース６にライト準備を指令し、第２
のインタフェース１０にリード準備を指令し、バスコン
トローラ２０に第２のモードを示すデータを送る。バス
コントローラ２０においてはデコーダ８６が第２のモー
ドを解読し、スイッチ７８、７９、８０、８３をオンに
する。次に、第１及び第２のインタフェース６、１０の
両方からデータ転送要求信号ＤＲＥＱが発生すると、ゲ
ート回路７７の出力がデータ転送の要求を示す低レベル
になり、その後、ＤＭＡコントローラ８ｂからデータ転
送許可信号ＤＡＣＫが第１及び第２のインタフェース
６、１０に送られる。また、第１のインタフェース６に
はライト指令が与えられ、第２のインタフェース１０に
はリード指令が与えられる。これにより、第１のＨＤＤ
１４からホスト装置１へのデータ転送が行われる。
【００３０】第３のモードにおいては、第２のモードと
同様な動作によって第２のＨＤＤ１５からホスト装置１
へのデータ転送が行われる。また、第１及び第２のＨＤ
Ｄ１４、１５の相互間においても第２及び第３のモード
と同様な方法でデータ転送することができる。この場合
には例えば第１のディスク記憶装置３が送信装置とな
り、第２のディスク記憶装置４が受信装置となる。な
お、第１及び第２のＨＤＤ１４、１５間のデータ転送の
場合には、ゲート回路７７からライン７４ａをスイッチ
又は別のゲート回路によって切り離す。
同様な動作によって第２のＨＤＤ１５からホスト装置１
へのデータ転送が行われる。また、第１及び第２のＨＤ
Ｄ１４、１５の相互間においても第２及び第３のモード
と同様な方法でデータ転送することができる。この場合
には例えば第１のディスク記憶装置３が送信装置とな
り、第２のディスク記憶装置４が受信装置となる。な
お、第１及び第２のＨＤＤ１４、１５間のデータ転送の
場合には、ゲート回路７７からライン７４ａをスイッチ
又は別のゲート回路によって切り離す。
【００３１】
【第２の実施例】次に、図９〜図１３を参照して第２の
実施例のコンピュータシステムを説明する。但し、図９
〜図１３及び後述する別の実施例を示す図面において、
図１〜図８と実質的に同一の部分又は実施例相互間にお
いて同一の部分には同一の符号を付してその説明を省略
する。
実施例のコンピュータシステムを説明する。但し、図９
〜図１３及び後述する別の実施例を示す図面において、
図１〜図８と実質的に同一の部分又は実施例相互間にお
いて同一の部分には同一の符号を付してその説明を省略
する。
【００３２】図９に概略的に示す第２の実施例のコンピ
ユータシステムは、図２のコンピュータシステムの第１
及び第２のディスク記憶装置３、４をＩＤＥ（Intellig
entDrive Electronics ）又はＡＴＡ（ＡＴ Attachme
nt）規格に従う第１及び第２のディスク記憶装置３ａ、
４ａに代え、これに適合するバスコントローラ２０ａを
設けた他は、図２と同一に構成したものである。第１及
び第２のＩＤＥディスク記憶装置３ａ、４ａは、第１及
び第２のＡＴＡインタフェース１０ａ、１１ａと第１及
び第２のＨＤＤ１４ａ、１５ａとから成る。ホスト装置
側のインタフェース６は第１の実施例と同様にＳＣＳＩ
規格のインタフェースである。
ユータシステムは、図２のコンピュータシステムの第１
及び第２のディスク記憶装置３、４をＩＤＥ（Intellig
entDrive Electronics ）又はＡＴＡ（ＡＴ Attachme
nt）規格に従う第１及び第２のディスク記憶装置３ａ、
４ａに代え、これに適合するバスコントローラ２０ａを
設けた他は、図２と同一に構成したものである。第１及
び第２のＩＤＥディスク記憶装置３ａ、４ａは、第１及
び第２のＡＴＡインタフェース１０ａ、１１ａと第１及
び第２のＨＤＤ１４ａ、１５ａとから成る。ホスト装置
側のインタフェース６は第１の実施例と同様にＳＣＳＩ
規格のインタフェースである。
【００３３】図１０は図９のミラーリング記憶装置２ｂ
を更に詳しく示すものである。ＨＤＤコントローラとし
ての第１及び第２のＡＴＡインタフェース１０ａ、１１
ａは、図３のインタフェース１０、１１と同様に、デー
タ端子Ａ2 、Ａ3 と、アドレス端子Ｂ2 、Ｂ3 と、デー
タ転送許可信号（ＤＡＣＫ）入力端子Ｃ2 、Ｃ3 と、デ
ータ転送要求信号（ＤＲＥＱ）出力端子Ｄ2 、Ｄ3 と、
リード制御信号入力端子Ｅ2 、Ｅ3 と、ライト制御信号
入力端子Ｆ2 、Ｆ3 とを有する他に、レデイ（ready ）
信号出力端子Ｈ2 、Ｈ3 を有する。この端子Ｈ2 、Ｈ3
にはレデイ信号ライン３５、３６が接続されている。バ
スコントローラ本体部３７は図３のバスコントローラ２
０に相当するものであり、この実施例ではライン３５、
３６のレディ信号に基づいて作成されたウエイト（wai
t）信号を出力するライン３４が設けられ、これがＤＭ
Ａコントローラ８ｂに接続されている。
を更に詳しく示すものである。ＨＤＤコントローラとし
ての第１及び第２のＡＴＡインタフェース１０ａ、１１
ａは、図３のインタフェース１０、１１と同様に、デー
タ端子Ａ2 、Ａ3 と、アドレス端子Ｂ2 、Ｂ3 と、デー
タ転送許可信号（ＤＡＣＫ）入力端子Ｃ2 、Ｃ3 と、デ
ータ転送要求信号（ＤＲＥＱ）出力端子Ｄ2 、Ｄ3 と、
リード制御信号入力端子Ｅ2 、Ｅ3 と、ライト制御信号
入力端子Ｆ2 、Ｆ3 とを有する他に、レデイ（ready ）
信号出力端子Ｈ2 、Ｈ3 を有する。この端子Ｈ2 、Ｈ3
にはレデイ信号ライン３５、３６が接続されている。バ
スコントローラ本体部３７は図３のバスコントローラ２
０に相当するものであり、この実施例ではライン３５、
３６のレディ信号に基づいて作成されたウエイト（wai
t）信号を出力するライン３４が設けられ、これがＤＭ
Ａコントローラ８ｂに接続されている。
【００３４】図１０のＩＤＥディスク記憶装置３ａ、４
ａは、同一構成であるので、図１２にはこれ等の内のい
ずれか一方のみが原理的に示されている。図１２のＨＤ
Ｄ１４ａ又は１５ａは図７のＨＤＤ１４又は１５からイ
ンタフェース９６を省いたものと同一である。ＨＤＤコ
ントローラとしてのＡＴＡインタフェース１０ａ又は１
１ａは、図５のＳＣＳＩインタフェースと同様に、リー
ド／ライト準備制御回路２１、リード／ライト実行制御
回路２２、データ転送要求信号（ＤＲＥＱ）発生回路２
３を有する他に、比較的小容量のバッファメモリ４０、
レデイ信号発生回路４１を有する。バッファメモリ４０
はデータ端子Ａ及びアドレス端子ＢとＨＤＤのリード／
ライト回路９４との間に接続されている。リード／ライ
ト準備制御回路２１はデータ端子Ａとアドレス端子Ｂに
接続され、この出力ラインはＨＤＤのヘッド移動装置９
５とモータ制御及び駆動回路９３に接続されている。リ
ード／ライト実行制御回路２２はリード制御信号入力端
子Ｃ、ライト制御信号入力端子Ｄ、データ転送許可信号
入力端子Ｅに接続され、データ転送時にリード又はライ
トするようにバッファメモリ４０を制御する。データ転
送要求信号（ＤＲＥＱ）発生回路２３はリード／ライト
準備制御回路２１に接続され、リード／ライトの準備が
完了した時に端子Ｆにデータ転送要求信号を出力する。
レデイ信号発生回路４１はデ−タ転送の中断の必要性を
判断する中断判定手段と呼ぶこともできるものであっ
て、バッファメモリ４０に接続され、バッファメモリ４
０にデータを格納することができるか否かを判断し、バ
ッファメモリ４０を介してデータ転送が可能な時には準
備完了を示す高レベルの信号を端子Ｈに出力し、バッフ
ァメモリ４０が満杯の時には準備中を示す低レベルの信
号を出力するものである。このレデイ信号発生回路４１
は、インタフェース１０ａ、１１ａがデータ転送要求信
号（ＤＥＲＱ）を発生していない期間にレデイ信号を高
レベルにするように形成されている。なお、図１２の端
子Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＨは、図１０及び図１１
の端子Ａ1 、Ｂ1 、Ｃ1 、Ｄ1 、Ｅ1 、Ｆ1 、Ｈ1 及び
Ａ2 、Ｂ2 、Ｃ2 、Ｄ2 、Ｅ2 、Ｆ2 、Ｈ2 に対応して
いる。また、図１２の端子Ａ〜Ｆ、ＨとＡＴＡインタフ
ェースで一般的に使用されている端子との対応関係を示
すと、ＡはＤＤで示されるデータ端子、ＢはＤＡで示さ
れたアドレス端子、ＣはＤＩＯＲで示されるドライブＩ
／Ｏリード端子、ＤはＤＩＯＷで示されるドライブＩ／
Ｏライト端子、ＥはＤＭＡＣＫで示されるＤＭＡアクノ
リッジ端子、ＦはＤＭＡＲＱで示されるＤＭＡリクエス
ト端子、ＨはＩＯＲＤＹで示されるＩ／Ｏチャネル・レ
デイ端子である。上記の各信号は負論理の信号であり、
低レベルで真である。
ａは、同一構成であるので、図１２にはこれ等の内のい
ずれか一方のみが原理的に示されている。図１２のＨＤ
Ｄ１４ａ又は１５ａは図７のＨＤＤ１４又は１５からイ
ンタフェース９６を省いたものと同一である。ＨＤＤコ
ントローラとしてのＡＴＡインタフェース１０ａ又は１
１ａは、図５のＳＣＳＩインタフェースと同様に、リー
ド／ライト準備制御回路２１、リード／ライト実行制御
回路２２、データ転送要求信号（ＤＲＥＱ）発生回路２
３を有する他に、比較的小容量のバッファメモリ４０、
レデイ信号発生回路４１を有する。バッファメモリ４０
はデータ端子Ａ及びアドレス端子ＢとＨＤＤのリード／
ライト回路９４との間に接続されている。リード／ライ
ト準備制御回路２１はデータ端子Ａとアドレス端子Ｂに
接続され、この出力ラインはＨＤＤのヘッド移動装置９
５とモータ制御及び駆動回路９３に接続されている。リ
ード／ライト実行制御回路２２はリード制御信号入力端
子Ｃ、ライト制御信号入力端子Ｄ、データ転送許可信号
入力端子Ｅに接続され、データ転送時にリード又はライ
トするようにバッファメモリ４０を制御する。データ転
送要求信号（ＤＲＥＱ）発生回路２３はリード／ライト
準備制御回路２１に接続され、リード／ライトの準備が
完了した時に端子Ｆにデータ転送要求信号を出力する。
レデイ信号発生回路４１はデ−タ転送の中断の必要性を
判断する中断判定手段と呼ぶこともできるものであっ
て、バッファメモリ４０に接続され、バッファメモリ４
０にデータを格納することができるか否かを判断し、バ
ッファメモリ４０を介してデータ転送が可能な時には準
備完了を示す高レベルの信号を端子Ｈに出力し、バッフ
ァメモリ４０が満杯の時には準備中を示す低レベルの信
号を出力するものである。このレデイ信号発生回路４１
は、インタフェース１０ａ、１１ａがデータ転送要求信
号（ＤＥＲＱ）を発生していない期間にレデイ信号を高
レベルにするように形成されている。なお、図１２の端
子Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＨは、図１０及び図１１
の端子Ａ1 、Ｂ1 、Ｃ1 、Ｄ1 、Ｅ1 、Ｆ1 、Ｈ1 及び
Ａ2 、Ｂ2 、Ｃ2 、Ｄ2 、Ｅ2 、Ｆ2 、Ｈ2 に対応して
いる。また、図１２の端子Ａ〜Ｆ、ＨとＡＴＡインタフ
ェースで一般的に使用されている端子との対応関係を示
すと、ＡはＤＤで示されるデータ端子、ＢはＤＡで示さ
れたアドレス端子、ＣはＤＩＯＲで示されるドライブＩ
／Ｏリード端子、ＤはＤＩＯＷで示されるドライブＩ／
Ｏライト端子、ＥはＤＭＡＣＫで示されるＤＭＡアクノ
リッジ端子、ＦはＤＭＡＲＱで示されるＤＭＡリクエス
ト端子、ＨはＩＯＲＤＹで示されるＩ／Ｏチャネル・レ
デイ端子である。上記の各信号は負論理の信号であり、
低レベルで真である。
【００３５】図１１は図１０のバスコントローラ本体部
３７を詳しく示すものである。このバスコントローラ本
体部３７は図４と同様に３つのデータ転送要求信号が入
力される第１の論理ゲート回路７７を有する他に、入力
反転及び出力反転のＯＲゲートから成る第２の論理ゲー
ト回路４２を有する。第２の論理ゲート回路４２の一方
の入力端子は第１のＡＴＡインタフェース１０ａのレデ
イ信号出力端子Ｈ2 に接続され、もう一方の入力端子は
第２のＡＴＡインタフェース１１ａのレデイ信号出力端
子Ｈ3 に接続されている。第２の論理ゲート回路４２は
端子Ｈ2 、Ｈ3のレデイ信号の両方が準備完了を示す高
レベルの時に高レベルの信号を発生し、これをライン３
４によってＤＭＡコントローラ８ｂに送り、またいずれ
か一方がデ−タ転送準備中即ちデ−タ転送の中断が必要
であることを示す低レベルの時には低レベルのウエイト
信号を発生し、これをＤＭＡコントローラ８ｂに送る。
従って、第２の論理ゲ−ト回路４２をデ−タ転送中断制
御手段と呼ぶこともできる。
３７を詳しく示すものである。このバスコントローラ本
体部３７は図４と同様に３つのデータ転送要求信号が入
力される第１の論理ゲート回路７７を有する他に、入力
反転及び出力反転のＯＲゲートから成る第２の論理ゲー
ト回路４２を有する。第２の論理ゲート回路４２の一方
の入力端子は第１のＡＴＡインタフェース１０ａのレデ
イ信号出力端子Ｈ2 に接続され、もう一方の入力端子は
第２のＡＴＡインタフェース１１ａのレデイ信号出力端
子Ｈ3 に接続されている。第２の論理ゲート回路４２は
端子Ｈ2 、Ｈ3のレデイ信号の両方が準備完了を示す高
レベルの時に高レベルの信号を発生し、これをライン３
４によってＤＭＡコントローラ８ｂに送り、またいずれ
か一方がデ−タ転送準備中即ちデ−タ転送の中断が必要
であることを示す低レベルの時には低レベルのウエイト
信号を発生し、これをＤＭＡコントローラ８ｂに送る。
従って、第２の論理ゲ−ト回路４２をデ−タ転送中断制
御手段と呼ぶこともできる。
【００３６】図１１のＤＭＡコントローラ８ｂは、図１
３に示すように図６に示すものと実質的に同一である。
但し、図１１の第２の論理ゲート回路４２から導出され
ているウエイト信号ライン３４がリード／ライト制御信
号発生回路２７に接続されている点で図６と異なる。リ
ード／ライト制御信号発生回路２７は、ライン３４のウ
エイト信号がウエイトを示している時には、デ−タ転送
を中断するためにリード及び／又はライトを指令しない
で、ウエイトが解除された時（準備完了時）にリード及
び／又はライトを指令する。
３に示すように図６に示すものと実質的に同一である。
但し、図１１の第２の論理ゲート回路４２から導出され
ているウエイト信号ライン３４がリード／ライト制御信
号発生回路２７に接続されている点で図６と異なる。リ
ード／ライト制御信号発生回路２７は、ライン３４のウ
エイト信号がウエイトを示している時には、デ−タ転送
を中断するためにリード及び／又はライトを指令しない
で、ウエイトが解除された時（準備完了時）にリード及
び／又はライトを指令する。
【００３７】第２の実施例においても、第１の実施例と
同様に図８に示すステップでリード及びライト動作が生
じる。その後、バッファメモリ４０が満杯又はこれに近
づいた時には、ＡＴＡインタフェース１０ａ又は１１ａ
のレデイ信号発生回路４１から低レベルの準備中の状態
（待ての状態）を示す信号即ちデ−タ転送中断を示す信
号が発生し、第２の論理ゲート回路４２の出力も低レベ
ルとなり、ＤＭＡコントローラ８ｂ′のリード／ライト
制御信号発生回路２７のライン３２からのリード制御信
号がリード禁止状態となる。その後、バッファメモリ４
０に対するライトが可能になると再びホスト装置１側が
リード状態に戻る。
同様に図８に示すステップでリード及びライト動作が生
じる。その後、バッファメモリ４０が満杯又はこれに近
づいた時には、ＡＴＡインタフェース１０ａ又は１１ａ
のレデイ信号発生回路４１から低レベルの準備中の状態
（待ての状態）を示す信号即ちデ−タ転送中断を示す信
号が発生し、第２の論理ゲート回路４２の出力も低レベ
ルとなり、ＤＭＡコントローラ８ｂ′のリード／ライト
制御信号発生回路２７のライン３２からのリード制御信
号がリード禁止状態となる。その後、バッファメモリ４
０に対するライトが可能になると再びホスト装置１側が
リード状態に戻る。
【００３８】第２の実施例では、データ転送要求信号
（ＤＲＥＱ）が入力する第１の論理ゲート回路７７によ
ってデータの送受信動作の開始の同期をとり、レデイ信
号が入力する第２の論理ゲート回路４２によって送受信
開始後のデータのやりとり即ちデータのフローの同期を
とる。これにより、ホスト装置１から第１及び第２のＩ
ＤＥディスク記憶装置３ａ、４ａに対する同一データの
同時記録が第１の実施例と同様に達成され、第１の実施
例と同一の作用効果を得ることができる。
（ＤＲＥＱ）が入力する第１の論理ゲート回路７７によ
ってデータの送受信動作の開始の同期をとり、レデイ信
号が入力する第２の論理ゲート回路４２によって送受信
開始後のデータのやりとり即ちデータのフローの同期を
とる。これにより、ホスト装置１から第１及び第２のＩ
ＤＥディスク記憶装置３ａ、４ａに対する同一データの
同時記録が第１の実施例と同様に達成され、第１の実施
例と同一の作用効果を得ることができる。
【００３９】なお、第２の実施例においても、第１又は
第２のＩＤＥディスク記憶装置３ａ又は４ａからホスト
装置１にデータを転送する第２及び第３のモード、又は
ＩＤＥディスク記憶装置３ａ、４ａの相互間でデータを
転送する第４のモード等をとることができる。この場合
は第１の実施例と同様にデコーダ８６で各モード信号を
検出してスイッチ７８〜８３を制御する。例えば、第２
のモードで、第１のＡＴＡディスク記憶装置３ａからホ
スト装置１にデータを転送する場合には、第１のＡＴＡ
ディスク記憶装置３ａをリード状態に制御し、ＳＣＳＩ
インタフェース６及びホスト装置１をライト状態に制御
する。また、スイッチ７８、７９、８０、８３をオンと
し、スイッチ７８ａ、８１、８１ａ、８２、８２ａをオ
フにする。この第２のモードにおけるデータ転送もＲＡ
Ｍを経由しないので、高速である。なお、図１１におい
て、第１の論理ゲート回路７７の入力段のスイッチ７
９、８１ａをオフにした時には、これ等に接続された第
１の論理ゲート回路７７の入力端子が低レベルになるこ
とが必要である。このために例えばスイッチ７９、８１
ａをモ−ド切換信号のみを反転して入力するＡＮＤゲ−
トＬ2 にすることが望ましい。また、図１１のスイッチ
７８、７８ａ、８０、８１、８２、８２ａは図４と同様
に全入力及び出力を反転したＡＮＤゲ−トＬ1 にするこ
とが望ましい。また、第２の論理ゲート回路４２の入力
ラインは、準備中又は待てを示す低レベル期間以外は常
に高レベルの状態になるように形成されている。
第２のＩＤＥディスク記憶装置３ａ又は４ａからホスト
装置１にデータを転送する第２及び第３のモード、又は
ＩＤＥディスク記憶装置３ａ、４ａの相互間でデータを
転送する第４のモード等をとることができる。この場合
は第１の実施例と同様にデコーダ８６で各モード信号を
検出してスイッチ７８〜８３を制御する。例えば、第２
のモードで、第１のＡＴＡディスク記憶装置３ａからホ
スト装置１にデータを転送する場合には、第１のＡＴＡ
ディスク記憶装置３ａをリード状態に制御し、ＳＣＳＩ
インタフェース６及びホスト装置１をライト状態に制御
する。また、スイッチ７８、７９、８０、８３をオンと
し、スイッチ７８ａ、８１、８１ａ、８２、８２ａをオ
フにする。この第２のモードにおけるデータ転送もＲＡ
Ｍを経由しないので、高速である。なお、図１１におい
て、第１の論理ゲート回路７７の入力段のスイッチ７
９、８１ａをオフにした時には、これ等に接続された第
１の論理ゲート回路７７の入力端子が低レベルになるこ
とが必要である。このために例えばスイッチ７９、８１
ａをモ−ド切換信号のみを反転して入力するＡＮＤゲ−
トＬ2 にすることが望ましい。また、図１１のスイッチ
７８、７８ａ、８０、８１、８２、８２ａは図４と同様
に全入力及び出力を反転したＡＮＤゲ−トＬ1 にするこ
とが望ましい。また、第２の論理ゲート回路４２の入力
ラインは、準備中又は待てを示す低レベル期間以外は常
に高レベルの状態になるように形成されている。
【００４０】
【第３の実施例】次に、図１４〜図１６を参照して第３
の実施例のコンピュータシステムを説明する。図１４に
示すコンピュータシステムは、図９のＳＣＳＩインタフ
ェース６をコネクタ６ａに置き換え、且つホスト装置１
とバス５とをＡＴＡ規格に適合するホスト装置１ａとバ
ス５ａとに置き換えた他は図９と同一に構成したもので
ある。
の実施例のコンピュータシステムを説明する。図１４に
示すコンピュータシステムは、図９のＳＣＳＩインタフ
ェース６をコネクタ６ａに置き換え、且つホスト装置１
とバス５とをＡＴＡ規格に適合するホスト装置１ａとバ
ス５ａとに置き換えた他は図９と同一に構成したもので
ある。
【００４１】ホスト装置１ａは図１５に示すように構成
されており、ＣＰＵ５０、ＲＡＭ５１、ＲＯＭ５２、Ｄ
ＭＡコントローラ５３、ディスプレイ装置５４、キーボ
ード装置５５、ＨＤＤ装置５６、フロッピーデイスク装
置５７及びデータバス７１ｄ、アドレスバス７２ｄ、デ
ータ転送許可信号（ＡＣＫ）ライン７３ｄ、データ転送
要求信号（ＲＥＱ）ライン７４ｄ、リード制御信号ライ
ン７５ｄ、ライト制御信号ライン７６ｄ、レデイ信号ラ
イン３５ｄを有する。ライン７４ｄ、７５ｄ、７６ｄ、
３５ｄの制御信号は、ＣＰＵ５０にて図１２のＡＴＡイ
ンタフェース１０ａ又は１１ａと同様に形成される。Ｃ
ＰＵ５０はデータバス７１ｄ、アドレスバス７２ｄ、各
制御信号ライン７３ｄ、７４ｄ、７５ｄ、７６ｄ、３５
ｄに接続されている。ＲＡＭ５１及びＲＯＭ５２はデー
タバス７１ｄとアドレスバス７２ｄに接続されている。
ＤＭＡコントローラ５３は各制御信号ライン７３ｄ、７
４ｄ、７５ｄ、７６ｄ、３５ｄに接続されている。ディ
スプレイ装置５４、ＨＤＤ装置５６、フロッピーデイス
ク装置５７は、それぞれコントローラを内蔵し、データ
バス７１ｄ、アドレスバス７２ｄ、制御信号ライン７３
ｄ、７４ｄ、７５ｄ、７６ｄ、３５ｄに接続されてい
る。ホスト装置１ａは図１５に示す以外の種々の制御信
号ラインを有するが、本発明に直接に関係していないの
で省略されている。データバス７１ｄ、アドレスバス７
２ｄ、各制御ライン７３ｄ、７４ｄ、７５ｄ、７６ｄ、
３５ｄに接続された端子Ａ5 、Ｂ5 、Ｃ5 、Ｄ5 、Ｅ5
、Ｆ5 、Ｈ5 は図１４のバスケーブル５ａを介してミ
ラーリング記憶装置２ｃのコネクタ６ａ即ち図１６の端
子Ａ4 、Ｂ4 、Ｃ4 、Ｄ4 、Ｅ4 、Ｈ4 に接続される。
されており、ＣＰＵ５０、ＲＡＭ５１、ＲＯＭ５２、Ｄ
ＭＡコントローラ５３、ディスプレイ装置５４、キーボ
ード装置５５、ＨＤＤ装置５６、フロッピーデイスク装
置５７及びデータバス７１ｄ、アドレスバス７２ｄ、デ
ータ転送許可信号（ＡＣＫ）ライン７３ｄ、データ転送
要求信号（ＲＥＱ）ライン７４ｄ、リード制御信号ライ
ン７５ｄ、ライト制御信号ライン７６ｄ、レデイ信号ラ
イン３５ｄを有する。ライン７４ｄ、７５ｄ、７６ｄ、
３５ｄの制御信号は、ＣＰＵ５０にて図１２のＡＴＡイ
ンタフェース１０ａ又は１１ａと同様に形成される。Ｃ
ＰＵ５０はデータバス７１ｄ、アドレスバス７２ｄ、各
制御信号ライン７３ｄ、７４ｄ、７５ｄ、７６ｄ、３５
ｄに接続されている。ＲＡＭ５１及びＲＯＭ５２はデー
タバス７１ｄとアドレスバス７２ｄに接続されている。
ＤＭＡコントローラ５３は各制御信号ライン７３ｄ、７
４ｄ、７５ｄ、７６ｄ、３５ｄに接続されている。ディ
スプレイ装置５４、ＨＤＤ装置５６、フロッピーデイス
ク装置５７は、それぞれコントローラを内蔵し、データ
バス７１ｄ、アドレスバス７２ｄ、制御信号ライン７３
ｄ、７４ｄ、７５ｄ、７６ｄ、３５ｄに接続されてい
る。ホスト装置１ａは図１５に示す以外の種々の制御信
号ラインを有するが、本発明に直接に関係していないの
で省略されている。データバス７１ｄ、アドレスバス７
２ｄ、各制御ライン７３ｄ、７４ｄ、７５ｄ、７６ｄ、
３５ｄに接続された端子Ａ5 、Ｂ5 、Ｃ5 、Ｄ5 、Ｅ5
、Ｆ5 、Ｈ5 は図１４のバスケーブル５ａを介してミ
ラーリング記憶装置２ｃのコネクタ６ａ即ち図１６の端
子Ａ4 、Ｂ4 、Ｃ4 、Ｄ4 、Ｅ4 、Ｈ4 に接続される。
【００４２】図１４のコネクタ６ａ、バイコントローラ
２０ａ、ＤＭＡコントローラ８ｂ′、ＡＴＡインタフェ
ース１０ａ、１１ａは図１６に示すように相互に接続さ
れている。図１４のバスコントローラ２０ａには、図４
及び図１１と同様にスイッチ７８〜８３が含まれている
が、ミラーリングの動作を説明するために図１６にはモ
ード切替用のスイッチを省いた回路が示されている。図
１６の第１及び第２の論理ゲート回路７２、４２は図１
１に示すものと同一の機能を有する。但し、第２の論理
ゲート回路４２は３つの入力端子を有し、追加された入
力端子がホスト側のレデイ信号端子Ｈ4 に接続されてい
る。従って、ホスト装置１ａと第１及び第２のＡＴＡイ
ンタフェース１０ａ、１１ａのすべてが準備完了の時に
のみ第２の論理ゲート４２から準備完了を示す信号が出
力する。
２０ａ、ＤＭＡコントローラ８ｂ′、ＡＴＡインタフェ
ース１０ａ、１１ａは図１６に示すように相互に接続さ
れている。図１４のバスコントローラ２０ａには、図４
及び図１１と同様にスイッチ７８〜８３が含まれている
が、ミラーリングの動作を説明するために図１６にはモ
ード切替用のスイッチを省いた回路が示されている。図
１６の第１及び第２の論理ゲート回路７２、４２は図１
１に示すものと同一の機能を有する。但し、第２の論理
ゲート回路４２は３つの入力端子を有し、追加された入
力端子がホスト側のレデイ信号端子Ｈ4 に接続されてい
る。従って、ホスト装置１ａと第１及び第２のＡＴＡイ
ンタフェース１０ａ、１１ａのすべてが準備完了の時に
のみ第２の論理ゲート４２から準備完了を示す信号が出
力する。
【００４３】第３の実施例によってホスト装置１ａから
第１及び第２のディスク記憶装置３ａ、４ａに対する同
一データの同時記録動作（ミラーリング動作）は第１及
び第２の実施例と同様に行われる。但し、ＡＴＡ規格に
よるデータ転送の場合には、ホスト装置１ａが「セクタ
転送命令」を発行し、セクタ単位（５１２バイト単位）
でデータが転送される。また、第２又は第３のモードに
従って第１及び第２のディスク記憶装置３ａ、４ａのい
ずれか一方からホスト装置１ａにデータを転送する場合
には、第１の論理ゲート回路７７のデータ転送に関係し
ない方のインタフェースに接続された入力ラインをスイ
ッチ（ゲート回路）によって低レベル（真）の状態に保
ち、データ転送に関係する方の入力ラインの信号によっ
てデータ転送要求信号ＤＲＥＱを制御する。また、第２
の論理ゲート回路４２においては、データ転送に関係し
ない側のインタフェースに接続された入力ラインをスイ
ッチ（ゲート回路）によって準備完了を示す高レベル状
態に保持しておく。
第１及び第２のディスク記憶装置３ａ、４ａに対する同
一データの同時記録動作（ミラーリング動作）は第１及
び第２の実施例と同様に行われる。但し、ＡＴＡ規格に
よるデータ転送の場合には、ホスト装置１ａが「セクタ
転送命令」を発行し、セクタ単位（５１２バイト単位）
でデータが転送される。また、第２又は第３のモードに
従って第１及び第２のディスク記憶装置３ａ、４ａのい
ずれか一方からホスト装置１ａにデータを転送する場合
には、第１の論理ゲート回路７７のデータ転送に関係し
ない方のインタフェースに接続された入力ラインをスイ
ッチ（ゲート回路）によって低レベル（真）の状態に保
ち、データ転送に関係する方の入力ラインの信号によっ
てデータ転送要求信号ＤＲＥＱを制御する。また、第２
の論理ゲート回路４２においては、データ転送に関係し
ない側のインタフェースに接続された入力ラインをスイ
ッチ（ゲート回路）によって準備完了を示す高レベル状
態に保持しておく。
【００４４】この第３の実施例によってもホスト装置１
ａのデータを高速で第１及び第２のＨＤＤ１４ａ、１５
ａに同時に書き込むことができる。また、第１又は第２
のＨＤＤ１４ａ、１５ａのデータをホスト装置１ａに高
速で転送することができる。なお、この第３の実施例で
は、ホスト装置１ａの中のＤＭＡコントローラ５３は、
ホスト装置１ａ中の装置間のＤＭＡ転送又は図１４のミ
ラーリングディスク記憶装置２ｃ以外のディスク記憶装
置とのＤＭＡ転送に使用される。
ａのデータを高速で第１及び第２のＨＤＤ１４ａ、１５
ａに同時に書き込むことができる。また、第１又は第２
のＨＤＤ１４ａ、１５ａのデータをホスト装置１ａに高
速で転送することができる。なお、この第３の実施例で
は、ホスト装置１ａの中のＤＭＡコントローラ５３は、
ホスト装置１ａ中の装置間のＤＭＡ転送又は図１４のミ
ラーリングディスク記憶装置２ｃ以外のディスク記憶装
置とのＤＭＡ転送に使用される。
【００４５】
【第４の実施例】次に、図１７及び図１８を参照して第
４の実施例のコンピュータシステムを説明する。図１７
に示すコンピュータシステムは、図２のＳＣＳＩインタ
フェース６をコネクタ６ａに置き換え、ホスト装置をＩ
ＤＥ規格（ＡＴＡ規格）に適合するホスト装置１ａとし
たものである。図１７のホスト装置１ａは図１５と同一
に構成されている。モード切替のスイッチ（ゲート回
路）を省いてミラーリング動作時のバスコントローラ２
０ｃを示すと図１８になる。図１８のバスコントローラ
２０ｃは図４のバスコントローラ２０にレデイ信号端子
Ｈ4 に接続されたライン３４を付加したものに相当す
る。ライン３４は図１３に示すように形成されたＤＭＡ
コントローラ８ｂ′のリード／ライト制御信号発生回路
２７に接続されている。
４の実施例のコンピュータシステムを説明する。図１７
に示すコンピュータシステムは、図２のＳＣＳＩインタ
フェース６をコネクタ６ａに置き換え、ホスト装置をＩ
ＤＥ規格（ＡＴＡ規格）に適合するホスト装置１ａとし
たものである。図１７のホスト装置１ａは図１５と同一
に構成されている。モード切替のスイッチ（ゲート回
路）を省いてミラーリング動作時のバスコントローラ２
０ｃを示すと図１８になる。図１８のバスコントローラ
２０ｃは図４のバスコントローラ２０にレデイ信号端子
Ｈ4 に接続されたライン３４を付加したものに相当す
る。ライン３４は図１３に示すように形成されたＤＭＡ
コントローラ８ｂ′のリード／ライト制御信号発生回路
２７に接続されている。
【００４６】図１７におけるミラーリング動作は第１の
実施例と同様に行われる。なお、ホスト装置１ａが準備
中（待て）の状態の時にはデータのリード／ライト動作
が中断される。第４の実施例における第２及び第３のモ
ードは、第１〜第３の実施例と同様にスイッチ（ゲート
回路）の切替制御によって得る。
実施例と同様に行われる。なお、ホスト装置１ａが準備
中（待て）の状態の時にはデータのリード／ライト動作
が中断される。第４の実施例における第２及び第３のモ
ードは、第１〜第３の実施例と同様にスイッチ（ゲート
回路）の切替制御によって得る。
【００４７】
【第５の実施例】次に、図１９及び図２０を参照して第
５の実施例のコンピュータシステムを説明する。図１９
のコンピュータシステムは、図１４からＤＭＡコントロ
ーラ８ｂ′を省き、この働きをホスト装置１ａが内蔵す
る図１５に示すＤＭＡコントローラ５３にまかせたもの
に相当する。図１９のホスト装置１ａは図１５に示すよ
うに構成されており、このＤＭＡコントローラ５３は図
１３に示す機能を有するように構成されている。
５の実施例のコンピュータシステムを説明する。図１９
のコンピュータシステムは、図１４からＤＭＡコントロ
ーラ８ｂ′を省き、この働きをホスト装置１ａが内蔵す
る図１５に示すＤＭＡコントローラ５３にまかせたもの
に相当する。図１９のホスト装置１ａは図１５に示すよ
うに構成されており、このＤＭＡコントローラ５３は図
１３に示す機能を有するように構成されている。
【００４８】図２０は図１９のバスコントローラ２０ｄ
を詳しく示すものである。第１の論理ゲート回路７７ａ
の第１の入力端子はスイッチ７９を介して第１のＡＴＡ
インタフェース１０ａのデータ転送要求信号端子Ｄ2 に
接続され、その第２の入力端子はスイッチ８１ａを介し
て第２のＡＴＡインタフェース１１ａのデータ転送要求
信号端子Ｄ3 に接続され、その出力端子はミラーリング
記憶装置２ｅの端子Ｄ4 に接続されている。端子Ｄ4 は
図１５のデータ転送要求信号ライン７４ｄに接続され
る。第１の論理ゲート回路７７ａは入力及び出力反転の
ＡＮＤゲートであるので、両方の入力がデータ転送要求
を示す低レベル（真）状態の時にのみ低レベル（真）の
出力を発生し、ホスト装置１ａにデータ転送を要求す
る。
を詳しく示すものである。第１の論理ゲート回路７７ａ
の第１の入力端子はスイッチ７９を介して第１のＡＴＡ
インタフェース１０ａのデータ転送要求信号端子Ｄ2 に
接続され、その第２の入力端子はスイッチ８１ａを介し
て第２のＡＴＡインタフェース１１ａのデータ転送要求
信号端子Ｄ3 に接続され、その出力端子はミラーリング
記憶装置２ｅの端子Ｄ4 に接続されている。端子Ｄ4 は
図１５のデータ転送要求信号ライン７４ｄに接続され
る。第１の論理ゲート回路７７ａは入力及び出力反転の
ＡＮＤゲートであるので、両方の入力がデータ転送要求
を示す低レベル（真）状態の時にのみ低レベル（真）の
出力を発生し、ホスト装置１ａにデータ転送を要求す
る。
【００４９】第２の論理ゲート回路４２ａは入力及び出
力反転のＯＲゲートであって、その一方の入力端子は第
１のＡＴＡインタフェース１０ａのレデイ端子Ｈ2 に接
続され、その他方の入力端子は第２のＡＴＡインタフェ
ース１１ａのレデイ端子Ｈ3に接続され、その出力端子
はミラーリング記憶装置２ｅの端子Ｈ4 を介して図１５
のレデイ信号ライン３５ｄに接続される。第２の論理ゲ
ート回路４２ａのいずれか一方又は両方の入力が準備中
（待て）を示す低レベルの時には低レベル（待て）出力
となり、リード／ライトが中断される。
力反転のＯＲゲートであって、その一方の入力端子は第
１のＡＴＡインタフェース１０ａのレデイ端子Ｈ2 に接
続され、その他方の入力端子は第２のＡＴＡインタフェ
ース１１ａのレデイ端子Ｈ3に接続され、その出力端子
はミラーリング記憶装置２ｅの端子Ｈ4 を介して図１５
のレデイ信号ライン３５ｄに接続される。第２の論理ゲ
ート回路４２ａのいずれか一方又は両方の入力が準備中
（待て）を示す低レベルの時には低レベル（待て）出力
となり、リード／ライトが中断される。
【００５０】第５の実施例はＤＭＡ制御をホスト装置１
ａ側で行う他は、図１４に示す第２の実施例と同一であ
るので、ミラーリング動作によるデータ転送を第２の実
施例と同様に短時間に行うことができる。
ａ側で行う他は、図１４に示す第２の実施例と同一であ
るので、ミラーリング動作によるデータ転送を第２の実
施例と同様に短時間に行うことができる。
【００５１】
【第６の実施例】次に、図２１及び図２２に示す第６の
実施例を説明する。図２１のシステムは図２０の第１の
ディスク記憶装置３ａの代りに一般にビデオボードと呼
ばれるビデオ信号供給装置３ｂを設け、このビデオ信号
供給装置３ｂのビデオデータをＨＤＤ１５ａにホスト装
置１ａのＲＡＭ５１を介さずに書き込むことができるも
のである。即ち、第６の実施例のシステムは、第１〜第
４の実施例における第１及び第２のＨＤＤ１４ａ、１５
ａの相互間での直接データ転送に相当するものをビデオ
信号供給装置３ｂとディスク記憶装置４ａとの間で行う
ことができるように構成されている。
実施例を説明する。図２１のシステムは図２０の第１の
ディスク記憶装置３ａの代りに一般にビデオボードと呼
ばれるビデオ信号供給装置３ｂを設け、このビデオ信号
供給装置３ｂのビデオデータをＨＤＤ１５ａにホスト装
置１ａのＲＡＭ５１を介さずに書き込むことができるも
のである。即ち、第６の実施例のシステムは、第１〜第
４の実施例における第１及び第２のＨＤＤ１４ａ、１５
ａの相互間での直接データ転送に相当するものをビデオ
信号供給装置３ｂとディスク記憶装置４ａとの間で行う
ことができるように構成されている。
【００５２】ビデオ信号供給装置３ｂはビデオ信号発生
装置１４ｂとバスインタフェース１０ｂとから成る。ビ
デオ信号発生装置１４ｂは、図２２に概略的に示すよう
にＣＣＤカメラ６０とビデオデータ作成手段６１とバッ
ファＲＡＭ６２とから成る。インタフェース１０ｂは図
１２のＡＴＡインタフェースの一部を変形したものであ
り、データ出力回路４０ａ、リード準備制御回路２１
ａ、リード実行制御回路２２ａ、データ転送要求信号発
生回路２３を有する。
装置１４ｂとバスインタフェース１０ｂとから成る。ビ
デオ信号発生装置１４ｂは、図２２に概略的に示すよう
にＣＣＤカメラ６０とビデオデータ作成手段６１とバッ
ファＲＡＭ６２とから成る。インタフェース１０ｂは図
１２のＡＴＡインタフェースの一部を変形したものであ
り、データ出力回路４０ａ、リード準備制御回路２１
ａ、リード実行制御回路２２ａ、データ転送要求信号発
生回路２３を有する。
【００５３】このシステムではＣＣＤカメラ６０に基づ
いて作成されたデータはバッファＲＡＭ６２に一時蓄え
られた後にＨＤＤ１５ａに転送される。バッファＲＡＭ
６２に所定量のデータが格納されるまではデータの転送
はされない。従って、この間はホスト装置１ａのＣＰＵ
５０を別の処理に使用することができる。バッファＲＡ
Ｍ６２に所定量のデータが格納された時に、データ転送
要求信号２３をホスト装置１ａに送る。ＡＴＡインタフ
ェース１１ａからもデータ転送要求信号が発生している
と、第１の論理ゲート回路７７ａからデータ転送要求信
号がホスト装置１ａに送られ、ＤＭＡコントローラ５３
はデータ転送許可信号ＡＣＫを発生し、且つ一方のイン
タフェース１０ｂにリード制御信号を送り、他方のイン
タフェース１１ａにライト制御信号を送る。これによ
り、ホスト装置１ａのＲＡＭ５１を介さない高速データ
転送が可能になる。ＨＤＤ１５ａへのビデオデータの転
送は間欠的に行われるので、余った時間はＣＰＵ５０が
自由になり、別の処理を実行する。また、バッファＲＡ
Ｍ６２の記憶容量を小さくすることができる。
いて作成されたデータはバッファＲＡＭ６２に一時蓄え
られた後にＨＤＤ１５ａに転送される。バッファＲＡＭ
６２に所定量のデータが格納されるまではデータの転送
はされない。従って、この間はホスト装置１ａのＣＰＵ
５０を別の処理に使用することができる。バッファＲＡ
Ｍ６２に所定量のデータが格納された時に、データ転送
要求信号２３をホスト装置１ａに送る。ＡＴＡインタフ
ェース１１ａからもデータ転送要求信号が発生している
と、第１の論理ゲート回路７７ａからデータ転送要求信
号がホスト装置１ａに送られ、ＤＭＡコントローラ５３
はデータ転送許可信号ＡＣＫを発生し、且つ一方のイン
タフェース１０ｂにリード制御信号を送り、他方のイン
タフェース１１ａにライト制御信号を送る。これによ
り、ホスト装置１ａのＲＡＭ５１を介さない高速データ
転送が可能になる。ＨＤＤ１５ａへのビデオデータの転
送は間欠的に行われるので、余った時間はＣＰＵ５０が
自由になり、別の処理を実行する。また、バッファＲＡ
Ｍ６２の記憶容量を小さくすることができる。
【００５４】なお、図２１の制御バスにはモードを切替
えるためのスイッチ７９、８１ａ、６３、６４が設けら
れている。これ等のスイッチは第１〜第５の実施例と同
様に制御される。また、図２１及び図２２ではレデイ信
号は使用されていない。
えるためのスイッチ７９、８１ａ、６３、６４が設けら
れている。これ等のスイッチは第１〜第５の実施例と同
様に制御される。また、図２１及び図２２ではレデイ信
号は使用されていない。
【００５５】
【変形例】本願発明は上述の実施例に限定されるもので
はなく例えば次の変形が可能なものである。 （１） 例えば、第１及び第２のＨＤＤ１４、１５が異
なる記憶容量であっても本発明を適用することができ
る。 （２） ２台よりも多いＨＤＤをミラーリング動作させ
る場合にも本発明を適用することができる。 （３） ホストコンピュータシステムの中に複数台のＨ
ＤＤを接続し、これをミラーリング動作させる場合にも
本発明を適用することができる。 （４） ＨＤＤの代りに光ディスク装置を使用すること
ができる。
はなく例えば次の変形が可能なものである。 （１） 例えば、第１及び第２のＨＤＤ１４、１５が異
なる記憶容量であっても本発明を適用することができ
る。 （２） ２台よりも多いＨＤＤをミラーリング動作させ
る場合にも本発明を適用することができる。 （３） ホストコンピュータシステムの中に複数台のＨ
ＤＤを接続し、これをミラーリング動作させる場合にも
本発明を適用することができる。 （４） ＨＤＤの代りに光ディスク装置を使用すること
ができる。
【図１】従来のミラーリング可能なコンピュータシテス
ムを示すブロック図である。
ムを示すブロック図である。
【図２】本発明の第１の実施例に従うミラーリング可能
なコンピュータシステムを示すブロック図である。
なコンピュータシステムを示すブロック図である。
【図３】図３のミラーリング記憶装置を詳しく示すブロ
ック図である。
ック図である。
【図４】図３のバスコントローラとその周辺部を示す回
路図である。
路図である。
【図５】図３のインタフェースを機能的に示すブロック
図である。
図である。
【図６】図２のデータ転送制御装置を機能的に示すブロ
ック図である。
ック図である。
【図７】図２のＨＤＤを原理的に示すブロック図であ
る。
る。
【図８】図２の装置のデ−タ転送の流れを示す図ある。
【図９】第２の実施例のコンピュ−タシステムを原理的
に示すブロック図である。
に示すブロック図である。
【図１０】図９のミラ−リング記憶装置を示すブロック
図である。
図である。
【図１１】図９のバスコントロ−ルとその周辺を示す回
路図である。
路図である。
【図１２】図９のディスク記憶装置を機能的に示すブロ
ック図である。
ック図である。
【図１３】図９のデ−タ転送制御装置を原理的に示すブ
ロック図である。
ロック図である。
【図１４】第３の実施例のコンピュ−タシステムを原理
的に示すブロック図である。
的に示すブロック図である。
【図１５】図１４のホスト装置を原理的に示すブロック
図である。
図である。
【図１６】図１４のバスコントロ−ラ及びその周辺を示
す回路図である。
す回路図である。
【図１７】第４の実施例のコンピュ−タシステムを原理
的に示すブロック図である。
的に示すブロック図である。
【図１８】図１７のバスコントロ−ラとその周辺を示す
回路図である。
回路図である。
【図１９】第５の実施例のコンピュ−タシステムを原理
的に示すブロック図である。
的に示すブロック図である。
【図２０】図１９のバスコントロ−ラとその周辺を示す
回路図である。
回路図である。
【図２１】第６の実施例のコンピュ−タシステムを原理
的に示すブロック図である。
的に示すブロック図である。
【図２２】図２１のビデオ信号供給装置を原理的に示す
ブロック図である。
ブロック図である。
８ データ転送制御装置 １４、１５ ＨＤＤ ２０ バスコントローラ
Claims (19)
- 【請求項１】 データ送信装置からデータ受信装置にデ
ータを転送する方法において、 データ転送指令を発生する第１のステップと、 前記データ転送指令に応答して前記データ送信装置と前
記データ受信装置とにデータの転送の準備を指令する第
２のステップと、 前記データ送信装置がデータ転送の準備の完了を示す第
１の信号（ＤＲＥＱ）を発生し、前記データ受信装置が
データ転送の準備の完了を示す第２の信号（ＤＲＥＱ）
を発生する第３のステップと、 前記第１及び第２の信号が同時に発生しているか否かを
判定する第４のステップと、 前記第４のステップにおける前記第１及び第２の信号が
同時に発生していることを示す信号に応答して前記デー
タ送信装置から前記データ受信装置にバッファメモリを
介さずにデータを直接に転送する第５のステップとを備
えていることを特徴とするデータ転送方法。 - 【請求項２】 更に、前記デ−タ送信装置及び前記デ−
タ受信装置におけるデ−タ転送の中断の必要性をそれぞ
れ判定する第６のステップと、 前記第６のステップにおいて前記デ−タ送信装置と前記
デ−タ受信装置の内の少なくとも一方がデ−タ転送の中
断の必要性があると判定された時にデ−タ転送を中断す
る第７のステップとを備えていることを特徴とする請求
項１に従うデ−タ転送方法。 - 【請求項３】 データ送信装置から第１及び第２のデー
タ受信装置にデータを転送する方法において、 データ転送指令を発生する第１のステップと、 前記データ転送指令に応答して前記データ送信装置と前
記第１及び第２のデータ受信装置とにデータの転送の準
備を指令する第２のステップと、 前記データ送信装置がデータ転送の準備の完了を示す第
１の信号（ＤＲＥＱ）を発生し、前記第１及び第２のデ
ータ受信装置がデータ転送の準備の完了を示す第２及び
第３の信号（ＤＲＥＱ）を発生する第３のステップと、 前記第１、第２及び第３の信号が同時に発生しているか
否かを判定する第４のステップと、 前記第４のステップにおける前記第１、第２及び第３の
信号が同時に発生していることを示す信号に応答して前
記データ送信装置から前記第１及び第２のデータ受信装
置にバッファメモリを介さずにデータを直接且つ同時に
転送する第５のステップとを備えていることを特徴とす
るデータ転送方法。 - 【請求項４】 更に、前記第１及び第２のデ−タ受信装
置におけるデ−タ転送の中断の必要性をそれぞれ判定す
る第６のステップと、 前記第６のステップにおいて前記第１及び第２のデ−タ
受信装置の内の少なくとも一方がデ−タ転送の中断の必
要性があると判定された時にデ−タ転送を中断する第７
のステップとを備えていることを特徴とする請求項３に
従うデ−タ転送方法。 - 【請求項５】 更に、前記デ−タ送信装置及び前記第１
及び第２のデ−タ受信装置におけるデ−タ転送の中断の
必要性をそれぞれ判定する第６のステップと、 前記第６のステップにおいて前記デ−タ送信装置と前記
第１及び第２のデ−タ受信装置の内の少なくとも１つが
デ−タ転送の中断の必要性があると判定された時にデ−
タ転送を中断する第７のステップとを備えていることを
特徴とする請求項３に従うデ−タ転送方法。 - 【請求項６】 データ送信装置とデータ受信装置と制御
装置とバスとバス制御器とを有してデータを前記データ
送信装置から前記データ受信装置に直接に転送する装置
であって、 前記バスはデータバスとアドレスバスと制御バスとを有
し、 前記データ送信装置と前記データ受信装置と前記制御装
置は前記データバスと前記アドレスバスと前記制御バス
にそれぞれ接続され、 前記制御装置はデータ転送準備指令を発生する手段とデ
ータ転送許可信号を発生する手段を含んでおり、 前記データ送信装置は、前記制御装置から前記データバ
スを介して与えられた前記データ転送準備指令に応答し
てデータ転送を準備する手段と、このデータ転送の準備
が完了した時にデータ転送の準備完了を示す第１の信号
を発生する手段と、前記制御装置から与えられた前記デ
ータ転送許可信号に応答して前記データ受信装置に対す
るデータの転送を開始する手段を有し、 前記データ受信装置は、前記制御装置から前記データバ
スを介して与えられた前記データ転送準備指令に応答し
てデータ受信を準備する手段と、このデータ受信の準備
が完了した時にデータ受信の準備完了を示す第２の信号
を発生する手段と、前記制御装置から与えられた前記デ
ータ転送許可信号に応答して前記データ送信装置から送
られたデータの受信を開始する手段とを有し、 前記バス制御器は、前記データ送信装置の前記第１の信
号を発生する手段と前記データ受信装置の前記第２の信
号を発生する手段と前記制御装置の前記データ転送許可
信号を発生する手段とに接続され、前記データ送信装置
から発生した前記第１の信号がデータ転送準備完了を示
していると同時と前記データ受信装置から発生した前記
第２の信号がデータ受信準備完了を示している時にのみ
データ転送要求信号を前記制御装置の前記データ転送許
可信号を発生する手段に与える論理回路を有し、 前記制御装置の前記データ転送許可信号を発生する手段
は前記論理回路から与えられた前記データ転送要求信号
に応答して前記データ転送許可信号を発生するように形
成され、 前記制御バスは、前記デ−タ転送許可信号を前記データ
送信装置と前記データ受信装置とに与えるための制御信
号線を有していることを特徴とするデータ転送装置。 - 【請求項７】 更に、前記デ−タ送信装置及び前記デ−
タ受信装置は、デ−タ転送の中断の必要性を判定する中
断判定手段をそれぞれ備え、 前記バス制御器は、前記デ−タ送信装置と前記デ−タ受
信装置との前記中断判定手段の少なくとも一方が中断の
必要性を示す出力を発生している時にデ−タ転送中断を
示す信号を発生する論理ゲ−ト回路を有し、 前記制御装置は、前記デ−タ転送中断を示す信号に応答
して前記デ−タ送信装置及び前記デ−タ受信装置をデ−
タ転送中断状態に制御する手段を有することを特徴とす
る請求項６記載のデ−タ転送装置。 - 【請求項８】 データ送信装置と第１及び第２のデータ
受信装置と制御装置とバスとバス制御器とを有してデー
タを前記データ送信装置から前記第１及び第２のデータ
受信装置に直接且つ同時に転送する装置であって、 前記バスはデータバスとアドレスバスと制御バスとを有
し、 前記データ送信装置と前記第１及び第２のデータ受信装
置と前記制御装置は前記データバスと前記アドレスバス
と前記制御バスにそれぞれ接続され、 前記制御装置はデータ転送準備指令を発生する手段とデ
ータ転送許可信号を発生する手段を含んでおり、 前記データ送信装置は、前記制御装置から前記データバ
スを介して与えられた前記データ転送準備指令に応答し
てデータ転送を準備する手段と、このデータ転送の準備
が完了した時にデータ転送の準備完了を示す第１の信号
を発生する手段と、前記制御装置から与えられた前記デ
ータ転送許可信号に応答して前記データ受信装置に対す
るデータの転送を開始する手段を有し、 前記第１のデータ受信装置は、前記制御装置から前記デ
ータバスを介して与えられた前記データ転送準備指令に
応答してデータ受信を準備する手段と、このデータ受信
の準備が完了した時にデータ受信の準備完了を示す第２
の信号を発生する手段と、前記制御装置から与えられた
前記データ転送許可信号に応答して前記データ送信装置
から送られたデータの受信を開始する手段とを有し、 前記第２のデータ受信装置は、前記制御装置から前記デ
ータバスを介して与えられた前記データ転送準備指令に
応答してデータ受信を準備する手段と、このデータ受信
の準備が完了した時にデータ受信の準備完了を示す第３
の信号を発生する手段と、前記制御装置から与えられた
前記データ転送許可信号に応答して前記データ送信装置
から送られたデータの受信を開始する手段とを有し、 前記バス制御器は、前記データ送信装置の前記第１の信
号を発生する手段と前記第１のデータ受信装置の前記第
２の信号を発生する手段と前記第２のデータ受信装置の
前記第３の信号を発生する手段と前記制御装置の前記デ
ータ転送許可信号を発生する手段とに接続され、前記デ
ータ送信装置から発生した前記第１の信号がデータ転送
準備完了を示していると同時と前記第１及び第２のデー
タ受信装置から発生した前記第２及び第３の信号がデー
タ受信準備完了を示している時にのみデータ転送要求信
号を前記制御装置の前記データ転送許可信号を発生する
手段に与える論理回路を有し、 前記制御装置の前記データ転送許可信号を発生する手段
は前記論理回路から与えられた前記データ転送要求信号
に応答して前記データ転送許可信号を発生するように形
成され、 前記制御バスは、前記デ−タ転送許可信号を前記データ
送信装置と前記第１及び第２のデータ受信装置とに与え
るための制御信号線を有していることを特徴とするデー
タ転送装置。 - 【請求項９】 更に、前記第１及び第２のデ−タ受信装
置は、デ−タ転送の中断の必要性を判定する中断判定手
段をそれぞれ備え、 前記バス制御器は、前記第１及び第２のデ−タ受信装置
の前記中断判定手段の少なくとも一方が中断の必要性を
示す出力を発生している時にデ−タ転送中断を示す信号
を発生する論理ゲ−ト回路を有し、 前記制御装置は、前記デ−タ転送中断を示す信号に応答
して前記デ−タ送信装置及び前記第１及び第２のデ−タ
受信装置をデ−タ転送中断状態に制御する手段を有する
ことを特徴とする請求項８記載のデ−タ転送装置。 - 【請求項１０】 更に、前記デ−タ送信装置及び前記第
１及び第２のデ−タ受信装置は、デ−タ転送の中断の必
要性を判定する中断判定手段をそれぞれ備え、 前記バス制御器は、前記デ−タ送信装置と前記第１及び
第２のデ−タ受信装置との前記中断判定手段の少なくと
も１つが中断の必要性を示す出力を発生している時にデ
−タ転送中断を示す信号を発生する論理ゲ−ト回路を有
し、 前記制御装置は、前記デ−タ転送中断を示す信号に応答
して前記デ−タ送信装置及び前記第１及び第２のデ−タ
受信装置をデ−タ転送中断状態に制御する手段を有する
ことを特徴とする請求項８記載のデ−タ転送装置。 - 【請求項１１】 前記データ送信装置はホストコンピュ
ータであり、前記データ受信装置はディスク記憶装置で
あることを特徴とする請求項６又は７記載のデータ転送
装置。 - 【請求項１２】 前記デ−タ送信装置はビデオデ−タ供
給装置であり、前記デ−タ受信装置はディスク記憶装置
である請求項６又は７記載のデ−タ転送装置。 - 【請求項１３】 前記データ送信装置はホストコンピュ
ータであり、前記第１及び第２のデータ受信装置は、そ
れぞれ、ディスク記憶装置である請求項８又は９又は１
０記載のデータ転送装置。 - 【請求項１４】 第１及び第２のデータ送受信装置と制
御装置とバスとバス制御器とを有して前記第１及び第２
のデータ送受信装置の相互間でデータを転送する装置で
あって、 前記バスはデータバスとアドレスバスと制御バスとを有
し、 前記第１及び第２のデータ送受信装置と前記制御装置は
前記データバスと前記アドレスバスと前記制御バスにそ
れぞれ接続され、 前記制御装置はデータ転送準備指令を発生する手段とデ
ータ転送許可信号を発生する手段を含んでおり、 前記第１のデータ送受信装置は、前記制御装置から前記
データバスと前記アドレスバスを介して与えられた前記
データ転送準備指令に応答してデータ転送を準備する手
段と、このデータ転送の準備が完了した時にデータ転送
の準備完了を示す第１の信号を発生する手段と、前記制
御装置から与えられた前記データ転送許可信号に応答し
てデータ転送準備指令に従うデータの転送を開始する手
段とを有し、 前記第２のデータ送受信装置は、前記制御装置から前記
データバスと前記アドレスバスを介して与えられた前記
データ転送準備指令に応答してデータ転送を準備する手
段と、このデータ転送の準備が完了した時にデータ転送
の準備完了を示す第２の信号を発生する手段と、前記制
御装置から与えられた前記データ転送許可信号に応答し
て前記データ転送準備指令に従うデータの転送を開始す
る手段とを有し、 前記バス制御器は、前記第１のデータ送受信装置の前記
第１の信号を発生する手段と前記第２のデータ送受信装
置の前記第２の信号を発生する手段と前記制御装置の前
記データ転送許可信号を発生する手段とに接続され、前
記第１のデータ送受信装置から発生した前記第１の信号
がデータ転送準備完了を示していると同時と前記第２の
データ送受信装置から発生した前記第２の信号がデータ
受信準備完了を示している時にのみデータ転送要求信号
を前記制御装置の前記データ転送許可信号を発生する手
段に与える論理回路を有し、 前記制御装置の前記データ転送許可信号を発生する手段
は前記論理回路から与えられた前記データ転送要求信号
に応答して前記データ転送許可信号を発生するように形
成され、 前記制御バスは、前記デ−タ転送許可信号を前記第１及
び第２のデータ送受信装置に与えるための制御信号線を
有していることを特徴とするデータ転送装置。 - 【請求項１５】 更に、前記第１及び第２のデ−タ送受
信装置は、デ−タ転送の中断の必要性を判定する中断判
定手段をそれぞれ備え、 前記バス制御器は、前記第１及び第２のデ−タ送受信装
置の前記中断判定手段の少なくとも一方が中断の必要性
を示す出力を発生している時にデ−タ転送中断を示す信
号を発生する論理ゲ−ト回路を有し、 前記制御装置は、前記デ−タ転送中断を示す信号に応答
して前記第１及び第２のデ−タ送受信装置をデ−タ転送
中断状態に制御する手段を有することを特徴とする請求
項１４記載のデ−タ転送装置。 - 【請求項１６】 第１、第２及び第３のデータ送受信装
置と制御装置とバスとバス制御器とを有して前記第１、
第２及び第３のデータ送受信装置の相互間でデータを転
送する装置であって、 前記バスはデータバスとアドレスバスと制御バスとを有
し、 前記第１、第２及び第３のデータ送受信装置と前記制御
装置は前記データバスと前記アドレスバスと前記制御バ
スにそれぞれ接続され、 前記制御装置はデータ転送準備指令を発生する手段とデ
ータ転送許可信号を発生する手段を含んでおり、 前記第１のデータ送受信装置は、前記制御装置から前記
データバスと前記アドレスバスを介して与えられた前記
データ転送準備指令に応答してデータ転送を準備する手
段と、このデータ転送の準備が完了した時にデータ転送
の準備完了を示す第１の信号を発生する手段と、前記制
御装置から与えられた前記データ転送許可信号に応答し
て前記データ転送準備指令に従うデータの転送を開始す
る手段を有し、 前記第２のデータ送受信装置は、前記制御装置から前記
データバスと前記アドレスバスを介して与えられた前記
データ転送準備指令に応答してデータ転送を準備する手
段と、このデータ転送の準備が完了した時にデータ転送
の準備完了を示す第２の信号を発生する手段と、前記制
御装置から与えられた前記データ転送許可信号に応答し
て前記データ転送準備指令に従うデータの転送を開始す
る手段とを有し、 前記第３のデータ送受信装置は、前記制御装置から前記
データバスと前記アドレスバスを介して与えられた前記
データ転送準備指令に応答してデータ転送を準備する手
段と、このデータ転送の準備が完了した時にデータ転送
の準備完了を示す第３の信号を発生する手段と、前記制
御装置から与えられた前記データ転送許可信号に応答し
て前記データ転送準備指令に従うデータの転送を開始す
る手段とを有し、 前記バス制御器は、前記第１のデータ送受信装置の前記
第１の信号を発生する手段と前記第２のデータ送受信装
置の前記第２の信号を発生する手段と前記第３のデータ
送受信装置の前記第３の信号を発生する手段と前記制御
装置の前記データ転送許可信号を発生する手段とに接続
され、前記第１、第２及び第３のデータ送受信装置から
発生した前記第１、第２及び第３の信号のすべてがデー
タ転送準備完了を示している時にのみデータ転送要求信
号を前記制御装置の前記データ転送許可信号を発生する
手段に与える論理回路を有し、 前記制御装置の前記データ転送許可信号を発生する手段
は前記論理回路から与えられた前記データ転送要求信号
に応答して前記データ転送許可信号を発生するように形
成され、 前記制御バスは、前記デ−タ転送許可信号を前記第１、
第２及び第３のデータ送受信装置に与えるための制御信
号線を有していることを特徴とするデータ転送装置。 - 【請求項１７】 更に、前記第１、第２及び第３のデ−
タ送受信装置の少なくとも２つはデ−タ転送の中断の必
要性を判定する中断判定手段をそれぞれ備え、 前記バ
ス制御器は、前記第１、第２及び第３のデ−タ送受信装
置の少なくとも２つの前記中断判定手段の１つが中断の
必要性を示す出力を発生している時にデ−タ転送中断を
示す信号を発生する論理ゲ−ト回路を有し、 前記制御装置は、前記デ−タ転送中断を示す信号に応答
して前記第１、第２及び第３のデ−タ送受信装置をデ−
タ転送中断状態に制御する手段を有することを特徴とす
る請求項１６記載のデ−タ転送装置。 - 【請求項１８】 前記第１のデータ送受信装置はホスト
コンピュータであり、前記第２及び第３のデータ送受信
装置はディスク記憶装置である請求項１６記載のデータ
転送装置。 - 【請求項１９】 請求項１６又は１７又は１８のデ−タ
転送装置において、前記バス制御器が、前記第３のデー
タ送受信装置と前記論理回路との間に前記第３の信号を
遮断するためのスイッチを含み、前記第２のデータ送受
信装置から前記第１のデータ送受信装置にデータを転送
する時前記スイッチによって前記第３の信号を遮断する
ように構成されていることを特徴とするデータ転送装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7093010A JPH08263432A (ja) | 1995-03-27 | 1995-03-27 | デ−タ転送方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7093010A JPH08263432A (ja) | 1995-03-27 | 1995-03-27 | デ−タ転送方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263432A true JPH08263432A (ja) | 1996-10-11 |
Family
ID=14070457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7093010A Pending JPH08263432A (ja) | 1995-03-27 | 1995-03-27 | デ−タ転送方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08263432A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015210832A (ja) * | 2014-04-25 | 2015-11-24 | 京セラドキュメントソリューションズ株式会社 | 情報処理装置 |
| JP2015210833A (ja) * | 2014-04-25 | 2015-11-24 | 京セラドキュメントソリューションズ株式会社 | 情報処理装置 |
-
1995
- 1995-03-27 JP JP7093010A patent/JPH08263432A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015210832A (ja) * | 2014-04-25 | 2015-11-24 | 京セラドキュメントソリューションズ株式会社 | 情報処理装置 |
| JP2015210833A (ja) * | 2014-04-25 | 2015-11-24 | 京セラドキュメントソリューションズ株式会社 | 情報処理装置 |
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