JPH08255884A - 貼り合わせｓｏｉ基板 - Google Patents
貼り合わせｓｏｉ基板Info
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- JPH08255884A JPH08255884A JP5781695A JP5781695A JPH08255884A JP H08255884 A JPH08255884 A JP H08255884A JP 5781695 A JP5781695 A JP 5781695A JP 5781695 A JP5781695 A JP 5781695A JP H08255884 A JPH08255884 A JP H08255884A
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- active layer
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- silicon wafer
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- Mechanical Treatment Of Semiconductor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 シリコンウェーハを２枚貼り合わせて作られ
る絶縁層上の活性層にｐｎ接合を形成する場合に、ｐｎ
接合のリーク電流を小さくする。 【構成】 支持基板となる第１シリコンウェーハ１１と
活性層となるｐ型の第２シリコンウェーハ１２とを絶縁
層１３を介して熱処理して貼り合わせた後、第２シリコ
ンウェーハ１２を所定の厚さに研削研磨して絶縁層１３
上にデバイス形成用の活性層１２ａを形成し、更に活性
層１２ａ上にｎ+拡散層１４を設けることによりｐｎ接
合が形成された貼り合わせＳＯＩ基板である。活性層１
２ａの厚さをｔ、ｎ+拡散層１４の深さをｘj、空乏層１
５の幅をＷ、少数キャリアの拡散長をＬnとするとき、
活性層の厚さｔが、ｘj＋Ｗ ＜ ｔ ＜ Ｌn の関係式を
満たし、上記貼り合わせ界面が第１シリコンウェーハ１
１と絶縁層１３の界面であることを特徴とする。
る絶縁層上の活性層にｐｎ接合を形成する場合に、ｐｎ
接合のリーク電流を小さくする。 【構成】 支持基板となる第１シリコンウェーハ１１と
活性層となるｐ型の第２シリコンウェーハ１２とを絶縁
層１３を介して熱処理して貼り合わせた後、第２シリコ
ンウェーハ１２を所定の厚さに研削研磨して絶縁層１３
上にデバイス形成用の活性層１２ａを形成し、更に活性
層１２ａ上にｎ+拡散層１４を設けることによりｐｎ接
合が形成された貼り合わせＳＯＩ基板である。活性層１
２ａの厚さをｔ、ｎ+拡散層１４の深さをｘj、空乏層１
５の幅をＷ、少数キャリアの拡散長をＬnとするとき、
活性層の厚さｔが、ｘj＋Ｗ ＜ ｔ ＜ Ｌn の関係式を
満たし、上記貼り合わせ界面が第１シリコンウェーハ１
１と絶縁層１３の界面であることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は絶縁層上にシリコン層
（以下、活性層という）を形成したＳＯＩ（Silicon-On
-Insulator）基板に関する。更に詳しくは２枚のシリコ
ンウェーハを絶縁層を介して貼り合わせ、活性層上にｐ
ｎ接合が形成された貼り合わせＳＯＩ基板に関するもの
である。
（以下、活性層という）を形成したＳＯＩ（Silicon-On
-Insulator）基板に関する。更に詳しくは２枚のシリコ
ンウェーハを絶縁層を介して貼り合わせ、活性層上にｐ
ｎ接合が形成された貼り合わせＳＯＩ基板に関するもの
である。
【０００２】
【従来の技術】ＳＯＩ基板はソフトエラーの防止、誘電
体分離による分離構造の簡略化及び寄生容量の減少によ
る高速化など数々のメリットを持つため、近年このＳＯ
Ｉ基板は、バイポーラデバイス、パワーデバイス、更に
はＤＲＡＭなどメモリーデバイスへの応用も検討される
に至っている。特に絶縁層を介して貼り合わせたＳＯＩ
基板は、活性層の結晶性が極めて良好であることから、
有望視されて来ている。このシリコンウェーハの貼り合
わせ法は、具体的にはそれぞれ厚さ約６００μｍの２枚
のシリコンウェーハをシリコン酸化層からなる絶縁層を
介して接合し、酸素雰囲気中、１１００℃で２時間熱処
理して貼り合わせた後、２枚のシリコンウェーハの一方
のシリコンウェーハの表面を砥石で研削し、更に研磨布
で研磨してこのシリコンウェーハの厚さを約１〜１０μ
ｍの範囲にし、この研磨した側の厚さ約１〜１０μｍの
シリコン層をデバイス形成用の活性層としている。
体分離による分離構造の簡略化及び寄生容量の減少によ
る高速化など数々のメリットを持つため、近年このＳＯ
Ｉ基板は、バイポーラデバイス、パワーデバイス、更に
はＤＲＡＭなどメモリーデバイスへの応用も検討される
に至っている。特に絶縁層を介して貼り合わせたＳＯＩ
基板は、活性層の結晶性が極めて良好であることから、
有望視されて来ている。このシリコンウェーハの貼り合
わせ法は、具体的にはそれぞれ厚さ約６００μｍの２枚
のシリコンウェーハをシリコン酸化層からなる絶縁層を
介して接合し、酸素雰囲気中、１１００℃で２時間熱処
理して貼り合わせた後、２枚のシリコンウェーハの一方
のシリコンウェーハの表面を砥石で研削し、更に研磨布
で研磨してこのシリコンウェーハの厚さを約１〜１０μ
ｍの範囲にし、この研磨した側の厚さ約１〜１０μｍの
シリコン層をデバイス形成用の活性層としている。
【０００３】
【発明が解決しようとする課題】しかし、この活性層の
厚さはＳＯＩ基板の絶縁層によって限定されるため、こ
の活性層がｐ型又はｎ型であって、活性層上にｎ+拡散
層又はｐ+拡散層を設けてｐｎ接合を形成した場合に
は、活性層の厚さ、絶縁層の厚さ、界面準位密度、絶縁
膜による応力などの条件の相違によって、ｐ型又はｎ型
のバルクシリコン単結晶にｎ+拡散層又はｐ+拡散層を設
けてｐｎ接合を形成した場合と比較してリーク電流が増
加することがあった。本発明の目的は、シリコンウェー
ハを２枚貼り合わせて作られる絶縁層上の活性層にｐｎ
接合を形成する場合に、ｐｎ接合のリーク電流を小さく
することができる貼り合わせＳＯＩ基板を提供すること
にある。
厚さはＳＯＩ基板の絶縁層によって限定されるため、こ
の活性層がｐ型又はｎ型であって、活性層上にｎ+拡散
層又はｐ+拡散層を設けてｐｎ接合を形成した場合に
は、活性層の厚さ、絶縁層の厚さ、界面準位密度、絶縁
膜による応力などの条件の相違によって、ｐ型又はｎ型
のバルクシリコン単結晶にｎ+拡散層又はｐ+拡散層を設
けてｐｎ接合を形成した場合と比較してリーク電流が増
加することがあった。本発明の目的は、シリコンウェー
ハを２枚貼り合わせて作られる絶縁層上の活性層にｐｎ
接合を形成する場合に、ｐｎ接合のリーク電流を小さく
することができる貼り合わせＳＯＩ基板を提供すること
にある。
【０００４】
【課題を解決するための手段】図１（ａ）〜（ｆ）に示
すように、本発明は支持基板となる第１シリコンウェー
ハ１１と活性層となるｐ型の第２シリコンウェーハ１２
とを絶縁層１３を介して熱処理して貼り合わせた後、第
２シリコンウェーハ１２を所定の厚さに研削研磨して絶
縁層１３上にデバイス形成用の活性層１２ａを形成し、
更に活性層１２ａ上にｎ+拡散層１４を設けることによ
りｐｎ接合が形成された貼り合わせＳＯＩ基板の改良で
ある。その特徴ある構成は、活性層１２ａの厚さをｔ、
ｎ+拡散層１４の深さをｘj、空乏層１５の幅をＷ、少数
キャリアの拡散長をＬnとするとき、活性層１２ａの厚
さｔが ｘj＋Ｗ ＜ ｔ ＜ Ｌn …………（１） の関係式を満たし、上記貼り合わせ界面が第１シリコン
ウェーハ１１と絶縁層１３の界面であることにある。
すように、本発明は支持基板となる第１シリコンウェー
ハ１１と活性層となるｐ型の第２シリコンウェーハ１２
とを絶縁層１３を介して熱処理して貼り合わせた後、第
２シリコンウェーハ１２を所定の厚さに研削研磨して絶
縁層１３上にデバイス形成用の活性層１２ａを形成し、
更に活性層１２ａ上にｎ+拡散層１４を設けることによ
りｐｎ接合が形成された貼り合わせＳＯＩ基板の改良で
ある。その特徴ある構成は、活性層１２ａの厚さをｔ、
ｎ+拡散層１４の深さをｘj、空乏層１５の幅をＷ、少数
キャリアの拡散長をＬnとするとき、活性層１２ａの厚
さｔが ｘj＋Ｗ ＜ ｔ ＜ Ｌn …………（１） の関係式を満たし、上記貼り合わせ界面が第１シリコン
ウェーハ１１と絶縁層１３の界面であることにある。
【０００５】なお、本明細書で「２枚のシリコンウェー
ハの接合」とは、熱処理前の２枚のシリコンウェーハを
重ね合せることを意味し、「２枚のシリコンウェーハの
貼り合わせ」とは、熱処理により２枚のシリコンウェー
ハをウェーハ表面の結晶格子の結合により合体させるこ
とを意味する。また、図示しないが活性層となる第２シ
リコンウェーハ１２の伝導型をｎ型とし、拡散層１４の
伝導型をｐ+型として、活性層１２ａ上にｐｎ接合を形
成したＳＯＩ基板にも本発明は適用される。ｐ型の活性
層にｎ+拡散層を形成した場合には少数キャリアは電子
であるが、ｎ型の活性層にｐ+拡散層を形成した場合に
は少数キャリアはホールに代わる。この場合上記式
（１）は次の式（２）で表される。また貼り合わせ界面
が絶縁層中にあってもよい。 ｘj＋Ｗ ＜ ｔ ＜ Ｌp …………（２） 本発明の第１及び第２シリコンウェーハはＣＺ法、ＦＺ
法等の方法で、ともに同一の方法により得られたシリコ
ン単結晶棒から作製される。本発明の特徴ある構成の１
つは、図１（ａ）に示すように、絶縁層１３は活性層と
なる第２シリコンウェーハ１２の片面に形成されるか、
図示しないが第１及び第２シリコンウェーハの双方の片
面に形成される。絶縁層は活性層となるシリコンウェー
ハ１２の片面に形成されることが好ましい。この場合に
は図１（ｅ）の拡大図に示すように貼り合わせ界面は第
１シリコンウェーハ１１と絶縁層１３の界面（以下、支
持基板側界面という）である。絶縁層をウェーハ１１，
１２の双方の片面に形成して貼り合わせた場合、図示し
ないが貼り合わせ界面は絶縁層中に存在する。本発明で
は、図２（ａ）に示すような絶縁層１３を支持基板とな
る第１シリコンウェーハ１１の片面に形成して図１
（ｆ）の拡大図に示すような貼り合わせ界面が活性層１
２ａと絶縁層１３の界面（以下、活性層側界面という）
を含まない。
ハの接合」とは、熱処理前の２枚のシリコンウェーハを
重ね合せることを意味し、「２枚のシリコンウェーハの
貼り合わせ」とは、熱処理により２枚のシリコンウェー
ハをウェーハ表面の結晶格子の結合により合体させるこ
とを意味する。また、図示しないが活性層となる第２シ
リコンウェーハ１２の伝導型をｎ型とし、拡散層１４の
伝導型をｐ+型として、活性層１２ａ上にｐｎ接合を形
成したＳＯＩ基板にも本発明は適用される。ｐ型の活性
層にｎ+拡散層を形成した場合には少数キャリアは電子
であるが、ｎ型の活性層にｐ+拡散層を形成した場合に
は少数キャリアはホールに代わる。この場合上記式
（１）は次の式（２）で表される。また貼り合わせ界面
が絶縁層中にあってもよい。 ｘj＋Ｗ ＜ ｔ ＜ Ｌp …………（２） 本発明の第１及び第２シリコンウェーハはＣＺ法、ＦＺ
法等の方法で、ともに同一の方法により得られたシリコ
ン単結晶棒から作製される。本発明の特徴ある構成の１
つは、図１（ａ）に示すように、絶縁層１３は活性層と
なる第２シリコンウェーハ１２の片面に形成されるか、
図示しないが第１及び第２シリコンウェーハの双方の片
面に形成される。絶縁層は活性層となるシリコンウェー
ハ１２の片面に形成されることが好ましい。この場合に
は図１（ｅ）の拡大図に示すように貼り合わせ界面は第
１シリコンウェーハ１１と絶縁層１３の界面（以下、支
持基板側界面という）である。絶縁層をウェーハ１１，
１２の双方の片面に形成して貼り合わせた場合、図示し
ないが貼り合わせ界面は絶縁層中に存在する。本発明で
は、図２（ａ）に示すような絶縁層１３を支持基板とな
る第１シリコンウェーハ１１の片面に形成して図１
（ｆ）の拡大図に示すような貼り合わせ界面が活性層１
２ａと絶縁層１３の界面（以下、活性層側界面という）
を含まない。
【０００６】本発明の絶縁層の厚さは約０．１〜２．０
μｍの範囲にある。好ましくは０．４〜１．５μｍの厚
さである。この絶縁層はシリコン酸化層（ＳｉＯ2層）
であって、シリコンウェーハを熱酸化することにより、
或いはＣＶＤ法によりウェーハの片面に形成される。図
１（ｂ）に示すように２枚のシリコンウェーハを絶縁層
を介して接合する前に、接合しようとする表面を活性化
するために所定の洗浄液でシリコンウェーハを洗浄する
ことが好ましい。図１（ｃ）に示すように、貼り合わせ
のための熱処理は２枚のシリコンウェーハ１１，１２を
重ね合わせた状態で乾燥酸素（ｄｒｙＯ2）雰囲気又は
窒素（Ｎ2）雰囲気中で１１００℃の温度下、１〜３時
間、好ましくは２時間程度行う。これにより貼り合わせ
界面で化学結合が生じ、２枚のシリコンウェーハ１１，
１２は貼り合わされ、両者の結晶格子は一体化する。図
１（ｄ）に示すように、一体化した２枚のシリコンウェ
ーハ１１，１２が放冷され室温になった後に、シリコン
基板となる第２シリコンウェーハ１２を砥石で研削し、
その後研磨布で研磨して、約１〜５０μｍの厚さの薄膜
に加工する。これにより厚さ約１〜５０μｍ、好ましく
は厚さ２〜２５μｍのデバイス形成用の活性層１２ａが
絶縁層１３上に得られる。
μｍの範囲にある。好ましくは０．４〜１．５μｍの厚
さである。この絶縁層はシリコン酸化層（ＳｉＯ2層）
であって、シリコンウェーハを熱酸化することにより、
或いはＣＶＤ法によりウェーハの片面に形成される。図
１（ｂ）に示すように２枚のシリコンウェーハを絶縁層
を介して接合する前に、接合しようとする表面を活性化
するために所定の洗浄液でシリコンウェーハを洗浄する
ことが好ましい。図１（ｃ）に示すように、貼り合わせ
のための熱処理は２枚のシリコンウェーハ１１，１２を
重ね合わせた状態で乾燥酸素（ｄｒｙＯ2）雰囲気又は
窒素（Ｎ2）雰囲気中で１１００℃の温度下、１〜３時
間、好ましくは２時間程度行う。これにより貼り合わせ
界面で化学結合が生じ、２枚のシリコンウェーハ１１，
１２は貼り合わされ、両者の結晶格子は一体化する。図
１（ｄ）に示すように、一体化した２枚のシリコンウェ
ーハ１１，１２が放冷され室温になった後に、シリコン
基板となる第２シリコンウェーハ１２を砥石で研削し、
その後研磨布で研磨して、約１〜５０μｍの厚さの薄膜
に加工する。これにより厚さ約１〜５０μｍ、好ましく
は厚さ２〜２５μｍのデバイス形成用の活性層１２ａが
絶縁層１３上に得られる。
【０００７】図１（ｅ）に示すように、活性層１２ａが
形成されたウェーハを１１００℃の温度下、水蒸気雰囲
気中で熱酸化（パイロジェニック酸化）することによ
り、活性層１２ａの表面にフィールド酸化膜１２ｂを形
成した後、図１（ｆ）に示すように、この酸化膜１２を
パターニングして拡散窓１２ｃを作り、拡散窓１２ｃに
より開口した活性層１２ａに、活性層１２ａがｐ型であ
ればｎ+拡散層を、また活性層１２ａがｎ型であればｐ+
拡散層を設けることにより、ｐｎ接合を形成する。図１
（ｆ）の拡大図に示すように、本発明の特徴ある構成の
もう１つは、活性層１２ａの厚さをｔ、ｎ+拡散層１４
の深さをｘj、空乏層１５の幅をＷ、少数キャリアの拡
散長をＬnとするとき、 ｘj＋Ｗ ＜ ｔ ＜ Ｌn …………（１） の関係式が、また活性層１２ａの厚さをｔ、ｎ+拡散層
１４の深さをｘj、空乏層１５の幅をＷ、少数キャリア
の拡散長をＬpとするとき、 ｘj＋Ｗ ＜ ｔ ＜ Ｌp …………（２） の関係式がそれぞれ成り立つことにある。ここで少数キ
ャリアの拡散長Ｌはキャリアの移動度と温度とライフタ
イムにより決定される。少数キャリアが電子の場合、次
の式（３）及び式（４）で表され、少数キャリアがホー
ルの場合、次の式（５）及び（６）で表される。
形成されたウェーハを１１００℃の温度下、水蒸気雰囲
気中で熱酸化（パイロジェニック酸化）することによ
り、活性層１２ａの表面にフィールド酸化膜１２ｂを形
成した後、図１（ｆ）に示すように、この酸化膜１２を
パターニングして拡散窓１２ｃを作り、拡散窓１２ｃに
より開口した活性層１２ａに、活性層１２ａがｐ型であ
ればｎ+拡散層を、また活性層１２ａがｎ型であればｐ+
拡散層を設けることにより、ｐｎ接合を形成する。図１
（ｆ）の拡大図に示すように、本発明の特徴ある構成の
もう１つは、活性層１２ａの厚さをｔ、ｎ+拡散層１４
の深さをｘj、空乏層１５の幅をＷ、少数キャリアの拡
散長をＬnとするとき、 ｘj＋Ｗ ＜ ｔ ＜ Ｌn …………（１） の関係式が、また活性層１２ａの厚さをｔ、ｎ+拡散層
１４の深さをｘj、空乏層１５の幅をＷ、少数キャリア
の拡散長をＬpとするとき、 ｘj＋Ｗ ＜ ｔ ＜ Ｌp …………（２） の関係式がそれぞれ成り立つことにある。ここで少数キ
ャリアの拡散長Ｌはキャリアの移動度と温度とライフタ
イムにより決定される。少数キャリアが電子の場合、次
の式（３）及び式（４）で表され、少数キャリアがホー
ルの場合、次の式（５）及び（６）で表される。
【０００８】Ｌn ＝ （Ｄn・τn）1/2 ………（３） Ｄn ＝ （ｋＴ／ｑ）・μn ……（４） Ｌp ＝ （Ｄp・τp）1/2 ………（５） Ｄp ＝ （ｋＴ／ｑ）・μp ……（６） なお、Ｌは拡散長、Ｄは拡散係数、ｋはボルツマン定
数、Ｔは温度、ｑは電子の電荷量、μは不純物濃度と関
係のあるキャリアの移動度である。
数、Ｔは温度、ｑは電子の電荷量、μは不純物濃度と関
係のあるキャリアの移動度である。
【０００９】
【作用】図４に示す電気回路により、ｎ+拡散層１４及
び活性層１２ａに対してそれぞれ電極１７及び１８を介
して所定の逆バイアス電圧を印加して、そのリーク電流
を電流計２０で調べる場合に、図１（ｆ）の拡大図に示
す活性層１２ａの厚さｔがｎ+拡散層１４の深さｘjと空
乏層１５の幅Ｗを加えた値に等しいときには、空乏層１
５が絶縁層１３と活性層１２ａの界面まで到達してしま
い、その界面から多数の少数キャリアが発生するため、
リーク電流は極めて大きくなる。また活性層１２ａの厚
さｔが少数キャリアの拡散長Ｌnより大きいときには、
バルクシリコン単結晶にｐｎ接合したものと同等であ
り、リーク電流は小さくならない。また図２（ｆ）の拡
大図に示すように、貼り合わせ界面が活性層側界面にあ
るＳＯＩ基板では、再結合速度が大きいためにバルクシ
リコン単結晶と比較してリーク電流は小さくならない。
しかしながら、本発明の図１（ｆ）の拡大図に示すよう
に、貼り合わせ界面が支持基板側界面であるか、又は絶
縁層中にあるＳＯＩ基板では、絶縁層１３であるＳｉＯ
2層の形成のために第２シリコンウェーハ１２中の多く
のＳｉ原子が消費されて減少し、それに起因して絶縁層
１３近傍の活性層１２ａ中には拡散してくるキャリアの
量が減少する。その結果、本発明のＳＯＩ基板は拡散電
流が減少することにより、バルクシリコン単結晶の比較
してリーク電流は小さくなる。
び活性層１２ａに対してそれぞれ電極１７及び１８を介
して所定の逆バイアス電圧を印加して、そのリーク電流
を電流計２０で調べる場合に、図１（ｆ）の拡大図に示
す活性層１２ａの厚さｔがｎ+拡散層１４の深さｘjと空
乏層１５の幅Ｗを加えた値に等しいときには、空乏層１
５が絶縁層１３と活性層１２ａの界面まで到達してしま
い、その界面から多数の少数キャリアが発生するため、
リーク電流は極めて大きくなる。また活性層１２ａの厚
さｔが少数キャリアの拡散長Ｌnより大きいときには、
バルクシリコン単結晶にｐｎ接合したものと同等であ
り、リーク電流は小さくならない。また図２（ｆ）の拡
大図に示すように、貼り合わせ界面が活性層側界面にあ
るＳＯＩ基板では、再結合速度が大きいためにバルクシ
リコン単結晶と比較してリーク電流は小さくならない。
しかしながら、本発明の図１（ｆ）の拡大図に示すよう
に、貼り合わせ界面が支持基板側界面であるか、又は絶
縁層中にあるＳＯＩ基板では、絶縁層１３であるＳｉＯ
2層の形成のために第２シリコンウェーハ１２中の多く
のＳｉ原子が消費されて減少し、それに起因して絶縁層
１３近傍の活性層１２ａ中には拡散してくるキャリアの
量が減少する。その結果、本発明のＳＯＩ基板は拡散電
流が減少することにより、バルクシリコン単結晶の比較
してリーク電流は小さくなる。
【００１０】
【実施例】次に、本発明の実施例を図面に基づいて詳し
く説明する。 ＜実施例１＞図１（ａ）に示すように、ＣＺ法で引上げ
られたシリコン単結晶棒から切断され研削研磨された次
の特性の２枚の第１シリコンウェーハ１１及び第２シリ
コンウェーハ１２を用意した。第２シリコンウェーハ１
２の片面にはこのウェーハを湿潤酸素（ｗｅｔＯ2）雰
囲気中、１０００℃で３時間熱処理して厚さ０．５μｍ
のシリコン酸化層からなる絶縁層１３を形成した。 直径： ５インチ 面方位： ＜１００＞ 伝導型： Ｐ型（ドーパントとしてボロンを
添加） 抵抗率： 約１０Ωｃｍ 厚さ： 約６２０μｍ 初期格子間酸素濃度：１．２１〜１．２２×１０18／ｃ
ｍ3（旧ＡＳＴＭ） ２枚のシリコンウェーハ１１，１２をＨ2Ｏと比重１．
１のＨ2Ｏ2水溶液と比重０．９のＮＨ4ＯＨの水溶液と
をＨ2Ｏ：Ｈ2Ｏ2：ＮＨ4ＯＨ＝７：２：１の容量比で混
合して調製したＳＣ１（Standard Cleaning 1）の洗浄
液で洗浄して２枚のシリコンウェーハの表面を活性化し
た。
く説明する。 ＜実施例１＞図１（ａ）に示すように、ＣＺ法で引上げ
られたシリコン単結晶棒から切断され研削研磨された次
の特性の２枚の第１シリコンウェーハ１１及び第２シリ
コンウェーハ１２を用意した。第２シリコンウェーハ１
２の片面にはこのウェーハを湿潤酸素（ｗｅｔＯ2）雰
囲気中、１０００℃で３時間熱処理して厚さ０．５μｍ
のシリコン酸化層からなる絶縁層１３を形成した。 直径： ５インチ 面方位： ＜１００＞ 伝導型： Ｐ型（ドーパントとしてボロンを
添加） 抵抗率： 約１０Ωｃｍ 厚さ： 約６２０μｍ 初期格子間酸素濃度：１．２１〜１．２２×１０18／ｃ
ｍ3（旧ＡＳＴＭ） ２枚のシリコンウェーハ１１，１２をＨ2Ｏと比重１．
１のＨ2Ｏ2水溶液と比重０．９のＮＨ4ＯＨの水溶液と
をＨ2Ｏ：Ｈ2Ｏ2：ＮＨ4ＯＨ＝７：２：１の容量比で混
合して調製したＳＣ１（Standard Cleaning 1）の洗浄
液で洗浄して２枚のシリコンウェーハの表面を活性化し
た。
【００１１】図１（ｂ）に示すように、２枚のシリコン
ウェーハ１１，１２を絶縁層１３を介して重ね合せ接合
した。次いで図１（ｃ）に示すように室温から８００℃
に設定された熱処理炉中に１０〜１５ｃｍ／分の速度で
挿入し、窒素（Ｎ2）雰囲気中で８００℃から１０℃／
分の速度で昇温し、１１００℃に達したところで２時間
維持し、次いで４℃／分の速度で降温し、８００℃まで
冷却した後、１０〜１５ｃｍ／分の速度で炉から室温中
に取り出した。続いて図１（ｄ）に示すように、シリコ
ンウェーハ１２の表面を砥石で研削し、続いて柔らかい
研磨布で研磨し、絶縁層１３上に厚さ１０μｍの活性層
１２ａを形成した。図１（ｅ）に示すように、活性層１
２ａが形成されたウェーハを１１００℃で１１０分、熱
酸化することにより、活性層１２ａの表面に厚さ０．５
μｍのフィールド酸化膜１２ｂを形成した。その後、図
１（ｆ）の拡大図に示すように、この酸化膜１２をフォ
トリソグラフィ技術によりパターニングして拡散窓を作
った。次いでオキソ塩化リンを用いて熱拡散することに
より接合深さｘjが２μｍで濃度が１×１０20／ｃｍ3の
ｎ+拡散層１４を形成した。図４に示すように、ｎ+拡散
層１４の領域と元の活性層１２ａのｐ領域にコンタクト
ホールをあけ、そこにスパッタリングで１％Ｓｉを含む
Ａｌ膜をそれぞれ成膜することにより電極１７及び電極
１８を形成し、同時に電極１７の周囲に酸化膜１２ｂと
活性層１２ａの界面（ＳｉＯ2−シリコン界面）を流れ
る電流成分を抑えるためのガードリング電極１９を形成
した。これによりＴＥＧ（Test Element Group）用サン
プルを得た。
ウェーハ１１，１２を絶縁層１３を介して重ね合せ接合
した。次いで図１（ｃ）に示すように室温から８００℃
に設定された熱処理炉中に１０〜１５ｃｍ／分の速度で
挿入し、窒素（Ｎ2）雰囲気中で８００℃から１０℃／
分の速度で昇温し、１１００℃に達したところで２時間
維持し、次いで４℃／分の速度で降温し、８００℃まで
冷却した後、１０〜１５ｃｍ／分の速度で炉から室温中
に取り出した。続いて図１（ｄ）に示すように、シリコ
ンウェーハ１２の表面を砥石で研削し、続いて柔らかい
研磨布で研磨し、絶縁層１３上に厚さ１０μｍの活性層
１２ａを形成した。図１（ｅ）に示すように、活性層１
２ａが形成されたウェーハを１１００℃で１１０分、熱
酸化することにより、活性層１２ａの表面に厚さ０．５
μｍのフィールド酸化膜１２ｂを形成した。その後、図
１（ｆ）の拡大図に示すように、この酸化膜１２をフォ
トリソグラフィ技術によりパターニングして拡散窓を作
った。次いでオキソ塩化リンを用いて熱拡散することに
より接合深さｘjが２μｍで濃度が１×１０20／ｃｍ3の
ｎ+拡散層１４を形成した。図４に示すように、ｎ+拡散
層１４の領域と元の活性層１２ａのｐ領域にコンタクト
ホールをあけ、そこにスパッタリングで１％Ｓｉを含む
Ａｌ膜をそれぞれ成膜することにより電極１７及び電極
１８を形成し、同時に電極１７の周囲に酸化膜１２ｂと
活性層１２ａの界面（ＳｉＯ2−シリコン界面）を流れ
る電流成分を抑えるためのガードリング電極１９を形成
した。これによりＴＥＧ（Test Element Group）用サン
プルを得た。
【００１２】＜比較例１＞図２（ａ）に示すように、支
持基板となる第１シリコンウェーハ１１の片面に実施例
１と同様に絶縁層１３を形成した以外は、図２（ｂ）〜
（ｆ）に示すように、実施例１と同様にしてＴＥＧ用サ
ンプルを得た。貼り合わせる２枚のシリコンウェーハは
実施例１と同一ロットのものを用いた。
持基板となる第１シリコンウェーハ１１の片面に実施例
１と同様に絶縁層１３を形成した以外は、図２（ｂ）〜
（ｆ）に示すように、実施例１と同様にしてＴＥＧ用サ
ンプルを得た。貼り合わせる２枚のシリコンウェーハは
実施例１と同一ロットのものを用いた。
【００１３】＜比較例２＞図３に示すように、実施例１
と同一ロットのシリコンウェーハ１の表面に実施例１と
同様にしてフィールド酸化膜１ａを形成し、以下、実施
例１と同様にしてｎ+拡散層４を形成し、ＴＥＧ用サン
プルを得た。図３において、５は空乏層である。
と同一ロットのシリコンウェーハ１の表面に実施例１と
同様にしてフィールド酸化膜１ａを形成し、以下、実施
例１と同様にしてｎ+拡散層４を形成し、ＴＥＧ用サン
プルを得た。図３において、５は空乏層である。
【００１４】＜評価その１＞実施例１、比較例１及び比
較例２の各サンプルを用いて、図４に示すようにｎ+拡
散層１４（比較例２ではｎ+拡散層４）と活性層１２ａ
（比較例２ではシリコンウェーハ１）との間に逆バイア
ス電圧を０Ｖから２０Ｖまでそれぞれ印加し、同時にガ
ードリング電極１９に−２０Ｖのバイアス電圧を印加し
た。そしてそのとき流れる電流を電流計２０で測定し
た。その結果を図５に示す。図５から明らかなように、
貼り合わせ界面が活性層側にある比較例１のサンプルで
は、バルクシリコン単結晶の比較例２のシリコンウェー
ハと比較してリーク電流が増加するのに対して、貼り合
わせ界面が支持基板側にある実施例１のサンプルでは、
バルクシリコン単結晶の比較例２のシリコンウェーハと
比較してリーク電流は減少することが判った。
較例２の各サンプルを用いて、図４に示すようにｎ+拡
散層１４（比較例２ではｎ+拡散層４）と活性層１２ａ
（比較例２ではシリコンウェーハ１）との間に逆バイア
ス電圧を０Ｖから２０Ｖまでそれぞれ印加し、同時にガ
ードリング電極１９に−２０Ｖのバイアス電圧を印加し
た。そしてそのとき流れる電流を電流計２０で測定し
た。その結果を図５に示す。図５から明らかなように、
貼り合わせ界面が活性層側にある比較例１のサンプルで
は、バルクシリコン単結晶の比較例２のシリコンウェー
ハと比較してリーク電流が増加するのに対して、貼り合
わせ界面が支持基板側にある実施例１のサンプルでは、
バルクシリコン単結晶の比較例２のシリコンウェーハと
比較してリーク電流は減少することが判った。
【００１５】＜実施例２＞実施例１と同じ２枚のシリコ
ンウェーハを用いて、図１（ａ）及び（ｂ）に示すよう
に実施例１と同様に貼り合わせ界面が支持基板側になる
ように貼り合わせた後、図１（ｄ）の研削研磨工程で活
性層１２ａの厚さｔをそれぞれ６μｍ、８μｍ、１０μ
ｍ、２０μｍ、３０μｍ及び５０μｍにし、以下実施例
１と同様にして６種類のサンプルを用意した。これらを
まとめて実施例２とした。
ンウェーハを用いて、図１（ａ）及び（ｂ）に示すよう
に実施例１と同様に貼り合わせ界面が支持基板側になる
ように貼り合わせた後、図１（ｄ）の研削研磨工程で活
性層１２ａの厚さｔをそれぞれ６μｍ、８μｍ、１０μ
ｍ、２０μｍ、３０μｍ及び５０μｍにし、以下実施例
１と同様にして６種類のサンプルを用意した。これらを
まとめて実施例２とした。
【００１６】＜比較例３＞図１（ｄ）の研削研磨工程で
活性層１２ａの厚さｔを４μｍにした以外、実施例２と
同様にしてサンプルを用意した。これを比較例３とし
た。
活性層１２ａの厚さｔを４μｍにした以外、実施例２と
同様にしてサンプルを用意した。これを比較例３とし
た。
【００１７】＜比較例４＞図１（ｄ）の研削研磨工程で
活性層１２ａの厚さｔを１００μｍにした以外、実施例
２と同様にしてサンプルを用意した。これを比較例４と
した。
活性層１２ａの厚さｔを１００μｍにした以外、実施例
２と同様にしてサンプルを用意した。これを比較例４と
した。
【００１８】＜比較例５＞実施例１と同じ２枚のシリコ
ンウェーハを用いて、図２（ａ）及び（ｂ）に示すよう
に実施例２と同様に貼り合わせ界面が活性層側になるよ
うに貼り合わせた後、図２（ｄ）の研削研磨工程で活性
層１２ａの厚さｔをそれぞれ６μｍ、８μｍ、１０μ
ｍ、２０μｍ、３０μｍ及び５０μｍにし、以下実施例
１と同様にして６種類のサンプルを用意した。これらを
まとめて比較例５とした。
ンウェーハを用いて、図２（ａ）及び（ｂ）に示すよう
に実施例２と同様に貼り合わせ界面が活性層側になるよ
うに貼り合わせた後、図２（ｄ）の研削研磨工程で活性
層１２ａの厚さｔをそれぞれ６μｍ、８μｍ、１０μ
ｍ、２０μｍ、３０μｍ及び５０μｍにし、以下実施例
１と同様にして６種類のサンプルを用意した。これらを
まとめて比較例５とした。
【００１９】＜比較例６＞図２（ｄ）の研削研磨工程で
活性層１２ａの厚さｔを４μｍにした以外、比較例５と
同様にしてサンプルを用意した。これを比較例６とし
た。
活性層１２ａの厚さｔを４μｍにした以外、比較例５と
同様にしてサンプルを用意した。これを比較例６とし
た。
【００２０】＜比較例７＞図２（ｄ）の研削研磨工程で
活性層１２ａの厚さｔを１００μｍにした以外、比較例
５と同様にしてサンプルを用意した。これを比較例７と
した。
活性層１２ａの厚さｔを１００μｍにした以外、比較例
５と同様にしてサンプルを用意した。これを比較例７と
した。
【００２１】＜評価その２＞実施例２及び比較例２〜７
の各サンプルについて、逆バイアス電圧をそれぞれ５Ｖ
で一定にした以外、実施例１と同様にして電流を測定し
た。その結果を図６に示す。図６から明らかなように、
貼り合わせ界面が支持基板側にあるサンプルのうち、活
性層の厚さｔが１００μｍの比較例４では１５０ｐＡ／
ｃｍ2程度のリーク電流が流れるが、実施例２のように
活性層の厚さｔが５０μｍから６μｍに小さくなるにつ
れ、リーク電流は減少した。しかし、比較例３のように
活性層の厚さｔが４μｍになるとリーク電流は急激に増
加した。一方、貼り合わせ界面が活性層側にあるサンプ
ルのうち、活性層の厚さｔが１００μｍの比較例７では
比較例４と同様に１５０ｐＡ／ｃｍ2程度であった。し
かし比較例５のように活性層の厚さｔが５０μｍから６
μｍに小さくなるにつれ、リーク電流は実施例２とは反
対に増加した。そして、比較例６のように活性層の厚さ
ｔが４μｍになるとリーク電流は更に急激に増加した。
比較例２のバルクシリコン単結晶のサンプルでは、リー
ク電流は比較例４及び比較例７と同程度の１５０ｐＡ／
ｃｍ2であった。
の各サンプルについて、逆バイアス電圧をそれぞれ５Ｖ
で一定にした以外、実施例１と同様にして電流を測定し
た。その結果を図６に示す。図６から明らかなように、
貼り合わせ界面が支持基板側にあるサンプルのうち、活
性層の厚さｔが１００μｍの比較例４では１５０ｐＡ／
ｃｍ2程度のリーク電流が流れるが、実施例２のように
活性層の厚さｔが５０μｍから６μｍに小さくなるにつ
れ、リーク電流は減少した。しかし、比較例３のように
活性層の厚さｔが４μｍになるとリーク電流は急激に増
加した。一方、貼り合わせ界面が活性層側にあるサンプ
ルのうち、活性層の厚さｔが１００μｍの比較例７では
比較例４と同様に１５０ｐＡ／ｃｍ2程度であった。し
かし比較例５のように活性層の厚さｔが５０μｍから６
μｍに小さくなるにつれ、リーク電流は実施例２とは反
対に増加した。そして、比較例６のように活性層の厚さ
ｔが４μｍになるとリーク電流は更に急激に増加した。
比較例２のバルクシリコン単結晶のサンプルでは、リー
ク電流は比較例４及び比較例７と同程度の１５０ｐＡ／
ｃｍ2であった。
【００２２】これらの減少は次のように考えられる。即
ち、実施例２及び比較例２〜７のサンプルでは空乏層は
約２μｍ伸長し、また少数キャリア（ここでは電子）の
拡散長Ｌnは１００μｍ弱と推定される。まず比較例３
及び比較例６の活性層の厚さｔが４μｍで急激にリーク
電流が増えるのは、空乏層が絶縁層と活性層の界面（Ｓ
ｉＯ2−Ｓｉ界面）にまで到達してしまい、この界面か
ら多量の少数キャリアが発生してしまうためと考えられ
る。また貼り合わせ界面が支持基板側にあるサンプルの
比較例４及び実施例２において、活性層の厚さｔが１０
０μｍから６μｍまで小さくなるにつれて、リーク電流
が減少するのは活性層の厚さが酸化膜である絶縁層によ
って制限されるために、バルク中を拡散してくる少数キ
ャリアの量が減少するためと考えられる。比較例４のよ
うに活性層の厚さｔがキャリアの拡散長である１００μ
ｍ以上では、比較例２のバルクシリコン単結晶のサンプ
ルとリーク電流は変わらなくなる。換言すれば、貼り合
わせ界面が活性層側にある場合には上記ＳｉＯ2−Ｓｉ
界面で発生した少数キャリアが活性層（Ｓｉ）中に拡散
してくるため、リーク電流は活性層の厚さｔが小さくな
るにつれ増加する。そしてｔが少数キャリアの拡散長Ｌ
nを超えると、リーク電流はバルクシリコン単結晶のサ
ンプルと変わらなくなる。
ち、実施例２及び比較例２〜７のサンプルでは空乏層は
約２μｍ伸長し、また少数キャリア（ここでは電子）の
拡散長Ｌnは１００μｍ弱と推定される。まず比較例３
及び比較例６の活性層の厚さｔが４μｍで急激にリーク
電流が増えるのは、空乏層が絶縁層と活性層の界面（Ｓ
ｉＯ2−Ｓｉ界面）にまで到達してしまい、この界面か
ら多量の少数キャリアが発生してしまうためと考えられ
る。また貼り合わせ界面が支持基板側にあるサンプルの
比較例４及び実施例２において、活性層の厚さｔが１０
０μｍから６μｍまで小さくなるにつれて、リーク電流
が減少するのは活性層の厚さが酸化膜である絶縁層によ
って制限されるために、バルク中を拡散してくる少数キ
ャリアの量が減少するためと考えられる。比較例４のよ
うに活性層の厚さｔがキャリアの拡散長である１００μ
ｍ以上では、比較例２のバルクシリコン単結晶のサンプ
ルとリーク電流は変わらなくなる。換言すれば、貼り合
わせ界面が活性層側にある場合には上記ＳｉＯ2−Ｓｉ
界面で発生した少数キャリアが活性層（Ｓｉ）中に拡散
してくるため、リーク電流は活性層の厚さｔが小さくな
るにつれ増加する。そしてｔが少数キャリアの拡散長Ｌ
nを超えると、リーク電流はバルクシリコン単結晶のサ
ンプルと変わらなくなる。
【００２３】
【発明の効果】以上述べたように、本発明によれば、前
述した式（１）又は式（２）の関係式を満たすように、
活性層の厚さを決め、しかも貼り合わせ界面を支持基板
側の界面又は絶縁層中にすることにより、バルクシリコ
ン単結晶の基板と比べてリーク電流を小さくすることが
できる。特に本発明の貼り合わせＳＯＩ基板は、リーク
電流が重要視される、フォトダイオード、ＣＣＤ（Char
ge Coupled Device）等の光デバイスに対してその利用
価値が極めて大きい。
述した式（１）又は式（２）の関係式を満たすように、
活性層の厚さを決め、しかも貼り合わせ界面を支持基板
側の界面又は絶縁層中にすることにより、バルクシリコ
ン単結晶の基板と比べてリーク電流を小さくすることが
できる。特に本発明の貼り合わせＳＯＩ基板は、リーク
電流が重要視される、フォトダイオード、ＣＣＤ（Char
ge Coupled Device）等の光デバイスに対してその利用
価値が極めて大きい。
【図１】本発明のＳＯＩ基板の製造方法を示す部分断面
図。
図。
【図２】比較例１のＳＯＩ基板の製造方法を示す部分断
面図。
面図。
【図３】比較例２のｐ型のバルクシリコン単結晶上にｎ
+拡散層を設けてｐｎ接合した基板の部分断面図。
+拡散層を設けてｐｎ接合した基板の部分断面図。
【図４】実施例と比較例のＳＯＩ基板の活性層における
リーク電流を測定するための構成図。
リーク電流を測定するための構成図。
【図５】実施例と比較例のＳＯＩ基板の活性層及びバル
クシリコン単結晶上の各ｐｎ接合箇所に逆バイアス電圧
を印加したときのリーク電流密度の変化を示す図。
クシリコン単結晶上の各ｐｎ接合箇所に逆バイアス電圧
を印加したときのリーク電流密度の変化を示す図。
【図６】実施例と比較例の活性層の各厚さを変化させた
ときのリーク電流密度の変化を示す図。
ときのリーク電流密度の変化を示す図。
１１ 第１シリコンウェーハ １２ 第２シリコンウェーハ １２ａ 活性層 １３ 絶縁層（シリコン酸化層） １４ ｎ+拡散層 １５ 空乏層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新行内 隆之 埼玉県大宮市北袋町１丁目297番地 三菱 マテリアル株式会社中央研究所内
Claims (3)
- 【請求項１】 支持基板となる第１シリコンウェーハ(1
1)と活性層となるｐ型の第２シリコンウェーハ(12)とを
絶縁層(13)を介して熱処理して貼り合わせた後前記第２
シリコンウェーハ(12)を所定の厚さに研削研磨して前記
絶縁層(13)上にデバイス形成用の活性層(12a)を形成し
更に前記活性層(12a)上にｎ+拡散層(14)を設けることに
よりｐｎ接合が形成された貼り合わせＳＯＩ基板におい
て、 前記活性層(12a)の厚さをｔ、前記ｎ+拡散層(14)の深さ
をｘj、空乏層(15)の幅をＷ、少数キャリアの拡散長を
Ｌnとするとき、前記活性層(12a)の厚さｔが ｘj＋Ｗ ＜ ｔ ＜ Ｌn …………（１） の関係式を満たし、かつ前記貼り合わせ界面が前記第１
シリコンウェーハ(11)と前記絶縁層(13)の界面であるか
又は前記絶縁層(13)中にあることを特徴とする貼り合わ
せＳＯＩ基板。 - 【請求項２】 支持基板となる第１シリコンウェーハと
活性層となるｎ型の第２シリコンウェーハとを絶縁層を
介して熱処理して貼り合わせた後前記第２シリコンウェ
ーハを所定の厚さに研削研磨して前記絶縁層上にデバイ
ス形成用の活性層を形成し更に前記活性層上にｐ+拡散
層を設けることによりｐｎ接合が形成された貼り合わせ
ＳＯＩ基板において、 前記活性層の厚さをｔ、前記ｐ+拡散層の深さをｘj、空
乏層の幅をＷ、少数キャリアの拡散長をＬpとすると
き、前記活性層の厚さｔが ｘj＋Ｗ ＜ ｔ ＜ Ｌp …………（２） の関係式を満たし、前記貼り合わせ界面が前記第１シリ
コンウェーハと前記絶縁層の界面であるか又は前記絶縁
層中にあることを特徴とする貼り合わせＳＯＩ基板。 - 【請求項３】 ＳＯＩ基板が光デバイス用基板である請
求項１又は２記載の貼り合わせＳＯＩ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5781695A JPH08255884A (ja) | 1995-03-16 | 1995-03-16 | 貼り合わせｓｏｉ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5781695A JPH08255884A (ja) | 1995-03-16 | 1995-03-16 | 貼り合わせｓｏｉ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08255884A true JPH08255884A (ja) | 1996-10-01 |
Family
ID=13066453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5781695A Pending JPH08255884A (ja) | 1995-03-16 | 1995-03-16 | 貼り合わせｓｏｉ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08255884A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008047478A1 (fr) * | 2006-10-20 | 2008-04-24 | Shin-Etsu Handotai Co., Ltd. | Procédé d'évaluation d'une tranche de semi-conducteur |
-
1995
- 1995-03-16 JP JP5781695A patent/JPH08255884A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008047478A1 (fr) * | 2006-10-20 | 2008-04-24 | Shin-Etsu Handotai Co., Ltd. | Procédé d'évaluation d'une tranche de semi-conducteur |
| JP2008103598A (ja) * | 2006-10-20 | 2008-05-01 | Shin Etsu Handotai Co Ltd | 半導体ウエーハの評価方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040107 |