JPH08251013A - Ｃｍｏｓ回路 - Google Patents
Ｃｍｏｓ回路Info
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- JPH08251013A JPH08251013A JP7335705A JP33570595A JPH08251013A JP H08251013 A JPH08251013 A JP H08251013A JP 7335705 A JP7335705 A JP 7335705A JP 33570595 A JP33570595 A JP 33570595A JP H08251013 A JPH08251013 A JP H08251013A
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- chip
- signal
- waveform
- inverter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0019—Arrangements for reducing power consumption by energy recovery or adiabatic operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＰＰＳ（パルス化電源）ＣＭＯＳ回路におい
て、ＰＰＳ電源波形に正確に同期したクロック信号を生
成するＣＭＯＳ回路を実現する。 【解決手段】 ＣＭＯＳ回路のタイミングを取るのに適
したクロック信号が、ＰＰＳ波形それ自体から直接生成
される。ＰＰＳ波形に応答するように設定された従来の
ＣＭＯＳ回路が、ＰＰＳ信号の発生頻度の半分の発生頻
度を有する相補矩形波信号を生成する。次いで、相補矩
形波信号は、それぞれ、相補クロック信号を供給するこ
とによって応答するＰＰＳ ＣＭＯＳ回路に供給され
る。送信側チップ上のこれらの比較的低電力消費出力バ
ッファは、チップ間に延在している高容量相互接続ライ
ンを駆動する。受信側チップ上のセルフタイミングフリ
ップフロップ回路が送信されてきたＰＰＳタイプの信号
に応答し、それらを元のデータを表す相補矩形波信号に
変換する。
て、ＰＰＳ電源波形に正確に同期したクロック信号を生
成するＣＭＯＳ回路を実現する。 【解決手段】 ＣＭＯＳ回路のタイミングを取るのに適
したクロック信号が、ＰＰＳ波形それ自体から直接生成
される。ＰＰＳ波形に応答するように設定された従来の
ＣＭＯＳ回路が、ＰＰＳ信号の発生頻度の半分の発生頻
度を有する相補矩形波信号を生成する。次いで、相補矩
形波信号は、それぞれ、相補クロック信号を供給するこ
とによって応答するＰＰＳ ＣＭＯＳ回路に供給され
る。送信側チップ上のこれらの比較的低電力消費出力バ
ッファは、チップ間に延在している高容量相互接続ライ
ンを駆動する。受信側チップ上のセルフタイミングフリ
ップフロップ回路が送信されてきたＰＰＳタイプの信号
に応答し、それらを元のデータを表す相補矩形波信号に
変換する。
Description
【０００１】
【発明の属する技術分野】本発明は低消費電力回路に関
し、特に、相補金属酸化物半導体（ＣＭＯＳ）技術を用
いた集積回路として作製された低消費電力回路に関す
る。
し、特に、相補金属酸化物半導体（ＣＭＯＳ）技術を用
いた集積回路として作製された低消費電力回路に関す
る。
【０００２】
【従来の技術】従来技術に係るＣＭＯＳ回路における低
消費電力化は、回路の電源リードをＶＤＤとＶＳＳとの
間で反復して変化させることによって達成されてきてい
ることは公知である。各々の変化サイクルの所謂パワー
ダウンフェーズにおいては、回路の状態は寄生容量にス
トアされている。この準静的なＣＭＯＳ回路技術は、Ｐ
ＰＳ（パルス化電源）ＣＭＯＳと呼称されており、固定
電源が供給された従来技術に係るＣＭＯＳ回路よりも通
常一桁以上少ない電力消費、という特徴を有している。
この技法は、T. J. Gabara, "Pulsed Power Supply CMO
S - PPS CMOS", Proceedings of 1994 Symposium on Lo
w Power Electronics, pp.98-99、および、米国特許出
願第０８／２２５，９５０号（出願日：１９９４年４月
８日、発明者：T. J. Gabara）に記述されている。
消費電力化は、回路の電源リードをＶＤＤとＶＳＳとの
間で反復して変化させることによって達成されてきてい
ることは公知である。各々の変化サイクルの所謂パワー
ダウンフェーズにおいては、回路の状態は寄生容量にス
トアされている。この準静的なＣＭＯＳ回路技術は、Ｐ
ＰＳ（パルス化電源）ＣＭＯＳと呼称されており、固定
電源が供給された従来技術に係るＣＭＯＳ回路よりも通
常一桁以上少ない電力消費、という特徴を有している。
この技法は、T. J. Gabara, "Pulsed Power Supply CMO
S - PPS CMOS", Proceedings of 1994 Symposium on Lo
w Power Electronics, pp.98-99、および、米国特許出
願第０８／２２５，９５０号（出願日：１９９４年４月
８日、発明者：T. J. Gabara）に記述されている。
【０００３】チップ上のＰＰＳ回路の高信頼性低電力動
作には、パルス化電源波形の発生と矛盾無く同期した正
確なクロック信号が必要とされる。クロック信号は、チ
ップ上のデータフローを同期させるために用いられる。
詳細に述べれば、クロック信号は、ＰＰＳラッチおよび
フリップフロップなどのクロックＰＰＳ回路の動作を制
御するために用いられている。さらに、クロック信号
は、チップ上で従来技術に係るＣＭＯＳラッチおよびフ
リップフロップの動作のタイミングを取るために必要と
される。また、従来方式およびＰＰＳ方式マスター／ス
レーブタイプのラッチの双方の動作を制御するために
は、相補クロック信号が必要とされる。
作には、パルス化電源波形の発生と矛盾無く同期した正
確なクロック信号が必要とされる。クロック信号は、チ
ップ上のデータフローを同期させるために用いられる。
詳細に述べれば、クロック信号は、ＰＰＳラッチおよび
フリップフロップなどのクロックＰＰＳ回路の動作を制
御するために用いられている。さらに、クロック信号
は、チップ上で従来技術に係るＣＭＯＳラッチおよびフ
リップフロップの動作のタイミングを取るために必要と
される。また、従来方式およびＰＰＳ方式マスター／ス
レーブタイプのラッチの双方の動作を制御するために
は、相補クロック信号が必要とされる。
【０００４】
【発明が解決しようとする課題】実際には、所定の波形
を有していてＰＰＳ信号と同期した、時間の経過に依存
しないクロック信号の生成は困難である。このことは、
チップの動作の間にＰＰＳ波形の特徴が変化するような
場合に特に当てはまる。さらに、何等かの理由でクロッ
ク信号とＰＰＳ信号との位相が外れた場合には、ＰＰＳ
回路の低消費電力特性が著しく害される。
を有していてＰＰＳ信号と同期した、時間の経過に依存
しないクロック信号の生成は困難である。このことは、
チップの動作の間にＰＰＳ波形の特徴が変化するような
場合に特に当てはまる。さらに、何等かの理由でクロッ
ク信号とＰＰＳ信号との位相が外れた場合には、ＰＰＳ
回路の低消費電力特性が著しく害される。
【０００５】さらに、チップ間のデータ信号の伝送は、
ＣＭＯＳ回路の電力消費の議論において非常に重要なも
う一つの領域である。これは、チップ間の相互接続が、
通常、高容量特性を有するからである。従って、あるチ
ップから別のチップへ信号を伝播するために用いられる
従来技術に係る駆動回路は、望ましくないほど大量の電
力を必然的に消費してしまう。
ＣＭＯＳ回路の電力消費の議論において非常に重要なも
う一つの領域である。これは、チップ間の相互接続が、
通常、高容量特性を有するからである。従って、あるチ
ップから別のチップへ信号を伝播するために用いられる
従来技術に係る駆動回路は、望ましくないほど大量の電
力を必然的に消費してしまう。
【０００６】
【課題を解決するための手段】本発明の原理に従って、
ＣＭＯＳ回路のタイミングを取るのに適したクロック信
号が、ＰＰＳ波形それ自体から直接生成される。本発明
の一実施例においては、ＰＰＳ波形に応答するように設
定された従来技術に係るＣＭＯＳ回路が、ＰＰＳ信号の
発生頻度の半分の発生頻度を有する相補矩形波信号を生
成する。次いで、相補矩形波信号は、それぞれ、相補ク
ロック信号を供給することによって応答するＰＰＳ Ｃ
ＭＯＳ回路に供給される。クロック信号の周波数は矩形
波信号の周波数に一致しており、クロック信号の波形は
ＰＰＳ波形に対応している。
ＣＭＯＳ回路のタイミングを取るのに適したクロック信
号が、ＰＰＳ波形それ自体から直接生成される。本発明
の一実施例においては、ＰＰＳ波形に応答するように設
定された従来技術に係るＣＭＯＳ回路が、ＰＰＳ信号の
発生頻度の半分の発生頻度を有する相補矩形波信号を生
成する。次いで、相補矩形波信号は、それぞれ、相補ク
ロック信号を供給することによって応答するＰＰＳ Ｃ
ＭＯＳ回路に供給される。クロック信号の周波数は矩形
波信号の周波数に一致しており、クロック信号の波形は
ＰＰＳ波形に対応している。
【０００７】本発明の別の特徴に従って、あるチップか
ら別のチップへ伝達されるべきデータを表わす矩形波信
号が、チップの一方の出力バッファを構成するＰＰＳ
ＣＭＯＳ回路にそれぞれ供給される。送信側チップ上の
これらの比較的低電力消費出力バッファは、チップ間に
延在している高容量相互接続ラインを駆動する。よっ
て、データを表わすＰＰＳタイプの信号がチップ間を伝
播することになる。本発明の一実施例においては、受信
側チップ上のセルフタイミングフリップフロップ回路が
送信されてきたＰＰＳタイプの信号に応答し、それらを
元のデータを表わす相補矩形波信号に変換する。
ら別のチップへ伝達されるべきデータを表わす矩形波信
号が、チップの一方の出力バッファを構成するＰＰＳ
ＣＭＯＳ回路にそれぞれ供給される。送信側チップ上の
これらの比較的低電力消費出力バッファは、チップ間に
延在している高容量相互接続ラインを駆動する。よっ
て、データを表わすＰＰＳタイプの信号がチップ間を伝
播することになる。本発明の一実施例においては、受信
側チップ上のセルフタイミングフリップフロップ回路が
送信されてきたＰＰＳタイプの信号に応答し、それらを
元のデータを表わす相補矩形波信号に変換する。
【０００８】
【発明の実施の形態】図１は、本発明に係るクロック信
号生成回路の一実施例を示した回路図である。このクロ
ック信号生成回路には、従来技術に係るフリップフロッ
プ１０、３つの従来技術に係る直列接続されたＣＭＯＳ
インバータ１２（これらのインバータには、ＶＤＤとし
て示されている固定値直流電源が電力を供給してい
る）、固定値直流電源（ＶＤＤ）によって電力が供給さ
れている、２つの従来技術に係る直列接続されたＣＭＯ
Ｓインバータ１４、固定値直流電源（ＶＤＤ）によって
電力が供給されている、従来技術に係るＣＭＯＳインバ
ータ１６、および、パルス化電源（ＶＰＰＳ）によって
電力が供給されている、従来技術に係る２つのＣＭＯＳ
インバータ１８および２０が含まれている。
号生成回路の一実施例を示した回路図である。このクロ
ック信号生成回路には、従来技術に係るフリップフロッ
プ１０、３つの従来技術に係る直列接続されたＣＭＯＳ
インバータ１２（これらのインバータには、ＶＤＤとし
て示されている固定値直流電源が電力を供給してい
る）、固定値直流電源（ＶＤＤ）によって電力が供給さ
れている、２つの従来技術に係る直列接続されたＣＭＯ
Ｓインバータ１４、固定値直流電源（ＶＤＤ）によって
電力が供給されている、従来技術に係るＣＭＯＳインバ
ータ１６、および、パルス化電源（ＶＰＰＳ）によって
電力が供給されている、従来技術に係る２つのＣＭＯＳ
インバータ１８および２０が含まれている。
【０００９】図示されているように、固定値直流電源は
ＶＤＤという略号によって表わされている正電圧端子を
有している。例示目的により、本明細書においてはＶＤ
Ｄはおよそ＋５Ｖの値を有するものと仮定される。直流
電源のもう一方の端子はＶＳＳという略号によって表わ
されており、通常グラウンド（接地）などの電圧基準に
接続されている。
ＶＤＤという略号によって表わされている正電圧端子を
有している。例示目的により、本明細書においてはＶＤ
Ｄはおよそ＋５Ｖの値を有するものと仮定される。直流
電源のもう一方の端子はＶＳＳという略号によって表わ
されており、通常グラウンド（接地）などの電圧基準に
接続されている。
【００１０】図１のインバータ１８および２０に電力を
供給しているパルス化電源の一方の端子はＶＰＰＳとい
う略号によって表わされている。パルス化電源の他方の
端子はＶＳＳであって、例えばグラウンドなどの電圧基
準に接続されている。本発明に係るＰＰＳ ＣＭＯＳの
原理に従って、ＶＰＰＳの波形は、図２の波形２２によ
って示されているように、ＶＤＤとＶＳＳとの間で反復
して変化する。
供給しているパルス化電源の一方の端子はＶＰＰＳとい
う略号によって表わされている。パルス化電源の他方の
端子はＶＳＳであって、例えばグラウンドなどの電圧基
準に接続されている。本発明に係るＰＰＳ ＣＭＯＳの
原理に従って、ＶＰＰＳの波形は、図２の波形２２によ
って示されているように、ＶＤＤとＶＳＳとの間で反復
して変化する。
【００１１】図１のクロック信号生成回路に供給される
入力はＶＰＰＳ波形それ自体である。これは、図１にお
いて、ＶＰＰＳが入力ライン２４に接続されている、と
いうことによって表わされている。ライン２４に対して
供給されたＶＰＰＳに応答して、クロック信号生成回路
は、それぞれ出力ライン２６および２８上に現れる相補
クロック信号を生成する。詳細に述べれば、出力ライン
２６および２８に現れるクロック信号の波形は、図２に
おいてそれぞれ３０および３２という符号が付けられて
いる波形によって表現されている。
入力はＶＰＰＳ波形それ自体である。これは、図１にお
いて、ＶＰＰＳが入力ライン２４に接続されている、と
いうことによって表わされている。ライン２４に対して
供給されたＶＰＰＳに応答して、クロック信号生成回路
は、それぞれ出力ライン２６および２８上に現れる相補
クロック信号を生成する。詳細に述べれば、出力ライン
２６および２８に現れるクロック信号の波形は、図２に
おいてそれぞれ３０および３２という符号が付けられて
いる波形によって表現されている。
【００１２】電源が供給される様式を除いて、図１に示
された全てのＣＭＯＳインバータは従来技術に係るもの
であり、互いに同一である。それぞれのインバータは、
直列に接続されたｐチャネルおよびｎチャネルＭＯＳト
ランジスタデバイスを有している。よって、例えば図１
のブロック１２に含まれる最初の、すなわち左端のイン
バータは、直列に接続されたｐチャネルデバイス３４お
よびｎチャネルデバイス３６を有している。
された全てのＣＭＯＳインバータは従来技術に係るもの
であり、互いに同一である。それぞれのインバータは、
直列に接続されたｐチャネルおよびｎチャネルＭＯＳト
ランジスタデバイスを有している。よって、例えば図１
のブロック１２に含まれる最初の、すなわち左端のイン
バータは、直列に接続されたｐチャネルデバイス３４お
よびｎチャネルデバイス３６を有している。
【００１３】より詳細に述べれば、図１のｐチャネルデ
バイス３４のソース電極はＶＤＤに接続されており、デ
バイス３４のドレイン電極はデバイス３６のドレイン電
極に接続されており、デバイス３４のゲート電極は入力
ライン２４に接続されている。さらに、ｎチャネルデバ
イス３６のソース電極はＶＳＳに接続されており、その
ゲート電極は入力ライン２４に接続されている。さら
に、デバイス３４および３６から構成されているインバ
ータの出力は、ブロック１２内の中間のインバータのゲ
ート電極に接続されている。次いで、中間のインバータ
の出力は、ブロック１２内の右端のインバータのゲート
電極に接続されている。
バイス３４のソース電極はＶＤＤに接続されており、デ
バイス３４のドレイン電極はデバイス３６のドレイン電
極に接続されており、デバイス３４のゲート電極は入力
ライン２４に接続されている。さらに、ｎチャネルデバ
イス３６のソース電極はＶＳＳに接続されており、その
ゲート電極は入力ライン２４に接続されている。さら
に、デバイス３４および３６から構成されているインバ
ータの出力は、ブロック１２内の中間のインバータのゲ
ート電極に接続されている。次いで、中間のインバータ
の出力は、ブロック１２内の右端のインバータのゲート
電極に接続されている。
【００１４】図１のブロック１２はディレイラインおよ
びエッジシャープナとして機能し、矩形波信号を出力ノ
ードポイント３７において供給する。これら出力信号の
リーディングエッジは、ＶＰＰＳ波形のＶＳＳ部分の対
応する開始部に概略一致する。図２における波形３８
は、ノードポイント３７に現れる矩形波信号の波形を表
している。図示されているように、この矩形波信号の周
波数はＶＰＰＳ波形の周波数に対応している。
びエッジシャープナとして機能し、矩形波信号を出力ノ
ードポイント３７において供給する。これら出力信号の
リーディングエッジは、ＶＰＰＳ波形のＶＳＳ部分の対
応する開始部に概略一致する。図２における波形３８
は、ノードポイント３７に現れる矩形波信号の波形を表
している。図示されているように、この矩形波信号の周
波数はＶＰＰＳ波形の周波数に対応している。
【００１５】図１のノードポイント３７に現れる矩形波
信号は、従来技術に係るフリップフロップ１０のクロッ
ク端子に供給される。ノードポイント３７に現れる矩形
波信号の各々のリーディングエッジに応答して、フリッ
プフロップ１０は状態を変化させ、出力端子ＱおよびＱ
Ｎに相補出力信号を生成する。端子ＱＮは、フリップフ
ロップのデータ入力端子（Ｄ）に直接接続されている。
その結果、図２において参照番号４０で示されている波
形が出力ノードポイント４２（図１）に現れる。波形４
０の正方向へのリーディングエッジの反復レートは波形
３８のそれの半分であることは明らかである。このよう
にして、図示されているフリップフロップ１０は１／２
分周ユニットとして機能する。
信号は、従来技術に係るフリップフロップ１０のクロッ
ク端子に供給される。ノードポイント３７に現れる矩形
波信号の各々のリーディングエッジに応答して、フリッ
プフロップ１０は状態を変化させ、出力端子ＱおよびＱ
Ｎに相補出力信号を生成する。端子ＱＮは、フリップフ
ロップのデータ入力端子（Ｄ）に直接接続されている。
その結果、図２において参照番号４０で示されている波
形が出力ノードポイント４２（図１）に現れる。波形４
０の正方向へのリーディングエッジの反復レートは波形
３８のそれの半分であることは明らかである。このよう
にして、図示されているフリップフロップ１０は１／２
分周ユニットとして機能する。
【００１６】図１のノードポイント４２に現れる矩形波
信号４０は、ユニット１４および１６に同時に供給され
る。ユニット１６は信号４０を反転し、その反転された
信号をＰＰＳインバータ２０に供給する。インバータ１
６において生ずるわずかの遅延を無視すると、ＰＰＳイ
ンバータ２０に供給される矩形波補信号の波形は、図２
において参照番号４４で示されているものになる。
信号４０は、ユニット１４および１６に同時に供給され
る。ユニット１６は信号４０を反転し、その反転された
信号をＰＰＳインバータ２０に供給する。インバータ１
６において生ずるわずかの遅延を無視すると、ＰＰＳイ
ンバータ２０に供給される矩形波補信号の波形は、図２
において参照番号４４で示されているものになる。
【００１７】図１のユニット１４は、２つの直列接続さ
れたインバータから構成されている。よって、ユニット
１４の出力に現れてＰＰＳインバータ１８に供給される
信号は、（わずかの遅延を除いて）図２の波形４０と本
質的に同一のものとなる。ユニット１４は、駆動能力に
関する問題がない場合には省略され得る。その場合に
は、ノードポイント４２に現れる信号が直接ＰＰＳイン
バータ１８の入力に供給される。
れたインバータから構成されている。よって、ユニット
１４の出力に現れてＰＰＳインバータ１８に供給される
信号は、（わずかの遅延を除いて）図２の波形４０と本
質的に同一のものとなる。ユニット１４は、駆動能力に
関する問題がない場合には省略され得る。その場合に
は、ノードポイント４２に現れる信号が直接ＰＰＳイン
バータ１８の入力に供給される。
【００１８】ＰＰＳインバータ１８および２０に供給さ
れる矩形波入力信号は、ＶＰＰＳ電源の波形の特定の部
分のみが出力ライン２６および２８に出現することを可
能にするマスクとして実効的に機能する。よって、例え
ばインバータ１８のゲート電極に印加される信号が１で
ある（＋５Ｖである）限りは、インバータ１８のｎチャ
ネルデバイスは導通状態になり、出力ライン２６はグラ
ウンド電位に保持される。インバータ１８に供給される
入力信号が０（グラウンドレベル）になった場合にの
み、ＶＰＰＳ波形が導通状態にあるｐチャネルデバイス
を介して出力ライン２６に供給される。このことは、図
２に示されているように、波形３０が、波形４０がＶＳ
Ｓレベルにある間だけＶＰＰＳ波形２２に従っている、
ということからも明らかである。波形４０がＶＤＤレベ
ルにある場合には、ＰＰＳインバータ１８の出力はＶＳ
Ｓに保持される。
れる矩形波入力信号は、ＶＰＰＳ電源の波形の特定の部
分のみが出力ライン２６および２８に出現することを可
能にするマスクとして実効的に機能する。よって、例え
ばインバータ１８のゲート電極に印加される信号が１で
ある（＋５Ｖである）限りは、インバータ１８のｎチャ
ネルデバイスは導通状態になり、出力ライン２６はグラ
ウンド電位に保持される。インバータ１８に供給される
入力信号が０（グラウンドレベル）になった場合にの
み、ＶＰＰＳ波形が導通状態にあるｐチャネルデバイス
を介して出力ライン２６に供給される。このことは、図
２に示されているように、波形３０が、波形４０がＶＳ
Ｓレベルにある間だけＶＰＰＳ波形２２に従っている、
ということからも明らかである。波形４０がＶＤＤレベ
ルにある場合には、ＰＰＳインバータ１８の出力はＶＳ
Ｓに保持される。
【００１９】同様に、インバータ２０のゲート電極に供
給される信号が１である限りは、インバータ２０のｎチ
ャネルデバイスが導通状態であって出力ライン２８はグ
ラウンド電位に保たれる。インバータ２０に供給される
入力信号が０である（ＶＳＳレベルである）場合にの
み、ＶＰＰＳ波形は導通状態にあるｐチャネルデバイス
を介して出力ライン２８に供給される。このことは、図
２に示されているように、波形３２が、波形４４がＶＳ
Ｓレベルにある間だけＶＰＰＳ波形２２に従っている、
ということからも明らかである。波形４４がＶＤＤレベ
ルにある場合には、ＰＰＳインバータ２０の出力はＶＳ
Ｓに保持される。
給される信号が１である限りは、インバータ２０のｎチ
ャネルデバイスが導通状態であって出力ライン２８はグ
ラウンド電位に保たれる。インバータ２０に供給される
入力信号が０である（ＶＳＳレベルである）場合にの
み、ＶＰＰＳ波形は導通状態にあるｐチャネルデバイス
を介して出力ライン２８に供給される。このことは、図
２に示されているように、波形３２が、波形４４がＶＳ
Ｓレベルにある間だけＶＰＰＳ波形２２に従っている、
ということからも明らかである。波形４４がＶＤＤレベ
ルにある場合には、ＰＰＳインバータ２０の出力はＶＳ
Ｓに保持される。
【００２０】よって、図１に示されている回路は、図２
の波形３０および３２によって表わされているタイプの
相補出力信号を供給することになる。ＶＰＰＳ波形２２
から導出されてそれに同期したこれらの信号は、システ
ム全体のデータフローに関するクロック信号として用い
られる。これらの信号は、従来技術に係る種々のフリッ
プフロップおよびラッチの動作のタイミングを取るため
に、そのうちのいずれか一方が用いられる。所謂マスタ
ー／スレーブタイプのラッチに関しては、図２に示され
ているタイプの相補クロック信号が必要とされる。
の波形３０および３２によって表わされているタイプの
相補出力信号を供給することになる。ＶＰＰＳ波形２２
から導出されてそれに同期したこれらの信号は、システ
ム全体のデータフローに関するクロック信号として用い
られる。これらの信号は、従来技術に係る種々のフリッ
プフロップおよびラッチの動作のタイミングを取るため
に、そのうちのいずれか一方が用いられる。所謂マスタ
ー／スレーブタイプのラッチに関しては、図２に示され
ているタイプの相補クロック信号が必要とされる。
【００２１】特に、図１の回路によって生成される相補
クロック波形３０および３２は、実際にはＶＰＰＳ波形
の対応する部分の充分に正確な表現を構成している。そ
して、クロック信号がＶＰＰＳから導出されてそれに同
期しているため、ＰＰＳ ＣＭＯＳ回路のタイミングを
取るためにこれらのクロック信号を用いることにより、
ＰＰＳ ＣＭＯＳ回路が、適切にタイミングが取られた
ＰＰＳ回路の特性である低電力消費特性を有効にいかす
ように動作することが保証される。
クロック波形３０および３２は、実際にはＶＰＰＳ波形
の対応する部分の充分に正確な表現を構成している。そ
して、クロック信号がＶＰＰＳから導出されてそれに同
期しているため、ＰＰＳ ＣＭＯＳ回路のタイミングを
取るためにこれらのクロック信号を用いることにより、
ＰＰＳ ＣＭＯＳ回路が、適切にタイミングが取られた
ＰＰＳ回路の特性である低電力消費特性を有効にいかす
ように動作することが保証される。
【００２２】前述されているように、図１に示されたＰ
ＰＳ ＣＭＯＳインバータ１８および２０は、相補矩形
波入力信号に応答して、完全なＰＰＳ波形の特定の部分
に従った出力信号を生成する。図２より明らかなよう
に、出力ライン２６および２８に現れるＰＰＳ波形の特
定の部分は、矩形波入力信号波形によって決定されて実
効的にそれを表している。本発明の原理に従って、矩形
波入力信号とＰＰＳタイプの出力信号との間の対応は、
図３および図４に示されているように、デジタルデータ
システムの他の部分において、非常に有効に利用され
る。
ＰＳ ＣＭＯＳインバータ１８および２０は、相補矩形
波入力信号に応答して、完全なＰＰＳ波形の特定の部分
に従った出力信号を生成する。図２より明らかなよう
に、出力ライン２６および２８に現れるＰＰＳ波形の特
定の部分は、矩形波入力信号波形によって決定されて実
効的にそれを表している。本発明の原理に従って、矩形
波入力信号とＰＰＳタイプの出力信号との間の対応は、
図３および図４に示されているように、デジタルデータ
システムの他の部分において、非常に有効に利用され
る。
【００２３】図３は、半導体チップＡおよびＢを示して
いる。チップＡは出力端子４６および４８を有してお
り、チップＢは入力端子５０および５２を有している。
２つのチップの端子は、相互接続ライン５４および５６
によって互いに接続されている。実際には、この種の相
互接続配置は、出力端子４６および４８からみた場合
に、高容量負荷を構成することになる。これらの負荷
は、通常数ｐＦから１００ｐＦあるいはそれ以上の値を
有するが、図３においては寄生キャパシタ５８および６
０によって示されている。従来技術に係るデータシステ
ムは、通常、複数個の相互接続されたチップを有してお
り、それらの間をデジタル信号が送出される。チップ相
互接続が高容量負荷を構成するため、チップ間で信号を
送出するためには比較的大電力の出力バッファが実際に
は必要とされる。今日では、このような大電力バッファ
は、電子機器を小さくしてより可搬性を高めるというト
レンドとは相容れないものと見なされつつある。
いる。チップＡは出力端子４６および４８を有してお
り、チップＢは入力端子５０および５２を有している。
２つのチップの端子は、相互接続ライン５４および５６
によって互いに接続されている。実際には、この種の相
互接続配置は、出力端子４６および４８からみた場合
に、高容量負荷を構成することになる。これらの負荷
は、通常数ｐＦから１００ｐＦあるいはそれ以上の値を
有するが、図３においては寄生キャパシタ５８および６
０によって示されている。従来技術に係るデータシステ
ムは、通常、複数個の相互接続されたチップを有してお
り、それらの間をデジタル信号が送出される。チップ相
互接続が高容量負荷を構成するため、チップ間で信号を
送出するためには比較的大電力の出力バッファが実際に
は必要とされる。今日では、このような大電力バッファ
は、電子機器を小さくしてより可搬性を高めるというト
レンドとは相容れないものと見なされつつある。
【００２４】本発明の原理に従って、デジタルデータ信
号がチップ間で独自の低電力方式によって伝送される。
さらに、送出されるように生成された信号が有効な立ち
上がりおよび立ち下がり時間を有しているため、所謂グ
ラウンドバウンド現象が、従来技術に係る回路と比較し
て著しく減少させられる。その結果、本発明に従う配置
において生成される雑音は減少し、信号の雑音耐性が向
上させられる。チップ間の信号の伝送に関する具体例が
図３に示されている。
号がチップ間で独自の低電力方式によって伝送される。
さらに、送出されるように生成された信号が有効な立ち
上がりおよび立ち下がり時間を有しているため、所謂グ
ラウンドバウンド現象が、従来技術に係る回路と比較し
て著しく減少させられる。その結果、本発明に従う配置
において生成される雑音は減少し、信号の雑音耐性が向
上させられる。チップ間の信号の伝送に関する具体例が
図３に示されている。
【００２５】図３においては、チップＡ上のライン６２
は、相互接続ライン５４および５６を介して送出される
ことになるデジタルデータ信号を担っていると仮定され
ている。さらに、この実施例においては、ライン６２上
の信号は、デジタルデータの従来技術に係るシングルエ
ンド（不平衡）表現であると仮定されている。本発明に
従って、ライン６２上のデジタル表現は、ＰＰＳ ＣＭ
ＯＳインバータを介して図示されているチップ相互接続
機構に供給される。この種のＰＰＳ ＣＭＯＳインバー
タを出力バッファとして用いることによって、従来技術
に係る固定値電源によって電力が供給されるＣＭＯＳイ
ンバータを用いる場合の１／５の電力で信号をチップＢ
に対して伝送することが可能になる。
は、相互接続ライン５４および５６を介して送出される
ことになるデジタルデータ信号を担っていると仮定され
ている。さらに、この実施例においては、ライン６２上
の信号は、デジタルデータの従来技術に係るシングルエ
ンド（不平衡）表現であると仮定されている。本発明に
従って、ライン６２上のデジタル表現は、ＰＰＳ ＣＭ
ＯＳインバータを介して図示されているチップ相互接続
機構に供給される。この種のＰＰＳ ＣＭＯＳインバー
タを出力バッファとして用いることによって、従来技術
に係る固定値電源によって電力が供給されるＣＭＯＳイ
ンバータを用いる場合の１／５の電力で信号をチップＢ
に対して伝送することが可能になる。
【００２６】ＰＰＳ波形ジェネレータ（図示せず）の負
荷をバランスさせてジェネレータを安定した方式で動作
させるために、ダブルエンド（平衡）出力バッファをチ
ップＡ上に設けることが有利である。従って、図３に示
されているように、ライン６２上に現れるデジタル信号
は直接ＰＰＳ ＣＭＯＳインバータ６４の入力に供給さ
れ、固定値電源によって電力を供給された従来技術に係
るＣＭＯＳインバータ６８を介して、実質的に同一のＰ
ＰＳ ＣＭＯＳインバータ６６の入力に供給される。Ｐ
ＰＳ ＣＭＯＳ出力バッファ６４および６６に対して供
給される相補平衡デジタル信号は、図４においてそれぞ
れ参照番号７０および７２が付された波形で示されてい
る。さらに、インバータ６４および６６に対して電力を
供給するために用いられている、従来技術に係るＰＰＳ
波形も図４に示されている（参照番号７４）。
荷をバランスさせてジェネレータを安定した方式で動作
させるために、ダブルエンド（平衡）出力バッファをチ
ップＡ上に設けることが有利である。従って、図３に示
されているように、ライン６２上に現れるデジタル信号
は直接ＰＰＳ ＣＭＯＳインバータ６４の入力に供給さ
れ、固定値電源によって電力を供給された従来技術に係
るＣＭＯＳインバータ６８を介して、実質的に同一のＰ
ＰＳ ＣＭＯＳインバータ６６の入力に供給される。Ｐ
ＰＳ ＣＭＯＳ出力バッファ６４および６６に対して供
給される相補平衡デジタル信号は、図４においてそれぞ
れ参照番号７０および７２が付された波形で示されてい
る。さらに、インバータ６４および６６に対して電力を
供給するために用いられている、従来技術に係るＰＰＳ
波形も図４に示されている（参照番号７４）。
【００２７】例示目的で、電圧レベルＶＤＤがバイナリ
“１”信号を表わし、電圧レベルＶＳＳがバイナリ
“０”信号を表わすと仮定する。この場合、ＰＳインバ
ータ６４に供給される特定の波形７０は、図４において
は、“１”、“０”、“１”および“１”とからなるデ
ジタルデータストリームを表現している。同様に、補信
号波形７２は、“０”、“１”、“０”および“０”と
からなるデータストリームを表現している。
“１”信号を表わし、電圧レベルＶＳＳがバイナリ
“０”信号を表わすと仮定する。この場合、ＰＳインバ
ータ６４に供給される特定の波形７０は、図４において
は、“１”、“０”、“１”および“１”とからなるデ
ジタルデータストリームを表現している。同様に、補信
号波形７２は、“０”、“１”、“０”および“０”と
からなるデータストリームを表現している。
【００２８】ＰＰＳインバータ６４（図３）に供給され
る矩形波７０（図４）は、出力端子４８に対して、イン
バータ６４のｐチャネルデバイスのソース電極に供給さ
れるＶＰＰＳ波形の特定の部分を出力させるゲート信号
として機能する。同様に、ＰＰＳインバータ６６に対し
て供給される矩形波７２は、ＶＰＰＳ波形の同一の部分
の相補波形を出力端子４６に出力させるゲート信号とし
て機能する。
る矩形波７０（図４）は、出力端子４８に対して、イン
バータ６４のｐチャネルデバイスのソース電極に供給さ
れるＶＰＰＳ波形の特定の部分を出力させるゲート信号
として機能する。同様に、ＰＰＳインバータ６６に対し
て供給される矩形波７２は、ＶＰＰＳ波形の同一の部分
の相補波形を出力端子４６に出力させるゲート信号とし
て機能する。
【００２９】図３のインバータ６４のゲート電極に供給
されている入力信号７０が１（＋５Ｖ）である限りは、
インバータ６４のｎチャネルデバイスは導通状態にあ
り、出力端子４８の電圧はグラウンドレベルに保たれ
る。インバータ６４のゲートに供給される電圧が０（グ
ラウンドレベル）になっている場合のみ、ＶＰＰＳ波形
が導通状態にあるｐチャネルデバイスを介して出力端子
４８に出力される。この様子は図４に示されており、波
形７５が、波形７０がＶＳＳレベルにある間のみＶＰＰ
Ｓ波形７４に従っていることが明らかである。波形７０
がＶＤＤレベルにある間は、ＰＰＳインバータ６４の出
力はＶＳＳに保持される。
されている入力信号７０が１（＋５Ｖ）である限りは、
インバータ６４のｎチャネルデバイスは導通状態にあ
り、出力端子４８の電圧はグラウンドレベルに保たれ
る。インバータ６４のゲートに供給される電圧が０（グ
ラウンドレベル）になっている場合のみ、ＶＰＰＳ波形
が導通状態にあるｐチャネルデバイスを介して出力端子
４８に出力される。この様子は図４に示されており、波
形７５が、波形７０がＶＳＳレベルにある間のみＶＰＰ
Ｓ波形７４に従っていることが明らかである。波形７０
がＶＤＤレベルにある間は、ＰＰＳインバータ６４の出
力はＶＳＳに保持される。
【００３０】よって、出力端子４８に現れて図３の相互
接続ライン５６に供給されるＰＰＳタイプの信号７５
（図４）は、実効的に、ライン６２に対して供給される
デジタルデータ波形７０の反転すなわち相補表現とな
る。波形７０が１である時間が長い場合には波形７５は
比較的０である時間が多い。反対に、波形７０が０であ
る時間が長い場合には、波形７５は比較的１である時間
が多い。
接続ライン５６に供給されるＰＰＳタイプの信号７５
（図４）は、実効的に、ライン６２に対して供給される
デジタルデータ波形７０の反転すなわち相補表現とな
る。波形７０が１である時間が長い場合には波形７５は
比較的０である時間が多い。反対に、波形７０が０であ
る時間が長い場合には、波形７５は比較的１である時間
が多い。
【００３１】同様に、図３のインバータ６６のゲート電
極に供給されている入力信号７２が１（＋５Ｖ）である
限りは、インバータ６６のｎチャネルデバイスは導通状
態にあり、出力端子４６の電圧はグラウンドレベルに保
たれる。インバータ６６のゲートに供給される電圧が０
（グラウンドレベル）になっている場合のみ、ＶＰＰＳ
波形が導通状態にあるｐチャネルデバイスを介して出力
端子４６に出力される。この様子は図４に示されてお
り、波形７６が、波形７２がＶＳＳレベルにある間のみ
ＶＰＰＳ波形７４に従っていることが明らかである。波
形７２がＶＤＤレベルにある間は、ＰＰＳインバータ６
６の出力はＶＳＳに保持される。
極に供給されている入力信号７２が１（＋５Ｖ）である
限りは、インバータ６６のｎチャネルデバイスは導通状
態にあり、出力端子４６の電圧はグラウンドレベルに保
たれる。インバータ６６のゲートに供給される電圧が０
（グラウンドレベル）になっている場合のみ、ＶＰＰＳ
波形が導通状態にあるｐチャネルデバイスを介して出力
端子４６に出力される。この様子は図４に示されてお
り、波形７６が、波形７２がＶＳＳレベルにある間のみ
ＶＰＰＳ波形７４に従っていることが明らかである。波
形７２がＶＤＤレベルにある間は、ＰＰＳインバータ６
６の出力はＶＳＳに保持される。
【００３２】よって、出力端子４６に現れて図３の相互
接続ライン５４に供給されるＰＰＳタイプの信号７６
（図４）は、実効的に、ライン６２に対して供給される
デジタルデータ波形７０そのものの表現となる。波形７
０が１である時間が長い場合には波形７６は比較的１で
ある時間が多い。反対に、波形７０が０である時間が長
い場合には、波形７６は比較的０である時間が多い。
接続ライン５４に供給されるＰＰＳタイプの信号７６
（図４）は、実効的に、ライン６２に対して供給される
デジタルデータ波形７０そのものの表現となる。波形７
０が１である時間が長い場合には波形７６は比較的１で
ある時間が多い。反対に、波形７０が０である時間が長
い場合には、波形７６は比較的０である時間が多い。
【００３３】従って、ＰＰＳインバータ６４および６６
によって生成されて相互接続ライン５４および５６に供
給されるＰＰＳタイプの相補信号は、入力ライン６２に
現れるデジタルデータ信号の正確な平衡表現を構成す
る。そして、前述されているように、（固定値電源によ
って電力を供給される従来技術に係るＣＭＯＳインバー
タではなく）ＰＰＳ ＣＭＯＳインバータをチップＡ上
の出力ドライバとして用いることにより、チップＡから
チップＢへの信号の伝送が比較的低電力で実現される。
によって生成されて相互接続ライン５４および５６に供
給されるＰＰＳタイプの相補信号は、入力ライン６２に
現れるデジタルデータ信号の正確な平衡表現を構成す
る。そして、前述されているように、（固定値電源によ
って電力を供給される従来技術に係るＣＭＯＳインバー
タではなく）ＰＰＳ ＣＭＯＳインバータをチップＡ上
の出力ドライバとして用いることにより、チップＡから
チップＢへの信号の伝送が比較的低電力で実現される。
【００３４】図３のチップＢの入力端子５０および５２
に供給されるＰＰＳタイプの信号は、チップＢ上の別の
ＰＰＳ回路に直接供給される。この様子は、図３におい
て、それぞれ入力端子５０および５２に接続された入力
ライン７８および８０によって示されている。
に供給されるＰＰＳタイプの信号は、チップＢ上の別の
ＰＰＳ回路に直接供給される。この様子は、図３におい
て、それぞれ入力端子５０および５２に接続された入力
ライン７８および８０によって示されている。
【００３５】本発明の原理にさらに従って、図３のチッ
プＢの入力端子５０および５２に供給されるＰＰＳタイ
プの信号が、ライン８４および８６を介してフリップフ
ロップ回路８２にも供給される。回路８２は、入力ライ
ン８４および８６を介して供給されるＰＰＳタイプの信
号に応答して、出力ライン８８および９０上に逆相補矩
形波信号を生成する、セルフタイミングメモリセルとし
て機能する。このため、チップＢのライン８８および９
０上に現れる信号は、チップＡ上のＰＰＳインバータ６
４および６６に供給される元のデジタル表現の複製を構
成していることになる。ライン８８および９０状に現れ
る矩形波信号は、例えば、固定値電源によって電力が供
給される従来技術に係るＣＭＯＳ回路に対して供給され
ることが可能である。
プＢの入力端子５０および５２に供給されるＰＰＳタイ
プの信号が、ライン８４および８６を介してフリップフ
ロップ回路８２にも供給される。回路８２は、入力ライ
ン８４および８６を介して供給されるＰＰＳタイプの信
号に応答して、出力ライン８８および９０上に逆相補矩
形波信号を生成する、セルフタイミングメモリセルとし
て機能する。このため、チップＢのライン８８および９
０上に現れる信号は、チップＡ上のＰＰＳインバータ６
４および６６に供給される元のデジタル表現の複製を構
成していることになる。ライン８８および９０状に現れ
る矩形波信号は、例えば、固定値電源によって電力が供
給される従来技術に係るＣＭＯＳ回路に対して供給され
ることが可能である。
【００３６】図３のセル８２の動作を理解するために、
例えば図４で時刻ｔ２で示されている条件を考える。こ
の時刻においては、正電圧（波形７５を参照）がライン
８６を介してセル８２の右側のｐチャネルデバイスのゲ
ート電極に供給されており、ゼロ電圧（波形７６を参
照）がライン８４を介してセル８２の左側のｐチャネル
デバイスのゲート電極に供給されている。このようなＰ
ＰＳタイプの入力に応答して、右側のｐチャネルデバイ
スは非導通状態であって左側のｐチャネルデバイスは導
通状態である。同時に、右側のｎチャネルデバイスは導
通状態にさせられており、左側のｎチャネルデバイスは
非導通状態に保たれている。その結果、“１”信号を表
わす正電圧（ＶＤＤ）がライン９０上に現れ、“０”信
号を表わすゼロ電圧（ＶＳＳ）がライン８８上に現れ
る。重要なことは、ライン８８および９０上に現れる信
号は、時間間隔ｔ１からｔ３においては、それぞれＰＰ
Ｓインバータ６４および６６の入力に元来供給されたデ
ジタルデータ信号の、実質的にわずかに遅延させられた
複製であるということである。よってこれらの複製は、
時間間隔ｔ１からｔ３においては、もともとチップＡ上
の入力ライン６２に供給された非平衡“０”信号の表現
でもある。図３のセル８２にストアされたデジタル表現
は、時刻ｔ２後は、その後にライン８４上で信号の正方
向リーディングエッジが現れるまでは、それ以前に規定
されて寄生容量にストアされている値に実質的に留まっ
ている。よって、ｔ３からｔ４の間のある時刻におい
て、波形７６（図４）の正方向リーディングエッジがセ
ル８２の状態を変化させる。変化させられた後の状態に
おいては、左側のｐチャネルデバイスおよび右側のｎチ
ャネルデバイスが非導通状態にある一方、右側のｐチャ
ネルデバイスおよび左側のｎチャネルデバイスが導通状
態にある。その結果、“１”信号を表わす正電圧（ＶＤ
Ｄ）がライン８８上に現れ、“０”信号を表わすゼロ電
圧（ＶＳＳ）がライン９０上に現れる。ライン８８およ
び９０上のこれらの信号は、時間間隔ｔ３からｔ５にお
いては、それぞれＰＰＳインバータ６４および６６の入
力に元来供給されたデジタルデータ信号の、実質的にわ
ずかに遅延させられた複製である。この複製は、時間間
隔ｔ３からｔ５においては、もともとチップＡ上の入力
ライン６２に供給された非平衡“１”信号の複製でもあ
る。さらに、ライン８８および９０上のこれらの信号
は、ライン８６上の信号の正方向リーディングエッジが
現れるまでは、それ以前に規定された値を表現し続け
る。よって、ｔ３からｔ６という入力時間間隔全体に対
応する時間は、ライン８８および９０上の平衡デジタル
表現は、元来入力６２に対して供給された連続する
“０”信号を表現し続ける。
例えば図４で時刻ｔ２で示されている条件を考える。こ
の時刻においては、正電圧（波形７５を参照）がライン
８６を介してセル８２の右側のｐチャネルデバイスのゲ
ート電極に供給されており、ゼロ電圧（波形７６を参
照）がライン８４を介してセル８２の左側のｐチャネル
デバイスのゲート電極に供給されている。このようなＰ
ＰＳタイプの入力に応答して、右側のｐチャネルデバイ
スは非導通状態であって左側のｐチャネルデバイスは導
通状態である。同時に、右側のｎチャネルデバイスは導
通状態にさせられており、左側のｎチャネルデバイスは
非導通状態に保たれている。その結果、“１”信号を表
わす正電圧（ＶＤＤ）がライン９０上に現れ、“０”信
号を表わすゼロ電圧（ＶＳＳ）がライン８８上に現れ
る。重要なことは、ライン８８および９０上に現れる信
号は、時間間隔ｔ１からｔ３においては、それぞれＰＰ
Ｓインバータ６４および６６の入力に元来供給されたデ
ジタルデータ信号の、実質的にわずかに遅延させられた
複製であるということである。よってこれらの複製は、
時間間隔ｔ１からｔ３においては、もともとチップＡ上
の入力ライン６２に供給された非平衡“０”信号の表現
でもある。図３のセル８２にストアされたデジタル表現
は、時刻ｔ２後は、その後にライン８４上で信号の正方
向リーディングエッジが現れるまでは、それ以前に規定
されて寄生容量にストアされている値に実質的に留まっ
ている。よって、ｔ３からｔ４の間のある時刻におい
て、波形７６（図４）の正方向リーディングエッジがセ
ル８２の状態を変化させる。変化させられた後の状態に
おいては、左側のｐチャネルデバイスおよび右側のｎチ
ャネルデバイスが非導通状態にある一方、右側のｐチャ
ネルデバイスおよび左側のｎチャネルデバイスが導通状
態にある。その結果、“１”信号を表わす正電圧（ＶＤ
Ｄ）がライン８８上に現れ、“０”信号を表わすゼロ電
圧（ＶＳＳ）がライン９０上に現れる。ライン８８およ
び９０上のこれらの信号は、時間間隔ｔ３からｔ５にお
いては、それぞれＰＰＳインバータ６４および６６の入
力に元来供給されたデジタルデータ信号の、実質的にわ
ずかに遅延させられた複製である。この複製は、時間間
隔ｔ３からｔ５においては、もともとチップＡ上の入力
ライン６２に供給された非平衡“１”信号の複製でもあ
る。さらに、ライン８８および９０上のこれらの信号
は、ライン８６上の信号の正方向リーディングエッジが
現れるまでは、それ以前に規定された値を表現し続け
る。よって、ｔ３からｔ６という入力時間間隔全体に対
応する時間は、ライン８８および９０上の平衡デジタル
表現は、元来入力６２に対して供給された連続する
“０”信号を表現し続ける。
【００３７】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
【００３８】
【発明の効果】以上述べたごとく、本発明によれば、低
電力消費ＣＭＯＳ回路が提供される。
電力消費ＣＭＯＳ回路が提供される。
【図１】本発明の原理に従ったクロック信号生成回路の
一実施例を示す模式図である。
一実施例を示す模式図である。
【図２】図１に示された回路に対して供給される信号お
よび図１に示された回路によって生成される信号の波形
を示した図である。
よび図１に示された回路によって生成される信号の波形
を示した図である。
【図３】本発明の原理に従って相互接続された２つのチ
ップに含まれる回路の一部を模式的に示した図である。
ップに含まれる回路の一部を模式的に示した図である。
【図４】図３に示された回路に対して供給される信号お
よび図１に示された回路によって生成される信号の波形
を示した図である。
よび図１に示された回路によって生成される信号の波形
を示した図である。
１０ Ｄフリップフロップ １２ インバータブロック １４ インバータブロック １６ インバータ １８ ＰＰＳインバータ ２０ ＰＰＳインバータ ３４ ｐチャネルＭＯＳＦＥＴ ３６ ｎチャネルＭＯＳＦＥＴ ４６ 出力端子 ４８ 出力端子 ５０ 入力端子 ５２ 入力端子 ５８ 寄生容量 ６０ 寄生容量 ６４ ＰＰＳインバータ ６６ ＰＰＳインバータ ６８ インバータ ８２ セルフタイミングメモリセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サデュース ジョン ガバラ アメリカ合衆国，07974 ニュージャージ ー，ユニオン カウンティー，マーレイ ヒル，バーリントン ロード 62
Claims (10)
- 【請求項１】 ゲート電極、ソース電極およびドレイン
電極を有するｐチャネルトランジスタと、 ゲート電極、ソース電極およびドレイン電極を有するｎ
チャネルトランジスタと、 入力端子と、 出力端子と、 両方の前記ゲート電極と前記入力端子とを接続する手段
と、 両方の前記ドレイン電極と前記出力端子とを接続する手
段と、 相対的に正の電圧ＶＤＤと相対的に負の電圧ＶＳＳとの
間を反復して周期的に変化する波形によって特徴づけら
れる電源に接続される電源リードと、 両方の前記ソース電極をそれぞれ対応する前記電源リー
ドに接続する手段と、 前記入力端子に接続され、その最大値および最小値がそ
れぞれＶＤＤおよびＶＳＳである矩形波信号を前記入力
端子に供給する手段とからなることを特徴とするＣＭＯ
Ｓ回路。 - 【請求項２】 ゲート電極、ソース電極およびドレイン
電極を有するｐチャネルデバイスとゲート電極、ソース
電極およびドレイン電極を有するｎチャネルデバイスと
をそれぞれ有する第１および第２のインバータと、 各インバータにおいてｐチャネルデバイスのドレイン電
極をｎチャネルデバイスのドレイン電極に直接接続する
手段と、 反復して変化する波形によって特徴づけられるパルス化
電源に接続される電源リードと、 両方のインバータにおいてｎチャネルデバイスおよびｐ
チャネルデバイスのソース電極を前記電源リードに接続
する手段と、 各インバータにおいてｎチャネルデバイスおよびｐチャ
ネルデバイスのゲート電極を互いに直接接続する手段
と、 互いに接続された対応するゲート電極に相補入力矩形波
信号を供給する手段とからなることを特徴とするＣＭＯ
Ｓ回路。 - 【請求項３】 前記パルス化電源の変化する波形に応答
して当該変化する波形の反復レートに相当する反復レー
トで前記相補入力矩形波信号を供給する手段をさらに有
することを特徴とする請求項２のＣＭＯＳ回路。 - 【請求項４】 第１および第２の出力ラインがそれぞれ
第１および第２のインバータにおいて互いに接続された
ドレイン電極に接続され、前記変化する波形の、前記第
１インバータに供給される矩形波入力信号によって規定
される特定の部分が前記第１出力ラインに現れ、前記変
化する波形の、前記第２インバータに供給される相補入
力矩形波信号によって規定された特定の部分の補信号が
前記第２出力ラインに現れることを特徴とする請求項３
のＣＭＯＳ回路。 - 【請求項５】 デジタルデータ信号に応答して前記相補
入力矩形波信号を生成する手段をさらに有することを特
徴とする請求項２のＣＭＯＳ回路。 - 【請求項６】 第１および第２の出力端子がそれぞれ第
１および第２のインバータにおいて互いに接続されたド
レイン電極に接続され、 前記回路が、さらに、それぞれ第１および第２の出力端
子に接続された第１および第２のチップ相互接続ライン
を有し、 前記変化する波形の、前記第１インバータに供給される
矩形波入力信号によって規定される特定の部分が第１の
チップ相互接続ラインに現れて前記データ信号を表し、
前記変化する波形の、前記第２インバータに供給される
相補入力矩形波信号によって規定される特定の部分の補
信号が第２のチップ相互接続ラインに現れて前記データ
信号の補信号を表すことを特徴とする請求項２のＣＭＯ
Ｓ回路。 - 【請求項７】 前記ＣＭＯＳ回路が第１チップ上に存在
し、チップ相互接続ラインが第１チップとは離れた場所
に位置する第２チップにまで延在していることを特徴と
する請求項６のＣＭＯＳ回路。 - 【請求項８】 前記第２チップ上に、前記第１チップか
らチップ相互接続ラインを介して前記第２チップへ伝播
してきた信号に応答して、当該伝播してきた信号を前記
第２チップ上で受信された形態で分配する手段を有する
ことを特徴とする請求項７のＣＭＯＳ回路。 - 【請求項９】 前記第２チップ上において、前記第１チ
ップからチップ相互接続ラインを介して前記第２チップ
へ伝播してきた信号に応答して、前記デジタルデータ信
号に対応する相補矩形波信号を生成して前記第２チップ
上の回路に分配する分配手段をさらに有することを特徴
とする請求項７のＣＭＯＳ回路。 - 【請求項１０】 前記第２チップ上の分配手段が、 ゲート電極、ソース電極およびドレイン電極を有する第
１ｐチャネルデバイスと、 ゲート電極、ソース電極およびドレイン電極を有する第
１ｎチャネルデバイスと、 前記第１ｐチャネルデバイスと前記第１ｎチャネルデバ
イスの両方のドレイン電極を相互に接続する手段と、 ゲート電極、ソース電極およびドレイン電極を有する第
２ｐチャネルトランジスタと、 ゲート電極、ソース電極およびドレイン電極を有する第
２ｎチャネルトランジスタと、 前記第２ｐチャネルデバイスと前記第２ｎチャネルデバ
イスの両方のドレイン電極を相互に接続する手段と、 前記第１ｐチャネルデバイスのドレイン電極と前記第１
ｎチャネルデバイスのドレイン電極とを前記第２ｎチャ
ネルデバイスのゲート電極に接続する手段と、 前記第２ｐチャネルデバイスのドレイン電極と前記第２
ｎチャネルデバイスのドレイン電極とを前記第１ｎチャ
ネルデバイスのゲート電極に接続する手段と、 前記第１ｐチャネルデバイスのゲート電極を前記第１チ
ップ相互接続ラインに接続する手段と、 前記第２ｐチャネルデバイスのゲート電極を前記第２チ
ップ相互接続ラインに接続する手段と、 前記第１および第２のｎチャネルデバイスのそれぞれの
ソース電極を基準電圧ポイントに接続する手段と、 前記第１および第２のｐチャネルデバイスのそれぞれの
ソース電極を固定値直流電源に接続する手段とからな
り、 前記デジタルデータ信号に応答する相補矩形波信号が、
第１ｐチャネルデバイスおよび第１ｎチャネルデバイス
の相互に接続されたドレイン電極および第２ｐチャネル
デバイスおよび第２ｎチャネルデバイスの相互に接続さ
れたドレイン電極のそれぞれに現れることを特徴とする
請求項９のＣＭＯＳ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/348,388 US5502407A (en) | 1994-12-02 | 1994-12-02 | Low-power-dissipation CMOS circuits |
| US348388 | 1994-12-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08251013A true JPH08251013A (ja) | 1996-09-27 |
Family
ID=23367823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7335705A Pending JPH08251013A (ja) | 1994-12-02 | 1995-12-01 | Ｃｍｏｓ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5502407A (ja) |
| EP (1) | EP0715411A3 (ja) |
| JP (1) | JPH08251013A (ja) |
| CA (1) | CA2160185A1 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3983412A (en) * | 1975-07-02 | 1976-09-28 | Fairchild Camera And Instrument Corporation | Differential sense amplifier |
| US4044270A (en) * | 1976-06-21 | 1977-08-23 | Rockwell International Corporation | Dynamic logic gate |
-
1994
- 1994-12-02 US US08/348,388 patent/US5502407A/en not_active Expired - Lifetime
-
1995
- 1995-10-10 CA CA002160185A patent/CA2160185A1/en not_active Abandoned
- 1995-11-21 EP EP95308339A patent/EP0715411A3/en not_active Withdrawn
- 1995-12-01 JP JP7335705A patent/JPH08251013A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5502407A (en) | 1996-03-26 |
| EP0715411A3 (en) | 1996-12-27 |
| EP0715411A2 (en) | 1996-06-05 |
| CA2160185A1 (en) | 1996-06-03 |
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