JPH08242129A - プッシュプル出力回路 - Google Patents
プッシュプル出力回路Info
- Publication number
- JPH08242129A JPH08242129A JP4520295A JP4520295A JPH08242129A JP H08242129 A JPH08242129 A JP H08242129A JP 4520295 A JP4520295 A JP 4520295A JP 4520295 A JP4520295 A JP 4520295A JP H08242129 A JPH08242129 A JP H08242129A
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- output
- potential difference
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 アイドル電流の低減、出力電流の増大や高集
積度の確保といった互いに相反する要望を同時に達成す
る。 【構成】 電流源１２から供給される電流を第１レベル
シフト用トランジスタＱ３およびレベルシフト用ダイオ
ードＱ４を通過させ、これによって上流側端子１４およ
び下流側端子１５間に電位差を生じさせる。第１レベル
シフト用トランジスタＱ３と協働してカレントミラー回
路を構成する第２レベルシフト用トランジスタＱ５によ
って電流ＩＱの一部を取り出す。取り出された電流は電
位差発生に関与しないため、出力用トランジスタＱ１、
Ｑ２に対するベース電流が小さくなり、電流ＩＱを大き
くとってプッシュプル出力回路の出力電流を大きくしつ
つアイドル電流Ｉｉｄｌｅを小さく抑えて消費電流を低
減する。
積度の確保といった互いに相反する要望を同時に達成す
る。 【構成】 電流源１２から供給される電流を第１レベル
シフト用トランジスタＱ３およびレベルシフト用ダイオ
ードＱ４を通過させ、これによって上流側端子１４およ
び下流側端子１５間に電位差を生じさせる。第１レベル
シフト用トランジスタＱ３と協働してカレントミラー回
路を構成する第２レベルシフト用トランジスタＱ５によ
って電流ＩＱの一部を取り出す。取り出された電流は電
位差発生に関与しないため、出力用トランジスタＱ１、
Ｑ２に対するベース電流が小さくなり、電流ＩＱを大き
くとってプッシュプル出力回路の出力電流を大きくしつ
つアイドル電流Ｉｉｄｌｅを小さく抑えて消費電流を低
減する。
Description
【０００１】
【産業上の利用分野】本発明は、２つのトランジスタの
エミッタ同士あるいはソース同士を接続したプッシュプ
ル出力回路に関し、特に、プッシュプル出力回路の消費
電流低減に関する。
エミッタ同士あるいはソース同士を接続したプッシュプ
ル出力回路に関し、特に、プッシュプル出力回路の消費
電流低減に関する。
【０００２】
【従来の技術】一般に、プッシュプル出力回路は、入力
電圧Ｖｉｎ＝０Ｖ領域付近のクロスオーバー歪みを改善
するために、図１０に示すように、出力用のＮＰＮトラ
ンジスタＱ１およびＰＮＰトランジスタＱ２のベース・
エミッタ接合に対して並列に接続される電位差発生回路
１０１を備える。この電位差発生回路１０１では、電流
源１０２から供給された電流ＩＱが、互いに直列に接続
された一対のレベルシフトダイオードＤ１、Ｄ２を通過
して一定の電位差を発生させる。この電位差は、ＮＰＮ
トランジスタＱ１およびＰＮＰトランジスタＱ２のベー
ス・エミッタ間電圧となり、入力電圧Ｖｉｎ＝０Ｖのと
きに、ＮＰＮトランジスタＱ１およびＰＮＰトランジス
タＱ２のコレクタ・エミッタ間にアイドル電流Ｉｉｄｌ
ｅを流すことになる。このアイドル電流Ｉｉｄｌｅがク
ロスオーバー歪みの改善に寄与するわけである。
電圧Ｖｉｎ＝０Ｖ領域付近のクロスオーバー歪みを改善
するために、図１０に示すように、出力用のＮＰＮトラ
ンジスタＱ１およびＰＮＰトランジスタＱ２のベース・
エミッタ接合に対して並列に接続される電位差発生回路
１０１を備える。この電位差発生回路１０１では、電流
源１０２から供給された電流ＩＱが、互いに直列に接続
された一対のレベルシフトダイオードＤ１、Ｄ２を通過
して一定の電位差を発生させる。この電位差は、ＮＰＮ
トランジスタＱ１およびＰＮＰトランジスタＱ２のベー
ス・エミッタ間電圧となり、入力電圧Ｖｉｎ＝０Ｖのと
きに、ＮＰＮトランジスタＱ１およびＰＮＰトランジス
タＱ２のコレクタ・エミッタ間にアイドル電流Ｉｉｄｌ
ｅを流すことになる。このアイドル電流Ｉｉｄｌｅがク
ロスオーバー歪みの改善に寄与するわけである。
【０００３】このようなプッシュプル出力回路では、い
わゆるプッシュ動作時には、入力電圧Ｖｉｎが正側に上
昇すると、電位差が正側にシフトし、電位差発生回路１
０１の上流側端子１０３電圧が上昇する。この電圧の上
昇によって、それまで電位差発生回路１０１に流れてい
た電流源１０２からの電流ＩＱがＮＰＮトランジスタＱ
１のベースへ導かれる。その結果、ＮＰＮトランジスタ
Ｑ１のベース電流が増加し、コレクタ・エミッタ間に増
幅された電流が通過する。このエミッタに現れる電流が
出力Ｖｏｕｔとして取り出される。いわゆるプル動作時
には、入力電圧Ｖｉｎが負側に下降すると、電位差が負
側にシフトし、電位差発生回路１０１の上流側端子１０
３電圧が下降する。この電圧の下降によって、ＰＮＰト
ランジスタＱ２のベース電流が入力端子１０４側に引き
込まれる。その結果、ＰＮＰトランジスタＱ２のベース
電流が増加し、コレクタ・エミッタ間に増幅された電流
が通過する。
わゆるプッシュ動作時には、入力電圧Ｖｉｎが正側に上
昇すると、電位差が正側にシフトし、電位差発生回路１
０１の上流側端子１０３電圧が上昇する。この電圧の上
昇によって、それまで電位差発生回路１０１に流れてい
た電流源１０２からの電流ＩＱがＮＰＮトランジスタＱ
１のベースへ導かれる。その結果、ＮＰＮトランジスタ
Ｑ１のベース電流が増加し、コレクタ・エミッタ間に増
幅された電流が通過する。このエミッタに現れる電流が
出力Ｖｏｕｔとして取り出される。いわゆるプル動作時
には、入力電圧Ｖｉｎが負側に下降すると、電位差が負
側にシフトし、電位差発生回路１０１の上流側端子１０
３電圧が下降する。この電圧の下降によって、ＰＮＰト
ランジスタＱ２のベース電流が入力端子１０４側に引き
込まれる。その結果、ＰＮＰトランジスタＱ２のベース
電流が増加し、コレクタ・エミッタ間に増幅された電流
が通過する。
【０００４】
【発明が解決しようとする課題】上記のようなプッシュ
プル出力回路では、プッシュプル出力回路の消費電力を
小さくするために、無負荷時に両トランジスタＱ１、Ｑ
２のコレクタおよびエミッタ間を流れるアイドル電流Ｉ
ｉｄｌｅをできる限り小さくすることが望まれる。この
ため、電位差発生回路１０１で発生する電位差を小さく
し、入力電圧Ｖｉｎ＝０Ｖ時に両トランジスタＱ１、Ｑ
２に流れるベース電流を小さくしたい。ところが、電位
差発生回路１０１での電位差を小さくするために電流源
１０２から供給される電流ＩＱを小さくすると、この電
流ＩＱによってＮＰＮトランジスタＱ１の作動時にＮＰ
ＮトランジスタＱ１に流れ込むベース電流の上限値が規
定されてしまうことから、ＮＰＮトランジスタＱ１のエ
ミッタから取り出される最大出力電流もが小さくなって
しまい、好ましくない。
プル出力回路では、プッシュプル出力回路の消費電力を
小さくするために、無負荷時に両トランジスタＱ１、Ｑ
２のコレクタおよびエミッタ間を流れるアイドル電流Ｉ
ｉｄｌｅをできる限り小さくすることが望まれる。この
ため、電位差発生回路１０１で発生する電位差を小さく
し、入力電圧Ｖｉｎ＝０Ｖ時に両トランジスタＱ１、Ｑ
２に流れるベース電流を小さくしたい。ところが、電位
差発生回路１０１での電位差を小さくするために電流源
１０２から供給される電流ＩＱを小さくすると、この電
流ＩＱによってＮＰＮトランジスタＱ１の作動時にＮＰ
ＮトランジスタＱ１に流れ込むベース電流の上限値が規
定されてしまうことから、ＮＰＮトランジスタＱ１のエ
ミッタから取り出される最大出力電流もが小さくなって
しまい、好ましくない。
【０００５】また、このような回路をＩＣチップ上に形
成する場合には、素子のばらつきや温度特性によってア
イドル電流が変動しないように、図１１に示すように、
出力用の２つのトランジスタＱ１、Ｑ２と、レベルシフ
トダイオード用の２つのトランジスタＤ１、Ｄ２との間
でペアをとることが考えられる。アイドル電流Ｉｉｄｌ
ｅを小さく設定した上でこのアイドル電流Ｉｉｄｌｅが
変動すると、出力用トランジスタＱ１、Ｑ２の動作点に
アイドル電流が不足する恐れがあるからである。トラン
ジスタのペアをとるには、出力用のＮＰＮトランジスタ
Ｑ１およびＰＮＰトランジスタＱ２に対して、レベルシ
フトダイオード用としてＮＰＮトランジスタＤ１および
ＰＮＰトランジスタＤ２を用いる。同一ＩＣチップ内で
は同一種類の素子は極めてペア性がよく、例えば、ＮＰ
ＮトランジスタＱ１、Ｄ１同士やＰＮＰトランジスタＱ
２、Ｄ２同士ではベース・エミッタ間電圧の特性にばら
つきがなくなり、アイドル電流Ｉｉｄｌｅが安定化す
る。
成する場合には、素子のばらつきや温度特性によってア
イドル電流が変動しないように、図１１に示すように、
出力用の２つのトランジスタＱ１、Ｑ２と、レベルシフ
トダイオード用の２つのトランジスタＤ１、Ｄ２との間
でペアをとることが考えられる。アイドル電流Ｉｉｄｌ
ｅを小さく設定した上でこのアイドル電流Ｉｉｄｌｅが
変動すると、出力用トランジスタＱ１、Ｑ２の動作点に
アイドル電流が不足する恐れがあるからである。トラン
ジスタのペアをとるには、出力用のＮＰＮトランジスタ
Ｑ１およびＰＮＰトランジスタＱ２に対して、レベルシ
フトダイオード用としてＮＰＮトランジスタＤ１および
ＰＮＰトランジスタＤ２を用いる。同一ＩＣチップ内で
は同一種類の素子は極めてペア性がよく、例えば、ＮＰ
ＮトランジスタＱ１、Ｄ１同士やＰＮＰトランジスタＱ
２、Ｄ２同士ではベース・エミッタ間電圧の特性にばら
つきがなくなり、アイドル電流Ｉｉｄｌｅが安定化す
る。
【０００６】ここで、前述のように、最大出力電流を大
きくとりながら、しかも、出力用トランジスタＱ１、Ｑ
２のアイドル電流Ｉｉｄｌｅを小さくするには、レベル
シフトダイオード用のトランジスタＤ１、Ｄ２の素子サ
イズを大きくすることが考えられる。こうすれば、電流
源１０２からの電流ＩＱは電位差発生回路１０１へ流れ
やすくなって出力用トランジスタＱ１、Ｑ２のベース電
流が小さくなり、アイドル電流Ｉｉｄｌｅを小さくする
ことができる。しかし、新たに集積度の低下という問題
を生起してしまう。
きくとりながら、しかも、出力用トランジスタＱ１、Ｑ
２のアイドル電流Ｉｉｄｌｅを小さくするには、レベル
シフトダイオード用のトランジスタＤ１、Ｄ２の素子サ
イズを大きくすることが考えられる。こうすれば、電流
源１０２からの電流ＩＱは電位差発生回路１０１へ流れ
やすくなって出力用トランジスタＱ１、Ｑ２のベース電
流が小さくなり、アイドル電流Ｉｉｄｌｅを小さくする
ことができる。しかし、新たに集積度の低下という問題
を生起してしまう。
【０００７】本発明は、上記実情に鑑みてなされたもの
で、アイドル電流の低減、出力電流の増大や高集積度の
確保といった互いに相反する要望を同時に達成すること
のできるプッシュプル出力回路を提供することを目的と
する。
で、アイドル電流の低減、出力電流の増大や高集積度の
確保といった互いに相反する要望を同時に達成すること
のできるプッシュプル出力回路を提供することを目的と
する。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、第１発明によれば、第１導電型出力トランジスタと
第２導電型出力トランジスタのエミッタまたはソースを
共通接続した出力手段と、少なくとも一方の前記出力ト
ランジスタに所定のベース・エミッタ間電圧またはゲー
ト・ソース間電圧を発生させるための電流源と、前記２
つの出力トランジスタのベース間またはゲート間に接続
された電位差発生手段とを含み、前記電位差発生手段
は、そのエミッタまたはソースを前記一方の出力トラン
ジスタのベースまたはゲートに接続した少なくとも２つ
のトランジスタを含むカレントミラー回路と、カレント
ミラー回路の一のトランジスタのコレクタ又はドレイン
に接続されたダイオードとを含むことを特徴とするプッ
シュプル出力回路が提供される。
に、第１発明によれば、第１導電型出力トランジスタと
第２導電型出力トランジスタのエミッタまたはソースを
共通接続した出力手段と、少なくとも一方の前記出力ト
ランジスタに所定のベース・エミッタ間電圧またはゲー
ト・ソース間電圧を発生させるための電流源と、前記２
つの出力トランジスタのベース間またはゲート間に接続
された電位差発生手段とを含み、前記電位差発生手段
は、そのエミッタまたはソースを前記一方の出力トラン
ジスタのベースまたはゲートに接続した少なくとも２つ
のトランジスタを含むカレントミラー回路と、カレント
ミラー回路の一のトランジスタのコレクタ又はドレイン
に接続されたダイオードとを含むことを特徴とするプッ
シュプル出力回路が提供される。
【０００９】また第２発明によれば、ＮＰＮ型出力トラ
ンジスタとＰＮＰ型出力トランジスタのエミッタを共通
接続した出力手段と、少なくとも一方の前記出力トラン
ジスタへベース電流を供給する電流源と、前記２つの出
力トランジスタのベース間に接続された電位差発生手段
とを含み、前記電位差発生手段は、一のコレクタおよび
ベースをダイオードに接続し、他のコレクタを前記ダイ
オード以外のノードに接続したマルチコレクタ型トラン
ジスタを備えることを特徴とするプッシュプル回路が提
供される。
ンジスタとＰＮＰ型出力トランジスタのエミッタを共通
接続した出力手段と、少なくとも一方の前記出力トラン
ジスタへベース電流を供給する電流源と、前記２つの出
力トランジスタのベース間に接続された電位差発生手段
とを含み、前記電位差発生手段は、一のコレクタおよび
ベースをダイオードに接続し、他のコレクタを前記ダイ
オード以外のノードに接続したマルチコレクタ型トラン
ジスタを備えることを特徴とするプッシュプル回路が提
供される。
【００１０】さらに、第３発明によれば、前記ダイオー
ドがダイオード接続したトランジスタであることを特徴
とする。
ドがダイオード接続したトランジスタであることを特徴
とする。
【００１１】
【作用】第１発明の構成によれば、カレントミラー回路
の他のトランジスタによって取り出された電流はダイオ
ードを通過しないので、ダイオードを通過する電流の量
が小さくなり、その結果、トランジスタおよびダイオー
ドの電流・電圧特性に基づいて発生する電位差が小さく
なる。この電位差の縮小に応じて出力トランジスタに生
じるベース・エミッタ間電圧またはゲート・ソース間電
圧が縮小し、出力トランジスタを流れるアイドル電流が
減少する。
の他のトランジスタによって取り出された電流はダイオ
ードを通過しないので、ダイオードを通過する電流の量
が小さくなり、その結果、トランジスタおよびダイオー
ドの電流・電圧特性に基づいて発生する電位差が小さく
なる。この電位差の縮小に応じて出力トランジスタに生
じるベース・エミッタ間電圧またはゲート・ソース間電
圧が縮小し、出力トランジスタを流れるアイドル電流が
減少する。
【００１２】また、第２発明の構成によれば、マルチコ
レクタ型トランジスタの他のコレクタによって取り出さ
れた電流はダイオードを通過しないので、ダイオードを
通過する電流の量が小さくなり、その結果、ダイオード
の電流・電圧特性に基づいて発生する電位差が小さくな
る。この電位差の縮小に応じてＰＮＰ出力トランジスタ
およびＮＰＮ出力トランジスタに生じるベース・エミッ
タ間電圧が縮小し、アイドル電流が減少する。
レクタ型トランジスタの他のコレクタによって取り出さ
れた電流はダイオードを通過しないので、ダイオードを
通過する電流の量が小さくなり、その結果、ダイオード
の電流・電圧特性に基づいて発生する電位差が小さくな
る。この電位差の縮小に応じてＰＮＰ出力トランジスタ
およびＮＰＮ出力トランジスタに生じるベース・エミッ
タ間電圧が縮小し、アイドル電流が減少する。
【００１３】さらに、第３発明の構成によれば、ダイオ
ードをトランジスタによって構成するので、プッシュプ
ル出力回路の設計上、同一ＩＣチップ内で極めてよいペ
ア性が得られると共に、整合性がとれる。
ードをトランジスタによって構成するので、プッシュプ
ル出力回路の設計上、同一ＩＣチップ内で極めてよいペ
ア性が得られると共に、整合性がとれる。
【００１４】
【実施例】以下、添付図面を参照しつつ本発明の好適な
実施例を説明する。
実施例を説明する。
【００１５】図１は、本発明の第１実施例に係るプッシ
ュプル出力回路の全体構成を示す。このプッシュプル出
力回路は、ＮＰＮトランジスタＱ１およびＰＮＰトラン
ジスタＱ２のエミッタ同士を接続した出力手段を備え
る。両トランジスタＱ１、Ｑ２のエミッタには共通して
出力端子１０が接続される。入力電圧Ｖｉｎの大きさに
応じてトランジスタＱ１、Ｑ２のベースに供給される電
流に基づき増幅されたトランジスタＱ１、Ｑ２のエミッ
タ電流が出力Ｖｏｕｔとして出力端子１０から取り出さ
れる。
ュプル出力回路の全体構成を示す。このプッシュプル出
力回路は、ＮＰＮトランジスタＱ１およびＰＮＰトラン
ジスタＱ２のエミッタ同士を接続した出力手段を備え
る。両トランジスタＱ１、Ｑ２のエミッタには共通して
出力端子１０が接続される。入力電圧Ｖｉｎの大きさに
応じてトランジスタＱ１、Ｑ２のベースに供給される電
流に基づき増幅されたトランジスタＱ１、Ｑ２のエミッ
タ電流が出力Ｖｏｕｔとして出力端子１０から取り出さ
れる。
【００１６】ＮＰＮトランジスタＱ１およびＰＮＰトラ
ンジスタＱ２のベース間には、ベース・エミッタ接合に
並列に電位差発生回路１１が接続される。この電位差発
生回路１１は、ベースおよびコレクタ間が短絡されて、
電流源１２から供給された電流ＩＱに基づいてベースお
よびエミッタ間に電位差を発生させる第１レベルシフト
用ＰＮＰトランジスタＱ３と、この第１レベルシフト用
トランジスタＱ３のコレクタに接続されて第１レベルシ
フト用トランジスタＱ３を通過した電流に基づいて電位
差を発生させるレベルシフト用ダイオードＱ４とを含
む。この電位差発生回路１１によれば、電流源１２から
上流側端子１４を通じて電流ＩＱが供給されると、第１
レベルシフト用トランジスタＱ３およびレベルシフト用
ダイオードＱ４の働きによって上流側端子１４および下
流側端子１５間に電位差が発生する。この電位差によっ
て、入力電圧Ｖｉｎ＝０Ｖのときでも、ＮＰＮトランジ
スタＱ１およびＰＮＰトランジスタＱ２のコレクタおよ
びエミッタ間をアイドル電流Ｉｉｄｌｅが通過する。
ンジスタＱ２のベース間には、ベース・エミッタ接合に
並列に電位差発生回路１１が接続される。この電位差発
生回路１１は、ベースおよびコレクタ間が短絡されて、
電流源１２から供給された電流ＩＱに基づいてベースお
よびエミッタ間に電位差を発生させる第１レベルシフト
用ＰＮＰトランジスタＱ３と、この第１レベルシフト用
トランジスタＱ３のコレクタに接続されて第１レベルシ
フト用トランジスタＱ３を通過した電流に基づいて電位
差を発生させるレベルシフト用ダイオードＱ４とを含
む。この電位差発生回路１１によれば、電流源１２から
上流側端子１４を通じて電流ＩＱが供給されると、第１
レベルシフト用トランジスタＱ３およびレベルシフト用
ダイオードＱ４の働きによって上流側端子１４および下
流側端子１５間に電位差が発生する。この電位差によっ
て、入力電圧Ｖｉｎ＝０Ｖのときでも、ＮＰＮトランジ
スタＱ１およびＰＮＰトランジスタＱ２のコレクタおよ
びエミッタ間をアイドル電流Ｉｉｄｌｅが通過する。
【００１７】本発明において特徴的なことは、図２
（ａ）に示すように、電位差発生回路１１が、上流側端
子１４および下流側端子１５に並列に接続されて前記第
１レベルシフト用トランジスタＱ３と協働してカレント
ミラー回路を構成する第２レベルシフト用ＰＮＰトラン
ジスタＱ５を含んでいることにある。この第２レベルシ
フト用トランジスタＱ５のベースは、第１レベルシフト
用トランジスタＱ３のベースに共通に接続される。この
第２レベルシフト用トランジスタＱ５によれば、電流源
１２からの電流ＩＱの一部を取り出して第１レベルシフ
ト用トランジスタＱ３およびレベルシフト用ダイオード
Ｑ４を迂回させることができる。
（ａ）に示すように、電位差発生回路１１が、上流側端
子１４および下流側端子１５に並列に接続されて前記第
１レベルシフト用トランジスタＱ３と協働してカレント
ミラー回路を構成する第２レベルシフト用ＰＮＰトラン
ジスタＱ５を含んでいることにある。この第２レベルシ
フト用トランジスタＱ５のベースは、第１レベルシフト
用トランジスタＱ３のベースに共通に接続される。この
第２レベルシフト用トランジスタＱ５によれば、電流源
１２からの電流ＩＱの一部を取り出して第１レベルシフ
ト用トランジスタＱ３およびレベルシフト用ダイオード
Ｑ４を迂回させることができる。
【００１８】次に上記構成を備えたプッシュプル出力回
路の動作を説明する。入力電圧Ｖｉｎ＝０Ｖのとき、電
位差発生回路１１の上流側端子１４には電流源１２から
一定の電流ＩＱが供給される。供給された電流ＩＱは、
第１および第２レベルシフト用トランジスタＱ３、Ｑ５
のエミッタ面積の比に応じて分割され、第２レベルシフ
ト用トランジスタＱ５を通過した電流は電位差発生回路
１１の下流側端子１５にそのまま流れる。一方、第１レ
ベルシフト用トランジスタＱ３を通過した電流はレベル
シフト用ダイオードＱ４を通過して下流側端子１５へと
流れる。第１レベルシフト用トランジスタＱ３およびレ
ベルシフト用ダイオードＱ４で発生した電位差によって
ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２
にはベース・エミッタ間電圧が発生し、これらの電圧に
基づいてＮＰＮトランジスタＱ１およびＰＮＰトランジ
スタＱ２のコレクタおよびエミッタ間にはアイドル電流
Ｉｉｄｌｅが通過する。
路の動作を説明する。入力電圧Ｖｉｎ＝０Ｖのとき、電
位差発生回路１１の上流側端子１４には電流源１２から
一定の電流ＩＱが供給される。供給された電流ＩＱは、
第１および第２レベルシフト用トランジスタＱ３、Ｑ５
のエミッタ面積の比に応じて分割され、第２レベルシフ
ト用トランジスタＱ５を通過した電流は電位差発生回路
１１の下流側端子１５にそのまま流れる。一方、第１レ
ベルシフト用トランジスタＱ３を通過した電流はレベル
シフト用ダイオードＱ４を通過して下流側端子１５へと
流れる。第１レベルシフト用トランジスタＱ３およびレ
ベルシフト用ダイオードＱ４で発生した電位差によって
ＮＰＮトランジスタＱ１およびＰＮＰトランジスタＱ２
にはベース・エミッタ間電圧が発生し、これらの電圧に
基づいてＮＰＮトランジスタＱ１およびＰＮＰトランジ
スタＱ２のコレクタおよびエミッタ間にはアイドル電流
Ｉｉｄｌｅが通過する。
【００１９】第２レベルシフト用トランジスタＱ５によ
って取り出された電流は第１レベルシフト用トランジス
タＱ３およびレベルシフト用ダイオードＱ４を通過しな
いので、第１レベルシフト用トランジスタＱ３およびレ
ベルシフト用ダイオードＱ４を通過する電流の量が小さ
くなり、その結果、トランジスタおよびダイオードの電
流・電圧特性に基づいて発生する電位差が小さくなる。
この電位差の縮小に応じて出力用のトランジスタＱ１、
Ｑ２に生じるベース・エミッタ間電圧が縮小し、アイド
ル電流Ｉｉｄｌｅが減少する。したがって、電流源１２
から大きな電流ＩＱを供給しても、無駄に大きなアイド
ル電流Ｉｉｄｌｅを流すことなく、大きな出力電流を規
定することが可能となる。
って取り出された電流は第１レベルシフト用トランジス
タＱ３およびレベルシフト用ダイオードＱ４を通過しな
いので、第１レベルシフト用トランジスタＱ３およびレ
ベルシフト用ダイオードＱ４を通過する電流の量が小さ
くなり、その結果、トランジスタおよびダイオードの電
流・電圧特性に基づいて発生する電位差が小さくなる。
この電位差の縮小に応じて出力用のトランジスタＱ１、
Ｑ２に生じるベース・エミッタ間電圧が縮小し、アイド
ル電流Ｉｉｄｌｅが減少する。したがって、電流源１２
から大きな電流ＩＱを供給しても、無駄に大きなアイド
ル電流Ｉｉｄｌｅを流すことなく、大きな出力電流を規
定することが可能となる。
【００２０】いわゆるプッシュ動作時には、入力電圧Ｖ
ｉｎが正側に上昇すると、電位差発生回路１１の電位差
が正側にシフトし、電位差発生回路１１の上流側端子１
４電圧が上昇する。この電圧の上昇によって、それまで
電位差発生回路１１に流れていた電流源１２からの電流
ＩＱがＮＰＮトランジスタＱ１のベースへ導かれる。そ
の結果、ＮＰＮトランジスタＱ１のベース電流が増加
し、コレクタ・エミッタ間に増幅された電流が通過す
る。このエミッタに現れる電流が出力Ｖｏｕｔとして取
り出される。いわゆるプル動作時には、入力電圧Ｖｉｎ
が負側に下降すると、電位差が負側にシフトし、電位差
発生回路１１の上流側端子１４電圧が下降する。この電
圧の下降によって、ＰＮＰトランジスタＱ２のベース電
流が出力端子１６側に引き込まれる。その結果、ＰＮＰ
トランジスタＱ２のベース電流が増加し、コレクタ・エ
ミッタ間に増幅された電流が通過する。
ｉｎが正側に上昇すると、電位差発生回路１１の電位差
が正側にシフトし、電位差発生回路１１の上流側端子１
４電圧が上昇する。この電圧の上昇によって、それまで
電位差発生回路１１に流れていた電流源１２からの電流
ＩＱがＮＰＮトランジスタＱ１のベースへ導かれる。そ
の結果、ＮＰＮトランジスタＱ１のベース電流が増加
し、コレクタ・エミッタ間に増幅された電流が通過す
る。このエミッタに現れる電流が出力Ｖｏｕｔとして取
り出される。いわゆるプル動作時には、入力電圧Ｖｉｎ
が負側に下降すると、電位差が負側にシフトし、電位差
発生回路１１の上流側端子１４電圧が下降する。この電
圧の下降によって、ＰＮＰトランジスタＱ２のベース電
流が出力端子１６側に引き込まれる。その結果、ＰＮＰ
トランジスタＱ２のベース電流が増加し、コレクタ・エ
ミッタ間に増幅された電流が通過する。
【００２１】いま、第１レベルシフト用トランジスＱ３
をプロセスルールに基づき設計することのできる最小サ
イズ（最大出力電流２ｍＡ程度）で形成する。１０ｍＡ
程度の出力電圧を確保するために、出力用のＮＰＮトラ
ンジスタＱ１を第１レベルシフト用トランジスタＱ３の
５倍のサイズに形成し、ＰＮＰトランジスタＱ２での駆
動能力を確保するためにＰＮＰトランジスタＱ２を第１
レベルシフト用トランジスタＱ３の２０倍のサイズに形
成する。また、出力用のトランジスタＱ１、Ｑ２とペア
をとるために、レベルシフト用ダイオードＱ４を最小サ
イズのＮＰＮトランジスタで構成する。第２レベルシフ
ト用トランジスタＱ５の大きさを第１レベルシフト用ト
ランジスタＱ３の（ｋ−１）倍に設定すると、レベルシ
フト用ダイオードＱ４には、電流源１２から供給された
電流ＩＱの１／ｋの電流が流れることとなる。このた
め、レベルシフト用ダイオードＱ４の大きさがｋ倍にな
ったように動作し、ＮＰＮトランジスタＱ２とのペアを
確保すべくそれまでと同一の電流・電圧特性を得ようと
すれば、レベルシフト用ダイオードＱ４の大きさを１／
ｋに縮小することができる。
をプロセスルールに基づき設計することのできる最小サ
イズ（最大出力電流２ｍＡ程度）で形成する。１０ｍＡ
程度の出力電圧を確保するために、出力用のＮＰＮトラ
ンジスタＱ１を第１レベルシフト用トランジスタＱ３の
５倍のサイズに形成し、ＰＮＰトランジスタＱ２での駆
動能力を確保するためにＰＮＰトランジスタＱ２を第１
レベルシフト用トランジスタＱ３の２０倍のサイズに形
成する。また、出力用のトランジスタＱ１、Ｑ２とペア
をとるために、レベルシフト用ダイオードＱ４を最小サ
イズのＮＰＮトランジスタで構成する。第２レベルシフ
ト用トランジスタＱ５の大きさを第１レベルシフト用ト
ランジスタＱ３の（ｋ−１）倍に設定すると、レベルシ
フト用ダイオードＱ４には、電流源１２から供給された
電流ＩＱの１／ｋの電流が流れることとなる。このた
め、レベルシフト用ダイオードＱ４の大きさがｋ倍にな
ったように動作し、ＮＰＮトランジスタＱ２とのペアを
確保すべくそれまでと同一の電流・電圧特性を得ようと
すれば、レベルシフト用ダイオードＱ４の大きさを１／
ｋに縮小することができる。
【００２２】図２（ｂ）および（ｃ）は電位差発生回路
の他の実施例を示す。図２（ｂ）に示す電位差発生回路
１１ａは、複数のコレクタを有し、電流源から供給され
た電流に基づいて共通するエミッタおよびベース間に電
位差を発生させるマルチコレクタ型ＰＮＰレベルシフト
用トランジスタＱ３と、このレベルシフト用トランジス
タＱ３の１つのコレクタに接続されてそのコレクタから
の電流に基づいて電位差を発生させるレベルシフト用ダ
イオードＱ４としてのＮＰＮトランジスタとを含む。か
かる構成によれば、レベルシフト用ダイオードＱ４に
は、レベルシフト用トランジスタＱ３のコレクタ周囲長
の比１：（ｋ−１）によって分割された１／ｋの電流が
通過するので、前述の実施例と同様に、レベルシフト用
ダイオードＱ４の大きさがｋ倍になったように動作す
る。
の他の実施例を示す。図２（ｂ）に示す電位差発生回路
１１ａは、複数のコレクタを有し、電流源から供給され
た電流に基づいて共通するエミッタおよびベース間に電
位差を発生させるマルチコレクタ型ＰＮＰレベルシフト
用トランジスタＱ３と、このレベルシフト用トランジス
タＱ３の１つのコレクタに接続されてそのコレクタから
の電流に基づいて電位差を発生させるレベルシフト用ダ
イオードＱ４としてのＮＰＮトランジスタとを含む。か
かる構成によれば、レベルシフト用ダイオードＱ４に
は、レベルシフト用トランジスタＱ３のコレクタ周囲長
の比１：（ｋ−１）によって分割された１／ｋの電流が
通過するので、前述の実施例と同様に、レベルシフト用
ダイオードＱ４の大きさがｋ倍になったように動作す
る。
【００２３】図２（ｃ）に示す電位差発生回路１１ｂで
は、上流側端子１４からの電流をカレントミラー回路を
構成する第１レベルシフト用ＰＮＰトランジスタＱ３お
よびマルチコレクタ型第２レベルシフト用ＰＮＰトラン
ジスタＱ５で１：（ｍ−１）に分割し、続いて１／（ｍ
−１）の電流を第２レベルシフト用トランジスタＱ５の
２つのコレクタで１：（ｋ−１）に分割する。こうして
分割された電流をエミッタ面積がｎ倍の第３レベルシフ
ト用ＮＰＮダイオードＱ４に流し込み、さらにｎ個のエ
ミッタで分割する。この構成によれば、３つのレベルシ
フト用トランジスタＱ３、Ｑ４、Ｑ５の働きによって、
エミッタサイズがｋｍ2 ｎ倍になったように動作する。
は、上流側端子１４からの電流をカレントミラー回路を
構成する第１レベルシフト用ＰＮＰトランジスタＱ３お
よびマルチコレクタ型第２レベルシフト用ＰＮＰトラン
ジスタＱ５で１：（ｍ−１）に分割し、続いて１／（ｍ
−１）の電流を第２レベルシフト用トランジスタＱ５の
２つのコレクタで１：（ｋ−１）に分割する。こうして
分割された電流をエミッタ面積がｎ倍の第３レベルシフ
ト用ＮＰＮダイオードＱ４に流し込み、さらにｎ個のエ
ミッタで分割する。この構成によれば、３つのレベルシ
フト用トランジスタＱ３、Ｑ４、Ｑ５の働きによって、
エミッタサイズがｋｍ2 ｎ倍になったように動作する。
【００２４】図３は電位差発生回路のさらに他の実施例
を示す。図３（ａ）に概念的に示すように、この実施例
において特徴的なことは、第２レベルシフト用トランジ
スタＱ５で取り出した電流を下流側端子１５以外に逃し
た点にある。かかる構成によれば、取り出した電流を下
流側端子１５以外へ逃したことによって入力端子へ流れ
込もうとする電流が減少し、入力電圧Ｖｉｎからみたイ
ンピーダンスが上がる。図３（ｂ）および（ｃ）はそれ
ぞれ図２（ａ）および（ｂ）に示される回路に対応す
る。この場合、取り出された電流は接地へと逃される。
図３（ｄ）に示す電位差発生回路では、図３（ｃ）にお
けるマルチコレクタ型ＰＮＰトランジスタＱ３の一部の
電流を第３レベルシフト用ダイオードＱ４を迂回させて
いるが、その電流を接地へは逃さない例である。
を示す。図３（ａ）に概念的に示すように、この実施例
において特徴的なことは、第２レベルシフト用トランジ
スタＱ５で取り出した電流を下流側端子１５以外に逃し
た点にある。かかる構成によれば、取り出した電流を下
流側端子１５以外へ逃したことによって入力端子へ流れ
込もうとする電流が減少し、入力電圧Ｖｉｎからみたイ
ンピーダンスが上がる。図３（ｂ）および（ｃ）はそれ
ぞれ図２（ａ）および（ｂ）に示される回路に対応す
る。この場合、取り出された電流は接地へと逃される。
図３（ｄ）に示す電位差発生回路では、図３（ｃ）にお
けるマルチコレクタ型ＰＮＰトランジスタＱ３の一部の
電流を第３レベルシフト用ダイオードＱ４を迂回させて
いるが、その電流を接地へは逃さない例である。
【００２５】なお、図２および図３においてレベルシフ
ト用トランジスタＱ３、Ｑ５はベース共通であるため、
同一島内に形成してもよい。
ト用トランジスタＱ３、Ｑ５はベース共通であるため、
同一島内に形成してもよい。
【００２６】図４は、図３（ｃ）に示す電位差発生回路
１１ｃが適用されたプッシュプル出力回路をＯＰアンプ
に適用したものである。このＯＰアンプは、作動増幅器
からなる入力段２０と、この入力段２０から出力された
出力電圧を増幅する電圧増幅段２１と、電圧増幅段２１
からの出力を電力増幅する出力段としての本発明に係る
プッシュプル出力回路２２とを備える。かかるＯＰアン
プでは、トランジスタＱ６、Ｑ７のエミッタへ供給され
るバイアス電流Ｉａの大きさと、電圧増幅段２１で接地
へ流れる電流Ｉｂの大きさとを等しくした場合に作動増
幅器のバランスがとれ、入力オフセットを最も小さくす
ることができる。すなわち、電位差発生回路１１ｃの電
流源１２からの電流ＩＱを大きくとっても、その電流Ｉ
Ｑの一部が接地へ逃がされるため、電圧増幅段２１で接
地へ流れる電流Ｉｂが小さくなり、作動増幅器のバラン
スをとりつつそのバイアス電流Ｉａを小さくすることが
可能となる。言い換えると、プッシュプル出力回路２２
に対する前段の出力からみた負荷が軽くなり、前段の回
路の簡素化、特性向上および消費電流の低減を図ること
ができる。
１１ｃが適用されたプッシュプル出力回路をＯＰアンプ
に適用したものである。このＯＰアンプは、作動増幅器
からなる入力段２０と、この入力段２０から出力された
出力電圧を増幅する電圧増幅段２１と、電圧増幅段２１
からの出力を電力増幅する出力段としての本発明に係る
プッシュプル出力回路２２とを備える。かかるＯＰアン
プでは、トランジスタＱ６、Ｑ７のエミッタへ供給され
るバイアス電流Ｉａの大きさと、電圧増幅段２１で接地
へ流れる電流Ｉｂの大きさとを等しくした場合に作動増
幅器のバランスがとれ、入力オフセットを最も小さくす
ることができる。すなわち、電位差発生回路１１ｃの電
流源１２からの電流ＩＱを大きくとっても、その電流Ｉ
Ｑの一部が接地へ逃がされるため、電圧増幅段２１で接
地へ流れる電流Ｉｂが小さくなり、作動増幅器のバラン
スをとりつつそのバイアス電流Ｉａを小さくすることが
可能となる。言い換えると、プッシュプル出力回路２２
に対する前段の出力からみた負荷が軽くなり、前段の回
路の簡素化、特性向上および消費電流の低減を図ること
ができる。
【００２７】図５は電位差発生回路のさらに他の実施例
を示す。この電位差発生回路では、カレントミラー回路
が第１および第２ＮＰＮトランジスタＱ３、Ｑ５で構成
され、レベルシフト用ダイオードＱ４がＰＮＰトランジ
スタで構成される。かかる構成によっても前述の実施例
と同様の効果を得ることができる。また、図６および図
７に示すように、カレントミラー回路を複数段（第１回
路Ｑ３、Ｑ５；第２回路Ｑ８、Ｑ９）重ね合わせて電流
圧縮の効果を増強すれば、一層の効果が得られる。
を示す。この電位差発生回路では、カレントミラー回路
が第１および第２ＮＰＮトランジスタＱ３、Ｑ５で構成
され、レベルシフト用ダイオードＱ４がＰＮＰトランジ
スタで構成される。かかる構成によっても前述の実施例
と同様の効果を得ることができる。また、図６および図
７に示すように、カレントミラー回路を複数段（第１回
路Ｑ３、Ｑ５；第２回路Ｑ８、Ｑ９）重ね合わせて電流
圧縮の効果を増強すれば、一層の効果が得られる。
【００２８】以上の実施例では、電位差発生回路のレベ
ルシフト用トランジスタとしてバイポーラトランジスタ
を用いたが、他のトランジスタを適用することもでき
る。例えば、図８および図９に示すように、ＭＯＳＦＥ
Ｔ（電界効果型トランジスタ）を利用して電位差発生回
路を構成することもできる。図８はｎ型ＭＯＳＦＥＴＱ
３、Ｑ５によってカレントミラー回路を構成したもの、
図９はｐ型ＭＯＳＦＥＴＱ３、Ｑ５によってカレントミ
ラー回路を構成したものである。
ルシフト用トランジスタとしてバイポーラトランジスタ
を用いたが、他のトランジスタを適用することもでき
る。例えば、図８および図９に示すように、ＭＯＳＦＥ
Ｔ（電界効果型トランジスタ）を利用して電位差発生回
路を構成することもできる。図８はｎ型ＭＯＳＦＥＴＱ
３、Ｑ５によってカレントミラー回路を構成したもの、
図９はｐ型ＭＯＳＦＥＴＱ３、Ｑ５によってカレントミ
ラー回路を構成したものである。
【００２９】
【発明の効果】以上のように第１発明によれば、電位差
発生回路で発生する電位差の縮小に応じて出力トランジ
スタに生じるベース・エミッタ間電圧またはゲート・ソ
ース間電圧が縮小し、アイドル電流が減少する。したが
って、電流源から大きな電流を供給しても、無駄に大き
なアイドル電流を流すことなく、大きな出力電流を駆動
する能力を持たせることが可能となる。
発生回路で発生する電位差の縮小に応じて出力トランジ
スタに生じるベース・エミッタ間電圧またはゲート・ソ
ース間電圧が縮小し、アイドル電流が減少する。したが
って、電流源から大きな電流を供給しても、無駄に大き
なアイドル電流を流すことなく、大きな出力電流を駆動
する能力を持たせることが可能となる。
【００３０】また、第２発明によれば、電位差発生回路
で発生する電位差の縮小に応じてＰＮＰ出力トランジス
タおよびＮＰＮ出力トランジスタに生じるベース・エミ
ッタ間電圧が縮小し、アイドル電流が減少する。したが
って、電流源から大きな電流を供給しても、無駄に大き
なアイドル電流を流すことなく、大きな出力電流を規定
することが可能となる。
で発生する電位差の縮小に応じてＰＮＰ出力トランジス
タおよびＮＰＮ出力トランジスタに生じるベース・エミ
ッタ間電圧が縮小し、アイドル電流が減少する。したが
って、電流源から大きな電流を供給しても、無駄に大き
なアイドル電流を流すことなく、大きな出力電流を規定
することが可能となる。
【００３１】さらに、第３発明によれば、ダイオードを
トランジスタによって構成するので、プッシュプル出力
回路の設計上、同一ＩＣチップ内で極めてよいペア性が
得られると共に、整合性がとれる。
トランジスタによって構成するので、プッシュプル出力
回路の設計上、同一ＩＣチップ内で極めてよいペア性が
得られると共に、整合性がとれる。
【図１】 本発明に係るプッシュプル出力回路の回路構
成図である。
成図である。
【図２】 電位差発生回路の実施例を示す回路構成図で
ある。
ある。
【図３】 電位差発生回路のさらに他の実施例を示す回
路構成図である。
路構成図である。
【図４】 本発明に係るプッシュプル出力回路が適用さ
れたＯＰアンプの回路構成図である。
れたＯＰアンプの回路構成図である。
【図５】 電位差発生回路のさらに他の実施例を示す回
路構成図である。
路構成図である。
【図６】 電位差発生回路のさらに他の実施例を示す回
路構成図である。
路構成図である。
【図７】 電位差発生回路のさらに他の実施例を示す回
路構成図である。
路構成図である。
【図８】 電位差発生回路のさらに他の実施例を示す回
路構成図である。
路構成図である。
【図９】 電位差発生回路のさらに他の実施例を示す回
路構成図である。
路構成図である。
【図１０】 従来のプッシュプル出力回路の回路構成図
である。
である。
【図１１】 従来のプッシュプル出力回路の回路構成図
である。
である。
Ｑ１ ＮＰＮ出力トランジスタ、Ｑ２ ＰＮＰ出力トラ
ンジスタ、Ｑ３ 第１レベルシフト用トランジスタまた
はマルチコレクタ型トランジスタ、Ｑ４ レベルシフト
用ダイオード、Ｑ５ 第２レベルシフト用トランジス
タ、Ｉｉｄｌｅアイドル電流、１０ 入力端子、１１，
１１ａ，１１ｂ，１１ｃ 電位差発生回路、１２ 電流
源、１４ 上流側端子、１５ 下流側端子、１６ 出力
端子。
ンジスタ、Ｑ３ 第１レベルシフト用トランジスタまた
はマルチコレクタ型トランジスタ、Ｑ４ レベルシフト
用ダイオード、Ｑ５ 第２レベルシフト用トランジス
タ、Ｉｉｄｌｅアイドル電流、１０ 入力端子、１１，
１１ａ，１１ｂ，１１ｃ 電位差発生回路、１２ 電流
源、１４ 上流側端子、１５ 下流側端子、１６ 出力
端子。
Claims (3)
- 【請求項１】 第１導電型出力トランジスタと第２導電
型出力トランジスタのエミッタまたはソースを共通接続
した出力手段と、少なくとも一方の前記出力トランジス
タに所定のベース・エミッタ間電圧またはゲート・ソー
ス間電圧を発生させるための電流源と、前記２つの出力
トランジスタのベース間またはゲート間に接続された電
位差発生手段とを含み、前記電位差発生手段は、そのエ
ミッタまたはソースを前記一方の出力トランジスタのベ
ースまたはゲートに接続した少なくとも２つのトランジ
スタを含むカレントミラー回路と、カレントミラー回路
の一のトランジスタのコレクタ又はドレインに接続され
たダイオードとを含むことを特徴とするプッシュプル出
力回路。 - 【請求項２】 ＮＰＮ型出力トランジスタとＰＮＰ型出
力トランジスタのエミッタを共通接続した出力手段と、
少なくとも一方の前記出力トランジスタへベース電流を
供給する電流源と、前記２つの出力トランジスタのベー
ス間に接続された電位差発生手段とを含み、前記電位差
発生手段は、一のコレクタおよびベースをダイオードに
接続し、他のコレクタを前記ダイオード以外のノードに
接続したマルチコレクタ型トランジスタを備えることを
特徴とするプッシュプル回路。 - 【請求項３】 前記ダイオードがダイオード接続したト
ランジスタであることを特徴とする請求項１または２記
載のプッシュプル出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04520295A JP3309629B2 (ja) | 1995-03-06 | 1995-03-06 | プッシュプル出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04520295A JP3309629B2 (ja) | 1995-03-06 | 1995-03-06 | プッシュプル出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08242129A true JPH08242129A (ja) | 1996-09-17 |
| JP3309629B2 JP3309629B2 (ja) | 2002-07-29 |
Family
ID=12712691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04520295A Expired - Fee Related JP3309629B2 (ja) | 1995-03-06 | 1995-03-06 | プッシュプル出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3309629B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010004026A (ja) * | 2008-05-22 | 2010-01-07 | Semiconductor Energy Lab Co Ltd | 光電変換装置、及び当該光電変換装置を具備する電子機器 |
-
1995
- 1995-03-06 JP JP04520295A patent/JP3309629B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010004026A (ja) * | 2008-05-22 | 2010-01-07 | Semiconductor Energy Lab Co Ltd | 光電変換装置、及び当該光電変換装置を具備する電子機器 |
| JP2014017522A (ja) * | 2008-05-22 | 2014-01-30 | Semiconductor Energy Lab Co Ltd | 電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3309629B2 (ja) | 2002-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4315299B2 (ja) | 低電圧演算増幅器とその方法 | |
| JP4262790B2 (ja) | 低電圧演算増幅器の入力段および方法 | |
| JP2891297B2 (ja) | 電圧電流変換回路 | |
| US5798673A (en) | Low voltage operational amplifier bias circuit and method | |
| US20130033322A1 (en) | Circuit unit, bias circuit with circuit unit and differential amplifier circuit with first and second circuit unit | |
| US3832644A (en) | Semiconductor electronic circuit with semiconductor bias circuit | |
| KR20020035324A (ko) | 차동 증폭기 | |
| US7459976B2 (en) | Apparatus and method for biasing cascode devices in a differential pair using the input, output, or other nodes in the circuit | |
| JPH07114332B2 (ja) | 相補形カレント・ミラー回路を用いたダイアモンド・フォロワ回路及びゼロ・オフセットの増幅器 | |
| US4450366A (en) | Improved current mirror biasing arrangement for integrated circuits | |
| US4254379A (en) | Push-pull amplifier circuit | |
| US4401951A (en) | Bias circuit for use in a single-ended push-pull circuit | |
| JPH05206751A (ja) | クラスａ増幅器用動的バイアス | |
| US6292057B1 (en) | Output stage of an operational amplifier and method having a latchup-free sourcing current booster for driving low impedance loads | |
| US6710657B2 (en) | Gain control circuit with well-defined gain states | |
| US4387309A (en) | Input stage for N-channel junction field effect transistor operational amplifier | |
| US6417733B1 (en) | High output voltage swing class AB operational amplifier output stage | |
| KR100325900B1 (ko) | 증폭회로 | |
| US4994694A (en) | Complementary composite PNP transistor | |
| JP3309629B2 (ja) | プッシュプル出力回路 | |
| US3739292A (en) | Amplifier circuit using complementary symmetry transistors | |
| JP4291658B2 (ja) | カレントミラー回路 | |
| US4502016A (en) | Final bridge stage for a receiver audio amplifier | |
| US4590438A (en) | Bipolar transistor circuit with FET constant current source | |
| KR960036029A (ko) | 반도체 집적회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |