JPH08227044A - オン状態における欠陥の可能性を減少させた空間光変調器 - Google Patents

オン状態における欠陥の可能性を減少させた空間光変調器

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JPH08227044A
JPH08227044A JP7311114A JP31111495A JPH08227044A JP H08227044 A JPH08227044 A JP H08227044A JP 7311114 A JP7311114 A JP 7311114A JP 31111495 A JP31111495 A JP 31111495A JP H08227044 A JPH08227044 A JP H08227044A
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etches
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etch
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Rohit L Bhuva
エル．ブーバ ロヒット
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Abstract

(57)【要約】 【課題】 回路のいずれかの間の短絡（７０、７２）を
『オフ』状態の欠陥となるようにする制御回路（４０、
４２、４４、４６）を備えた空間光変調器を提供する。 【解決手段】 絵素（１１）の組がメモリーセル（１
２）を共有し、組中の各絵素（１１）が、その組中の他
の絵素（１１）のリセットラインからは分離したリセッ
トラインによって、オンまたはオフ状態に切り替えられ
る。１対のアドレス電極エッチ（４４、４６）が互いに
分離され、１対のデータ保持エッチ（４０、４２）をま
たぐ形をしている。アドレス電極エッチとデータエッチ
間の短絡がリセットパルスに対し『オフ』状態絵素欠陥
となるように、メモリーセル（１２）に負荷を与えてな
い時にゼロがデータエッチ（４０、４２）に負荷として
与えられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は変形可能なミラー素
子（ＤＭＤ）として特に知られた空間光変調器（ＳＬＭ
S ）に関し、さらに詳細には、回路エッチが短縮される
場合に、『オン』欠陥ではなく、むしろ『オフ』欠陥の
発生度を増加させる絵素制御回路に関する。
【０００２】
【従来の技術】空間光変調器（ＳＬＭS ）は、電気的ま
たは光学的入力に対応する空間パターンの入射光を変調
する素子である。入射光は、その位相、強度、極性また
は方向性が変調される。光変調は、種々の電気光学的ま
たは磁気光学的効果を示す各種の材料によって、および
表面変形による光の変調を行う材料によって、達成され
る。ＳＬＭｓは、光学的情報処理、投影表示および静電
印刷の領域において多くの応用が見いだされている。本
発明の出願人と同一の譲受人に譲渡されたHornbeckの米
国特許第5,061,049号『空間光変調器およびその方
法』、Demond et alの米国特許第5,079,544号『標準的
独立デジタルビデオシステム』およびNelsonの米国特許
第5,105,369号『プリントシステム露光モジュールアラ
インメント方法およびその製造方法』の教示が本発明の
明細書に引用される。
【０００３】ＳＬＭは、１つの面状または線上配列の各
絵素が２つの状態のいずれかを取るようにアドレス可能
な偏向可能ビームを有するという点で、２進的である。
例えば、絵素が『オフ』で、受信器に光を送らない。逆
に、絵素が『オン』で、受信器に最大強度の光を送る。
偏向可能なビームミラー素子を備えたそのようなＳＬＭ
の１つが、デジタルマイクロミラー素子（ＤＭＤ）とし
て知られている。中間レベルの光を視覚者に認識させる
ために、各種のパルス幅変調技術が使用できる。その１
つの変調技術が、本発明の出願人と同一の譲受人に譲渡
された米国特許第5,278,652号『パルス幅変調表示シス
テムに使用されるＤＭＤアーキテクチャおよびタイミン
グ』中に記載されており、その教示が本発明の明細書に
引用される。
【０００４】現在ある１つのＤＭＤ絵素負荷技術は、絵
素当たり少なくとも１つのメモリーセルを必要とする。
フレーム当たりの絵素数が増加すると、そのようなＳＬ
Ｍ素子のメモリー要求により、コストの増加および生産
性の減少に帰結する。現在、６４ｘ７０５６の線上配列
および１０００ｘ２０００絵素の面状配列が開発されて
いる。この技術に対する１つの改良は、１つの絵素の組
としてグループ化された複数の絵素に対して１つのメモ
リーを時間多重化することである。この技術は分割リセ
ットとして知られており、そこにおいては、絵素グルー
プの各絵素が個々にリセットされ（アドレスされ）関連
するメモリーセルからのデータを選択的にロードしてい
る。１つの実施例においては、４個の絵素が単一のメモ
リーセルに関連し、それにより、このメモリーセルの内
容がこのメモリーセルに関連する絵素の位置を選択的に
制御するように使用される。１つのみの絵素が所定の時
間に制御され、分割リセットとして知られるこの技術に
ゆだねられる。この技術に関し、同一出願人の出願０８
／００２，６２７『空間光変調器用絵素制御回路』を引
用し、その教示を本発明の明細書に引用する。
【０００５】ＤＭＤ型配列のこれらのミラーは密に配列
され、そして約１７ミクロンの幅を有する。したがっ
て、絵素ミラーの下に相対的に位置づけされた関連する
アドレスおよび制御回路は、同様に小さい寸法を有す
る。例えば、半導体ＳＬＭ中に設けられた回路エッチは
１ミクロンの範囲のエッチ幅と約１ミクロンの隣接エッ
チからの間隔を有する。進歩した半導体処理技術であっ
ても、エッチ間の短絡がしばしば起こり得る。
【０００６】
【発明が解決しようとする課題】最小の欠陥と高い歩留
まりの半導体素子として知られる堅実な製造技術が実施
される一方、半導体素子はまた類似の欠陥を減少させる
ように設計されねばならないし製造工程中に発生する欠
陥に耐えなければならない。
【０００７】
【課題を解決するための手段】本発明は充分設計された
制御およびアドレス回路エッチを備えたＳＬＭから成
る。本発明の技術的利点は、所定の製造欠陥が『オン』
ではなく『オフ』の関連する絵素を発生させる事を確保
するＳＬＭにある。本発明は、『オン』欠陥よりも『オ
フ』欠陥のほうが好ましいＳＬＭに使用される。すなわ
ち、投影型テレビのような表示に実施される場合に、視
覚者は『オン』欠陥（白色絵素イメージ）よりも『オ
フ』欠陥（黒色絵素イメージ）をより認識しないだろう
し、プリンタに実施した場合には、『オン』欠陥はプリ
ントイメージ中に黒色の線を発生させないであろう。
【０００８】データ保持エッチはアドレス電極エッチを
跨いでおり、これらのアドレス電極エッチは、ＤＭＳ素
子中のミラーのような関連する偏向可能な素子の偏向を
制御する一群のまたは組みのアドレス電極に接続されて
いる。この設計によって、隣接するいずれかのエッチ間
で発生する短絡によるアドレス電極エッチ相互の短絡が
発生せず、したがって、データ保持エッチ上のデータに
依存して『オフ』または『オン』のいずれかの絵素欠陥
を容易に発生させてしまうことが無くなる。
【０００９】本発明に従えば、データエッチは、ミラー
をバイアスする前に、１つまたはそれ以上の絵素に関連
するメモリーセルのローディングの後、『オフ』絵素状
態に関連する電圧電位におかれる。これによって、デー
タエッチの何れかと１つのアドレス電極エッチ間にもし
も短絡が発生すると、短絡した電極エッチに関連するＤ
ＭＤミラーが『オン』状態欠陥ではなく『オフ』状態欠
陥を表す。本発明は許容可能な欠陥ＤＭＤシリコンの歩
留まりを顕著に増加させる。
【００１０】
【発明の実施の形態】図１を参照すると、モノリシック
ＳＬＭ配列１０の一部のブロック図が示されている。配
列１０は、関連するメモリーセル１２および関連するリ
セットライン１３によって制御される複数の絵素１１か
ら成る。図示のため、ほんの少数の絵素１１および関連
する制御回路が示されている。典型的なＳＬＭ配列１０
は、何百ものそのような素子１１、メモリーセル１２お
よびリセットライン１３を有する。１０００ｘ２０００
絵素の配列および６４ｘ７０５６絵素のリニア配列が開
発されている。図１は、時間多重または分割リセットア
ドレス方式を使用して、各メモリーセルが如何に特定の
絵素１１グループに対して動作するかを示している。同
一出願人の出願０８／００２，６２７『空間光変調器用
絵素制御回路』を参照し、その教示を本発明の明細書に
引用する。各メモリーセル１２が４つの絵素１１から成
る特定の組を制御するように示されているが、各メモリ
ーセル１２は、関連する表示の各フレームに対する絵素
を適切にアドレスおよび制御するために必要な適当な時
間多重制御技術を用いることにより、４つまたはそれ以
上の絵素からなるグループを制御することもできる。そ
して、そのような設計も本発明の範囲内に含まれる。
【００１１】説明のために、ＳＬＭ１０はデジタルマイ
クロミラー素子（ＤＭＤ）として知られている素子であ
る。ＤＭＤは小さいマイクロ機械ミラー素子の稠密配列
であり、ＤＭＤによって作られた表示の視覚者に対して
輝度の変化を認識させ、また記録媒体を露光するために
プリンタに使用される。ＤＭＤの１つの例はテキサス州
ダラスのテキサスインスツルメンツ社で製作されてい
る。しかしながら、本発明はＳＬＭ１０用にＤＭＤを使
用することに限定されるものではなく、液晶表示装置
（ＬＣＤ）のようなアドレス可能な絵素素子を有する他
の種類のＳＬＭと共に使用されてもよい。
【００１２】上述の相互引用関係にある時間多重制御方
式においては、リセット（アドレス）ライン１３は、関
連する絵素１１がメモリーセル１２の内容に従ってその
偏向状態を変える時間を制御する。絵素１１の偏向状態
は、関連するメモリーセル１２中に記憶されるデータに
従って、また同時に個々のライン１３上のリセット信号
に応答して、変わりまたは同一のままに留まる。すなわ
ち、関連するメモリーセル１２からそのアドレス電極に
供給されるデータが変化すると、絵素１１はその現在の
偏向状態を保持し、そしてまたライン１３にリセット信
号を受けると、関連するメモリーセルの役割として次の
偏向された状態を取る。
【００１３】本発明の説明上、４つの絵素から成る組中
の各絵素１１が１つのセル１２に関連しており、各絵素
１１が４つのリセットライン１３の異なる１つに接続さ
れている。したがって、組中の各絵素１１は、そのリセ
ットラインの働きにより、同一組中の他の絵素１１とは
異なる別の時間に偏向状態を変えることができる。
【００１４】図２は４つから成る絵素１１の組、それら
に関連するメモリーセル１２および相関する相互接続を
示す。絵素１１（Ａ）がリセットライン１３（Ａ）に接
続されるといったように、各絵素１１はリセットライン
１３の名前で符号付けされている。各絵素１１は、関連
するメモリーセル１２に接続された１対の半導体アドレ
ス電極２０および２２（図４参照）と関連している。
『１』または『０』いずれかの値が絵素１１に送られ
る。メモリーセル１２が切り替えられると、すなわち、
その蓄積した値を送るようにされると、その値は、メモ
リーセル１２が接続された全ての絵素１１のアドレス電
極２０および２２に送られる。しかしながら、絵素１１
の関連するリセットライン１３上の信号は、その絵素１
１が関連するメモリーセル１２の値に従って偏向状態を
変えるか維持するかするために必要である。
【００１５】図３を参照すると、典型的なＤＭＤ型ＳＬ
Ｍ１０の信号絵素１１の断面図が示されている。空間光
変調が、２つの方向のいずれかに傾く反射ミラー３１に
よって与えられている。ミラー３１の２つの安定状態が
破線で示されている。ミラーの安定状態においては、ミ
ラー３１の一端が２つの着地電極３２の１つの方向に動
く。２つのアドレス電極２０および２２は、絵素１１
（図２参照）を含む扇形を備えたメモリーセル１２の出
力Ｖ1およびＶ2に接続される。リセット電圧が、導電支
持柱（図示せず）を介してリセットライン１３に接続さ
れた導電ミラーヒンジ３４によって導電ミラー３１に加
えられる。ミラー３１の一端が最も大きい電位のアドレ
ス電極に静電気的に引きつけられるように、アドレス電
極２０および２２は電位差が加えられるように使用され
る。ミラー３１のリセット電圧は、ミラー３１が実際に
対応する着地電極３２の方向に回転するように１つの電
極２０または２２のいずれかに対して充分に高い電位を
有しているか否かを決定する。従って、絵素電極２０お
よび２２はメモリーセル１２を介して『負荷が与えら
れ』、ミラー３１はリセットライン１３をバイアスする
ことによってリセットされる。もしミラー３１が、表示
スクリーンの方向のような、選択された方向に傾くと、
絵素は光源をそれに向け、『オン』となる。そうでなけ
れば、光が光トラップのような他の方向に向けられ、
『オフ』となる。
【００１６】図４を参照すると、関連するミラーを除外
した４つの絵素１１Ａ−１１Ｄの上面図が示されてい
る。１つのメモリーセル１２がデータを蓄積し、そして
４つの関連絵素のアドレス電極２０および２２に対して
データを送る。ここで、ミラー３１は軸『Ａ』の回りに
ピボット回転する。図示のように、互いに隣接して平行
に伸びた４０および４２で示す１対の細長いデータまた
はビット保持エッチが示されている。エッチ４０はＢＩ
Ｔエッチとして認定され、相補的エッチ４２がＢＩＴ
（バー）エッチとして認定される。またぐ形のデータエ
ッチ４０および４２は、４４および４６で示す１対の細
長いアドレス電極エッチである。アドレス電極エッチ４
４はＥエッチとして認定され、対抗する相補的アドレス
電極エッチ４６はＥ（バー）エッチとして認定される。
図示のように、４つの絵素１１のグループにたいして、
アドレス電極エッチ４４は、個々の経路４８によって各
絵素アドレス電極２０に接続され、そしてアドレス電極
エッチ４６は個々の経路５２を介して他の各絵素アドレ
ス電極２２に接続される。このように、各アドレス電極
エッチ４４は各絵素アドレス電極２０に電気的に接触し
ており、また各アドレス電極エッチ４６は各絵素アドレ
ス電極２２に電気的に接触している。
【００１７】メモリーセル１２は、図示のＭＯＳトラン
ジスタ６２から成る１対のゲートパスを備え、各アドレ
ス電極エッチ４４および４６間に接続された１対のイン
バータ６０として図示された６個のトランジスタセルで
ある。メモリーセル１２は、好ましくは静的ランダムア
クセスメモリー（ＳＲＡＭ）であり、その場合、各イン
バータ６０は当業界でよく知られているように１対のＭ
ＯＳトランジスタである。メモリーセル１２は、金属層
１および２上で作られ、ＮＭＯＳ、ＰＭＯＳおよびＣＭ
ＯＳ技術を用いて実現されてもよい。エッチ４０、４
２、４４および４６の各々は、アドレス電極２０および
２２と共に金属層２上で作られ、また着地パッド３２お
よびバイアスパッド８０は金属層３上で作られる。した
がって、経路４８および５２は金属層２および３間に伸
びている。
【００１８】図４に関して図２を再度参照すると、本願
においても引用された同一出願人の出願『空間光変調器
用絵素制御回路』においても説明したように、絵素デー
タが、シフトレジスタ（図示せず）からＢＩＴラインエ
ッチ４０およびＢＩＴ（バー）ラインエッチ４２を介し
てメモリーセル１２に印加される。書き込みライン６４
にアドレスしてトランジスタ６２を駆動し、そして次に
書き込みライン６４を停止することによって、データが
メモリーセル１２に書き込まれ、ビットライン４０およ
び４２上のデータがＳＲＡＭメモリーセル１２中にラッ
チされる。メモリーセル１２の内容はこのようにしてこ
の組の絵素１１の各アドレス電極２０および２２に与え
られる。
【００１９】メモリーセル１２の内容は、リセット（ア
ドレス）信号を対応するリセットライン１３に与えるこ
とにより、選択された絵素１１のミラー３１を選択的に
偏向させるために使用される。もし『１』がメモリーセ
ル１２に蓄積されると、＋５ボルトのような電位がアド
レス電極２０の各々に与えられ、アドレス電極２２には
電位は無い。リセットライン１３Ａに与えられるリセッ
ト信号は、静電気的吸引によって個々のミラー３１をこ
の電極２０の方向に偏向させ、そして『オン』状態を呈
する。一方、もしメモリーセル１２に『ゼロ』が記憶さ
れると、＋５ボルトのような電位がアドレス電極２２の
各々に与えられる。リセットライン１３Ａのリセット信
号は、ミラー３１を各々のアドレス電極２２の方向に偏
向させ、そして『オフ』状態を呈する。しかしながら、
絵素１１Ｂ、１１Ｃおよび１１Ｄに関連する他のミラー
３１は、リセット信号が他のリセットライン１３Ｂ、１
３Ｃまたは１３Ｄに与えられていないので、現在の状態
を保つ。
【００２０】図４に示すように、ＢＩＴエッチ４０およ
び４２は相互に平行にそして近接して伸びるように作ら
れる。典型的には、このエッチはそれぞれ２ミクロン幅
で、相互に２．２ミクロン間隔があいている。アドレス
電極エッチ４４および４６はこれらのＢＩＴエッチ４０
および４２を跨ぐように設計されている。アドレス電極
エッチ４４および４６はまた相互に平行であり、それぞ
れ約２ミクロン幅で、相互に約２．２ミクロン隣接する
ＢＩＴエッチ４０および４２と間隔があいている。
【００２１】本発明に従えば、ＢＩＴエッチ４０および
４２を介してシフトレジスタ（図示せず）からメモリー
セル１２中にデータが適切に負荷された後、ＢＩＴエッ
チ４０および４２は『オフ』状態に負荷される。すなわ
ち、エッチ４０および４２は、エッチ４０が電位を持た
ず相補的エッチ４２が＋５ボルトの電位を持つような、
あたかもメモリーセル１２が『ゼロ』に負荷されたよう
に、負荷される。この構成は、仮想線７０で示すよう
な、ＢＩＴエッチ４０とアドレス電極エッチ４４間に、
または仮想線７２で示すような、ＢＩＴ（バー）エッチ
４２とアドレス電極エッチ４６間に短絡が存在すること
を予想させる。リセットパルスがリセットライン１３Ａ
−１３Ｄのいずれかに提供されると、関連するミラー３
１が、関連するアドレス電極２２の方向である『オフ』
状態を維持する。それ故、７０または７２で起こる短絡
は、リセットパルスが個々のリセットライン１３に与え
られると、ミラーを常に『オフ』偏向状態に置く。これ
は、エッチ４２に、それによりアドレス電極２２に＋５
ボルトの電位が存在し、そしてエッチ４０に、それによ
りアドレス電極２０に０ボルトの電位が存在し、このよ
うにしてメモリーセル１２は『ゼロ』に負荷されるから
である。
【００２２】短絡７０および７２に関連するミラーは連
続的に『オフ』に切り替えられるので、短絡７０および
７２は『致命的』な欠陥であると見なせない。しかしな
がら、仮想線７４で示すような、ＢＩＴエッチ４０と４
２間の短絡が存在するとするなら、この欠陥は『致命
的』と見なせる。なぜならば、ライン１３へのリセット
パルスによって予測的偏向を実行するために、論理
『１』を１つのみのアドレス電極２０または他のアドレ
ス電極２２に送ることが出来ないからである。このよう
に、リセットパルスの間に、関連するミラー３１はいず
れかの偏向位置を任意に取る。これは、１つの絵素につ
いての１つのアドレス電極２０および他のアドレス電極
２２からの静電気的吸引力が他のものよりも強いとは見
なせないからである。もちろん、ミラー３１は単に平坦
状態を維持出来、そしていずれの着地電極３２にも偏向
しないことが出来る。
【００２３】ＳＬＭ１０においては、ＢＩＴエッチ４０
と４２は垂直方向に伸び、そして絵素１１の列にデータ
を供給する。図１に示すように、絵素のこの列は１つ以
上の絵素１１の組から成っていてもよい。しかしなが
ら、図１に示すように、アドレス電極エッチ４４および
４６は、示されているような特定の組のアドレス電極２
０および２２の各々の間にのみ延在し、そしてそれぞれ
接続されている。着地電極３２の対は１対のバイアスパ
ッド８０に電気的に接続されている。これらのパッド８
０は導電ミラー支持柱（図示せず）に接続されそしてそ
れを支持している。また、これらの柱は導電ミラーヒン
ジ８２（図３参照）に接続されそしてそれを支持してい
る。このように、リセットライン１３によってパッド８
０に与えられたバイアスは、またこのヒンジおよび柱を
介して対応するミラー３１に提供される。
【００２４】本発明に従えば、時間多重または分割リセ
ットアドレス技術が実行され、それによって隣接するエ
ッチ間に存在するかもしれない短絡による『致命的な』
状態欠陥が発生しない。むしろ、これらの欠陥は、７０
または７２で示されるような、短絡に関連する絵素１１
のグループの『オフ』状態欠陥となるように操作され
る。メモリーセル１１に書き込まない時の『ゼロ』をビ
ットエッチ４０および４２に負荷として与えるエッチの
設計および技術は、この『オフ』状態を確実にする。本
発明はＤＭＤ型ＳＬＭの許容欠陥レベルを増加させる。
【００２５】本発明はメモリーセル当たり４つの絵素の
グループについて実行されるように説明したが、本発明
の範囲は各絵素にたいし１つのメモリーセルも包含し、
かつ２つまたはそれ以上の絵素がある場合またはメモリ
ーセル当たり複数グループの絵素がある場合も含み、上
述の相互引用した時間多重アドレス法によって制御され
てもよい。メモリーセルの種類、電極、エッチおよびパ
ッドの寸法にたいする制限をするべきではない。
【００２６】本発明は特定の好適実施例について説明さ
れたが、多くの変更、修正が当業者には自明であろう。
それゆえ、特許請求の範囲が、先行技術に鑑み、上記の
ような変更および修正を含むように出来るだけ広く解釈
されたものが本発明である。
【００２７】以上の説明に関して以下の項を開示する。 （１）個々の表示セルの配列、前記表示セルの各々に関
連するメモリーセル、複数個のアドレス電極対であっ
て、その各アドレス電極が機能的に前記表示セルの各々
に結合されている、アドレス電極対、相互に隣接して延
在し前記メモリーセルに結合された１対のデータライ
ン、および前記データラインによって相互に分離された
１対の電極ラインであって、前記電極ラインは前記メモ
リーセルに結合されそして少なくとも１つの前記アドレ
ス電極の対に結合されている、前記の１対の電極ライン
を有する空間光変調器。
【００２８】（２）各々の前記電極ラインが複数個の前
記アドレス電極対に結合されている、第（１）項記載の
空間光変調器。
【００２９】（３）各々の前記表示セルがそれに関連す
る分離したリセットラインを有している、第（２）項記
載の空間光変調器。
【００３０】（４）前記メモリーセルが複数個の前記表
示セルに関連している、第（１）項記載の空間光変調
器。
【００３１】（５）１つのメモリーセル書き込みライン
が複数個の前記アドレス電極対に関連している、第
（４）項記載の空間光変調器。
【００３２】（６）前記アドレス電極対がインバータを
介して互いに接続されている、第（１）項記載の空間光
変調器。
【００３３】（７）前記アドレス電極対が１対のインバ
ータを介して互いに接続されている、第（１）項記載の
空間光変調器。
【００３４】（８）前記メモリーセルがＳＲＡＭメモリ
ーセルから成る、第（１）項記載の空間光変調器。
【００３５】（９）前記データラインおよび前記電極ラ
インがモノリシックである、第（１）項記載の空間光変
調器。
【００３６】（１０）前記データラインの各々がパスゲ
ートを介して１つの前記電極ラインに接続されている、
第（１）項記載の空間光変調器。
【００３７】（１１）前記パスゲートがそれぞれ少なく
とも１つのトランジスタから成る、第（９）項記載の空
間光変調器。
【００３８】（１２）前記メモリーセルがＣＭＯＳ中で
実行される、第（１）項記載の空間光変調器。
【００３９】（１３）前記メモリーセルがＮＭＯＳ中で
実行される、第（１）項記載の空間光変調器。
【００４０】（１４）前記メモリーセルがＰＭＯＳ中で
実行される、第（１）項記載の空間光変調器。
【００４１】（１５）前記表示セルがマイクロミラーか
ら成る、第（１）項記載の空間光変調器。
【００４２】（１６）１つの前記アドレス電極の対が１
つの前記マイクロミラーの下に位置する、第（１５）項
記載の空間光変調器。
【００４３】（１７）空間光変調器は、回路のいくつか
の間の短絡７０、７２が『オフ』状態の欠陥となること
を確保する制御回路４０、４２、４４、４６を有してい
る。絵素１１の組がメモリーセル１２を共有し、組中の
各絵素１１が、その組中の他の絵素１１のリセットライ
ンからは分離したリセットラインによって、オンまたは
オフ状態に切り替えられる。１対のアドレス電極エッチ
４４、４６が互いに分離され、１対のデータ保持エッチ
４０、４２をまたぐ形をしている。アドレス電極エッチ
とデータエッチ間の短絡がリセットパルスに対し『オ
フ』状態絵素欠陥となるように、メモリーセル１２に負
荷を与えてない時にゼロがデータエッチ４０、４２に負
荷として与えられる。
【図面の簡単な説明】
【図１】絵素のグループに関連するメモリーセルを有す
るＳＬＭ配列の一部のブロック図。
【図２】４つの絵素の扇形のメモリーセルを示す図。
【図３】ＤＭＤ型ＳＬＭのミラー素子の双安定動作を示
す図。
【図４】制御信号を絵素アドレス電極に通信させるデー
タまたはビットエッチおよびアドレス電極エッチの１つ
の設計例を示し、これらのアドレス電極のバイアスが、
アドレスされた時に、影で示すように、その上に位置す
る関連ミラー素子の偏向を決定することを示す図。
【符号の説明】
１０ 空間光変調器 １１ 絵素 １２ メモリーセル １３ リセットライン ２０、２２ アドレス電極 ３１ 反射ミラー ４０、４２ データ保持エッチ ４４、４６ アドレス電極エッチ ７０、７２ 短絡

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】個々の表示セルの配列、 前記表示セルの各々に関連するメモリーセル、 １対のアドレス電極が機能的に前記表示セルの各々に結
    合されている、複数個のアドレス電極対、 相互に隣接して延在し前記メモリーセルに結合された１
    対のデータライン、および前記データラインによって相
    互に分離された１対の電極ラインであって、前記電極ラ
    インは前記メモリーセルに結合されそして少なくとも１
    つの前記アドレス電極の対に結合されている、前記の１
    対の電極ラインを有する空間光変調器。
JP7311114A 1994-11-30 1995-11-29 オン状態における欠陥の可能性を減少させた空間光変調器 Pending JPH08227044A (ja)

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