JPH08223450A

JPH08223450A - ガンマ補正回路

Info

Publication number: JPH08223450A
Application number: JP7024195A
Authority: JP
Inventors: Junichi Hosokawa; 純一細川
Original assignee: Toshiba Corp; Toshiba AVE Co Ltd
Current assignee: Toshiba Corp; Toshiba AVE Co Ltd
Priority date: 1995-02-13
Filing date: 1995-02-13
Publication date: 1996-08-30

Abstract

(57)【要約】【目的】低規模で高速、高精度のガンマ補正回路を実現
する。【構成】入力信号を下位側のＬビットと、上位側のＭビ
ットに分けて、前記Ｌ／Ｍビットが横／縦のアドレスと
なる２次元空間でに現されるテーブルを設定し、前記ア
ドレスのポイントの各信号をＺビットの出力信号として
設定し、前記入力信号に応じた出力信号を生成する場
合、さらに、前記ＬビットとＭビットの各最下位ビット
Ｌ１、Ｍ１の内容の組み合わせで得られる、分類された
複数のパターンと、前記ＬビットとＭビットの前記各最
下位ビットＬ１、Ｍ１を除いた各上位側のビットＬａ、
Ｍａの内容で区分される領域とを設定した論理回路によ
り出力を得るものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はガンマ補正回路に関す
るもので、特に精度の向上、低規模、高速化を図ったガ
ンマ補正回路に関するものである。

【０００２】

【従来の技術】映像信号を処理するシステムには、ガン
マ補正回路が設けられる。従来のガンマ補正回路として
は、ランダムアクセスメモリ（ＲＡＭ）又はリードオン
リーメモリ（ＲＯＭ）を用いたテーブル方式と、乗算
器、加算器を用いた演算方式が存在する。

【０００３】図１０（Ａ）はテーブル方式のガンマ補正
回路である。入力端子１１に供給される入力信号はデジ
タル化されており、この入力信号は、ガンマ補正テーブ
ル１２のアドレスとして与えられる。入力信号に応じて
ガンマ補正された出力データが出力端子１３に得られ
る。ガンマ補正テーブル１２としてはＲＡＭ又はＲＯＭ
が用いられる。このガンマ補正回路の利点としては補正
精度が高いことが上げられる。

【０００４】ＲＡＭを用いたガンマ補正テーブルの場
合、データの書き込みが必要である。しかしＲＡＭテー
ブルは大規模であり動作速度も限界がある。また書き込
みのための周辺回路が設けられるので周辺が複雑で大規
模化するという問題もある。

【０００５】ＲＯＭを用いたガンマ補正テーブルの場
合、書き込みが不要であるため規模としてはＲＡＭテー
ブルよりも小規模となる。しかし動作速度はＲＡＭに比
べて通常は遅い。動作速度を向上させるために周辺回路
を付加すると高価となりまた複雑化する。

【０００６】図１０（Ｂ）は、乗算器と加算器を用いた
演算方式のガンマ補正回路である。即ち、入力端子２１
に供給される入力信号は、乗算器２２と乗算及び加算係
数発生回路２３に供給される。乗算器２２では、入力信
号と乗算及び加算係数発生回路２３で発生した乗算係数
との乗算が行われる。乗算器２２の出力は、加算器２４
に供給される。加算器２４では、乗算器２２の出力に対
して乗算及び加算係数発生回路２３から発生した加算係
数との加算が行われる。これにより加算器２４からは入
力信号をガンマ補正した信号が得られ出力端子２５に導
かれる。

【０００７】上記した演算方式は、テーブル方式に比べ
て高速であり低規模であるが、精度が劣るという問題が
ある。この演算方式は周辺回路は不要であるが、書き換
えを実現したり精度の細かい補正を行う場合は相当複雑
な係数発生回路を必要とし、この場合は複雑化する。

【０００８】

【発明が解決しようとする課題】上記したように、従来
のガンマ補正回路によると、テーブル方式も演算方式も
一長一短があり、精度（高画質化）の面を重視する場合
はテーブル方式、低規模を実現する場合は演算方式が適
するが、低規模で高速、さらに高精度のものを実現しよ
うとすると従来の回路では困難があった。そこでこの発
明は、論理回路方式を採用し、低規模で高速、さらに高
精度のガンマ補正回路を実現することを目的とするもの
である。

【０００９】

【課題を解決するための手段】この発明は、入力信号を
下位側のＬビットと上位側のＭビットとに分けて、前記
Ｌ／Ｍビットが横／縦のアドレスとなる２次元空間で表
されるテーブルを設定し、前記アドレスのポイントの各
信号をＺビットの出力信号として設定し、前記入力信号
に応じた出力信号を生成する場合、さらに、前記Ｌビッ
トとＭビットとの各最下位ビットＬ１、Ｍ１の内容の組
み合わせで得られる、分類された複数のパターンと、前
記ＬビットとＭビットの前記各最下位ビットＬ１、Ｍ１
を除いた各上位側のビットＬａ、Ｍａの内容で区分され
る領域とを設定し、前記各最下位ビットＬ１、Ｍ１を用
いて複数パターンの出力を得る第１の論理回路手段と、
前記各上位側のビットＬａ、Ｍａの内容で区分される領
域の区分出力を得る第２の論理回路手段と、前記複数パ
ターンの出力と前記領域区分の出力を用いて前記Ｚビッ
ト信号の各ビット信号をそれぞれ得る第３の論理回路手
段とを備えるものである。

【００１０】

【作用】上記の手段によると、論理回路方式であること
から高速であり、回路規模も少なく、また精度の高いガ
ンマ補正が可能となる。

【００１１】

【実施例】以下、この発明の実施例を図面を参照して説
明する。図１はこの発明の原理的な構成を示している。
この例では入力信号６ビット、出力信号４ビットのガン
マ補正を用いている。

【００１２】入力信号（２進）は下位３ビット（横軸）
と上位３ビット（縦軸）に分離され、対応する出力信号
を発生できるようになっている。４ビットの出力信号は
１６進“０”〜“Ｃ”として、テーブルシートを構成し
た論理回路１００で補正されて出力される。

【００１３】例えば、入力信号が２進で“１１０１０
１”のときは上位３ビットが“６”＝“１１０”、下位
３ビットが“５”＝“１０１”であり、ガンマ補正後の
結果は“Ｂ”＝“１０１１”となる。この様子を図１は
示している。

【００１４】次に、図２は、図１に対応させて出力信号
（４ビット構成）の各ビットを２進で示している。下位
ビットから順次最上位の４ビット目までをＺ０、Ｚ１、
Ｚ２、Ｚ３テーブルシートとして示し、各ビットを入力
信号に対応させている。

【００１５】例えば、入力が“００００００”であれ
ば、“Ｚ３，Ｚ２，Ｚ１，Ｚ０”＝“００００”とな
る。また入力が“００１００２”＝１，２であれば、
“Ｚ３，Ｚ２，Ｚ１，Ｚ０”＝“００１１”、入力が
“００３００２”＝３，２であれば、“Ｚ３，Ｚ２，Ｚ
１，Ｚ０”＝“０１１１”というふうになる。

【００１６】ここで上記テーブルシートに着目し、入力
信号の下位３ビットの中の上位２ビットでアドレスＸを
発生させ、上位３ビットの中の上位２ビットでアドレス
Ｙを発生させるようにすると、テーブルに示すように２
×２出力単位のエリアを設定することができる。即ち、
３ビット構成の中の上位２ビットは、その下位ビットが
２つ増加する毎にパターンが変化するからである。

【００１７】このように設定された２×２出力単位エリ
アの０と１の組み合わせパターンの全てを分類すると図
３のように１６種類（ＰＡＴ１〜ＰＡＴ１４、ＰＡＴ１
５、ＰＡＴ１６）になる。このようなパターンは、入力
信号の下位３ビットの最下位ビットと、入力信号の上位
３ビットの最下位ビットとの組み合わせと、論理回路処
理により容易に作成することができる。ここで図３に
は、入力信号を下位ビットから上位ビットにかけてＩＮ
０〜ＩＮ５として、各パターンを得るための論理演算式
を示している。この論理演算式からも分かるように、入
力信号の下位３ビットの最下位ビットＩＮ０と、入力信
号の上位３ビットの最下位ビットＩＮ３との組み合わせ
及びその論理演算で実現されている。

【００１８】図４は、上記パターンを作成するロジック
を構成した例である。また、入力信号の下位３ビットの
中の上位２ビット、入力信号の上位３ビットの中の上位
２ビットを用いて、上述した２×２出力単位のエリアを
設定するアドレスＸ０〜Ｘ３、Ｙ０〜Ｙ３を作成してい
る。

【００１９】ここで図２には、入力信号を下位ビットか
ら上位ビットにかけてＩＮ０〜ＩＮ５として、上記した
アドレスＸ０〜Ｘ３、Ｙ０〜Ｙ３を得るためのロジック
演算式も合わせて示している。

【００２０】上記のように入力信号を用いて、パターン
も発生し、そのパターンを発生するためのアドレスも発
生することができれば、各ビット出力Ｚ３，Ｚ２，Ｚ
１，Ｚ０を論理回路で作成して取り出すことができる。
図５乃至図７には上記Ｚ０，Ｚ１，Ｚ２，Ｚ３を得るた
めの論理回路を示している。

【００２１】次に、上記した図４、図５乃至図７の論理
回路の具体的構成について説明することにする。入力信
号の各ビット信号ＩＮ０〜ＩＮ５は、入力部４０〜４５
に供給される。

【００２２】ＩＮ０の入力部４０は、反転器４６を介し
てパターンＰＡＴ５の出力部に接続されるとともに、後
述するアンド回路６０、６２の第２入力端に接続されて
いる。また入力部４０は直接パターンＰＡＴ６の出力部
に接続されるとともに、後述するアンド回路６１、６３
の第２入力端と、イクスクルーシブオア回路６４の第２
入力端に接続される。

【００２３】ＩＮ１の入力部４１は、反転器４７を介し
てアドレス生成用のアンド回路５６、５８の第２入力端
に接続されるとともに、直接アンド回路５７、５９の第
２入力端に接続される。ＩＮ２の入力部４２は、反転器
４８を介してアドレス生成用のアンド回路５６、５７の
第１入力端に接続されるとともに、直接アンド回路５
８、５９の第１入力端に接続される。

【００２４】上位側のＩＮ３の入力部４３は、反転器４
９を介してパターンＰＡＴ７の出力部に接続されるとと
もに、後述するアンド回路６０、６１の第１入力端に接
続されている。また入力部４３は直接パターンＰＡＴ８
の出力部に接続されるとともに、後述するアンド回路６
２、６３の第１入力端と、イクスクルーシブオア回路６
４の第１入力端に接続される。

【００２５】ＩＮ４の入力部４４は、反転器５０を介し
てアドレス生成用のアンド回路５２、５４の第２入力端
に接続されるとともに、直接アンド回路５３、５５の第
２入力端に接続される。ＩＮ５の入力部４５は、反転器
５１を介してアドレス生成用のアンド回路５２、５３の
第１入力端に接続されるとともに、直接アンド回路５
４、５５の第１入力端に接続される。

【００２６】上記の構成により、アンド回路５２〜５５
からは前述したアドレスＹ０〜Ｙ３がそれぞれ得られ、
アンド回路５６〜５９からは前述したアドレスＸ０〜Ｘ
３がそれぞれ得られる。また、アンド回路６０〜６３、
イクスクルーシブオア回路６４から直接的には、パター
ンＰＡＴ１、ＰＡＴ２、ＰＡＴ３、ＰＡＴ４、ＰＡＴ１
０の出力が得られ、それらを反転器６５〜６９でそれぞ
れ反転すると、パターンＰＡＴ１１、ＰＡＴ１２、ＰＡ
Ｔ１３、ＰＡＴ１４、ＰＡＴ９の出力が得られる。

【００２７】上記した各出力は、それぞれ変換出力であ
るＺ０〜Ｚ３を作成するために利用されるもので、Ｚ０
の生成回路は、図５に示すようになる。即ち、アンド回
路Ａ１には、パターンＰＡＴ８の出力、Ｙ３、Ｘ０が供
給され、アンド回路Ａ２には、パターンＰＡＴ８の出
力、Ｙ２、Ｘ０が供給され、アンド回路Ａ３には、パタ
ーンＰＡＴ７の出力、Ｙ１、Ｘ０が供給され、アンド回
路Ａ４には、パターンＰＡＴ８の出力、Ｙ０、Ｘ０が供
給される。また、アンド回路Ａ５には、パターンＰＡＴ
２の出力、Ｙ３、Ｘ１が供給され、アンド回路Ａ６に
は、パターンＰＡＴ８の出力、Ｙ２、Ｘ１が供給され、
アンド回路Ａ７には、Ｙ１、Ｘ１が供給され、アンド回
路Ａ８には、パターンＰＡＴ１４の出力、Ｙ０、Ｘ１が
供給される。次に、アンド回路Ａ９には、パターンＰＡ
Ｔ７の出力、Ｙ３、Ｘ２が供給され、アンド回路Ａ１０
には、パターンＰＡＴ３の出力、Ｙ２、Ｘ２が供給さ
れ、アンド回路Ａ１１には、パターンＰＡＴ８の出力、
Ｙ１、Ｘ２が供給される。また、アンド回路Ａ１２に
は、パターンＰＡＴ７の出力、Ｙ３、Ｘ３が供給され、
アンド回路Ａ１３には、パターンＰＡＴ７の出力、Ｙ
２、Ｘ３が供給され、アンド回路Ａ１４には、パターン
ＰＡＴ８の出力、Ｙ１、Ｘ３が供給され、アンド回路Ａ
１５には、パターンＰＡＴ６の出力、Ｙ０、Ｘ３が供給
される。

【００２８】アンド回路Ａ１〜Ａ４の出力はオア回路Ａ
１６へ、アンド回路Ａ５〜Ａ８の出力はオア回路Ａ１７
へ、アンド回路Ａ９〜Ａ１１の出力はオア回路Ａ１８
へ、アンド回路Ａ１２〜Ａ１５の出力はオア回路Ａ１９
へ供給され、さらにオア回路Ａ１６〜Ａ１９の出力はオ
ア回路Ａ２０に供給される。これによりオア回路Ａ２０
からはＺ０が得られる。

【００２９】図６はＺ１の生成回路である。アンド回路
Ｂ１には、Ｙ３、Ｘ０が供給され、アンド回路Ｂ２に
は、パターンＰＡＴ８の出力、Ｙ１、Ｘ０が供給され、
アンド回路Ｂ３には、パターンＰＡＴ８の出力、Ｙ０、
Ｘ０が供給される。アンド回路Ｂ４には、パターンＰＡ
Ｔ７の出力、Ｙ３、Ｘ１が供給される。アンド回路Ｂ５
には、パターンＰＡＴ８の出力、Ｙ１、Ｘ１が供給さ
れ、アンド回路Ｂ６には、パターンＰＡＴ３の出力、Ｙ
０、Ｘ１が供給される。アンド回路Ｂ７には、パターン
ＰＡＴ７、Ｙ３、Ｘ２が供給され、アンド回路Ｂ８に
は、パターンＰＡＴ４の出力、Ｙ２、Ｘ２が供給され、
アンド回路Ｂ９には、Ｙ１、Ｘ２が供給され、アンド回
路Ｂ１０には、パターンＰＡＴ７の出力、Ｙ０、Ｘ２が
供給される。さらに、アンド回路Ｂ１１には、パターン
ＰＡＴ７の出力、Ｙ３、Ｘ３が供給され、アンド回路Ｂ
１２には、パターンＰＡＴ８の出力、Ｙ２、Ｘ３が供給
され、アンド回路Ｂ１３には、Ｙ１、Ｘ３が供給され、
アンド回路Ｂ１４には、パターンＰＡＴ７の出力、Ｙ
０、Ｘ３が供給される。

【００３０】アンド回路Ｂ１〜Ｂ３の出力はオア回路Ｂ
１５へ、アンド回路Ｂ４〜Ｂ６の出力はオア回路Ａ１６
へ、アンド回路Ｂ７〜Ｂ１０の出力はオア回路Ｂ１７
へ、アンド回路Ｂ１１〜Ｂ１４の出力はオア回路Ｂ１８
へ供給され、さらにオア回路Ｂ１５〜Ｂ１８の出力はオ
ア回路Ｂ１９に供給される。これによりオア回路Ｂ１９
からはＺ１が得られる。

【００３１】図７には、Ｚ２と、Ｚ３の生成回路を示し
ている。アンド回路Ｃ１には、パターンＰＡＴ８の出
力、Ｙ３、Ｘ１が供給され、アンド回路Ｃ２には、パタ
ーンＰＡＴ４の出力、Ｙ０、Ｘ１が供給される。アンド
回路Ｃ３には、パターンＰＡＴ８の出力、Ｙ３、Ｘ２が
供給される。アンド回路Ｃ４には、パターンＰＡＴ８の
出力、Ｙ０、Ｘ２が供給される。アンド回路Ｃ５には、
パターンＰＡＴ８の出力、Ｙ３、Ｘ３が供給され、アン
ド回路Ｃ６には、パターンＰＡＴ８の出力、Ｙ０、Ｘ３
が供給される。

【００３２】オア回路Ｃ７にはアンド回路Ｃ１〜Ｃ３の
出力とＹ１が供給されており、オア回路Ｃ８にはアンド
回路Ｃ４〜Ｃ５の出力が供給されている。そしてオア回
路Ｃ７、Ｃ８の出力はオア回路Ｃ９に供給されている。
これによりオア回路Ｃ９からはＺ２が得られる。

【００３３】またオア回路Ｄ１には、Ｙ３、Ｙ２が供給
されており、このオア回路Ｄ１からはＺ３が得られる。
図８は、この発明のガンマ補正回路が高速動作であるた
めに、実際に２系統入力のガンマ補正装置に適用した例
を示している。この装置は、２つの入力のそれぞれに対
して同じガンマ補正を与えることができる。

【００３４】第１入力信号Ａ入力、第２入力信号Ｂ入力
が入力部８１、８２に供給される。また入力部８３には
クロックが供給される。入力部８１、８２の信号はそれ
ぞれＤタイプフリップフロップ回路８４、８５により転
送されて、セレクタ８６の一方と他方に供給される。こ
こでセレクタ８６は、クロックのハイレベルとローレベ
ルに応じて一方と他方を選択して出力する。セレクタ８
６の出力は、上記した論理回路で構成されるガンマ補正
部８７に供給される。ガンマ補正部８７と非ガンマ処理
部８８で補正された出力信号は、セレクタ８９において
いずれか一方が選択されて出力され、フリップフロップ
回路９１、９２に供給される。フリップフロップ回路９
１、９２は、クロックにより駆動されるが、フリップフ
ロップ回路９１はクロックが反転器９３により反転して
供給されている。したがって、ここでは、第１入力信号
をガンマ補正した信号と、第２信号をガンマ補正した信
号とを振り分けていることになる。第１入力信号をガン
マ補正した信号は、フリップフロップ回路９４を介して
出力端９５に導出される。またフリップフロップ回路９
２からは第２入力信号をガンマ補正した信号が出力され
出力端９６に導かれる。図９は、従来のテーブル方式、
演算方式に対して本発明の論理回路方式の特徴点を対比
して示している。

【００３５】

【発明の効果】上記したようにこの発明によると、低規
模で高速、高精度の回路を実現できるものである。

【図面の簡単な説明】

【図１】この発明の一実施例を原理的に示す図。

【図２】さらに図１の回路の原理を説明するために示し
たテーブル図。

【図３】図１の回路で得られる出力のパターンの種類を
示す図。

【図４】図１の回路の一部を具体的に示す図。

【図５】同じく図１の回路の一部を具体的に示す図。

【図６】同じく図１の回路の一部を具体的に示す図。

【図７】同じく図１の回路の一部を具体的に示す図。

【図８】この発明の使用例を示す図。

【図９】この発明の回路の利点を説明するために示した
図。

【図１０】従来のガンマ補正回路を示す図。

【符号の説明】

４６〜５１、６５〜６９…反転器、５２〜６３…アンド
回路、６４…イクスクルーシブオア回路、Ａ１〜Ａ１
５、Ｂ１〜Ｂ１４、Ｃ１〜Ｃ６…アンド回路、Ａ１６〜
Ａ２０、Ｂ１５〜Ｂ１９、Ｃ７〜Ｃ９、Ｄ１…オア回
路。

Claims

【特許請求の範囲】

【請求項１】入力信号を下位側のＬビットと上位側のＭ
ビットとに分けて、前記Ｌ／Ｍビットが横／縦のアドレ
スとなる２次元空間で表されるテーブルを設定し、前記
アドレスのポイントの各信号をＺビットの出力信号とし
て設定し、前記入力信号に応じた出力信号を生成する場合、さら
に、前記ＬビットとＭビットとの各最下位ビットＬ１、
Ｍ１の内容の組み合わせで得られる、分類された複数の
パターンと、前記ＬビットとＭビットの前記各最下位ビ
ットＬ１、Ｍ１を除いた各上位側のビットＬａ、Ｍａの
内容で区分される領域とを設定し、前記各最下位ビットＬ１、Ｍ１を用いて複数パターンの
出力を得る第１の論理回路手段と、前記各上位側のビットＬａ、Ｍａを用いてこの各上位側
のビットＬａ、Ｍａの内容の組み合わせで区分される領
域の区分出力を得る第２の論理回路手段と、前記複数パターンの出力と前記領域の区分出力を用いて
前記Ｚビット信号の各ビット信号をそれぞれ得る第３の
論理回路手段とを備えたことを特徴とするガンマ補正回
路。
【請求項２】前記第１の論理回路手段は、前記各最下位
ビットＬ１、Ｍ１を用いて複数パターンの出力を得る場
合に、前記前記各最下位ビットＬ１、Ｍ１の反転出力も
用いていることを特徴とする請求項１記載のガンマ補正
回路。
【請求項３】前記第２の論理回路手段は、前記各上位側
のビットＬａ、Ｍａを用いて前記区分出力を得る場合、
前記各上位側のビットＬａ、Ｍａの反転出力も用いてい
ることを特徴とする請求項１記載のガンマ補正回路。
【請求項４】前記第３の論理回路手段は、前記複数のパ
ターンの出力と前記区分出力との論理積をとる場合、１
つのパターンの１つのビットを表す出力と、前記横アド
レス表す１つのビットの区分出力と、縦アドレスを表す
１つのビットの区分出力との３つのビットの論理積をと
る論理回路を複数組み有することを特徴とする請求項１
記載のガンマ補正回路。