JPH08223450A - ガンマ補正回路 - Google Patents
ガンマ補正回路Info
- Publication number
- JPH08223450A JPH08223450A JP7024195A JP2419595A JPH08223450A JP H08223450 A JPH08223450 A JP H08223450A JP 7024195 A JP7024195 A JP 7024195A JP 2419595 A JP2419595 A JP 2419595A JP H08223450 A JPH08223450 A JP H08223450A
- Authority
- JP
- Japan
- Prior art keywords
- output
- bits
- circuit
- bit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Image Processing (AREA)
- Picture Signal Circuits (AREA)
Abstract
する。 【構成】入力信号を下位側のLビットと、上位側のMビ
ットに分けて、前記L/Mビットが横/縦のアドレスと
なる2次元空間でに現されるテーブルを設定し、前記ア
ドレスのポイントの各信号をZビットの出力信号として
設定し、前記入力信号に応じた出力信号を生成する場
合、さらに、前記LビットとMビットの各最下位ビット
L1、M1の内容の組み合わせで得られる、分類された
複数のパターンと、前記LビットとMビットの前記各最
下位ビットL1、M1を除いた各上位側のビットLa、
Maの内容で区分される領域とを設定した論理回路によ
り出力を得るものである。
Description
るもので、特に精度の向上、低規模、高速化を図ったガ
ンマ補正回路に関するものである。
マ補正回路が設けられる。従来のガンマ補正回路として
は、ランダムアクセスメモリ(RAM)又はリードオン
リーメモリ(ROM)を用いたテーブル方式と、乗算
器、加算器を用いた演算方式が存在する。
回路である。入力端子11に供給される入力信号はデジ
タル化されており、この入力信号は、ガンマ補正テーブ
ル12のアドレスとして与えられる。入力信号に応じて
ガンマ補正された出力データが出力端子13に得られ
る。ガンマ補正テーブル12としてはRAM又はROM
が用いられる。このガンマ補正回路の利点としては補正
精度が高いことが上げられる。
合、データの書き込みが必要である。しかしRAMテー
ブルは大規模であり動作速度も限界がある。また書き込
みのための周辺回路が設けられるので周辺が複雑で大規
模化するという問題もある。
合、書き込みが不要であるため規模としてはRAMテー
ブルよりも小規模となる。しかし動作速度はRAMに比
べて通常は遅い。動作速度を向上させるために周辺回路
を付加すると高価となりまた複雑化する。
演算方式のガンマ補正回路である。即ち、入力端子21
に供給される入力信号は、乗算器22と乗算及び加算係
数発生回路23に供給される。乗算器22では、入力信
号と乗算及び加算係数発生回路23で発生した乗算係数
との乗算が行われる。乗算器22の出力は、加算器24
に供給される。加算器24では、乗算器22の出力に対
して乗算及び加算係数発生回路23から発生した加算係
数との加算が行われる。これにより加算器24からは入
力信号をガンマ補正した信号が得られ出力端子25に導
かれる。
て高速であり低規模であるが、精度が劣るという問題が
ある。この演算方式は周辺回路は不要であるが、書き換
えを実現したり精度の細かい補正を行う場合は相当複雑
な係数発生回路を必要とし、この場合は複雑化する。
のガンマ補正回路によると、テーブル方式も演算方式も
一長一短があり、精度(高画質化)の面を重視する場合
はテーブル方式、低規模を実現する場合は演算方式が適
するが、低規模で高速、さらに高精度のものを実現しよ
うとすると従来の回路では困難があった。そこでこの発
明は、論理回路方式を採用し、低規模で高速、さらに高
精度のガンマ補正回路を実現することを目的とするもの
である。
下位側のLビットと上位側のMビットとに分けて、前記
L/Mビットが横/縦のアドレスとなる2次元空間で表
されるテーブルを設定し、前記アドレスのポイントの各
信号をZビットの出力信号として設定し、前記入力信号
に応じた出力信号を生成する場合、さらに、前記Lビッ
トとMビットとの各最下位ビットL1、M1の内容の組
み合わせで得られる、分類された複数のパターンと、前
記LビットとMビットの前記各最下位ビットL1、M1
を除いた各上位側のビットLa、Maの内容で区分され
る領域とを設定し、前記各最下位ビットL1、M1を用
いて複数パターンの出力を得る第1の論理回路手段と、
前記各上位側のビットLa、Maの内容で区分される領
域の区分出力を得る第2の論理回路手段と、前記複数パ
ターンの出力と前記領域区分の出力を用いて前記Zビッ
ト信号の各ビット信号をそれぞれ得る第3の論理回路手
段とを備えるものである。
から高速であり、回路規模も少なく、また精度の高いガ
ンマ補正が可能となる。
明する。図1はこの発明の原理的な構成を示している。
この例では入力信号6ビット、出力信号4ビットのガン
マ補正を用いている。
と上位3ビット(縦軸)に分離され、対応する出力信号
を発生できるようになっている。4ビットの出力信号は
16進“0”〜“C”として、テーブルシートを構成し
た論理回路100で補正されて出力される。
1”のときは上位3ビットが“6”=“110”、下位
3ビットが“5”=“101”であり、ガンマ補正後の
結果は“B”=“1011”となる。この様子を図1は
示している。
(4ビット構成)の各ビットを2進で示している。下位
ビットから順次最上位の4ビット目までをZ0、Z1、
Z2、Z3テーブルシートとして示し、各ビットを入力
信号に対応させている。
ば、“Z3,Z2,Z1,Z0”=“0000”とな
る。また入力が“001002”=1,2であれば、
“Z3,Z2,Z1,Z0”=“0011”、入力が
“003002”=3,2であれば、“Z3,Z2,Z
1,Z0”=“0111”というふうになる。
信号の下位3ビットの中の上位2ビットでアドレスXを
発生させ、上位3ビットの中の上位2ビットでアドレス
Yを発生させるようにすると、テーブルに示すように2
×2出力単位のエリアを設定することができる。即ち、
3ビット構成の中の上位2ビットは、その下位ビットが
2つ増加する毎にパターンが変化するからである。
アの0と1の組み合わせパターンの全てを分類すると図
3のように16種類(PAT1〜PAT14、PAT1
5、PAT16)になる。このようなパターンは、入力
信号の下位3ビットの最下位ビットと、入力信号の上位
3ビットの最下位ビットとの組み合わせと、論理回路処
理により容易に作成することができる。ここで図3に
は、入力信号を下位ビットから上位ビットにかけてIN
0〜IN5として、各パターンを得るための論理演算式
を示している。この論理演算式からも分かるように、入
力信号の下位3ビットの最下位ビットIN0と、入力信
号の上位3ビットの最下位ビットIN3との組み合わせ
及びその論理演算で実現されている。
を構成した例である。また、入力信号の下位3ビットの
中の上位2ビット、入力信号の上位3ビットの中の上位
2ビットを用いて、上述した2×2出力単位のエリアを
設定するアドレスX0〜X3、Y0〜Y3を作成してい
る。
ら上位ビットにかけてIN0〜IN5として、上記した
アドレスX0〜X3、Y0〜Y3を得るためのロジック
演算式も合わせて示している。
も発生し、そのパターンを発生するためのアドレスも発
生することができれば、各ビット出力Z3,Z2,Z
1,Z0を論理回路で作成して取り出すことができる。
図5乃至図7には上記Z0,Z1,Z2,Z3を得るた
めの論理回路を示している。
回路の具体的構成について説明することにする。入力信
号の各ビット信号IN0〜IN5は、入力部40〜45
に供給される。
てパターンPAT5の出力部に接続されるとともに、後
述するアンド回路60、62の第2入力端に接続されて
いる。また入力部40は直接パターンPAT6の出力部
に接続されるとともに、後述するアンド回路61、63
の第2入力端と、イクスクルーシブオア回路64の第2
入力端に接続される。
てアドレス生成用のアンド回路56、58の第2入力端
に接続されるとともに、直接アンド回路57、59の第
2入力端に接続される。IN2の入力部42は、反転器
48を介してアドレス生成用のアンド回路56、57の
第1入力端に接続されるとともに、直接アンド回路5
8、59の第1入力端に接続される。
9を介してパターンPAT7の出力部に接続されるとと
もに、後述するアンド回路60、61の第1入力端に接
続されている。また入力部43は直接パターンPAT8
の出力部に接続されるとともに、後述するアンド回路6
2、63の第1入力端と、イクスクルーシブオア回路6
4の第1入力端に接続される。
てアドレス生成用のアンド回路52、54の第2入力端
に接続されるとともに、直接アンド回路53、55の第
2入力端に接続される。IN5の入力部45は、反転器
51を介してアドレス生成用のアンド回路52、53の
第1入力端に接続されるとともに、直接アンド回路5
4、55の第1入力端に接続される。
からは前述したアドレスY0〜Y3がそれぞれ得られ、
アンド回路56〜59からは前述したアドレスX0〜X
3がそれぞれ得られる。また、アンド回路60〜63、
イクスクルーシブオア回路64から直接的には、パター
ンPAT1、PAT2、PAT3、PAT4、PAT1
0の出力が得られ、それらを反転器65〜69でそれぞ
れ反転すると、パターンPAT11、PAT12、PA
T13、PAT14、PAT9の出力が得られる。
るZ0〜Z3を作成するために利用されるもので、Z0
の生成回路は、図5に示すようになる。即ち、アンド回
路A1には、パターンPAT8の出力、Y3、X0が供
給され、アンド回路A2には、パターンPAT8の出
力、Y2、X0が供給され、アンド回路A3には、パタ
ーンPAT7の出力、Y1、X0が供給され、アンド回
路A4には、パターンPAT8の出力、Y0、X0が供
給される。また、アンド回路A5には、パターンPAT
2の出力、Y3、X1が供給され、アンド回路A6に
は、パターンPAT8の出力、Y2、X1が供給され、
アンド回路A7には、Y1、X1が供給され、アンド回
路A8には、パターンPAT14の出力、Y0、X1が
供給される。次に、アンド回路A9には、パターンPA
T7の出力、Y3、X2が供給され、アンド回路A10
には、パターンPAT3の出力、Y2、X2が供給さ
れ、アンド回路A11には、パターンPAT8の出力、
Y1、X2が供給される。また、アンド回路A12に
は、パターンPAT7の出力、Y3、X3が供給され、
アンド回路A13には、パターンPAT7の出力、Y
2、X3が供給され、アンド回路A14には、パターン
PAT8の出力、Y1、X3が供給され、アンド回路A
15には、パターンPAT6の出力、Y0、X3が供給
される。
16へ、アンド回路A5〜A8の出力はオア回路A17
へ、アンド回路A9〜A11の出力はオア回路A18
へ、アンド回路A12〜A15の出力はオア回路A19
へ供給され、さらにオア回路A16〜A19の出力はオ
ア回路A20に供給される。これによりオア回路A20
からはZ0が得られる。
B1には、Y3、X0が供給され、アンド回路B2に
は、パターンPAT8の出力、Y1、X0が供給され、
アンド回路B3には、パターンPAT8の出力、Y0、
X0が供給される。アンド回路B4には、パターンPA
T7の出力、Y3、X1が供給される。アンド回路B5
には、パターンPAT8の出力、Y1、X1が供給さ
れ、アンド回路B6には、パターンPAT3の出力、Y
0、X1が供給される。アンド回路B7には、パターン
PAT7、Y3、X2が供給され、アンド回路B8に
は、パターンPAT4の出力、Y2、X2が供給され、
アンド回路B9には、Y1、X2が供給され、アンド回
路B10には、パターンPAT7の出力、Y0、X2が
供給される。さらに、アンド回路B11には、パターン
PAT7の出力、Y3、X3が供給され、アンド回路B
12には、パターンPAT8の出力、Y2、X3が供給
され、アンド回路B13には、Y1、X3が供給され、
アンド回路B14には、パターンPAT7の出力、Y
0、X3が供給される。
15へ、アンド回路B4〜B6の出力はオア回路A16
へ、アンド回路B7〜B10の出力はオア回路B17
へ、アンド回路B11〜B14の出力はオア回路B18
へ供給され、さらにオア回路B15〜B18の出力はオ
ア回路B19に供給される。これによりオア回路B19
からはZ1が得られる。
ている。アンド回路C1には、パターンPAT8の出
力、Y3、X1が供給され、アンド回路C2には、パタ
ーンPAT4の出力、Y0、X1が供給される。アンド
回路C3には、パターンPAT8の出力、Y3、X2が
供給される。アンド回路C4には、パターンPAT8の
出力、Y0、X2が供給される。アンド回路C5には、
パターンPAT8の出力、Y3、X3が供給され、アン
ド回路C6には、パターンPAT8の出力、Y0、X3
が供給される。
出力とY1が供給されており、オア回路C8にはアンド
回路C4〜C5の出力が供給されている。そしてオア回
路C7、C8の出力はオア回路C9に供給されている。
これによりオア回路C9からはZ2が得られる。
されており、このオア回路D1からはZ3が得られる。
図8は、この発明のガンマ補正回路が高速動作であるた
めに、実際に2系統入力のガンマ補正装置に適用した例
を示している。この装置は、2つの入力のそれぞれに対
して同じガンマ補正を与えることができる。
が入力部81、82に供給される。また入力部83には
クロックが供給される。入力部81、82の信号はそれ
ぞれDタイプフリップフロップ回路84、85により転
送されて、セレクタ86の一方と他方に供給される。こ
こでセレクタ86は、クロックのハイレベルとローレベ
ルに応じて一方と他方を選択して出力する。セレクタ8
6の出力は、上記した論理回路で構成されるガンマ補正
部87に供給される。ガンマ補正部87と非ガンマ処理
部88で補正された出力信号は、セレクタ89において
いずれか一方が選択されて出力され、フリップフロップ
回路91、92に供給される。フリップフロップ回路9
1、92は、クロックにより駆動されるが、フリップフ
ロップ回路91はクロックが反転器93により反転して
供給されている。したがって、ここでは、第1入力信号
をガンマ補正した信号と、第2信号をガンマ補正した信
号とを振り分けていることになる。第1入力信号をガン
マ補正した信号は、フリップフロップ回路94を介して
出力端95に導出される。またフリップフロップ回路9
2からは第2入力信号をガンマ補正した信号が出力され
出力端96に導かれる。図9は、従来のテーブル方式、
演算方式に対して本発明の論理回路方式の特徴点を対比
して示している。
模で高速、高精度の回路を実現できるものである。
たテーブル図。
示す図。
図。
回路、64…イクスクルーシブオア回路、A1〜A1
5、B1〜B14、C1〜C6…アンド回路、A16〜
A20、B15〜B19、C7〜C9、D1…オア回
路。
Claims (4)
- 【請求項1】入力信号を下位側のLビットと上位側のM
ビットとに分けて、前記L/Mビットが横/縦のアドレ
スとなる2次元空間で表されるテーブルを設定し、前記
アドレスのポイントの各信号をZビットの出力信号とし
て設定し、 前記入力信号に応じた出力信号を生成する場合、さら
に、前記LビットとMビットとの各最下位ビットL1、
M1の内容の組み合わせで得られる、分類された複数の
パターンと、前記LビットとMビットの前記各最下位ビ
ットL1、M1を除いた各上位側のビットLa、Maの
内容で区分される領域とを設定し、 前記各最下位ビットL1、M1を用いて複数パターンの
出力を得る第1の論理回路手段と、 前記各上位側のビットLa、Maを用いてこの各上位側
のビットLa、Maの内容の組み合わせで区分される領
域の区分出力を得る第2の論理回路手段と、 前記複数パターンの出力と前記領域の区分出力を用いて
前記Zビット信号の各ビット信号をそれぞれ得る第3の
論理回路手段とを備えたことを特徴とするガンマ補正回
路。 - 【請求項2】前記第1の論理回路手段は、前記各最下位
ビットL1、M1を用いて複数パターンの出力を得る場
合に、前記前記各最下位ビットL1、M1の反転出力も
用いていることを特徴とする請求項1記載のガンマ補正
回路。 - 【請求項3】前記第2の論理回路手段は、前記各上位側
のビットLa、Maを用いて前記区分出力を得る場合、
前記各上位側のビットLa、Maの反転出力も用いてい
ることを特徴とする請求項1記載のガンマ補正回路。 - 【請求項4】前記第3の論理回路手段は、前記複数のパ
ターンの出力と前記区分出力との論理積をとる場合、1
つのパターンの1つのビットを表す出力と、前記横アド
レス表す1つのビットの区分出力と、縦アドレスを表す
1つのビットの区分出力との3つのビットの論理積をと
る論理回路を複数組み有することを特徴とする請求項1
記載のガンマ補正回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7024195A JPH08223450A (ja) | 1995-02-13 | 1995-02-13 | ガンマ補正回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7024195A JPH08223450A (ja) | 1995-02-13 | 1995-02-13 | ガンマ補正回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08223450A true JPH08223450A (ja) | 1996-08-30 |
Family
ID=12131553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7024195A Pending JPH08223450A (ja) | 1995-02-13 | 1995-02-13 | ガンマ補正回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08223450A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6795091B2 (en) | 2001-02-28 | 2004-09-21 | Samsung Electronics Co., Ltd. | Display apparatus and method for gamma correcting a video signal therein |
-
1995
- 1995-02-13 JP JP7024195A patent/JPH08223450A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6795091B2 (en) | 2001-02-28 | 2004-09-21 | Samsung Electronics Co., Ltd. | Display apparatus and method for gamma correcting a video signal therein |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH08223450A (ja) | ガンマ補正回路 | |
JPS5937508B2 (ja) | 文字パタ−ンの発生装置 | |
JP3757884B2 (ja) | データ変換方法、データ変換回路及びデータ変換プログラム | |
JPS6158037B2 (ja) | ||
JPH06348461A (ja) | 剰余算出回路 | |
JPH10320524A (ja) | ルックアップテーブル装置及び画像生成装置 | |
JP2734438B2 (ja) | 乗算装置 | |
JP3223560B2 (ja) | 波形データ読出し装置 | |
JP3235125B2 (ja) | ディジタル信号処理回路 | |
JPS5820438B2 (ja) | 表示装置 | |
JPH1011267A (ja) | 乗算器 | |
JP3157741B2 (ja) | 2進10進変換回路 | |
JP2575856B2 (ja) | 演算回路 | |
JP3130797B2 (ja) | 積和演算処理方法およびその装置 | |
JPH0346698A (ja) | 複数の書体を有する文字パターン発生器 | |
JPH03242725A (ja) | 10進乗算回路 | |
JPH043874B2 (ja) | ||
JPS61105640A (ja) | 並列補数回路 | |
JPH1091400A (ja) | 除算回路 | |
JPS62196918A (ja) | 波形発生装置 | |
JPS61283962A (ja) | 近似関数値生成回路 | |
JPS5875228A (ja) | 線形符号の生成方法 | |
JPS634336A (ja) | 係数掛算用演算回路 | |
JPH09135460A (ja) | 半導体画像メモリ装置 | |
JPS62118477A (ja) | 画像情報記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071211 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081211 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091211 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091211 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20101211 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20101211 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111211 Year of fee payment: 13 |
|
LAPS | Cancellation because of no payment of annual fees |