JPH0821971B2 - 通信制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はローカルエリアネットワ
ークを構成する通信制御装置に関し、特に送信データの
内容検査とバッファリングのため、メモリを２段階に設
置し、第１のバッファメモリにおいて通信データの内容
検査を行ない、第２のバッファメモリへ通信データを再
度取り込んでバッファリングした後ネットワークへのデ
ータを送出するようにして、通信データの内容検査とデ
ータ送出とを並行して動作させることにより高速且つ連
続的なデータ送出を可能とした通信制御装置に関する。

【０００２】

【従来の技術】コンピュータ間を結ぶ通信方式は、図１
９（１）に示すようにＩＳＯ（国際標準化機構）によっ
て通信プロトロルの階層化が定められている。更にロー
カルエリアネットワーク（以下ＬＡＮという）において
は、同図（２）に示すようにＩＥＥＥ規格による下位層
の規格化が精力的に進められている。このような背景か
ら、特に下位層で使用される通信制御装置は、近年ＬＳ
Ｉ化による小型化が進められている。特に、ＩＥＥＥ規
格で定められているトークンリング方式では、ＭＡＣ
（Medium Access Control ）レイヤの制御がＬＳＩ化さ
れたことから、広く使用されるようになってきている。
特にこれらの方式では、１つのトークン（送信の権利を
示す制御データ）を獲得した局は、ある程度の時間、ト
ークンを保持することが許されており、その間に複数の
通信データを送出することが可能である。

【０００３】従来の通信制御装置を用いたデータ通信シ
ステムの構成は、図１８に示すように、大きく３つの構
成要素からなる。プロセッサ２は、例えばＬＬＣ（Logi
calLink Control）レイヤ以上のプロトコルを実行する
プロセッサであり、通信制御装置５０１はＭＡＣレイヤ
以下のプロトコルを実行する装置であり、また共有通信
データメモリ３はプロセッサ２と通信制御装置５０１と
が共有するメモリである。プロセッサ２が生成した送信
データは、通信制御装置５０１が受け取って送信する。
また一方で、通信制御装置５０１は送信完了後の状態を
書き込み、プロセッサ２が受け取る。

【０００４】通信制御装置５０１では、共有通信データ
メモリ３から取り出した送信データのうちＭＡＣプロト
コルヘッダを検査し、正常と判断した時初めてネットワ
ークへの送出を行なう。この検査を行ない、また共有通
信データメモリ３へのアクセス速度とネットワークへの
送出速度を調整するためのバッファメモリ５０５が通信
制御装置５０１に備えられている。即ち、データ転送部
５０４により共有通信データメモリ３からバッファメモ
リ５０５にデータを転送し、検査制御部５０６はデータ
の先頭にあるプロトコルヘッダを検査し、送信制御部５
０７はバッファメモリ５０５からネットワークへデータ
を送出する。送出が完了すると、送信制御部５０７は終
了状態を検査制御部５０６に返し、更にデータ転送部５
０４を用いて共有通信データメモリ３へ書き込む。プロ
セッサ２がこの終了状態を確認して１つの通信データの
送出が完了する。

【０００５】また、プロセッサ２と通信制御装置５０１
が並行して動作できるように、共有通信データメモリ３
に格納されている通信データ（以下フレームという）
は、図２（１）〜（４）に示されるように構造化されて
おり、同図（４）のように複数のフレームがリスト状に
つながれている。即ち、第１のフレーム（Ａ）をプロセ
ッサ２が生成して通信制御装置５０１を起動し、更に第
２のフレーム（Ｂ）以降の生成を始める。起動された通
信制御装置５０１は第１のフレーム（Ａ）の送出処理を
行ない、更にリンクを辿ってフレーム（Ｂ）の生成が完
了しているならば、その送出処理を行なうことができ
る。このようにして、プロセッサ２のフレーム生成と通
信制御装置５０１の送出処理が同時進行可能となる。

【０００６】更に、通信制御装置５０１の内部において
も、複数のフレームを連続的に処理できるように成され
たものがある。このシステムでは、第１のフレームを取
り込み、検査が終了したときにバッファメモリ５０５に
空きがあるならば、第１のフレームの送出完了を待たず
に第２のフレームもデータ転送部５０４により取り込
み、検査してしまうものである。このような先行取り込
みは、バッファメモリ５０５に空きがある限り次々に行
なうことができ、送信制御部５０７が複数のフレームを
連続して送出することが可能となる。

【０００７】従来の通信制御装置５０１では、上述のよ
うな構成を有しているため、バッファメモリ５０５が複
数のフレームを格納できるだけの十分なメモリ容量があ
る場合には所望の性能が期待できるが、さもなければ先
行するフレームがある程度送出されるまで後続のフレー
ムの取り込みが待たされ、よってヘッダ検査も待たされ
る。更に検査制御部５０６の処理速度が十分でない時に
は先行するフレームの送出が完了するまでにヘッダ検査
が間に合わず、送信制御部５０７から連続して送出でき
なくなってしまうという問題がある。

【０００８】また、ＬＡＮで扱われるフレームの大きさ
は上位プロトコルの制御に用いられる数十バイト以下の
ショートフレームと画像データ通信等に用いられる数千
バイト以上のロングフレームが混在する。多くのシステ
ムではショートフレームの方が出現頻度が高い。従っ
て、ロングフレームの後にショートフレームがたくさん
リンクされた状況では、ロングフレームの送出中は次の
フレームの先行処理ができず、またロングフレーム送出
完了間際になってバッファメモリ５０５に空きができた
ときに後続フレームの読み込みを開始しても間に合わな
い可能性が高い。例えば、１６Ｍビット／秒のネットワ
ークでは、１Ｋバイトのデータは僅か５００μ秒で送出
されてしまうので、１Ｋバイトのバッファメモリを使用
した場合には、ショートフレームの取り込み及び検査の
処理時間は５００μ秒以下でなければならない、このシ
ョートフレームが４０バイト程度であったとすると、こ
のフレームは２０μ秒で送出されてしまうので、第２の
後続フレームを連続して送信するためには、平均して２
６０μ秒以下で取り込み及び検査の処理を終了しなけれ
ばならない。即ち、たくさんの後続フレームを連続して
送出するためには、要求される取り込み及び検査時間が
極めて短時間となり、このため極めて高速な取り込み及
び検査の手段が必要となる。

【０００９】これを回避するための一手段としては、数
千バイト以上のバッファメモリ５０５を設置することで
ある。しかしながら、通信制御装置５０１全体を１つの
ＬＳＩに集積化する際には、巨大なバッファメモリはチ
ップサイズの巨大化を招き極めて都合が悪い。また、バ
ッファメモリ５０５に空きが生ずるまで後続のフレーム
は検査できないので、トークン待ちなどの空き時間があ
ってもヘッダ検査だけ先に済ますといった先行処理がで
きず、結局、高速な取り込み及び検査を行なう手段が必
要である。

【００１０】

【発明が解決しようとする課題】以上のように、従来の
通信制御装置では、 （１）バッファメモリに複数のフレームを格納できるだ
けの十分なメモリ容量がない場合には、先行するフレー
ムがある程度送出されるまで後続のフレームの取り込み
が待たされ、送信制御部から連続して送出できない。

【００１１】（２）ロングフレームの後にたくさんのシ
ョートフレームが連続する場合には、ロングフレームの
送出中は次のフレームの先行処理ができず、またロング
フレーム送出完了間際になってバッファメモリに空きが
できた時に後続フレームの読み込みを開始しても間に合
わない可能性が高い。

【００１２】（３）通信制御装置全体を１つのＬＳＩに
集積化する際に、巨大なバッファメモリを構成すること
はチップサイズの巨大化を招き、またバッファメモリに
空きが生ずるまで後続のフレームは検査できないので先
行処理ができない。

【００１３】という欠点があった。

【００１４】本発明は、上記問題点を解決するもので、
その目的は、通信制御装置内のバッファメモリの容量を
できるだけ少なく抑えながら、ロングフレームの後に複
数のショートフレームが連続してリンクされるような不
均一なフレーム構造のデータを送出する場合にも高速処
理が可能な通信制御装置を提供することである。

【００１５】

【課題を解決するための手段】前記課題を解決するため
に、本発明の通信制御装置の第１の特徴は、図１に示す
如く、当該装置外部の送信元３から送られて来る通信デ
ータを検査する検査手段９と、前記通信データを保持す
る第１のバッファメモリ１１と、当該装置外部のネット
ワークに送出する通信データを取り込み保持する第２の
バッファメモリ１４と、前記第２のバッファメモリから
前記ネットワークに通信データを送出する送出手段１５
と、送出終了時の状態を前記送信元３に書き戻す送信状
態書き戻し手段１７と、前記検査手段９の結果に基づき
正常な通信データのみを前記第２のバッファメモリ１４
に取り込み、前記送出手段１５による送出処理及び前記
送信状態書き戻し手段１７による書き戻し処理の制御を
行なうバッファ管理手段１２とを具備することである。

【００１６】また本発明の第２の特徴は、図１及び図３
に示す如く、請求項１に記載の通信制御装置において、
前記バッファ管理手段１２は、前記検査手段９で正常と
判断された通信データを前記第２のバッファメモリ１４
へ取り込む為の制御情報、前記送出手段１５による該通
信データ送出における送出終了時の状態を前記送信元３
に書き戻す為の制御情報、及び送出状態を示すデータ
を、前記送信元３から送られる複数個の通信データの個
々について保持する制御データ保持手段１２−１を具備
し、前記検査手段９によるヘッダ検査、前記第２のバッ
ファメモリ１４への通信データの取り込み、前記送出手
段１５による通信データの送出、並びに前記送信状態書
き戻し手段１７による前記送信元３への制御情報及び終
了状態データの書き戻しのそれぞれの処理は、独立して
行なわれることである。

【００１７】また本発明の第３の特徴は、請求項１また
は２に記載の通信制御装置において、前記第２のバッフ
ァメモリ１４は、前記送信元３から送られる複数個の通
信データを保持することである。

【００１８】また本発明の第４の特徴は、請求項１、
２、または３に記載の通信制御装置において、前記検査
手段９は、前記第２のバッファメモリ１４に検査すべき
通信データを取り込む余裕がある時には該通信データを
第２のバッファメモリ１４に取り込ませ、余裕がない時
には前記第１のバッファメモリ１１に取り込ませること
である。

【００１９】更に本発明の第５の特徴は、請求項１、
２、３、または４に記載の通信制御装置において、前記
第１及び第２のバッファメモリ１１及び１４は、１つの
バッファメモリで構成され、前記送信元３から送られて
来る通信データ及び前記ネットワークに送出する通信デ
ータは、それぞれ異なる所定の記憶領域に保持されるこ
とである。

【００２０】

【作用】本発明の第１の特徴の通信制御装置では、当該
装置外部の送信元３から送られて来る通信データを検査
手段９により検査し、第１のバッファメモリ１１に前記
通信データを保持する。また、前記検査手段９の結果に
基づき正常な通信データについてのみ当該装置外部のネ
ットワークに送出する通信データを送信元３から取り込
んで第２のバッファメモリ１４に保持する。また、前記
第２のバッファメモリから前記ネットワークに通信デー
タを送出手段１５により送出し、送信状態書き戻し手段
１７により送出終了時の状態を前記送信元３に書き戻
す。

【００２１】このように、送信する通信データデータの
内容検査とデータのバッファリングのため、メモリを２
段階に設置し、第１のバッファメモリ１１において通信
データの内容検査を行ない、第２のバッファメモリ１４
へ通信データを再度取り込んでバッファリングした後、
ネットワークへのデータを送出するようにして、通信デ
ータの内容検査とデータ送出とを並行して動作させるこ
ととしているので、高速且つ連続的なデータ送出が可能
となる。

【００２２】また、本発明の第２及び第３の特徴の通信
制御装置では、前記バッファ管理手段１２内に、前記検
査手段９で正常と判断された通信データを前記第２のバ
ッファメモリ１４へ取り込む為の制御情報、前記送出手
段１５による該通信データ送出における送出終了時の状
態を前記送信元３に書き戻す為の制御情報、及び送出状
態を示すデータを、前記送信元３から送られる複数個の
通信データの個々について保持する制御データ保持手段
１２−１を備えて、前記検査手段９によるヘッダ検査、
前記第２のバッファメモリ１４への通信データの取り込
み、前記送出手段１５による通信データの送出、並びに
前記送信状態書き戻し手段１７による前記送信元３への
制御情報及び終了状態データの書き戻しのそれぞれの処
理を独立して行なうこととしている。

【００２３】従って、各構成要素が行なう処理を並行し
て行なうことができ、高速且つ連続的なデータ送出が可
能となる。

【００２４】また本発明の第４の特徴の通信制御装置で
は、前記検査手段９は、前記第２のバッファメモリ１４
に検査すべき通信データを取り込む余裕がある時には該
通信データを第２のバッファメモリ１４に取り込ませ、
余裕がない時には前記第１のバッファメモリ１１に取り
込ませるので、十分なメモリ容量がない場合にも、後続
の通信データの取り込みが待たされることなく、高速且
つ連続的なデータ送出が可能となる。

【００２５】更に本発明の第５の特徴通信制御装置で
は、前記第１及び第２のバッファメモリ１１及び１４
は、１つのバッファメモリで構成され、前記送信元３か
ら送られて来る通信データ及び前記ネットワークに送出
する通信データは、それぞれ異なる所定の記憶領域に保
持される。これにより、バッファメモリ周辺の制御回路
を縮小することができ、通信制御装置全体のＬＳＩ化す
る際に有効となる。

【００２６】

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。

【００２７】図１に本発明の第１の実施例に係る通信制
御装置の構成図を示す。図１において、図１８（従来
例）と重複する部分には同一の符号を附して説明を簡略
にする。

【００２８】本実施例の通信制御装置を用いたデータ通
信システムは、図１に示すように、従来と同様に通信制
御装置１、プロセッサ２、及び共有通信データメモリ３
の構成要素からなる。プロセッサ２は、例えばＬＬＣレ
イヤ以上のプロトコルを実行するプロセッサであり、通
信制御装置１はＭＡＣレイヤ以下のプロトコルを実行す
る装置であり、また共有通信データメモリ３はプロセッ
サ２と通信制御装置１とが共有するメモリであって、プ
ロセッサ２が生成した送信データを通信制御装置１が受
け取って送信する。また一方で通信制御装置１は送信完
了後の状態を書き込み、プロセッサ２が受け取る。

【００２９】共有通信データメモリ３内のデータは、プ
ロセッサ２とのデータの受け渡しがスムーズに行くよう
に、構造化されたデータ構造を持つ。図２（１）にデー
タ構造の基本となるフレームバッファＦＢ（Frame Buff
er）のデータ構造、同図（２）にフレーム構造の基本と
なるフレームデスクリプタＦＤ（Frame Descriptor）の
データ構造、同図（３）に１つのフレームをフレームデ
スクリプタＦＤ及びフレームバッファＦＢにより構成し
た例、同図（４）に３つのフレームがリンクされている
例をそれぞれ示す。

【００３０】フレームバッファＦＢは、管理データ領域
４０１とデータ領域４０６を１つの単位としている。管
理データ領域４０１には、後続のフレームバッファＦＢ
へのリンクを示すための次ＦＢアドレス４０２、データ
領域の先頭アドレス４０３、データ長４０４、及びリス
トの末尾を示す制御コード４０５が格納されている。ま
たデータ領域４０６には、ネットワークに送出される通
信データそのものが格納されている。フレームのデータ
量が１つのフレームバッファＦＢのデータ領域４０６よ
りも大きい場合には、複数のフレームバッファＦＢのデ
ータ領域に分割して格納され、図２（３）に示すように
各フレームバッファＦＢ１〜ＦＢ３が次ＦＢアドレスを
用いてリンクされる。

【００３１】またフレームデスクリプタＦＤは、次のフ
レームデスクリプタＦＤへのリンクを示す次ＦＤアドレ
ス４１１、ＦＢリストの先頭ＦＢアドレス４１２、ＦＢ
リストの末尾ＦＢアドレス４１３、フレーム長４１４、
送信完了時の状態を示すステータス４１５、リストの末
尾を示す制御コード４１６から成る。

【００３２】１つのフレームは１つのフレームデスクリ
プタＦＤと１つないしはそれ以上のフレームバッファＦ
Ｂから構成される。複数のフレームは次ＦＤアドレスを
用いてフレームデスクリプタＦＤをリンクすることで管
理される（図４（４）参照）。ＦＤリストとＦＢリスト
は、予めプロセッサ２が作成し、通信制御装置１に通告
する。尚、プロセッサ２はＦＤリストを通信制御装置１
に通告した後も、次々とフレームを生成し、先のＦＤリ
ストに追加していくこともできる。

【００３３】次に、本実施例の通信制御装置１の詳細な
構成を説明する。

【００３４】図１において、通信制御装置１は、ヘッダ
検査部９、ヘッダ取り込み部１０、ヘッダバッファ１
１、バッファ管理部１２、データ取り込み部１３、デー
タバッファ１４、送出部１５、ステータス検査部１６、
ステータス書き戻し部１７、及びバス制御部１８から構
成されている。以下、それぞれの構成要素を詳細に説明
する。

【００３５】（１）ヘッダ検査部９ ヘッダ検査部９はそのインタフェースとして、プロセッ
サ２が作成したＦＤリストを受け取る信号線１００、ヘ
ッダ取り込み部１０に対して１つのＦＤのアドレスを指
定する信号線１０１、バッファ制御部１２に対して送信
可能なフレームを通知する信号線１０２、及び検査結果
をステータス書き戻し部１７に通知する信号線１０３を
有している。

【００３６】プロセッサ２から通告されたＦＤリストの
先頭アドレスを信号線１０１を用いてヘッダ取り込み部
１０に通知して、ヘッダ取り込み部１０にフレームデス
クリプタＦＤ及びフレームヘッダを取り込ませる。取り
込み完了通知が返ってきたならば、ヘッダバッファ１１
に取り込まれたフレームデスクリプタＦＤ及びフレーム
ヘッダの内容、並びにヘッダ取り込み部１０のステータ
スを検査して、正常ならば信号線１０２を用いてＦＤス
テータスの書き戻しアドレス、ＦＢリストの先頭アドレ
ス４１２、末尾アドレス４１３、及びフレーム長４１４
を通知する。また、異常が検出された場合、それを示す
ステータスを生成し、書き戻しアドレスと共に信号線１
０３を用いてステータス書き戻し部１７に通知する。更
に、後続のフレームデスクリプタＦＤについても、ＦＤ
リストの末尾に至るまで同様の処理を行なう。

【００３７】（２）ヘッダ取り込み部１０ ヘッダ取り込み部１０はそのインタフェースとして、共
有通信データメモリ３からデータを読み出す為にバス制
御部１８と交信する信号線１０６、及びヘッダバッファ
１１へ読み出したデータを書き込む為の信号線１０５を
有している。

【００３８】ヘッダ検査部９からＦＤアドレスを通知さ
れると、指定されたフレームデスクリプタＦＤを共有通
信データメモリ３から読み出し、ヘッダバッファ１１の
ＦＤ格納領域に書きこみ、このＦＤ内容から先頭ＦＢを
とり出しフレームのヘッダー部分を共有通信データメモ
リ３から読み出してヘッダバッファ１１のヘッダ格納領
域に書き込み、これらの読み込み動作の完了を信号線１
０１を用いてヘッダ検査部９に通知する、尚、取り込み
に際して、共有通信データメモリ３からのデータにパリ
ティエラー等のエラーが検出されたこと、或いは正常に
終了したことの情報がヘッダバッファ１１に設けられた
ステータス領域に書き込まれる。

【００３９】（３）ヘッダバッファ１１ ヘッダバッファ１１はそのインタフェースとして、ヘッ
ダ検査部９に指定されたデータを読み出して出力する為
の信号線１０４、及びヘッダ取り込み部１０からデータ
を入力する為の信号線１０５を有し、フレームデスクリ
プタＦＤのデータ及びフレームのヘッダ部、並びにヘッ
ダ取り込み部１０のステータスを保持する。

【００４０】（４）バッファ管理部１２ バッファ管理部１２は、データバッファ１４へのフレー
ムデータの入出力を管理する主体として機能するもので
ある。ヘッダ検査部９からは、信号線１０２を介して送
信すべきフレームのＦＤステータスアドレス、ＦＢリス
トの先頭アドレス、ＦＢリストの末尾アドレス、及びフ
レーム長が通知される。データ取り込み部１３に対して
は、信号線１０７を介して取り込むべきフレームのＦＢ
リストの先頭アドレス、ＦＢリストの末尾アドレス、及
びフレーム長を通知し、またプリフェッチ終了、フェッ
チ完了、及び終了ステータスが返される。データバッフ
ァ１４に対しては、フレームデータを書き込むアドレ
ス、読み出しアドレス、並びに終了アドレス及びその有
効信号を信号線１０８を介して通知する。送出部１５に
対しては、信号線１０９を介して送出要求を通知し、終
了ステータスが返される。ステータス検査部１６に対し
ては、信号線１１０を介してデータ取り込み部１３及び
送出部１５それぞれの終了ステータスが通知され、フレ
ームデスクリプタＦＤに書き戻すステータスが返され
る。更にステータス書き戻し部１７に対しては、信号線
１１１を介してＦＤステータスのアドレス及びステータ
スデータが通知され、その書き込み完了が報告される。

【００４１】バッファ管理部１２のより詳細な構成を図
３を用いて説明する。

【００４２】同図に示すように、バッファ管理部１２
は、制御データブロック１２−１、空きブロックポイン
タ１２−２、フレーム書き込み部１２−３、空きブロッ
ク検出部１２−４、フェッチブロックポインタ１２−
５、ＦＢ情報読み出し部１２−６、終了ステータス書き
込み部１２−７、バッファアドレス書き込み部１２−
８、フェッチ要求出力部１２−９、未送信ブロックポイ
ンタ１２−１０、バッファアドレス読み出し部１２−１
１、終了ステータス読み書き部１２−１２、送出要求出
力部１２−１３、送信完了ブロックポインタ１２−１
４、ステータス読み書き部１２−１５、ステータス検査
要求部１２−１６、ステータス書き戻しブロックポイン
タ１２−１７、ＦＤステータス読み出し部１２−１８、
及びステータス書き戻し要求部１２−１９から構成され
ている。

【００４３】制御データブロック１２−１は、複数のフ
レームを並行に処理するためにデータを格納する手段で
ある。ここでは説明を具体的に行なうために、制御デー
タブロック１２−１の構造として、図４に示されたデー
タ構造を１ブロックとし、それが８ブロックあるものと
する。また、これら８つの制御ブロックＳＣＡ〜ＳＣＨ
は、図５に示されるような環状のリングバッファで構成
され、ＦＩＦＯ（First In First Out）制御によりＳＣ
ＡからＳＣＨの順にアクセスされるものとする。

【００４４】尚、制御ブロックＳＣＡ〜ＳＣＨの構造
は、制御ブロックステータス４２１、ＦＤステータス書
き込みアドレス４２２、ＦＤステータス４２３、データ
取り込み終了ステータス４２４、送出終了ステータス４
２５、ＦＢリスト先頭アドレス４２６、ＦＢリスト末尾
アドレス４２７、フレーム長４２８、データバッファ開
始アドレス４２９、及びデータバッファ終了アドレス４
３０から構成される。

【００４５】制御データブロック１２−１は、空きブロ
ックポインタ１２−２、フェッチブロックポインタ１２
−５、未送信ブロックポインタ１２−１０、送信完了ブ
ロックポインタ１２−１４、及びステータス書き戻しブ
ロックポインタ１２−１７の計５本のブロックポインタ
を用いて管理されている。

【００４６】各制御ブロックＳＣｉ（ｉ＝Ａ〜Ｈ）の状
態は、［ＤＲ，ＤＰ，ＤＣ，ＳＲ，ＳＣ］の”０”及
び”１”の値を持つ５つの状態変数で管理され、制御ブ
ロックステータス４２１に保持される。ここで、それぞ
れの状態変数の値の持つ意味は次の通りである。

【００４７】ＤＲ（Data Request）：データ取り込み部
１３に対してデータ取り込み要求があることを”１”で
示す。

【００４８】ＤＰ（Data Prefetched ）：ネットワーク
への送信開始が可能な分だけフレームがデータバッファ
１４に取り込まれたことを”１”で示す。

【００４９】ＤＣ（Data Completed）：データ取り込み
部１３からフレームの取り込み完了が通知されたこと
を”１”で示す。

【００５０】ＳＲ（Send Request）：送出可能なフレー
ムがあることを”１”で示す。

【００５１】ＳＣ（Send Completed）：送出部１５から
送出完了が通知されたことを”１”で示す。

【００５２】尚、初期状態では、上記５本の全てのブロ
ックポインタは第０ブロックを指し、また各制御ブロッ
クの状態は［０，０，０，０，０］（初期状態）に設定
される。

【００５３】以下、各ブロックポインタの動作と制御ブ
ロックの状態の遷移を、制御ブロックステータス４２１
と各ブロックポインタの関係を示す図５、並びに制御ブ
ロックの状態遷移を示す図６を用いて説明する。

【００５４】空きブロックポインタ１２−２ 空きブロックポインタ１２−２が指す制御ブロックＳＣ
ｉの状態変数が［０，０，０，０，０］（初期状態Ｓ
１）である場合には、空きブロックがあることを示す。
もし、状態変数が初期状態にない場合には、ステータス
書き戻し部１７からの終了通知により状態変数が初期状
態に戻る（図６においてＳ７からＳ８へ遷移する）の
で、その通知を待った後に、再度状態変数を検査して空
きであることを確認する。この処理は空きブロック検出
部１２−４で行なわれる。ヘッダ検査部９から送信ステ
ータスのアドレスならびにＦＢリストデータとフレーム
長が通知されると、そのデータはフレーム情報書き込み
部１２−３を用いて空きブロックポインタが指す制御ブ
ロックＳＣｉのＦＤステータス書き込みアドレス４２
２、ＦＢリストデータ４２６及び４２７とフレーム長４
２８に格納され、制御ブロックＳＣｉの状態変数ＤＲ
を”１”に設定して、空きブロックポインタ１２−２が
更新される。この結果、制御ブロックＳＣｉの制御ブロ
ックステータス４２１は［０，０，０，０，０］（初期
状態Ｓ１）から［１，０，０，０，０］（フェッチ要求
状態Ｓ２）に遷移する。

【００５５】フェッチブロックポインタ１２−５ フェッチブロックポインタ１２−５と空きブロックポイ
ンタ１２−２が異なった制御ブロックを指している場
合、フレーム取り込み要求があることを示す。これはフ
ェッチ要求出力部１２−９において検査される。フェッ
チ要求出力部１２−９では、データ取り込み部１３が動
作していないこと、データバッファ１４にフレームを格
納する空き領域がある、即ち満配であることを示す信号
１０８−５が出力されていないことを検査し、バッファ
アドレス書き込み部１２−８を用いて、（後述の）デー
タバッファ１４の書き込みアドレスカウンタ１４−２の
値をフェッチブロックポインタ１２−５が指す制御ブロ
ックＳＣｉのデータバッファ開始アドレス４２９に設定
し、またＦＢリストデータ４２６及び４２７とフレーム
長４２８をＦＢ情報読み出し部１２−６を用いて読み出
してデータ取り込み部１３に通知して、データ取り込み
要求を出す。

【００５６】データ取り込み部１３からフレームのプリ
フェッチが終了した旨の通知を受け取ると、制御ブロッ
クＳＣｉの状態変数ＤＰを”１”に設定する。つまり、
制御ブロックＳＣｉの制御ブロックステータス４２１は
［１，０，０，０，０］（フェッチ要求状態Ｓ２）から
［１，１，０，０，０］（プリフェッチ終了状態Ｓ３）
に遷移する。

【００５７】更に、データ取り込み部１３からフェッチ
完了信号１０８−６の通知を受け取ると、状態変数ＤＣ
を”１”に設定し、バッファアドレス書き込み部１２−
８を用いて最後のデータが格納されたデータバッファ１
４のアドレス（終了アドレス）を制御ブロックＳＣｉの
データバッファ終了アドレス４３０に書き込み、フェッ
チブロックポインタ１２−５を更新する。また、データ
取り込み部１３はその終了ステータスを通知してくるの
で終了ステータス書き込み部１２−７を用いて制御ブロ
ックＳＣｉのデータ取り込み終了ステータス４２４に書
き込む。

【００５８】この時、制御ブロックＳＣｉの制御ブロッ
クステータス４２１は［１，１，０，０，０］（プリフ
ェッチ終了状態Ｓ３）から［１，１，１，０，０］（フ
ェッチ完了状態Ｓ４）に遷移する。尚、後述のように送
信要求が既になされて、制御ブロックＳＣｉの制御ブロ
ックステータス４２１が［１，１，０，０，０］（プリ
フェッチ終了状態Ｓ３）から［１，１，０，１，０］
（送信要求中Ｂ状態Ｓ５）に遷移していた場合には、更
に、［１，１，０，１，０］（送信要求中Ｂ状態Ｓ５）
から［１，１，１，１，０］（送信要求中Ａ状態Ｓ６）
に遷移する。

【００５９】未送信ブロックポインタ１２−１０ 未送信ブロックポインタ１２−１０とフェッチブロック
ポインタ１２−５が異なった制御ブロックを指している
場合、送信すべきデータがデータバッファ１４に全て取
り込まれていることを示す。また、同じ制御ブロックを
指している場合にはデータ取り込み部１３が取り込みを
行っている可能性がある。この時、制御ブロックＳＣｉ
の状態変数ＤＰが既に”１”であるならば、送信開始に
十分なデータが取り込まれていることになる。また、状
態変数ＤＰが”０”であるならば、データ取り込み部１
３がプリフェッチ完了を通知するまで待つことになる。
これらの判断は送信要求出力部１２−１３においてなさ
れる。

【００６０】送信すべきデータが全て取り込まれている
時には、バッファアドレス読み出し部１２−１１を用い
てデータバッファ開始アドレス４２９及びデータバッフ
ァ終了アドレス４３０がその制御ブロックＳＣｉから読
み出され、データバッファ１４にそれらが設定され、更
に送信部１５に送信要求を出して、制御ブロックＳＣｉ
の状態変数ＳＲを”１”にする。この時、制御ブロック
ＳＣｉの制御ブロックステータス４２１は［１，１，
１，０，０］（フェッチ完了状態Ｓ４）から［１，１，
１，１，０］（送信要求中Ａ状態Ｓ６）へ遷移する。

【００６１】尚、状態変数ＤＰが”１”であっても状態
変数ＤＣが”０”である時には、データ取り込み部１３
が今送信しようとするフレームについて取り込み動作中
であるので、終了アドレス有効信号は出力されない。従
って、データ取り込み部１３がフェッチ完了を通知して
きた時に改めてデータバッファ終了アドレス４３０が制
御ブロックＳＣｉから読み出され、データバッファ１４
に設定される。即ち、制御ブロックＳＣｉの制御ブロッ
クステータス４２１は［１，１，０，０，０］（プリフ
ェッチ終了状態Ｓ３）から［１，１，０，１，０］（送
信要求中Ｂ状態Ｓ５）へと遷移する。

【００６２】送出部１５が送信の完了ステータスを出力
して通知してきた時には、そのステータスを終了ステー
タス書き込み部１２−１２を用いて制御ブロックＳＣｉ
の送出終了ステータス４２５に書き込むと共に、制御ブ
ロックＳＣｉの状態変数ＳＣを”１”にし、更に未送信
ブロックポインタ１２−１０を更新する。この時には、
データ取り込み部１３は共有通信データメモリ３からの
フレーム取り込みを完了しているはずであるので、制御
ブロックＳＣｉの制御ブロックステータス４２１は
［１，１，１，１，０］（送信中Ａ状態Ｓ６）から
［１，１，１，１，１］（送出完了状態Ｓ７）へ遷移す
る。

【００６３】送信完了ブロックポインタ１２−１４と未
送信ブロックポインタ１２−１０とが異なった制御ブロ
ックを指している場合、送信完了した制御ブロックが存
在することを示す。これはステータス検査要求部１２−
１６で検出され、ステータス検査部１６に通知される。
ステータス検査部１６はステータス読み書き部１２−１
５を用いて制御ブロックＳＣｉ内の各ステータスを読み
出し、送信ステータスを制御ブロックＳＣｉの送出終了
ステータス４２５に書き込む。また処理完了が通知され
てきたならば、送信完了ブロックポインタ１２−１４を
更新する。

【００６４】ステータス書き戻しブロックポインタ２１
−１７ ステータス書き戻しブロックポインタ１２−１７と送信
完了ブロックポインタ１２−１４とが異なった制御ブロ
ックを指している場合、共有通信データメモリ３のフレ
ームデスクリプタＦＤに書き戻すべきステータスが存在
することを示す。ステータス書き戻し部１２−１７はＦ
Ｄステータス読み出し部１２−１８を用いて制御ブロッ
クＳＣｉからＦＤステータスを書き込むアドレス４２２
とステータスデータ４２３を読み出して、ステータス書
き戻し部１７に通知する。書き込み終了が通知されたな
らば、制御ブロックＳＣｉの制御ブロックステータス４
２１を［０，０，０，０，０］に設定し、ステータス書
き戻しブロックポインタ１２−１７を更新する。

【００６５】（５）データ取り込み部１３ データ取り込み部１３はそのインタフェースとして、バ
ッファ管理部１２よりＦＢリスト先頭アドレス４２６、
ＦＢリストの末尾アドレス４２７、及びフレーム長４２
８を受け取り、また動作状態を通知する信号線１０７、
フレームデータの読み込みのためにバス制御部１８と交
信する信号線１１２、並びに、読み出しデータの書き込
みの為にデータバッファ１４と交信する信号線１１３を
有している。

【００６６】データバッファ１４から信号線１１３によ
りバッファ領域に空きがある旨通知してきた時、データ
取り込み部１３はバス制御部１８を介して共有通信デー
タメモリ３からフレームデータを読み込み、データバッ
ファ１４に書き込む。ここで、共有通信データメモリ３
からのデータの読み込みは、フレームバッファＦＢのリ
スト構造に従って行なわれる。また、予め定められた
量、例えば３２バイトのデータをデータバッファに書き
込んだ時にはプリフェッチ完了を示す信号を、また全て
のフレームデータを書き込んだ時にはフェッチ完了信号
を、信号線１０７によりバッファ管理部１２に通知す
る。更に、共有通信データメモリ３から読み出したデー
タにパリティエラー等のエラーを検出した時、またはＦ
Ｂリストを辿って取り出したデータ量と予め設定された
フレーム量とが食い違う等のエラーの通知、或いは正常
終了した旨の通知も信号線１０７によりバッファ管理部
１２に通知される。

【００６７】（６）データバッファ１４ データバッファ１４はそのインタフェースとして、フレ
ームデータ書き込みの為にデータ取り込み部１３と交信
する信号線１１３、フレーム読み出しの為に送出部１５
と交信する信号線１１４、並びにフレームの開始アドレ
ス４２９及び終了アドレス４３０をバッファ管理部１２
と交信する為の信号線１０８を有する。

【００６８】データバッファ１４は、データ取り込み部
１３と送出部１５との間にあって、フレームデータを格
納する為のＦＩＦＯ制御のバッファとして機能するが、
同時に複数のフレームを格納できるように図７に示すよ
うな構造を有している。即ち、データバッファ１４は、
データメモリ１４−１、書き込みアドレスカウンタ１４
−２、読み出しアドレスカウンタ１４−３、終了アドレ
スレジスタ１４−４、終了アドレス選択部１４−５、Ｆ
ＩＦＯサイズ判定部１４−６から構成されている。以
下、その詳細を説明する。

【００６９】データメモリ１４−１はフレームデータを
格納する手段であって、所謂ＲＡＭで構成される。書き
込みデータはデータ取り込み部１３より通信データ信号
１１３−１を介して入力され、それが有効であることが
書き込み要求信号１１３−２で示される。また、読み出
しデータは送出部１５に対して通信データ信号１１４−
１を介して出力され、そのデータは読み出し要求信号１
１４−２が有効である時に読み出される。

【００７０】書き込みアドレスカウンタ１４−２は、デ
ータメモリ１４−１にデータを書き込む為のアドレスを
生成する手段であって、その初期値はバッファ管理部１
２により書き込みアドレス１０８−１を介して設定され
る。そのカウントアップはデータ取り込み部１３が出力
する書き込み要求信号１１３−２に従う。

【００７１】読み出しアドレスカウンタ１４−３は、フ
レームデータを読み出す為のアドレスを生成する手段で
あって、その初期値はバッファ管理部１２により読み出
しアドレス１０８−２を介して設定される。そのカウン
トアップは送出部１５が出力する読み出し要求信号１１
４−２に従う。

【００７２】尚、書き込みアドレスカウンタ１４−２及
び読み出しアドレスカウンタ１４−３の何れも、データ
メモリ１４−１を環状バッファとして使えるようにデー
タメモリ１４−１の末尾アドレスに達したならば、次の
カウントアップでデータメモリ１４−１の先頭アドレス
が設定される。

【００７３】終了アドレスレジスタ１４−４は、送出中
のフレームの終了アドレスを保持し、その値はバッファ
管理部１２より終了アドレス信号１０８−３を介して設
定される。

【００７４】終了アドレス選択部１４−５は、書き込み
アドレスカウンタ１４−２が出力するアドレスと終了ア
ドレスレジスタ１４−４が出力するアドレスの何れか一
方を選択して、ＦＩＦＯサイズ判定部１４−６に出力す
る。選択制御はバッファ管理部１２が出力する終了アド
レス有効信号１０８−４に基づき、この信号がアクティ
ブである時に終了アドレス１４−４が選択される。

【００７５】ＦＩＦＯサイズ判定部１４−６は、終了ア
ドレス選択部１４−５が出力したアドレスと読み出しア
ドレスカウンタ１４−３が出力したアドレスを比較し
て、以下の動作を行なう手段である。

【００７６】終了アドレス有効信号１０８−５がアクテ
ィブであり、両者のアドレスが一致する場合には、エン
プティ信号１１４−３をアクティブにする。

【００７７】終了アドレス有効信号１０８−５がノンア
クティブであり、両者のアドレスが一致する場合には、
エラー信号１１４−４をアクティブにする。

【００７８】終了アドレス選択部１４−５が出力するア
ドレスが読み出しアドレスカウンタ１４−３の出力する
アドレスに追い付く直前に、フル信号１０８−５及び１
１３−３をアクティブにする。

【００７９】つまり、エンプティ信号１１４−３はフレ
ームデータの正常な読み出し終了を、エラー信号１１４
−４はフレームの最後に至る前にデータメモリ１４−１
のＦＩＦＯが空になった旨のエラーを、フル信号１０８
−５及び１１３−３はデータメモリ１４−１に空き領域
が無いことをそれぞれ示す。

【００８０】（７）送出部１５ 送出部１５はそのインタフェースとして、バッファ管理
部１２からデータバッファ１４にフレームデータが入力
された旨の通知を受ける為の、またバッファ管理部１２
に終了ステータスを送る為の信号線１０９、データバッ
ファ１４と交信してフレームデータを読み出す為の信号
線１１４、及びネットワークに送信する信号線１１５と
を有する。

【００８１】送出部１５は、プロトコルに従って、ネッ
トワークからトークンが入力された時にデータバッファ
１４からフレームデータを読み出してネットワークに送
出し、フレーム末尾のデータが読み出されたことをエン
プティ信号１１４−３で認識して送信を終了する。更
に、終了ステータスをバッファ管理部１２に通知する。

【００８２】（８）ステータス検査部１６ ステータス検査部１６は、データ取り込み部１３及び送
出部１５のそれぞれが生成した終了ステータスからフレ
ームデスクリプタＦＤのステータス領域４１５に書き込
むべきステータスデータを生成する。

【００８３】（９）ステータス書き戻し部１７ ステータス書き戻し部１７はそのインタフェースとし
て、ヘッダ検査部９からアドレスとステータスデータを
受け取るための信号線１０３、バッファ管理部１２から
アドレスとステータスデータを取り出す為の信号線１１
１、及びステータスデータ書き込みの為にバス制御部１
８と交信する信号線１１６を有する。信号線１１６は、
更にステータス書き込みが終了したことをプロセッサに
通知する手段としても使用される。

【００８４】ステータス書き戻し部１７は、書き込みが
終了したことを信号線１０３及び１１１を介して要求元
に通知する。

【００８５】（１０）バス管理部１８ バス制御部１８は、外部共有バス１１７を介して接続さ
れる共有通信データメモリ３或いはプロセッサ２と通信
制御装置１内の構成要素との間のデータ転送の制御を行
なう。

【００８６】バス制御部はそのインタフェースとして、
プロセッサ２からＦＤリストを受け取り、また共有通信
データメモリ３に対してデータの読み出しまたは書き込
みを行なう為の外部共有バス１１７、ＦＤリストをヘッ
ダ検査部９に送る為の信号線１００、並びに、ヘッダ取
り込み部１０、データ取り込み部１３、及びステータス
書き戻し部１７との間でそれぞれアドレス及びデータを
交信する信号線１０６、１１２、及び１１６を有する。

【００８７】信号線１０６、１１２、及び１１６はそれ
ぞれ独立して動作しているが、外部共有バス１１７は一
時に１つのアドレスしかアクセスすることができない。
この為、バス制御部１８は、信号線１０６、１１２、及
び１１６の間に優先順位を付けて外部共有バス１１７に
アクセスできる信号線を選択する機能を備えている。ま
た、外部共有バス１１７を通してのアクセスが完了した
ことを信号線１０６、１１２、及び１１６を介して通知
する。

【００８８】外部共有バス１１７は、プロセッサ２と通
信制御装置１の両者が使用するため、排他制御が必要で
あり、バスアクセス要求信号及びバスアクセス受理信号
による排他制御等の従来の共有バス制御技術に基づいた
制御を行なう機能も備えている。また、共有バスには、
ステータス書き込みが行なわれたことをステータス書き
込み部１７が通知してきた時に、プロセッサ２に対して
その旨を通知する手段も含まれており、バス制御部１８
においてその通知信号を生成する。

【００８９】以上の構成により、通信制御装置１は複数
のフレームを並行して同時に処理していくが、先ず１つ
のフレームが処理されていく過程を図８を用いて説明す
る。

【００９０】同図において、プロセッサ２、ヘッダ検査
部９、ヘッダ取り込み部１０、データ取り込み部１３、
送出部１５、ステータス検査部１６、及びステータス書
き戻し部１７については、斜線部がその装置または構成
要素が処理していることを示し、バッファ管理部１２内
の空きブロックポインタ１２−２、フェッチブロックポ
インタ１２−５、未送信ブロックポインタ１２−１０、
送信完了ブロックポインタ１２−１４、及びステータス
書き戻しブロックポインタ１２−１７は、そのポインタ
が指している制御データブロック１２−１内の制御ブロ
ックを示す。また、○中の番号は以下に示すステップ番
号に対応している。

【００９１】ステップ１：フレームを送信するに当たっ
て、プロセッサ２は図２（３）に示される構造でフレー
ムを作成し、ＦＤリストの先頭アドレスをヘッダ検査部
９に通知する。

【００９２】ステップ２：ヘッダ検査部９は、第１のＦ
Ｄアドレスをヘッダ取り込み部１０に通知して取り込み
を開始させる。

【００９３】ステップ３：ヘッダ取り込み部１０は、最
初にＦＤデータをヘッダバッファ１１のＦＤ格納領域に
取り込む。このデータの中には、フレームが格納された
ＦＢリストのアドレス４１２及び４１３、並びにフレー
ム長４１４が含まれているので、この値を用いてフレー
ムをヘッダバッファ１１のヘッダ領域に取り込む。この
時、取り込むデータの長さは、予め定められたヘッダ長
とフレーム長４１４とを比較して短い方の長さとする。
ヘッダの取り込みが終了するとヘッダ検査部９へ完了を
通知する。尚、データ読み込みの際に、共有通信データ
メモリ３からのデータにパリティ検査等による誤りが検
出されたり、（バスのロック等により）一定時間内に取
り込みが完了しなかったり、ＦＢリストが保持するデー
タ長がフレーム長より短い、等の異常状態が検出された
場合のエラー通知、或いは正常に終了した旨の通知は、
ヘッダバッファ１１に設けられた取り込み状態データ領
域を介してヘッダ検査部９に通知される。

【００９４】ステップ４：ヘッダ検査部９は取り込み終
了状態データを検査して、異常が見つかった場合にはそ
の内容に応じた対策を行なう。この対策については本発
明と直接関係しない為その詳細説明は割愛する。正常な
取り込みが行なわれたならば、フレームデスクリプタＦ
Ｄ及びヘッダの検査を開始する。検査は次の手順で進め
られる。

【００９５】ステップ４− ：フレームデスクリプタＦ
Ｄの送信ステータスデータを検査し、既に送信が完了し
ていたフレームではないことを確認する。

【００９６】ステップ４− ：フレーム長がプロトコル
に定義された長さ以内であるか検査する。

【００９７】ステップ４− ：ヘッダの内容を検査す
る。一例を挙げれば、フレームに付けられた優先度の許
容範囲、ソースアドレスフィールドの内容等である。

【００９８】検査が終了すると、送信ステータスを書き
戻すべきアドレスとそのデータ、ＦＢリストの先頭及び
末尾のアドレス、フレーム長等をバッファ管理部１２に
通知する。異常が見つかった場合には、そのエラーを示
すビットを設定し、更に送信完了のビットをステータス
に設定し、ステータス書き戻し部１７に前記アドレスと
ステータスを通知する。つまり、ネットワークに送出可
能なフレームのみがバッファ管理部１２に通知され、バ
ッファ管理部１２はヘッダ検査部９から通知された内容
を空きブロックポインタ１２−２が指す制御ブロックに
設定し、該ポインタを更新することとなる。

【００９９】ステップ５：バッファ管理部１２は、ヘッ
ダ検査部９から通知された内容を空きブロックポインタ
１２−２が指す制御ブロックに設定し、該ポインタを更
新する。また、フェッチブロックポインタ１２−５を検
査して、データ取り込み待ちの制御ブロックが存在し、
且つデータバッファ１４に空き領域がある場合には、デ
ータ取り込み部１３に対してＦＢリストの先頭アドレス
及び末尾アドレス、並びにフレーム長を通知する。

【０１００】ステップ６：データ取り込み部１３は、バ
ッファ管理部１２から指示されたＦＢリストのフレーム
を共有通信データメモリ３から読み込む。予め定められ
たデータ量をデータバッファ１４に取り込んだならば、
プリフェッチ終了をバッファ管理部１２に通知し、更に
フレーム全てを取り込むまでデータ取り込みを継続す
る。尚、この過程でデータバッファ１４に空き領域がな
くなり、フル信号１０８−５が出力された場合には、取
り込みを一時停止して空き領域ができた時に取り込みを
再開する。取り込みが完了したならば、バッファ管理部
１２に終了ステータスを通知する。

【０１０１】ステップ７：バッファ管理部１２は、未送
信ブロックポインタ１２−１０を検査して、それが指す
制御ブロックでプリフェッチが終了しているならば、デ
ータバッファ１４の読み出し開始アドレスを制御ブロッ
クの開始アドレスから取り出してデータバッファ１４に
設定し、送出部１５に送信要求を出す。

【０１０２】ステップ８：送出部１５は、バファ管理部
１２から送信要求があったならば、フレームをデータバ
ッファ１４から取り出し、ネットワークプロトコルに従
ってネットワークに送信する。データバッファ１４から
のフレームの末尾を示すエンプティ信号１１４−３がア
クティブであれば送信を終了し、バッファ管理部１２に
終了ステータスを送る。

【０１０３】ステップ９：バッファ管理部１２は、送信
完了ブロックポインタ１２−１４を検査して、送信が完
了した制御ブロックがあるならば、これをステータス検
査部１６に通知する。

【０１０４】ステップ１０：ステータス検査部１６は、
ヘッダ検査部９、データ取り込み部１３、及び送出部１
５がそれぞれ作成したステータスから最終的にプロセッ
サ２に渡すべきステータスを合成し、それをバッファ管
理部１２に通知する。

【０１０５】ステップ１１：バッファ管理部１２は、ス
テータス書き戻しブロックポインタ１２−１７を検査し
て、ステータス書き込みが終了した制御ブロックがある
ならば、書き戻しアドレスとステータスデータをステー
タス書き戻し部１７に通知する。

【０１０６】ステップ１２：ステータス書き戻し部１７
は、ヘッダ検査部９またはバッファ管理部１２がアドレ
スとステータスデータを出力したならば、そのデータを
アドレスにより示される共有通信データメモリ３上のフ
レームデスクリプタＦＤのステータス領域に書き込み、
更にプロセッサ２に送信終了を通知する。書き込みが終
了したならば、終了通知をバッファ管理部１２に送る。

【０１０７】以上のステップ１からステップ１２までの
処理により、１フレーム分の処理が行なわれる。

【０１０８】フレーム送出に関わる検査処理、データ取
り込み処理、及びステータス書き戻し処理は、互いに並
行して行なうことが可能であり、またバッファ管理部１
２においても複数のフレームを同時に管理する構造を備
えているので、複数のフレームを並行して処理すること
が可能である。つまり、バッファ管理部１２で行なわれ
るステップ５、７、９、及び１１の判断は並行して行な
うことができるので、引き続いて行なうステップ６、
８、１０、及び１２の処理は並行して実行できることに
なる。

【０１０９】７つのフレームを連続して送信する場合の
動作手順を説明するタイムチャートを図９に示す。

【０１１０】ヘッダ検査処理においては、前述の１フレ
ームのヘッダ検査処理が終わった後、後続のフレームに
ついても同様にヘッダ検査処理を進め、その結果は随時
バッファ管理部１２に通知されている。また、フェッチ
ブロックポインタ１２−５は、ヘッダ検査の終わったフ
レームについて次々とデータ取り込み部１３に指示を出
して、フレームデータをデータバッファ１４に取り込ま
せている。更に、送出部１５もバッファ管理部１２の指
示のもとにフレームデータの送信を順次行っている。

【０１１１】図９のタイムチャートの時刻Ｔにおいて、
各ブロックポインタが指す制御ブロックの状態を図５に
示す。先ず、空きブロックポインタ１２−２は制御ブロ
ックＳＣＨを指しており、制御ブロックＳＣＡからＳＣ
Ｇについてはヘッダ検査処理が終了していることを示し
ている。また、フェッチブロックポインタ２１−５は制
御ブロックＳＣＦを指しており、制御ブロックＳＣＡか
らＳＣＥについてはデータの取り込み処理が完了してい
ることを示している。また、未送信ブロックポインタ１
２−１０が制御ブロックＳＣＣを指していることから、
制御ブロックＳＣＡ及びＳＣＢについては送出処理が完
了していることが分かる。

【０１１２】また、送信完了ブロックポインタ１２−１
４は制御ブロックＳＣＢを指しており、この制御ブロッ
クのステータスをステータス検査部１６が作成中である
ことを示している。更に、ステータス書き戻しブロック
ポインタ１２−１７は制御ブロックＳＣＡを指してお
り、ステータス書き戻し部１７にステータスの書き戻し
依頼をしているが、完了通知をまだ受けていないことを
示している。

【０１１３】また、図１０は、図９のタイムチャートの
時刻Ｔにおいて、データバッファ１４に格納されたフレ
ームデータの状況を示している。同図において、読み出
しアドレスカウンタ１４−３は、制御ブロックＳＣＣが
持つ開始アドレスよりも先行したアドレスを指してお
り、その先行した部分のデータ、即ち開始アドレスから
読み出しアドレスカウンタ１４−３の指すアドレスまで
のデータは、既にネットワークに送出されていることに
なる。また、終了アドレスレジスタ１４−４は、制御ブ
ロックＳＣＣが持つ終了アドレスが設定されており、フ
レームの最後を示している。フレームデータの取り込み
が完了した制御ブロックＳＣＤ及びＳＣＥについては、
それぞれの開始アドレス及び終了アドレスは決定されて
おり、図１０に示すようなアドレスを指している。ま
た、データ取り込み中の制御ブロックＳＣＦについて
は、開始アドレスは定められているが終了アドレスは未
定となっている。この制御ブロックＳＣＦの開始アドレ
スから書き込みアドレスカウンタ１４−２が指すアドレ
スまでのデータが、制御ブロックＳＣＦで取り込もうと
しているフレームデータのうち既に取り込まれた部分で
あり、後続データはこの後、取りこまれることになる。
尚、書き込みアドレスカウンタ１４−２の指すアドレス
から読み出しアドレスカウンタ１４−３の指すアドレス
までの領域は空き領域であり、この空き領域が存在する
限り、データ取り込み部１３はデータ取り込みを行って
いることになる。

【０１１４】このように、ヘッダ検査がデータのフェッ
チと独立して行なわれることから、データ取り込み部１
３の処理を連続して行なうことができるようになり、更
に送出部１５からネットワークに連続してフレームを送
出することができるようになっている。また、ステータ
スの書き戻しに関しても、並行して行なうことができる
ので、各処理を行なう構成要素は並行して動作すること
ができる。

【０１１５】次に、図１１に本発明の第２の実施例に係
る通信制御装置の構成図を示す。同図において、第１の
実施例（図１）と同一の機能を有する構成要素には同一
の参照番号を付して、説明を省略する。

【０１１６】本実施例の通信制御装置を用いたデータ通
信システムは、図１１に示すように、通信制御装置１−
２、プロセッサ２、及び共有通信データメモリ３の構成
要素からなり、共有通信データメモリ３内のデータは、
第１の実施例と同様のデータ構造（図２参照）を持つ。

【０１１７】図１１において、通信制御装置１−２は、
ヘッダ検査部２１、ヘッダ取り込み部２２、ヘッダバッ
ファ１１、バッファ管理部２３、データ取り込み部２
４、データバッファ２５、送出部１５、ステータス検査
部１６、ステータス書き戻し部１７、及びバス制御部１
８から構成されている。以下、本実施例に特有の構成要
素を詳細に説明する。

【０１１８】（１）ヘッダ検査部２１ ヘッダ検査部２１はそのインタフェースとして、第１の
実施例におけるヘッダ検査部９のインタフェースに加え
て、バッファ管理部２３からヘッダ取り込み可能である
旨の通知を行なう機能を備える信号線２０２、及びヘッ
ダ取り込み部２２に対してフレームデスクリプタＦＤの
アドレスを指定してＦＤデータのみを取り込むよう通知
し、またフレームデスクリプタＦＤとヘッダの両方を取
り込むよう通知する為の信号線２０１を有している。

【０１１９】ヘッダ検査部２１は、第１の実施例におけ
るヘッダ検査部９の機能に加えて以下の機能を有する。

【０１２０】バッファ管理部２３から信号線２０２によ
り空きブロック有りの通知とともにヘッダ取り込みが可
能である旨の通知が来ている時には、ヘッダ取り込み部
２２に対してＦＤデータのみの取り込みを通知し、また
ヘッダ取り込み部２２から信号線２０１によりＦＤ取り
込み完了通知が通知されたならば、ヘッダバッファ１１
からＦＤ情報を取り出し、バッファ管理部２３に対して
ＦＢリストの情報及びフレーム長を通知すると共に、ヘ
ッダ検査前である旨を信号線２０２を介して通知する。
その後、バッファ管理部２３がヘッダ取り込みを完了し
たならば、バッファ管理部２３より開始アドレスを取り
出し、データバッファ２５から信号線２０４を介してヘ
ッダを読み出して検査する。検査結果が正常であるなら
ば、信号線２０２を介してバッファ管理部２３に対して
正常フレームである旨を通知する。異常が検出されたな
らば、バッファ管理部２３に対してヘッダ取り込みを行
っている制御ブロックの破棄を通知する。

【０１２１】ヘッダ取り込みが可能ではなく空きブロッ
クが存在する旨の通知のみを受けた場合には、ヘッダ取
り込み部２２にＦＤデータ及びヘッダの両方を取り込む
よう通知して取り込ませ、その内容を検査して正常と判
断されたならば、第１の実施例と同様に、信号線２０２
を介してＦＢリスト情報及びフレーム長を通知すると共
に、ヘッダ検査が正常であった旨を通知する。

【０１２２】（２）ヘッダ取り込み部２２ ヘッダ取り込み部２２は、第１の実施例におけるヘッダ
取り込み部１０の機能に加えて以下の機能を有する。

【０１２３】ヘッダ検査部９から信号線２０１を介して
フレームデスクリプタＦＤのみの取り込みである旨の通
知を受けると、ＦＤデータのみをヘッダバッファ１１に
書き込み、ヘッダ検査部９に完了を通知する、また、フ
レームデスクリプタＦＤ及びヘッダの両方の取り込みを
指示してきたならば、両者の取り込みを完了した時に完
了通知を出す。

【０１２４】（３）バッファ管理部２３ バッファ管理部２３は、第１の実施例におけるバッファ
管理部１２の機能に加えて以下の機能を有する。

【０１２５】図１２はバッファ管理部２３のより詳細な
構成図である。同図において、第１の実施例におけるバ
ッファ管理部１２（図３）と同一の機能を有する構成要
素には同一の参照番号を付して、説明を省略する。

【０１２６】同図に示すように、バッファ管理部２３
は、制御データブロック２３−１、空きブロックポイン
タ２３−２、フレーム書き込み部１２−３、空きブロッ
ク検出部２３−４、フェッチブロックポインタ１２−
５、ＦＢ情報読み出し部１２−６、終了ステータス書き
込み部１２−７、バッファアドレス書き込み部１２−
８、フェッチ要求出力部２３−９、未送信ブロックポイ
ンタ１２−１０、バッファアドレス読み出し部１２−１
１、終了ステータス読み書き部１２−１２、送出要求出
力部１２−１３、送信完了ブロックポインタ１２−１
４、ステータス読み書き部１２−１５、ステータス検査
要求部１２−１６、ステータス書き戻しブロックポイン
タ１２−１７、ＦＤステータス読み出し部１２−１８、
及びステータス書き戻し要求部１２−１９から構成され
ている。

【０１２７】制御データブロック１２−１は、図４に示
されたデータ構造とほぼ同様である。異なる点は、各制
御ブロックＳＣｉの制御ブロックステータス４２１が、
［ＨＲ，ＤＲ，ＤＰ，ＤＣ，ＳＲ，ＳＣ］の”０”及
び”１”の値を持つ６つの状態変数で管理される点であ
る。ここで、状態変数ＨＲ（Header Request）は、ヘッ
ダ検査部２１よヘッダデータの取り込みを依頼されたこ
とを”１”で示す。尚、他の状態変数の値の持つ意味は
第１の実施例と同様である。

【０１２８】以下、各ブロックポインタの動作と制御ブ
ロックの状態の遷移を、図１３に示す制御ブロックの状
態遷移説明図を用いて説明する。

【０１２９】空きブロックポインタ２３−２は、ヘッダ
検査部２４からヘッダ検査正常の信号と共にＦＢリスト
の情報が通知された時には、制御ブロックＳＣｉの制御
ブロックステータスを［１，１，０，０，０，０］に設
定してヘッダ検査終了状態（即ち、図１３中Ｓ１１から
Ｓ１３）に遷移させて空きブロックポインタ２３−２を
更新する。

【０１３０】また、ヘッダ検査部２４からヘッダ検査前
の信号と共にＦＢリストの情報が通知された時には、制
御ブロックＳＣｉの制御ブロックステータスを［１，
０，０，０，０，０］に設定してヘッダフェッチ要求状
態（Ｓ１１からＳ１２）に遷移させて空きブロックポイ
ンタ２３−２の更新は行なわない。その後、ヘッダ検査
終了を示す信号が通知された時に、制御ブロックＳＣｉ
の制御ブロックステータスを［１，１，０，０，０，
０］に設定してヘッダ検査終了状態（Ｓ１２からＳ１
３）に遷移させて空きブロックポインタ２３−２を更新
する。

【０１３１】もし、ヘッダの検査異常を示す信号が通知
された時には、制御ブロックＳＣｉの制御ブロックステ
ータスを初期値［０，０，０，０，０，０］に設定して
空きブロックポインタ２３−２の更新は行なわない。よ
って、ヘッダ検査が正常な時にのみ空きブロックポイン
タ２３−２の更新が行なわれ、異常が検出されている時
には空きブロックポインタ２３−２は変化しない。

【０１３２】空きブロック検出部２３−４では、空きブ
ロックカウンタ２３−２が指す制御ブロックＳＣｉの状
態変数を監視している。制御ブロックＳＣｉの制御ブロ
ックステータスが初期状態である時に、空きブロックが
あると判断することは第１の実施例と同様である。更
に、フェッチ要求出力部２３−９がフェッチ要求の無い
ことを示す信号を出力しているならば、ヘッダ検査部２
１に対して空きブロック有りの通知とともにヘッダ取り
込みが可能である旨を信号線２０２を介して通知する。
また、フェッチ要求の無いことを示す信号が出力されて
いない時には、空きブロック有りの通知のみが出力され
る。

【０１３３】フェッチ要求出力部２３−９では、第１の
実施例と同様に、フェッチブロックポインタ１２−５と
空きブロックポインタ２３−２との違いを検出して、デ
ータ取り込み部２４に対してフェッチ要求を出す。但
し、ヘッダ検査前であることをヘッダ検査部２１から通
知された時には、フェッチブロックポインタ１２−５が
空きブロックポインタ２３−２と同一の制御ブロックを
指していてもデータ取り込み部２４にフェッチ要求を出
す。また、このフェッチ要求信号が出されていない時
に、空きブロック検出部２３−４に対してフェッチ要求
がない旨の信号を出力する。

【０１３４】データ取り込み部２４からフレームのプリ
フェッチが終了した旨の通知を受け取ると、制御ブロッ
クＳＣｉの制御ブロックステータスを［１，１，１，
０，０，０］に設定し、プリフェッチ終了状態Ｓ１４に
遷移する。

【０１３５】以降の処理は第１の実施例と同様である。

【０１３６】（４）データ取り込み部２４ データ取り込み部２４は、第１の実施例におけるデータ
取り込み部１３の機能に加えて以下の機能を有する。即
ち、共有通信データメモリ３からフレームデータを取り
込む過程で、予め定められた量のヘッダ部分を取り込ん
だ場合、それを信号線２０３を介してバッファ管理部２
３に通知する機能を備えている。

【０１３７】（５）データバッファ２５ データバッファ２５の詳細な構成は、図１４に示すよう
に、データメモリ２５−１、書き込みアドレスカウンタ
１４−２、読み出しアドレスカウンタ１４−３、終了ア
ドレスレジスタ１４−４、終了アドレス選択部１４−
５、ＦＩＦＯサイズ判定部１４−６から成っている。

【０１３８】データバッファ２５は、第１の実施例にお
けるデータバッファ１４の機能に加えて以下の機能を有
する。即ち、そのインタフェースとして、ヘッダ検査部
２１がヘッダ内容を検査するために、データメモリ２５
−１のアドレスを指示し、データを読み出す信号線２０
４を有している。

【０１３９】以上の構成により、通信制御装置１−２は
複数のフレームを並行して同時に処理していくが、その
動作は以下の点を除いて第１の実施例とほぼ同様であ
る。

【０１４０】即ち、バッファ管理部２５は空きの制御ブ
ロックがあり、且つデータバッファ２５のデータメモリ
２５−１にこれから検査すべきフレームを取り込む空き
領域が有るか無いかを判断し、ヘッダ検査部２１に通知
している。この為、ヘッダ検査部２１はフレームのヘッ
ダ部をヘッダバッファ１１に取り込ませるのではなく、
データバッファ２５に取り込ませるようにすることがで
きる。つまり、ヘッダ部がデータバッファ２５に取り込
まれ、それを直接検査することができるので、本実施例
では、ヘッダ部を２度にわたって共有通信データメモリ
３から読み出すことがなくなり、結果的により速く送出
部１５にフレームデータを渡すことが可能となる。

【０１４１】一方、データバッファ２５に空き領域が無
い時には、第１の実施例と同じくヘッダバッファ１１に
ヘッダを読み込んで処理できるので、ヘッダ検査の先行
実行に支障を来たすことはない。即ち、本実施例によれ
ば、ロングフレームの後にショートフレームが連続する
ようにフレームがリンクされている場合には、第１の実
施例と同等の処理性能を有し、更にショートフレームだ
けが連続してリンクされている場合には、それらショー
トフレームは直接データバッファ２５に取り込まれるの
で、ヘッダを２度読むという無駄をなくすことができ、
より一層高速な処理が可能となる。

【０１４２】以上説明した第１または第２の実施例で
は、共有通信データメモリ３をアクセスする為に、バス
制御部１８とヘッダ取り込み部１０または２２の間のヘ
ッダ取り込みの為の信号線１０６と、バス制御部１８と
データ取り込み部１３または２４の間のデータ取り込み
の為の信号線１１２と、バス制御部１８とステータス書
き戻し部１７の間のステータス書き戻しの為の信号線１
１６との間で排他制御を行なっていたが、それぞれが独
立して共有通信データメモリ３と交信することも可能で
ある。

【０１４３】この具体例として、第３の実施例を図１５
に示す。図１５は本発明の第３の実施例に係る通信制御
装置の構成図である。同図において、第１の実施例（図
１）及び第２実施例（図１１）と同一の機能を有する構
成要素には同一の参照番号を付して、説明を省略する。

【０１４４】本実施例の通信制御装置を用いたデータ通
信システムは、図１５に示すように、通信制御装置１−
３、プロセッサ２、及び共有通信データメモリ３３の構
成要素からなる。

【０１４５】図１５において、通信制御装置１−３は、
ヘッダ検査部２１、ヘッダ取り込み部２２、ヘッダバッ
ファ１１、バッファ管理部２３、データ取り込み部２
４、データバッファ２５、送出部１５、ステータス検査
部１６、ステータス書き戻し部１７、及びバス制御部３
１から構成されている。

【０１４６】本実施例の特徴は、共有通信データメモリ
３３としてデュアルポートメモリを使用し、外部共有バ
ス１１７を第１のアクセスポートに接続し、データ取り
込み部２４から共有通信データメモリ３３をアクセスす
る為の専用信号線３０１を第２のアクセスポートに接続
している点である。つまり、本実施例のバス制御部３１
は、信号線１００、１０６、及び１１６の間で排他制御
を行ない、外部共有バス１１７を用いて共有通信データ
メモリ３３の第１のアクセスポートをアクセスすること
になる。

【０１４７】従って、本実施例によれば、極めてデータ
転送量の多い信号線３０１が独立して共有通信データメ
モリ３３をアクセスできるため、他の信号線によるデー
タアクセスと競合することがなくなり、より高速な通信
が可能となる。

【０１４８】更に、本実施例の変形例として、共有通信
データメモリ３３として３ポートメモリを使用して、ヘ
ッダ取り込みの為の信号線１０６を独立させて第３のア
クセスポートに接続すれば、プロセッサ２のアクセスと
の競合が減少し、更に高速な通信が可能となることは明
らかである。

【０１４９】また、以上説明した第１、第２、または第
３の実施例では、ヘッダバッファ１１とデータバッファ
１４または２５とは、独立した記憶手段により構成して
いるが、両者を兼ねた記憶手段で構成することも可能で
ある。

【０１５０】この具体例として、第４の実施例に係る通
信制御装置の一部構成図を図１６に示す。同図におい
て、第１の実施例（図１）及び第２実施例（図１１）と
同一の機能を有する構成要素には同一の参照番号を付し
て、説明を省略する。

【０１５１】図１６は、ヘッダバッファ１１及びデータ
バッファ１４または２５を兼ねた記憶手段の周辺の構成
を示す。記憶部４２は、フレームデスクリプタＦＤ保持
領域、ヘッダ検査データ保持領域、及び通信データ保持
領域の３つの分けられた領域を持つ。選択部４１はその
インタフェースとして、ヘッダ検査部とのやり取りを行
なう信号線１０４または２０４、ヘッダ取り込みとのや
り取りを行なう信号線１０５、通信データ信号１１３−
１及び１１４−１、書き込みアドレス１４−７、並びに
読み出しアドレス１４−８を有し、各構成要素からのア
クセスを切り換え制御する。

【０１５２】また、本実施例の変形例として、図１７に
示すように記憶部４４を３ポートメモリを使用すること
も可能である。

【０１５３】本実施例によれば、特に第２の実施例と組
み合わせて実施する場合、ヘッダ検査部２１がヘッダバ
ッファ１１を使用するかデータバッファ２５を使用する
かの区別が、記憶部４２または４４に対して与えられる
アドレスの区別だけになり、ヘッダ検査部２１の構造が
簡単になり、また通信制御装置を構成する要素が簡素化
される。

【０１５４】なお、本発明の実施例では通信方式として
トークンリング方式を例にあげているが、他の通信方式
であっても本発明の主旨をいささかも変えることなく適
用できることは明らかである。

【０１５５】

【発明の効果】以上のように本発明によれば、ネットワ
ークに送出する通信データに関する制御情報及び通信デ
ータのプロトコルヘッダ部分の検査の為の取り込み、並
びにネットワーク送出の為の通信データの取り込みのそ
れぞれの処理を独立且つ並行して行なうこととしたの
で、ロングフレームの後にショートフレームが連続した
通信データを送出する場合にも、ロングフレーム送出中
に後続フレームのヘッダ検査を行なうことができ、ロン
グフレームの送出完了後、直ちにこれらショートフレー
ムを送信することが可能となり、結果として高速且つ連
続的なデータ送出が可能な通信制御装置を提供すること
ができる。

【０１５６】また、ネットワークに送出する為の通信デ
ータの取り込みにおいて、プロトコルヘッダの検査結果
が正常である通信データについて、取り込みに必要な制
御データが制御データ保持手段内に設定されているの
で、送出に必要な通信データのフェッチを連続して行な
うことができ、また、異常な通信データが排除されてい
ることから無駄な取り込みをすることなくデータフェッ
チ効率を向上させることができ、結果として高速且つ連
続的なデータ送出が可能な通信制御装置を提供すること
ができる。

【０１５７】また、例えば、制御データ保持手段内に第
２のバッファメモリに格納されている通信データの開始
及び終了アドレスを格納し、送信開始時にこれら情報に
より第２のバッファメモリのＦＩＦＯ制御を行なうこと
としたので、第２のバッファメモリ内に複数の通信デー
タを格納することができ、トークン待ち等でネットワー
クに送信ができない状態であっても送信元からの樟数の
通信データの取り込みを続けて行なうことができ、連続
した送信が可能となる。ロングフレームを送出する場合
にも、ロングフレームの末尾が第２のバッファメモリに
格納されて、それが送信されていくことにより第２のバ
ッファメモリ内に空き領域が増えていくことになるが、
この空き領域に対して後続のフレームを取り込むことが
できるので、第２のバッファメモリを有効に使用するこ
とができる。結果として、従来よりも格段に小さな容量
のバッファメモリの構成で高速且つ連続的なデータ送出
が可能な通信制御装置を提供することができる。

【０１５８】また、バッファ管理手段において通信処理
の進行に合わせて、制御データ保持手段内の制御データ
の操作を行ない、各構成要素の行なう処理を並行して行
なうこととしたので、高速且つ連続的なデータ送出が可
能な通信制御装置を提供することができる。

【０１５９】また、第２のバッファメモリに検査すべき
通信データを取り込む余裕がある時には該通信データを
第２のバッファメモリに取り込ませ、余裕がない時には
前記第１のバッファメモリに取り込ませることとしたの
で、十分なメモリ容量がない場合にも、後続の通信デー
タの取り込みが待たされることなく、高速且つ連続的な
データ送出が可能な通信制御装置を提供することができ
る。

【０１６０】更に、第１及び第２のバッファメモリを１
つのバッファメモリで構成することにより、バッファメ
モリ周辺の制御回路を縮小することができ、通信制御装
置全体のＬＳＩ化に向いた通信制御装置を提供すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る通信制御装置の構
成図である。

【図２】共有通信データメモリにおけるフレーム構造図
であり、図２（１）はフレームバッファＦＢのデータ構
造、図（２）はフレームデスクリプタＦＤのデータ構
造、図２（３）は１つのフレーム構成例、図２（４）は
３つのフレームがリンクされた構成例をそれぞれ示す。

【図３】第１の実施例の通信制御装置におけるバッファ
管理部の詳細構成図である。

【図４】第１の実施例の通信制御装置における制御ブロ
ックの構成図である。

【図５】第１の実施例の通信制御装置における制御ブロ
ックステータスと各ブロックポインタの関係を説明する
である。

【図６】第１の実施例の通信制御装置における制御ブロ
ックの状態遷移図である。

【図７】第１の実施例の通信制御装置におけるデータバ
ッファの詳細構成図である。

【図８】１つのフレームデータの送信に関する第１の実
施例の通信制御装置の動作手順を説明する図である。

【図９】複数のフレームデータの送信に関する第１の実
施例の通信制御装置の動作手順を説明する図である。

【図１０】図１０の時刻Ｔにおけるデータバッファの内
容と各制御ブロックの関係を説明する図である。

【図１１】本発明の第２の実施例に係る通信制御装置の
構成図である。

【図１２】第２の実施例の通信制御装置におけるバッフ
ァ管理部の詳細構成図である。

【図１３】第２の実施例の通信制御装置における制御ブ
ロックの状態遷移図である。

【図１４】第２の実施例の通信制御装置におけるデータ
バッファの詳細構成図である。

【図１５】本発明の第３の実施例に係る通信制御装置の
構成図である。

【図１６】本発明の第４の実施例に係る通信制御装置の
一部構成図である。

【図１７】本発明の第４の実施例の変形例に係る通信制
御装置の一部構成図である。

【図１８】従来の通信制御装置の構成図である。

【図１９】通信プロトコルの階層図であり、図１９
（１）はＩＳＯのＯＳＩ７層モデル、図１９（２）はＩ
ＥＥＥのモデルである。

【符号の説明】

１，１−２，１−３，５０１ 通信制御装置 ２ プロセッサ ３，３３ 共有通信データメモリ（送信元） ９，２１ ヘッダ検査部（検査手段） １０，２２ ヘッダ取り込み部 １１ ヘッダバッファ（第１のバッファメモリ） １２，２３ バッファ管理部（バッファ管理手段） １３，２４ データ取り込み部 １４，２５ データバッファ（第２のバッファメモリ） １５ 送出部（送出手段） １６ ステータス検査部 １７ ステータス書き戻し部（送信状態書き戻し手段） １８ バス制御部 １２−１，２３−１ 制御データブロック（制御データ
保持手段） １２−２，２３−２ 空きブロックポインタ １２−３ フレーム書き込み部 １２−４，２３−４ 空きブロック検出部 １２−５ フェッチブロックポインタ １２−６ ＦＢ情報読み出し部 １２−７ 終了ステータス書き込み部 １２−８ バッファアドレス書き込み部 １２−９，２３−９ フェッチ要求出力部 １２−１０ 未送信ブロックポインタ １２−１１ バッファアドレス読み出し部 １２−１２ 終了ステータス読み書き部 １２−１３ 送出要求出力部 １２−１４ 送信完了ブロックポインタ １２−１５ ステータス読み書き部 １２−１６ ステータス検査要求部 １２−１７ ステータス書き戻しブロックポインタ １２−１８ ＦＤステータス読み出し部 １２−１９ ステータス書き戻し要求部 １４−１，２５−１ データメモリ １４−２ 書き込みアドレスカウンタ １４−３ 読み出しアドレスカウンタ １４−４ 終了アドレスレジスタ １４−５ 終了アドレス選択部 １４−６ ＦＩＦＯサイズ判定部 ４１，４３ 選択部 ４２，４４ 記憶部 ４０１ 管理データ領域 ４０２ 次ＦＢアドレス ４０３ データ領域の先頭アドレス ４０４ データ長 ４０５ 制御コード ４０６ データ領域 ４１１ 次ＦＤアドレス ４１２ ＦＢリストの先頭ＦＢアドレス ４１３ ＦＢリストの末尾ＦＢアドレス ４１４ フレーム長 ４１５ ステータス ４１６ 制御コード ４２１ 制御ブロックステータス ４２２ ＦＤステータス書き込みアドレス ４２３ ＦＤステータス ４２４ データ取り込み終了ステータス ４２５ 送出終了ステータス ４２６ ＦＢリスト先頭アドレス ４２７ ＦＢリスト末尾アドレス ４２８ フレーム長 ４２９ データバッファ開始アドレス ４３０ データバッファ終了アドレス ５０４ データ転送部 ５０５ バッファメモリ ５０６ 検査制御部 ５０７ 送信制御部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 当該装置外部の送信元から送られて来る
   通信データを検査する検査手段と、前記通信データを保
   持する第１のバッファメモリと、当該装置外部のネット
   ワークに送出する通信データを取り込み保持する第２の
   バッファメモリと、前記第２のバッファメモリから前記
   ネットワークに通信データを送出する送出手段と、送出
   終了時の状態を前記送信元に書き戻す送信状態書き戻し
   手段と、前記検査手段の結果に基づき正常な通信データ
   のみを前記第２のバッファメモリに取り込み、前記送出
   手段による送出処理及び前記送信状態書き戻し手段によ
   る書き戻し処理の制御を行なうバッファ管理手段とを有
   することを特徴とする通信制御装置。
2. 【請求項２】 前記バッファ管理手段は、前記検査手段
   で正常と判断された通信データを前記第２のバッファメ
   モリへ取り込む為の制御情報、前記送出手段による該通
   信データ送出における送出終了時の状態を前記送信元に
   書き戻す為の制御情報、及び送出状態を示すデータを、
   前記送信元から送られる複数個の通信データの個々につ
   いて保持する制御データ保持手段を有し、前記検査手段
   によるヘッダ検査、前記第２のバッファメモリへの通信
   データの取り込み、前記送出手段による通信データの送
   出、並びに前記送信状態書き戻し手段による前記送信元
   への制御情報及び終了状態データの書き戻しのそれぞれ
   の処理は、並行して行なわれることを特徴とする請求項
   １に記載の通信制御装置。
3. 【請求項３】 前記第２のバッファメモリは、前記送信
   元から送られる複数個の通信データを保持することを特
   徴とする請求項１または２に記載の通信制御装置。
4. 【請求項４】 前記検査手段は、前記第２のバッファメ
   モリに検査すべき通信データを取り込む余裕がある時に
   は該通信データを第２のバッファメモリに取り込ませ、
   余裕がない時には前記第１のバッファメモリに取り込ま
   せることを特徴とする請求項１、２、または３に記載の
   通信制御装置。
5. 【請求項５】 前記第１及び第２のバッファメモリは、
   １つのバッファメモリで構成され、前記送信元から送ら
   れて来る通信データ及び前記ネットワークに送出する通
   信データは、それぞれ異なる所定の記憶領域に保持され
   ることを特徴とする請求項１、２、３、または４に記載
   の通信制御装置。