JPH0821923B2 - Synchronous circuit - Google Patents
Synchronous circuitInfo
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- JPH0821923B2 JPH0821923B2 JP1173439A JP17343989A JPH0821923B2 JP H0821923 B2 JPH0821923 B2 JP H0821923B2 JP 1173439 A JP1173439 A JP 1173439A JP 17343989 A JP17343989 A JP 17343989A JP H0821923 B2 JPH0821923 B2 JP H0821923B2
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- protection
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- synchronization
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルデータ伝送における同期回路に関
する。The present invention relates to a synchronizing circuit in digital data transmission.
従来、この種の同期回路は第２図に示すように、入力
端子20に入力されたデータ列中の同期ビットを同期ビッ
ト検出回路21にて検出し、バイナリカウンタで形成され
るパルス生成回路24から出力されるフレーム同期用パル
ス25との一致不一致を一致不一致検出回路22にて行い、
前方保護段数分の不一致が連続した場合、同期はずれ状
態となり、次に、前記同期ビット検出回路21にて同期ビ
ットを検出した場合、前記パルス生成回路24は保護回路
23からのリセット信号26によりリセットされ以後、前記
一致不一致検出回路22にてフレーム同期用パルス25と同
期ビットの一致が後方保護段数分連続した場合、同期状
態となるような回路構成となっていた。2. Description of the Related Art Conventionally, as shown in FIG. 2, this type of synchronizing circuit detects a synchronizing bit in a data string input to an input terminal 20 with a synchronizing bit detecting circuit 21 and forms a pulse generating circuit 24 with a binary counter. The match / mismatch detection circuit 22 performs a match / mismatch with the frame synchronization pulse 25 output from
When the number of forward protection stages is not consistent, the synchronization is lost, and when the sync bit detection circuit 21 detects a sync bit, the pulse generation circuit 24 operates as a protection circuit.
After being reset by the reset signal 26 from 23, the circuit configuration is such that when the coincidence / non-coincidence detection circuit 22 continues to match the frame synchronization pulse 25 with the synchronization bit for the number of backward protection stages, the circuit is in the synchronization state. .
上述した従来の同期回路では、前方保護段数分の不一
致を検出し同期はずれ状態となり、次に同期ビットを検
出した場合にパルス生成回路をリセットし、後方保護段
数分の一致を検出して同期状態となるため、同期状態に
おいてデータ列の位相がずれたような場合、再同期状態
になるのに時間がかかるという欠点があった。In the above-mentioned conventional synchronization circuit, a mismatch for the number of front protection stages is detected and the synchronization is lost, and when the sync bit is detected next time, the pulse generation circuit is reset and a match for the number of rear protection stages is detected and the synchronization state is detected. Therefore, when the phase of the data string is deviated in the synchronized state, there is a drawback that it takes time to enter the resynchronized state.
本発明の目的は前記課題を解決した同期回路を提供す
ることにある。An object of the present invention is to provide a synchronous circuit that solves the above problems.
前記目的を達成するため、本発明に係る同期回路は、
同期ビット検出回路と、保持回路と、第１の保護回路
と、一致不一致検出回路と、第２の保護回路と、パルス
生成回路とを有する同期回路であって、 同期ビット検出回路は、入力されたデータ列中の同期
ビットを検出するものであり、 保持回路は、同期はずれ状態において前記同期ビット
検出回路が同期ビットを検出した信号を入力としてパル
ス生成回路中のバイナリカウンタの値を保持し、次に同
期ビットが検出された際パルス生成回路中のバイナリカ
ウンタの値が前記保持した値と一致したとき一致情報を
第１の保護回路に出力する機能と、同期状態においてデ
ータ列の位相がずれたような場合に一致不一致検出回路
から出力されるイネーブル信号を受けてイネーブル状態
となり、前記同期ビット検出回路が同期ビットを検出し
た信号を入力として前記と同様な動作を行って一致情報
を第１の保護回路に出力する機能と、初期値情報をパル
ス生成回路に出力する機能とを有するものであり、 第１の保護回路は、前記保護回路からの一致情報が後
方保護段数分連続した場合に初期値設定パルスをパルス
生成回路に出力するものであり、 一致不一致検出回路は、同期状態においてデータ列の
位相がずれたような場合、同期ビット検出回路が検出し
た同期ビットとパルス生成回路から出力されるフレーム
同期用パルスとの不一致を検出してイネーブル信号を前
記保護回路と第２の保護回路に出力し、かつ一致が前方
保護段数分連続して得られたときに一致信号を前記保持
回路と第２の保護回路に出力するものであり、 第２の保護回路は、前記一致不一致検出回路から出力
されるイネーブル信号を入力として前方保護状態とな
り、一致信号が入力したときに初期値設定イネーブル信
号をパルス生成回路に出力するものであり、 パルス生成回路は、バイナリカウンタで形成され、保
持回路から出力される初期値情報と第１の保護回路から
出力される初期値設定パルスに基づいて初期値を設定し
同期状態となり、また第２の保護回路から出力される初
期値設定イネーブル信号と保護回路から出力される初期
値情報及び第１の保護回路から出力される初期値設定パ
ルスにより初期値を設定し同期状態となるものである。In order to achieve the above object, the synchronization circuit according to the present invention comprises:
A synchronization bit detection circuit, a holding circuit, a first protection circuit, a match / mismatch detection circuit, a second protection circuit, and a pulse generation circuit, wherein the synchronization bit detection circuit is input. Is to detect the synchronization bit in the data sequence, the holding circuit holds the value of the binary counter in the pulse generation circuit with the signal in which the synchronization bit detection circuit detects the synchronization bit in the out-of-synchronization state as an input, Next, when the value of the binary counter in the pulse generation circuit matches the held value when the synchronization bit is detected, the function of outputting the coincidence information to the first protection circuit, and the phase of the data string in the synchronized state are shifted. In this case, the enable signal output from the match / mismatch detection circuit is received to enable the signal, and the sync bit detection circuit detects the sync bit. It has a function of outputting the coincidence information to the first protection circuit by performing the same operation as the above as an input, and a function of outputting the initial value information to the pulse generation circuit. When the match information from the protection circuit continues for the number of backward protection stages, it outputs the initial value setting pulse to the pulse generation circuit.The match / mismatch detection circuit, when the phase of the data string is shifted in the synchronized state, A mismatch between the sync bit detected by the sync bit detection circuit and the frame synchronization pulse output from the pulse generation circuit is detected, an enable signal is output to the protection circuit and the second protection circuit, and the match is the number of forward protection stages. A match signal is output to the holding circuit and the second protection circuit when continuously obtained for a minute, and the second protection circuit outputs the match signal output from the match / mismatch detection circuit. When the match signal is input, the initial value setting enable signal is output to the pulse generation circuit. The pulse generation circuit is formed by a binary counter and output from the holding circuit. An initial value is set based on the initial value information and the initial value setting pulse output from the first protection circuit, and a synchronization state is set. Also, the initial value setting enable signal output from the second protection circuit and the output from the protection circuit. The initial value is set by the initial value information that is output from the first protection circuit and the initial value setting pulse that is output from the first protection circuit, and a synchronization state is set.
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示す回路構成図である。 FIG. 1 is a circuit configuration diagram showing an embodiment of the present invention.
図において、２は同期ビット検出回路、３は一致不一
致検出回路、4,7は保護回路、５はパルス生成回路、６
は保持回路である。In the figure, 2 is a synchronous bit detection circuit, 3 is a match / mismatch detection circuit, 4 and 7 are protection circuits, 5 is a pulse generation circuit, and 6
Is a holding circuit.
同期はずれ状態において、入力端子１に入力されたデ
ータ列中の同期ビットは同期ビット検出回路２で検出さ
れる。同期ビット検出回路２で検出された同期ビット
は、保持回路６に入力され、パルス生成回路５中のバイ
ナリカウンタの値10を保持し、次に同期ビットを検出し
た際のバイナリカウンタの値10が一致したとき、保護回
路７に一致情報を出力する。このようにして後方保護段
数分一致が連続した場合、保持回路６から出力される初
期値情報12及び保護回路７から出力される初期値設定パ
ルス13によりパルス生成回路５の初期値を設定し同期状
態となる。また、同期状態において、入力端子１に入力
されるデータ列の位相がずれたような場合、一致不一致
検出回路３にて同期ビットとパルス生成回路５から出力
されるフレーム同期用パルス８との不一致が検出され、
前方保護状態に入ると同時に一致不一致検出回路３から
イネーブル信号11が出力され保持回路６がイネーブル状
態となり、同期ビット検出回路２で新たに検出した同期
ビットにてパルス生成回路５中のバイナリカウンタの値
10を保持し、次に同期ビットを検出したときのバイナリ
カウンタの値10が一致したとき、保護回路７に一致情報
を出力する。このようにして後方保護段数分の一致が連
続し、保護回路４の前方保護が解除されたとき、保護回
路４から出力される初期値設定イネーブル信号９と保持
回路６から出力される初期値情報12及び保護回路７から
出力される初期値設定パルス13によりパルス生成回路５
の初期値を設定し同期状態となる。In the out-of-synchronization state, the synchronization bit in the data string input to the input terminal 1 is detected by the synchronization bit detection circuit 2. The sync bit detected by the sync bit detection circuit 2 is input to the holding circuit 6 and holds the value 10 of the binary counter in the pulse generation circuit 5, and the value 10 of the binary counter when the sync bit is detected next is When they match, the matching information is output to the protection circuit 7. In this way, when the number of matches in the backward protection stage continues, the initial value information 12 output from the holding circuit 6 and the initial value setting pulse 13 output from the protection circuit 7 are used to set the initial value of the pulse generation circuit 5 and synchronize. It becomes a state. Further, in the synchronized state, when the phase of the data string input to the input terminal 1 is deviated, the match / mismatch detection circuit 3 does not match the sync bit with the frame synchronization pulse 8 output from the pulse generation circuit 5. Is detected,
At the same time when the forward protection state is entered, the enable / disable detection circuit 3 outputs the enable signal 11 and the holding circuit 6 is enabled, and the synchronization bit newly detected by the synchronization bit detection circuit 2 causes the binary counter in the pulse generation circuit 5 to operate. value
When 10 is held and the value 10 of the binary counter when the sync bit is detected next matches, the match information is output to the protection circuit 7. In this way, when the matching for the number of backward protection stages continues and the forward protection of the protection circuit 4 is canceled, the initial value setting enable signal 9 output from the protection circuit 4 and the initial value information output from the holding circuit 6 12 and the pulse generator circuit 5 by the initial value setting pulse 13 output from the protection circuit 7.
Set the initial value of to enter the synchronization state.
以上説明したように本発明は前方保護中に後方保護を開
始するため、同期状態からの同期はずれ、再同期状態ま
での時間を短くできるという効果を有する。As described above, the present invention has an effect that the backward protection is started during the forward protection, so that the synchronization is lost from the synchronized state and the time to the resynchronized state can be shortened.
第１図は本発明の一実施例を示す回路構成図、第２図は
従来例を示す回路構成図である。 １…入力端子、２…同期ビット検出回路 ３…一致不一致検出回路、４…保護回路 ５…パルス生成回路、６…保持回路 ７…保護回路、８…フレーム同期用パルス ９…初期値設定イネーブル信号 10…カウンタ値情報、11…イネーブル信号 12…初期値情報、13…初期値設定パルスFIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing a conventional example. DESCRIPTION OF SYMBOLS 1 ... Input terminal, 2 ... Sync bit detection circuit 3 ... Match / mismatch detection circuit, 4 ... Protection circuit 5 ... Pulse generation circuit, 6 ... Holding circuit 7 ... Protection circuit, 8 ... Frame synchronization pulse 9 ... Initial value setting enable signal 10 ... Counter value information, 11 ... Enable signal 12 ... Initial value information, 13 ... Initial value setting pulse
Claims (1)
の保護回路と、一致不一致検出回路と、第２の保護回路
と、パルス生成回路とを有する同期回路であって、 同期ビット検出回路は、入力されたデータ列中の同期ビ
ットを検出するものであり、 保持回路は、同期はずれ状態において前記同期ビット検
出回路が同期ビットを検出した信号を入力としてパルス
生成回路中のバイナリカウンタの値を保持し、次に同期
ビットが検出された際パルス生成回路中のバイナリカウ
ンタの値が前記保持した値と一致したとき一致情報を第
１の保護回路に出力する機能と、同期状態においてデー
タ列の位相がずれたような場合に一致不一致検出回路か
ら出力されるイネーブル信号を受けてイネーブル状態と
なり、前記同期ビット検出回路が同期ビットを検出した
信号を入力として前記と同様な動作を行って一致情報を
第１の保護回路に出力する機能と、初期値情報をパルス
生成回路に出力する機能とを有するものであり、 第１の保護回路は、前記保持回路からの一致情報が後方
保護段数分連続した場合に初期値設定パルスをパルス生
成回路に出力するものであり、 一致不一致検出回路は、同期状態においてデータ列の位
相がずれたような場合、同期ビット検出回路が検出した
同期ビットとパルス生成回路から出力されるフレーム同
期用パルスとの不一致を検出してイネーブル信号を前記
保持回路と第２の保護回路に出力し、かつ一致が前方保
護段数分連続して得られたときに一致信号を前記保持回
路と第２の保護回路に出力するものであり、 第２の保護回路は、前記一致不一致検出回路から出力さ
れるイネーブル信号を入力として前方保護状態となり、
一致信号が入力したときに初期値設定イネーブル信号を
パルス生成回路に出力するものであり、 パルス生成回路は、バイナリカウンタで形成され、保持
回路から出力される初期値情報と第１の保護回路から出
力される初期値設定パルスに基づいて初期値を設定し同
期状態となり、また第２の保護回路から出力される初期
値設定イネーブル信号と保持回路から出力される初期値
情報及び第１の保護回路から出力される初期値設定パル
スにより初期値を設定し同期状態となるものであること
を特徴とする同期回路。1. A synchronization bit detection circuit, a holding circuit, and a first circuit.
Is a synchronization circuit having a protection circuit, a match / mismatch detection circuit, a second protection circuit, and a pulse generation circuit. The synchronization bit detection circuit detects a synchronization bit in an input data string. The holding circuit holds the value of the binary counter in the pulse generation circuit with the signal in which the synchronization bit detection circuit detects the synchronization bit in the out-of-synchronization state as an input, and the pulse generation circuit when the synchronization bit is detected next time. The function of outputting the coincidence information to the first protection circuit when the value of the internal binary counter coincides with the held value, and the function of outputting the coincidence disagreement detection circuit when the phase of the data string is deviated in the synchronized state. Receiving the enable signal from the sync bit detection circuit, the sync bit detection circuit performs the same operation as described above using the signal that has detected the sync bit as an input. The first protection circuit has a function of outputting information to the first protection circuit and a function of outputting initial value information to the pulse generation circuit. In the first protection circuit, the matching information from the holding circuit corresponds to the number of backward protection stages. When it continues, the initial value setting pulse is output to the pulse generation circuit.The coincidence / mismatch detection circuit detects the synchronization bit and pulse detected by the synchronization bit detection circuit when the phase of the data string is shifted in the synchronization state. A match signal is detected when a mismatch with the frame synchronization pulse output from the generation circuit is detected, an enable signal is output to the holding circuit and the second protection circuit, and a match is continuously obtained for the number of forward protection stages. Is output to the holding circuit and the second protection circuit, and the second protection circuit receives the enable signal output from the coincidence / mismatch detection circuit as an input to enter the front protection state. ,
When a match signal is input, the initial value setting enable signal is output to the pulse generation circuit. The pulse generation circuit is formed by a binary counter, and the initial value information output from the holding circuit and the first protection circuit are output. An initial value is set on the basis of the output initial value setting pulse to be in a synchronous state, and an initial value setting enable signal output from the second protection circuit, initial value information output from the holding circuit, and the first protection circuit. A synchronizing circuit characterized in that an initial value is set by a pulse for setting an initial value output from the device and a synchronizing state is set.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173439A JPH0821923B2 (en) | 1989-07-05 | 1989-07-05 | Synchronous circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173439A JPH0821923B2 (en) | 1989-07-05 | 1989-07-05 | Synchronous circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0338130A JPH0338130A (en) | 1991-02-19 |
| JPH0821923B2 true JPH0821923B2 (en) | 1996-03-04 |
Family
ID=15960492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1173439A Expired - Lifetime JPH0821923B2 (en) | 1989-07-05 | 1989-07-05 | Synchronous circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821923B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104119200A (en) * | 2014-07-29 | 2014-10-29 | 宁波巨化化工科技有限公司 | Adsorption purification method of carbon tetrachloride |
-
1989
- 1989-07-05 JP JP1173439A patent/JPH0821923B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104119200A (en) * | 2014-07-29 | 2014-10-29 | 宁波巨化化工科技有限公司 | Adsorption purification method of carbon tetrachloride |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0338130A (en) | 1991-02-19 |
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