JPH0821869A - Ic tester - Google Patents
Ic testerInfo
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- JPH0821869A JPH0821869A JP6157001A JP15700194A JPH0821869A JP H0821869 A JPH0821869 A JP H0821869A JP 6157001 A JP6157001 A JP 6157001A JP 15700194 A JP15700194 A JP 15700194A JP H0821869 A JPH0821869 A JP H0821869A
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- Tests Of Electronic Circuits (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、被試験対象、例えばI
C,LSIなどを試験するICテスタに関し、ハードデ
ィスクやフロッピーディスクやメモリなどの記憶部から
パターンデータをパターンメモリに高速にダウンロード
できるICテスタに関するものである。BACKGROUND OF THE INVENTION The present invention relates to an object to be tested, such as I
The present invention relates to an IC tester for testing C, LSI, etc., and an IC tester capable of downloading pattern data from a storage unit such as a hard disk, a floppy disk, or a memory to a pattern memory at high speed.
【0002】[0002]
【従来の技術】ICテスタは、被試験対象に入力パター
ンを入力し、被試験対象からの出力パターンを期待パタ
ーンと比較して、被試験対象の良否の判定を行ってい
る。この入力パターンと期待値パターンは、パターンメ
モリに格納されており、パターンメモリから読み出し
て、被試験対象の試験に用いている。このような従来の
ICテスタを図3に示す。図において、11はテストシ
ステムコントローラ(以下TSCと略す)で、装置全体
の制御を司る。12はパターンメモリで、入力パターン
と期待パターンとであるパターンデータが格納される。
13は記憶部であるハードディスク(以下HDDと略
す)で、パターンメモリ12に格納されるパターンデー
タを格納する。2. Description of the Related Art An IC tester inputs an input pattern to an object to be tested, compares an output pattern from the object to be tested with an expected pattern, and judges pass / fail of the object to be tested. The input pattern and the expected value pattern are stored in the pattern memory, read from the pattern memory, and used for the test of the test object. Such a conventional IC tester is shown in FIG. In the figure, 11 is a test system controller (hereinafter abbreviated as TSC), which controls the entire apparatus. A pattern memory 12 stores pattern data that is an input pattern and an expected pattern.
A hard disk (hereinafter abbreviated as HDD) 13 is a storage unit that stores pattern data stored in the pattern memory 12.
【0003】このような装置の動作を以下で説明する。
TSC11は、被試験対象の試験前にHDD13に格納
されるパターンデータを読み出して、パターンメモリ1
2に格納する。そして、パターンメモリ12に格納され
たパターンデータを用いてTSC11は、被試験対象の
試験を行う。なお、このようなICテスタの従来例は実
開平2−675号公報に記載されている。The operation of such a device will be described below.
The TSC 11 reads the pattern data stored in the HDD 13 before the test of the object to be tested, and the pattern memory 1
2 is stored. Then, the TSC 11 uses the pattern data stored in the pattern memory 12 to perform the test of the test target. A conventional example of such an IC tester is described in Japanese Utility Model Laid-Open No. 2-675.
【0004】[0004]
【発明が解決しようとする課題】このような構成の場
合、以下のような問題点があった。TSC11がHDD
13から読み出して、パターンメモリ12にパターンデ
ータを格納する場合、パターンデータのデータ量が何百
MByteもあるので、格納時間に何時間を要している。そ
のため、異なる種類の被試験対象の試験を行う場合や同
じ機能を有する被試験対象でもICの種類が異なればピ
ンの位置が異なり、パターンデータをパターンメモリ1
2に格納しなおさなければならず、次の試験を行うのに
多大な時間を要していた。In such a structure, there are the following problems. TSC11 is HDD
When reading from 13 and storing the pattern data in the pattern memory 12, since the data amount of the pattern data is hundreds of MBytes, it takes several hours to store the data. Therefore, when performing tests on different types of test objects, or even for test objects having the same function, if the IC type is different, the pin positions will differ, and the pattern data will be stored in the pattern memory 1.
2 had to be stored again, and it took a lot of time to carry out the next test.
【0005】本発明の目的は、記憶部からパターンデー
タをパターンメモリに高速にダウンロードできるICテ
スタを実現することにある。An object of the present invention is to realize an IC tester capable of downloading pattern data from a storage unit to a pattern memory at high speed.
【0006】[0006]
【課題を解決するための手段】本発明は、被試験対象を
試験するICテスタにおいて、前記被試験対象のピンご
とに設けるパターンメモリと、前記被試験対象の試験に
用いるパターンデータを記憶する2以上の記憶部と、こ
の記憶部ごとに設けられ、記憶部からパターンデータを
読み出して前記パターンメモリに格納するコントローラ
と、を有することを特徴とするものである。According to the present invention, in an IC tester for testing a test object, a pattern memory provided for each pin of the test object and pattern data used for the test of the test object are stored. It is characterized in that it has the above-mentioned storage unit and a controller which is provided for each storage unit and which reads pattern data from the storage unit and stores it in the pattern memory.
【0007】[0007]
【作用】このような本発明では、記憶部ごとに設けられ
るコントローラにより、並列にパターンメモリにパター
ンデータを格納する。In the present invention as described above, the pattern data is stored in the pattern memory in parallel by the controller provided for each storage unit.
【0008】[0008]
【実施例】以下図面を用いて本発明を説明する。図1は
本発明の一実施例を示した構成図である。図において、
1はTSCで、装置全体の制御を司る。21〜2nはピ
ンエレクトロニクスボード(以下PEと略す)で、被試
験対象(図示せず)のピンごとに設けられ、信号を印加
したり被試験対象の出力を受けたりする素子などが組み
込まれている。31〜3nはパターンメモリで、それぞ
れPE21〜2nごとに設けられる。41〜4iは記憶
部であるHDDで、TSC1により予め被試験対象の試
験に用いるパターンデータをパターンメモリの2つ分の
データ量を記憶する。ここで、HDDは、パターンデー
タを記憶している部分の他に、トリガ信号を受けて、パ
ターンデータを出力すると共に、ストローブ信号を出力
する部分も有している。51〜5iはコントローラであ
るダイレクトメモリアクセスコントローラ(以下DMA
と略す)で、それぞれHDD41〜4iごとに設けら
れ、HDD41〜4iからパターンデータを読み出して
それぞれパターンメモリ31〜3nに格納する。61〜
6iは選択部であるセレクタで、HDD41〜4iの全
てに接続され、所望のHDDを選択する。71〜7iは
アドレス発生部で、それぞれセレクタ61〜6iごとに
設けられ、セレクタ61〜6iが選択したHDD41〜
4nからの信号、ここではストローブ信号によりアドレ
スを出力する。81〜8iはバッファで、それぞれセレ
クタ61〜6iからの信号とアドレス発生部71〜7i
からの信号を入力し、それぞれPE21〜2nに信号を
出力する。91〜9iはバッファで、TSC1とPE2
1〜2nとの間に設けられ、TSC1からの信号を入力
し、それぞれPE21〜2nに出力する。そして、バッ
ファ81〜8i,91〜9iはTSC1により開閉の制
御がされる。The present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure,
A TSC 1 controls the entire apparatus. Reference numerals 21 to 2n are pin electronics boards (hereinafter abbreviated as PE), which are provided for each pin of the test object (not shown), and in which elements for applying signals and receiving the output of the test object are incorporated. There is. Pattern memories 31 to 3n are provided for the PEs 21 to 2n, respectively. HDDs 41 to 4i are storage units, and the TSC 1 stores the pattern data to be used in the test of the test object in advance for the data amount of two pattern memories. Here, the HDD has a portion that receives the trigger signal, outputs the pattern data, and outputs the strobe signal, in addition to the portion that stores the pattern data. Direct memory access controllers (hereinafter referred to as DMA) 51 to 5i are controllers.
Is provided for each of the HDDs 41 to 4i, and the pattern data is read from the HDDs 41 to 4i and stored in the pattern memories 31 to 3n, respectively. 61-
A selector 6i is a selector, which is connected to all the HDDs 41 to 4i and selects a desired HDD. Address generators 71 to 7i are provided for the selectors 61 to 6i, respectively, and the HDDs 41 to 41 selected by the selectors 61 to 6i.
An address is output by a signal from 4n, here a strobe signal. Reference numerals 81 to 8i denote buffers, and signals from the selectors 61 to 6i and the address generators 71 to 7i, respectively.
Signal is input and the signal is output to each of PEs 21 to 2n. The buffers 91 to 9i are TSC1 and PE2.
The signal from TSC1 is input and output to PE21 to 2n, respectively. The opening and closing of the buffers 81 to 8i and 91 to 9i are controlled by the TSC1.
【0009】このような装置の動作を以下で説明する。
TSC1が、バッファ81〜8iを開けて、バッファ9
1〜9iを閉じる。そして、セレクタ61〜6iにHD
D41〜4iの選択を行わせ、DMA51〜5iにHD
D41〜4iのパターンデータの読み出しを行わせる。The operation of such a device will be described below.
TSC1 opens buffers 81-8i and
Close 1-9i. And HD to the selectors 61 to 6i
Select D41 to 4i and make DMA 51 to 5i HD
The pattern data of D41 to 4i is read.
【0010】次に、下記に、セレクタ61によりHDD
41が選択され、パターンメモリ31,32とにパター
ンデータが格納される場合について説明する。図2は図
1の装置の動作を示したタイミングチャートである。
(a)はDMA51からHDD41へのトリガ信号、
(b)はHDD41が出力するパターンデータ、(c)
はHDD41が出力するストローブ信号、(d)はアド
レス発生部71が出力するアドレス、(e)はアドレス
発生部71が出力するストローブ信号である。Next, in the following, the HDD is selected by the selector 61.
A case where 41 is selected and pattern data is stored in the pattern memories 31 and 32 will be described. FIG. 2 is a timing chart showing the operation of the device of FIG.
(A) is a trigger signal from the DMA 51 to the HDD 41,
(B) is pattern data output from the HDD 41, (c)
Is a strobe signal output from the HDD 41, (d) is an address output from the address generator 71, and (e) is a strobe signal output from the address generator 71.
【0011】DMA51がHDD41にトリガ信号を出
力し、HDD41はパターンデータであるデータAとス
トローブ信号とを出力する()。このストローブ信号
は、アドレス発生部71に入力され、アドレス”N
(N:整数)”とストローブ信号とを出力する()。
そして、データAは、セレクタ61とバッファ81とを
介してパターンメモリ31のアドレス”N”に対応する
箇所に書き込まれる。再び、DMA51がトリガ信号を
出力し、HDD41が次のパターンデータであるデータ
Bとストローブ信号を出力する()。このストローブ
信号により、アドレス発生部71はアドレス”N+1”
とストローブ信号とを出力する()。そして、データ
Bは、セレクタ61とバッファ81とを介してパターン
メモリ31のアドレス”N+1”に対応する箇所に書き
込まれる。上記のような動作を繰り返してパターンメモ
リ31にパターンデータを格納し、次にパターンメモリ
32にパターンデータを格納する。The DMA 51 outputs a trigger signal to the HDD 41, and the HDD 41 outputs the pattern A data A and the strobe signal (). This strobe signal is input to the address generation unit 71, and the address "N
(N: integer) "and a strobe signal are output ().
Then, the data A is written in the location corresponding to the address “N” of the pattern memory 31 via the selector 61 and the buffer 81. Again, the DMA 51 outputs the trigger signal, and the HDD 41 outputs the data B which is the next pattern data and the strobe signal (). With this strobe signal, the address generator 71 receives the address "N + 1".
And a strobe signal are output (). Then, the data B is written to the location corresponding to the address “N + 1” of the pattern memory 31 via the selector 61 and the buffer 81. The above operation is repeated to store the pattern data in the pattern memory 31, and then store the pattern data in the pattern memory 32.
【0012】以上の動作を行っているとき、例えば、H
DD42からパターンメモリ33,34にパターンデー
タを格納するには、上記の動作と同様の動作を行って、
パターンメモリ33,34にパターンデータを格納して
いる。つまり、パターンメモリ31,32にパターンデ
ータを格納すると同時にパターンデータ33,34の格
納を行っている。また、その他のHDD43〜4iから
パターンメモリ35〜3nに格納する動作も上記と同様
に行われると共に、パターンメモリ31,32にパター
ンデータが格納されると同時にパターンメモリ35〜3
nにパターンデータを格納する動作も終了する。During the above operation, for example, H
In order to store the pattern data from the DD 42 to the pattern memories 33 and 34, the same operation as the above operation is performed,
Pattern data is stored in the pattern memories 33 and 34. That is, the pattern data is stored in the pattern memories 31 and 32, and at the same time, the pattern data 33 and 34 are stored. Further, the operations of storing the other HDDs 43 to 4i in the pattern memories 35 to 3n are performed in the same manner as described above, and at the same time when the pattern data is stored in the pattern memories 31 and 32, the pattern memories 35 to 3n are stored.
The operation of storing the pattern data in n is also completed.
【0013】そして、被試験対象の試験を行うときは、
TSC1は、バッファ81〜8iを閉めて、バッファ9
1〜9iを開ける。そして、TSC1は、PE21〜2
nに搭載されるドライバの電圧の指示やリレーのオン,
オフの指示などを行うデータ、アドレスやコントロール
信号(R/W信号,ストローブ信号)を送って、装置全
体の制御を行う。When conducting the test of the test object,
The TSC 1 closes the buffers 81 to 8i and
Open 1-9i. And TSC1 is PE21-2
Indication of the voltage of the driver mounted on the n, turning on the relay,
The entire device is controlled by sending data, an address, and a control signal (R / W signal, strobe signal) for instructing to turn off.
【0014】このように、パターンデータを格納するi
個のHDDを設け、HDDごとのDMAにより並列にパ
ターンメモリにパターンデータを格納する構成にしたの
で、高速にパターンデータを格納することができる。ま
た、セレクタ61〜6iによりHDD41〜4iを選択
する構成にしたので、HDD41〜4iのパターンデー
タをどのパターンメモリ31〜3nにも格納することが
できる。In this way, i for storing the pattern data
Since each HDD is provided and the pattern data is stored in parallel in the pattern memory by DMA for each HDD, the pattern data can be stored at high speed. Further, since the HDDs 41 to 4i are selected by the selectors 61 to 6i, the pattern data of the HDDs 41 to 4i can be stored in any of the pattern memories 31 to 3n.
【0015】なお、本発明はこれに限定されるものでは
なく、PEは被試験対象の数ピンに対応するものも含ま
れる。つまり、PEに2以上のパターンメモリを搭載し
ているもの、あるいは、別の箇所に設けられているもの
も含まれる。また、TSC1とHDD42との切替えを
バッファ81〜8iとバッファ91〜9iとで行った
が、バス切り換えスイッチなどで構成してもよい。そし
て、アドレス発生部71〜7iをセレクタ61〜6iの
後に設ける構成ではなく、セレクタ61〜6iの前に設
ける構成やHDD41〜4iにパターンデータに対応す
るアドレスを格納する構成にして、アドレス発生部71
〜7iを設けない構成にしてもよい。さらに、実施例に
おいて、HDDとパターンメモリとのデータ量の関係を
2:1の関係で示したが、どんな比率でもよい。The present invention is not limited to this, and PEs include those corresponding to several pins to be tested. That is, a PE having two or more pattern memories mounted therein or a PE provided at another location is also included. Further, although the switching between the TSC 1 and the HDD 42 is performed by the buffers 81 to 8i and the buffers 91 to 9i, it may be configured by a bus changeover switch or the like. The address generators 71 to 7i are not provided after the selectors 61 to 6i but are provided in front of the selectors 61 to 6i or the HDDs 41 to 4i are configured to store the addresses corresponding to the pattern data. 71
7i may not be provided. Further, in the embodiment, the relationship of the data amount between the HDD and the pattern memory is shown as 2: 1, but any ratio may be used.
【0016】[0016]
【発明の効果】本発明によれば、以下の効果がある。請
求項1によれば、パターンデータを格納する2以上の記
憶部を設け、記憶部ごとのコントローラにより並列にパ
ターンメモリにパターンデータを格納する構成にしたの
で、高速にパターンデータを格納することができる。請
求項2によれば、選択部により記憶部を選択する構成に
したので、記憶部のパターンデータをどのパターンメモ
リにも格納することができる。The present invention has the following effects. According to the first aspect, since two or more storage units for storing the pattern data are provided and the controller for each storage unit stores the pattern data in parallel in the pattern memory, the pattern data can be stored at high speed. it can. According to the second aspect, since the storage unit is selected by the selection unit, the pattern data of the storage unit can be stored in any pattern memory.
【図1】本発明の一実施例を示した構成図である。FIG. 1 is a configuration diagram showing an embodiment of the present invention.
【図2】図1の装置の動作を示したタイミングチャート
である。FIG. 2 is a timing chart showing the operation of the device of FIG.
【図3】従来のICテスタの構成を示した図である。FIG. 3 is a diagram showing a configuration of a conventional IC tester.
31〜3n パターンメモリ 41〜4i HDD 51〜5i DMA 61〜6i セレクタ 31-3n pattern memory 41-4i HDD 51-5i DMA 61-6i selector
Claims (2)
て、 前記被試験対象のピンごとに設けるパターンメモリと、 前記被試験対象の試験に用いるパターンデータを記憶す
る2以上の記憶部と、 この記憶部ごとに設けられ、記憶部からパターンデータ
を読み出して前記パターンメモリに格納するコントロー
ラと、を有することを特徴とするICテスタ。1. An IC tester for testing a device under test, a pattern memory provided for each pin of the device under test, two or more storage units for storing pattern data used for the test for the device under test, and this memory. An IC tester comprising: a controller that is provided for each unit and that reads pattern data from a storage unit and stores the pattern data in the pattern memory.
を設け、ハードディスクのパターンデータをどのパター
ンメモリに対しても格納できることを特徴とする請求項
1のICテスタ。2. The IC tester according to claim 1, wherein a selection unit is provided between the storage unit and the pattern memory, and the pattern data of the hard disk can be stored in any pattern memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6157001A JPH0821869A (en) | 1994-07-08 | 1994-07-08 | Ic tester |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6157001A JPH0821869A (en) | 1994-07-08 | 1994-07-08 | Ic tester |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0821869A true JPH0821869A (en) | 1996-01-23 |
Family
ID=15640023
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6157001A Pending JPH0821869A (en) | 1994-07-08 | 1994-07-08 | Ic tester |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0821869A (en) |
-
1994
- 1994-07-08 JP JP6157001A patent/JPH0821869A/en active Pending
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