JPH07272498A - Semiconductor memory - Google Patents
Semiconductor memoryInfo
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- JPH07272498A JPH07272498A JP6060516A JP6051694A JPH07272498A JP H07272498 A JPH07272498 A JP H07272498A JP 6060516 A JP6060516 A JP 6060516A JP 6051694 A JP6051694 A JP 6051694A JP H07272498 A JPH07272498 A JP H07272498A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体記憶装置(メモ
リ)に関し、特に、通常作動時に一本のアドレスストロ
ーブ信号によりアドレス信号が一括してラッチされる形
式の半導体メモリの改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device (memory), and more particularly to improvement of a semiconductor memory of the type in which address signals are collectively latched by one address strobe signal during normal operation.
【0002】[0002]
【従来の技術】従来の半導体メモリの1形式として、ロ
ーアドレスストローブ(RAS)及びカラムアドレスス
トローブ(CAS)を持たずに、1本のアドレスストロ
ーブ信号によりデータの書込み/読出しを行なうメモ
リ、例えばフィールドメモリ(画像メモリ)が知られて
いる。かかる半導体メモリの場合には、例えば、メモリ
セルの行アドレスを下位桁の数値として割り当て、メモ
リセルの列アドレスを上位桁として割り当てることによ
ってアドレス座標が指定される。2. Description of the Related Art As one type of conventional semiconductor memory, a memory for writing / reading data by one address strobe signal without a row address strobe (RAS) and a column address strobe (CAS), for example, a field. A memory (image memory) is known. In the case of such a semiconductor memory, for example, the address coordinates are designated by assigning the row address of the memory cell as a numerical value of the lower digit and the column address of the memory cell as the upper digit.
【0003】例えば画像メモリにおけるアクセス(アド
レッシング)は、メモリセルアレイの第1列目のメモリ
セル群のうち第1行目のメモリセルから始まり、以下第
2行目、第3行目のメモリセルというように行順序に従
って1列分のアドレッシングが行われ、第1列の全ての
行のアドレッシングが完了すると、次に第2列目のメモ
リセル群に移って同様に行順序に従ったアドレッシング
が行われ、以下同様に、最終行までアドレッシングが行
われる。For example, access (addressing) in the image memory starts from the memory cell in the first row in the memory cell group in the first column of the memory cell array, and is hereinafter referred to as the memory cells in the second and third rows. When the addressing for one column is performed according to the row order and the addressing for all the rows in the first column is completed, the memory cell group of the second column is moved to and the addressing according to the row order is similarly performed. Addressing is performed up to the last line in the same manner.
【0004】図9は、上記形式の従来の半導体メモリに
おける各メモリセルの書込み/読出し時における信号の
タイミングチャートである。この半導体メモリでは、行
アドレスストローブ(XRAS、但し、XRASはRA
Sのトップバー付きを示す。以下、同様)及び列アドレ
スストローブ(XCAS)を持たずに、一本のアドレス
・ストローブ信号(チップイネーブル信号)XCEをア
クティブにすることにより、アドレッシングを行う。な
お、同図は、上位ビットを列アドレス、下位ビットを行
アドレスに割り当てて、行、列のアドレスが各4ビット
のメモリの例について示している。FIG. 9 is a timing chart of signals at the time of writing / reading each memory cell in the conventional semiconductor memory of the above type. In this semiconductor memory, the row address strobe (XRAS, where XRAS is RA
Shows S with top bar. The same applies hereinafter) and addressing is performed by activating one address strobe signal (chip enable signal) XCE without having a column address strobe (XCAS). The figure shows an example of a memory in which the upper bits are assigned to the column address and the lower bits are assigned to the row address, and the row and column addresses are each 4 bits.
【0005】最初にアクセスされるアドレス[0,0]
は、上位桁、下位桁共に「0」である。アドレスストロ
ーブ信号XCEをアクティブにすることによって、8ビ
ットのアドレス入力A1〜A8で指定されたアドレス
[0,0]がサンプリングされる。これにより、8ビッ
トのアドレス出力AX1〜AX8が「0,0」として得
られ、これに従って、メモリセルへのデータの書込み/
読出しが行なわれる。First accessed address [0,0]
Is “0” in both the upper digit and the lower digit. By activating the address strobe signal XCE, the address [0, 0] specified by the 8-bit address inputs A1 to A8 is sampled. As a result, 8-bit address outputs AX1 to AX8 are obtained as "0, 0", and accordingly, data writing / writing to the memory cell is performed.
Read-out is performed.
【0006】2番目にアクセスされるアドレスは[0,
1]で、アドレス入力A1〜A8により、上位桁
「0」、下位桁「1」が指定され、アドレス[0,1]
のメモリセルにデータが書き込まれる。以下、同様にし
て同じ列アドレス「0」の全てのメモリセルに対して順
次にアクセスが行なわれると、引き続き、列アドレス
「1」のメモリセルに対して、同様に順次にアクセスが
行なわれる。以上の動作が全アドレスについて繰り返さ
れ、これにより全メモリセルにデータが書き込まれ、或
いは、これからデータが読み出される。上記アクセス方
法は、通常作動時のアクセスについて記述したが、テス
ト作動時においても同様なアクセス方法が行なわれる。The second accessed address is [0,
1], the upper digit “0” and the lower digit “1” are designated by the address inputs A1 to A8, and the address [0, 1]
The data is written in the memory cell. After that, when all the memory cells having the same column address "0" are sequentially accessed in the same manner, the memory cells having the column address "1" are successively accessed in the same manner. The above operation is repeated for all addresses, whereby data is written in or read from all memory cells. In the above access method, the access at the time of normal operation is described, but the same access method is performed at the time of test operation.
【0007】上記形式の従来の半導体メモリでは、メモ
リテスタ等を使用してその特性を評価する機能テスト時
において、データの書込み/読出しを行うためには、メ
モリテスタに、半導体メモリのアドレス端子の数と同数
の外部信号端子(ドライバー)を必要とする。In the conventional semiconductor memory of the above-mentioned type, in order to write / read data in a functional test in which the characteristics are evaluated by using a memory tester or the like, the memory tester needs to have an address terminal of the semiconductor memory. It requires the same number of external signal terminals (drivers).
【0008】[0008]
【発明が解決しようとする課題】従来の半導体メモリで
は、機能テストに際して各メモリセルにデータを書き込
み、或いは、読み出す際に、全てのアドレス入力端子を
使用している。そのため、外部信号端子に制限があるメ
モリテスタで機能テストを行う場合には、アドレス入力
に多くの外部端子を使用することにより、データの入出
力に使用できる外部信号端子の数が制限される。このた
め、一度に行うことが出来るデータ入力或いは信号評価
の点数が限定されることから、一つのメモリについて、
何度もデータ入力及び信号評価を行う必要があり、機能
テストに際して多くの時間やコストがかかるなどの問題
があった。In the conventional semiconductor memory, all address input terminals are used when data is written in or read from each memory cell in the functional test. Therefore, when performing a functional test with a memory tester having limited external signal terminals, the number of external signal terminals that can be used for data input / output is limited by using many external terminals for address input. Therefore, the number of data input or signal evaluation points that can be performed at one time is limited.
Since it is necessary to input data and evaluate signals many times, there is a problem that it takes a lot of time and cost for a functional test.
【0009】本発明は、上記に鑑み、RAS及びCAS
を持たないで1本のアドレスストローブラインでアドレ
スの一括入力を行なう形式の半導体メモリであって、そ
のテスト時にメモリテスタのアドレス信号端子数を少く
出来るため、外部信号端子数に制限があるメモリテスタ
によってもデータ入出力の点数の制約が小さく、何度も
データ入力及び信号評価を繰り返さないで済む半導体メ
モリを提供することを目的とする。In view of the above, the present invention is directed to RAS and CAS.
It is a semiconductor memory of a type that does not have a memory and inputs addresses all at once with one address strobe line, and since the number of address signal terminals of the memory tester can be reduced at the time of the test, the number of external signal terminals is limited. It is an object of the present invention to provide a semiconductor memory in which the restriction on the number of data input / output points is small and the data input and signal evaluation need not be repeated many times.
【0010】[0010]
【課題を解決するための手段】本発明の半導体メモリ
は、全体として1つのアドレス信号を構成する複数のア
ドレス入力群が夫々入力されるアドレス入力部と、通常
作動モード及びテスト作動モードを選択するモード選択
手段と、前記通常作動モードの選択時には前記複数のア
ドレス入力群を同時にラッチすると共に、前記テスト作
動モードの選択時には前記複数のアドレス入力群を時分
割でラッチするアドレスラッチ制御回路とを備えること
を特徴とする。In the semiconductor memory of the present invention, an address input section to which a plurality of address input groups constituting one address signal are respectively input, and a normal operation mode and a test operation mode are selected. A mode selection means and an address latch control circuit for simultaneously latching the plurality of address input groups when the normal operation mode is selected and time-divisionally latching the plurality of address input groups when the test operation mode is selected. It is characterized by
【0011】前記アドレス入力群の群数を例えば2と選
択すると、これらを列アドレス及び行アドレスとして構
成することが出来るためRAS及びCASを持つメモリ
と同様にテストを行うことが可能になる。When the number of the address input groups is selected to be 2, for example, these can be configured as a column address and a row address, so that a test can be performed similarly to a memory having RAS and CAS.
【0012】アドレスラッチ制御回路は、例えば、複数
のアドレス入力群に対応するアドレスラッチ信号を生成
するアドレスラッチ信号生成回路と、この各アドレスラ
ッチ信号に基づいて対応するアドレス入力群をラッチす
るアドレスラッチ回路とから構成することができ、この
場合、アドレスラッチ信号生成回路は、通常作動モード
の選択時に、通常時アドレスストローブ信号のアクティ
ブを受けて複数のアドレス入力群に対応するアドレスラ
ッチ信号を一斉にアクティブにし、テスト作動モードの
選択時に、通常時アドレスストローブ信号及び少なくと
も1つのテスト時アドレスストローブ信号又は複数のテ
スト時アドレスストローブ信号を受けて各アドレスラッ
チ信号を順次にアクティブにする。The address latch control circuit is, for example, an address latch signal generation circuit that generates an address latch signal corresponding to a plurality of address input groups, and an address latch that latches a corresponding address input group based on each address latch signal. In this case, when the normal operation mode is selected, the address latch signal generation circuit receives the activation of the normal address strobe signal and outputs the address latch signals corresponding to the plurality of address input groups all at once. When the test operation mode is selected, each address latch signal is sequentially activated by receiving the normal address strobe signal and at least one test address strobe signal or a plurality of test address strobe signals when the test operation mode is selected.
【0013】[0013]
【作用】本発明の半導体メモリでは、通常作動モードで
は、複数のアドレス入力群が同時にラッチされるので、
RAS及びCASを持たない従来の半導体メモリと同様
に作動させることができ、一方、テスト作動モードで
は、複数のアドレス入力群が時分割でラッチされるの
で、メモリテスタにおいてアドレス入力に必要な外部信
号端子数が少なくて足り、外部信号端子数に制限がある
メモリテスタについてもそれに応じて多くの外部信号端
子をデータ入出力に割り当てることが出来る。In the semiconductor memory of the present invention, a plurality of address input groups are simultaneously latched in the normal operation mode.
It can be operated like a conventional semiconductor memory without RAS and CAS. On the other hand, in the test operation mode, since a plurality of address input groups are latched in a time-division manner, an external signal required for address input in the memory tester. Even in the case of a memory tester in which the number of terminals is small and the number of external signal terminals is limited, a large number of external signal terminals can be allocated to data input / output according to the number.
【0014】[0014]
【実施例】実施例1 図1は、本発明の実施例1の半導体メモリを示し、その
アドレス入力端子を符号1で示したメモリテスタのアド
レス信号端子に接続した状態で示すブロック図である。
本実施例の半導体メモリ2は、アドレスラッチ回路3及
びアドレスラッチ信号生成回路(ラッチ信号生成回路)
6から成るアドレスラッチ制御回路を備え、また、外部
信号端子として、8ビットのアドレス入力端子と、第1
アドレスストローブ信号端子及び第2アドレスストロー
ブ信号端子と、モード選択信号端子とを備える。 First Embodiment FIG. 1 is a block diagram showing a semiconductor memory according to a first embodiment of the present invention in a state where its address input terminal is connected to an address signal terminal of a memory tester shown by reference numeral 1.
The semiconductor memory 2 of this embodiment includes an address latch circuit 3 and an address latch signal generation circuit (latch signal generation circuit).
An address latch control circuit composed of 6 is provided, and an 8-bit address input terminal as an external signal terminal and a first
An address strobe signal terminal, a second address strobe signal terminal, and a mode selection signal terminal are provided.
【0015】アドレス入力端子には、行アドレスを成す
第1のアドレス入力群A1〜A4と、列アドレスを成す
第2のアドレス入力群A5〜A8とが入力される。ま
た、第1及び第2アドレスストローブ信号端子には夫
々、通常時アドレスストローブ信号XCE及びテスト時
アドレスストローブ信号XTCEが入力され、モード信
号選択端子にはテストモード信号が入力される。To the address input terminals, a first address input group A1 to A4 forming a row address and a second address input group A5 to A8 forming a column address are input. The normal address strobe signal XCE and the test address strobe signal XTCE are input to the first and second address strobe signal terminals, respectively, and the test mode signal is input to the mode signal selection terminal.
【0016】アドレスラッチ回路3は、第1のアドレス
入力群A1〜A4が入力されてこれらをラッチする第1
ラッチ部(行アドレスラッチ部)4と、第2のアドレス
入力群A5〜A8が入力されてこれらをラッチする第2
ラッチ部(列アドレスラッチ部)とから構成される。第
1ラッチ部4には、アドレスラッチ信号生成回路6の出
力である第1アドレスラッチ信号XCEAが、また、第
2ラッチ部5には、アドレスラッチ信号生成回路6の出
力である第2アドレスラッチ信号XCEが、夫々制御信
号として入力される。第1ラッチ部4からは、アドレス
入力群A1〜A4を第1アドレスラッチ信号XCEの立
下りタイミングでラッチしたアドレス出力群(行アドレ
ス)AX1〜AX4が出力され、第2のラッチ部5から
は、アドレス入力群A5〜A8を第2のアドレスラッチ
信号XCEの立下りタイミングでラッチしたアドレス出
力群(列アドレス)XA5〜XA8が出力される。The address latch circuit 3 receives the first address input groups A1 to A4 and latches them.
A latch unit (row address latch unit) 4 and a second address input group A5 to A8 are input and second latched
It is composed of a latch unit (column address latch unit). The first latch unit 4 outputs the first address latch signal XCEA which is the output of the address latch signal generation circuit 6, and the second latch unit 5 outputs the second address latch signal XCEA which is the output of the address latch signal generation circuit 6. The signal XCE is input as a control signal, respectively. Address output groups (row addresses) AX1 to AX4 obtained by latching the address input groups A1 to A4 at the falling timing of the first address latch signal XCE are output from the first latch unit 4, and the second latch unit 5 outputs , Address output groups (column addresses) XA5 to XA8 are output by latching the address input groups A5 to A8 at the falling timing of the second address latch signal XCE.
【0017】アドレスラッチ信号生成回路6には、通常
時アドレスストローブ信号XCEと、テスト時アドレス
ストローブ信号XTCEと、テストモード信号とが入力
される。テストモード信号は、テスト作動モード選択の
際にHレベル、通常作動モード選択の際にLレベルとな
る。The address latch signal generation circuit 6 is supplied with a normal address strobe signal XCE, a test address strobe signal XTCE, and a test mode signal. The test mode signal becomes H level when the test operation mode is selected, and becomes L level when the normal operation mode is selected.
【0018】図2は、アドレスラッチ信号生成回路を例
示する論理回路図である。アドレスラッチ信号生成回路
6は、インバータ61、第1及び第2のAND回路6
2、63及びOR回路64から構成される。第1のAN
D回路62の一方の入力には、第1のアドレスストロー
ブ信号XCEが入力され、他方の入力には、インバータ
61によりテストモード信号が反転された信号が入力さ
れる。第2のAND回路63の一方の入力には、テスト
時アドレスストローブ信号XTCEが入力され、他方の
入力にはテストモード信号が入力される。FIG. 2 is a logic circuit diagram illustrating the address latch signal generation circuit. The address latch signal generation circuit 6 includes an inverter 61, first and second AND circuits 6
2, 63 and an OR circuit 64. First AN
The first address strobe signal XCE is input to one input of the D circuit 62, and the signal obtained by inverting the test mode signal by the inverter 61 is input to the other input. The test-time address strobe signal XTCE is input to one input of the second AND circuit 63, and the test mode signal is input to the other input.
【0019】双方のAND回路62、63の出力は、O
R回路64に入力されてその出力が第1のアドレスラッ
チ信号(行アドレスラッチ信号)XCEAとなる。通常
時アドレスストローブ信号XCEはそのまま第2のアド
レスラッチ信号(列アドレスラッチ信号)XCEとして
出力される。従って、第1のアドレスラッチ信号XCE
Aは、通常作動モードでは第1のアドレスストローブ信
号XCEと同期する信号であり、テスト作動モードでは
テスト時アドレスストローブ信号XTCEと同期する信
号となる。The outputs of both AND circuits 62 and 63 are O
It is input to the R circuit 64 and its output becomes the first address latch signal (row address latch signal) XCEA. The address strobe signal XCE during normal operation is output as it is as the second address latch signal (column address latch signal) XCE. Therefore, the first address latch signal XCE
A is a signal which is synchronized with the first address strobe signal XCE in the normal operation mode, and is a signal which is synchronized with the test address strobe signal XTCE in the test operation mode.
【0020】図3は、通常作動モードにおける信号のタ
イミングチャートである。通常作動モードでは、テスト
モード信号はLレベルに、テスト時アドレスストローブ
信号XTCEはHレベルに夫々維持される。アドレスラ
ッチ回路3の第1及び第2のラッチ部4、5は、第1の
アドレスストローブ信号XCEのアクティブ時に、夫
々、第1のアドレス入力群A1〜A4(信号a、c)及
び第2のアドレス入力群A5〜A8(信号b、d)をラ
ッチし、夫々その出力AX1〜AX4、AX5〜AX8
を次段に設けられた図示しないアドレスバッファに出力
する。このため、アドレスバッファにおいては、アドレ
ス「b,a」、アドレス「d,c」・・・が各アドレス
毎に一括に取り込まれる。これにより、本実施例の半導
体メモリは、通常作動モードでは従来の半導体メモリと
同様に動作する。FIG. 3 is a timing chart of signals in the normal operation mode. In the normal operation mode, the test mode signal is kept at L level and the address strobe signal XTCE at test is kept at H level. When the first address strobe signal XCE is active, the first and second latch units 4 and 5 of the address latch circuit 3 respectively have the first address input groups A1 to A4 (signals a and c) and the second address input groups A1 to A4. Address input groups A5 to A8 (signals b and d) are latched and their outputs AX1 to AX4 and AX5 to AX8, respectively.
Is output to an address buffer (not shown) provided in the next stage. Therefore, in the address buffer, the addresses “b, a”, addresses “d, c”, ... Are fetched collectively for each address. As a result, the semiconductor memory of this embodiment operates in the normal operation mode like the conventional semiconductor memory.
【0021】図4は、上記実施例の半導体メモリのテス
ト作動モードにおける信号のタイミングチャートであ
る。同図において、テストモード信号はHレベルに維持
され、通常時アドレスストローブ信号XCE、即ち第2
のアドレスラッチ信号XCEは、Lレベル及びHレベル
を交互に繰り返す。また、テスト時アドレスストローブ
信号XTCEは、通常時アドレスストローブ信号XCE
の立下りに先立ってLレベルに立ち下がり、通常時アド
レスストローブ信号XCEと同時にHレベルに立ち上が
る。従って、同図に示すように、第1のアドレスラッチ
信号XCEAは、第2のアドレスラッチ信号XCEに先
立って立ち下がり、これと同時に立ち上がる信号とな
る。FIG. 4 is a timing chart of signals in the test operation mode of the semiconductor memory of the above embodiment. In the figure, the test mode signal is maintained at the H level, and the address strobe signal XCE, that is, the second
Address latch signal XCE alternately repeats L level and H level. Further, the address strobe signal XTCE at the time of the test is the address strobe signal XCE at the normal time.
Falls to the L level prior to the fall of, and normally rises to the H level at the same time as the address strobe signal XCE. Therefore, as shown in the figure, the first address latch signal XCEA is a signal that falls prior to the second address latch signal XCE and rises at the same time.
【0022】メモリテスタからは、アドレス信号DI1
〜DI4として、信号a、信号b、信号c・・・が順次
に出力される。信号a及び信号bは、アドレス「b,
a」を指定し、信号c及び信号dは、アドレス「d,
c」を指定する。各アドレス入力群A1〜A4、A5〜
A8は、夫々、前記アドレス信号DI1〜DI4と同じ
信号である。第1のアドレスラッチ信号XCEAの最初
の立下りにより、アドレス入力群A1〜A4の信号aが
ラッチされ、行アドレス出力AX1〜AX4として出力
される。引き続き、第2のアドレスラッチ信号XCEの
立下りにより、アドレス入力群A5〜A8の信号bがラ
ッチされて、列アドレス出力AX5〜AX8として出力
される。From the memory tester, the address signal DI1
Signals a, b, c, ... Are sequentially output as DI4. The signals a and b are the addresses “b,
a ”is designated, and the signals c and d are assigned addresses“ d,
"c" is designated. Address input groups A1 to A4, A5
A8 is the same signal as the address signals DI1 to DI4, respectively. At the first falling edge of the first address latch signal XCEA, the signal a of the address input groups A1 to A4 is latched and output as the row address outputs AX1 to AX4. Subsequently, the falling edge of the second address latch signal XCE causes the signal b of the address input groups A5 to A8 to be latched and output as the column address outputs AX5 to AX8.
【0023】次いで、第1及び第2のアドレスラッチ信
号XCEA、XCEは同時に立ち上がり、引き続き第1
のアドレスラッチ信号XCEAが立下がると、その時点
のアドレス信号DI1〜DI4の信号cがラッチされて
アドレス出力AX1〜AX4として出力される。このよ
うな動作が続き、順次に各メモリセルがアクセスされ
る。第1のアドレス出力群AX1〜AX4の信号aが信
号cに変化する以前に、アドレスバッファが、第1及び
第2のアドレス出力群AX1〜AX4、AX5〜AX8
の信号a及び信号bを一括に取り込むので、当該アドレ
ス[b、a]のメモリセルへのアクセスが可能となる。Next, the first and second address latch signals XCEA and XCE rise simultaneously, and the first and second address latch signals XCEA and XCE continue to rise.
When the address latch signal XCEA of 1 falls, the signal c of the address signals DI1 to DI4 at that time is latched and output as address outputs AX1 to AX4. Such an operation continues, and each memory cell is sequentially accessed. Before the signal a of the first address output group AX1 to AX4 is changed to the signal c, the address buffers have the first and second address output groups AX1 to AX4 and AX5 to AX8.
Since the signal a and the signal b of 1 are fetched together, it becomes possible to access the memory cell of the address [b, a].
【0024】実施例2 図5は、本発明の実施例2の半導体メモリを図1の実施
例と同様に示している。本実施例の半導体メモリ8は、
アドレスラッチ回路9内にアドレスラッチ部10〜13
を備える。アドレスラッチ回路9では、第1及び第2ラ
ッチ部10、11が行アドレスラッチ部を構成し、第3
及び第4ラッチ部12、13が列アドレスラッチ部を構
成する。メモリテスタ7からのアドレス信号DI1〜D
I4は、第1のアドレス信号群(行アドレス信号)DI
1、DI2と第2のアドレス信号群(列アドレス信号)
DI3、DI4とに区分される。 Second Embodiment FIG. 5 shows a semiconductor memory according to a second embodiment of the present invention similarly to the embodiment shown in FIG. The semiconductor memory 8 of this embodiment is
Address latch circuits 10 to 13 are provided in the address latch circuit 9.
Equipped with. In the address latch circuit 9, the first and second latch units 10 and 11 form a row address latch unit, and
The fourth latch units 12 and 13 form a column address latch unit. Address signals DI1 to D from the memory tester 7
I4 is a first address signal group (row address signal) DI
1, DI2 and second address signal group (column address signal)
It is divided into DI3 and DI4.
【0025】行アドレスDI1、DI2は、第1及び第
2のアドレス入力群A1、A2及びA3、A4に対応
し、第1及び第2のラッチ部10、11でラッチされて
行アドレス出力AX1、AX2及びAX3、AX4とな
る。列アドレスDI3、DI4は、第3及び第4のアド
レス入力群A5、A6及びA7、A8に対応し、第3及
び第4のアドレスラッチ部12、13でラッチされて列
アドレス出力AX5、AX6及びAX7、AX8とな
る。その他の構成は、図1の実施例とほぼ同様であり、
詳細な説明を省略する。The row addresses DI1 and DI2 correspond to the first and second address input groups A1, A2 and A3, A4, and are latched by the first and second latch units 10 and 11 to output the row address outputs AX1 and AX1. It becomes AX2, AX3, and AX4. The column addresses DI3 and DI4 correspond to the third and fourth address input groups A5, A6 and A7, A8, and are latched by the third and fourth address latch units 12 and 13 to output the column address outputs AX5, AX6 and It becomes AX7 and AX8. Other configurations are almost the same as the embodiment of FIG.
Detailed description is omitted.
【0026】図6は、上記実施例2の半導体メモリにお
ける通常作動モードにおけるタイミングチャートであ
る。テストモード信号はLレベルに維持され、第1及び
第2のアドレスラッチ信号XCEA及びXCEは、アド
レスストローブ信号XCEと同じ信号で、相互に同じタ
イミングで変化する。アドレス入力群A1、A2には信
号a、e、・・・が、アドレス入力群A3、A4には信
号b、f、・・・が、アドレス入力群A5、A6には信
号c、g、・・・が、アドレス入力群A7、A8には信
号d、h、・・・が夫々現れる。例えば、信号a、信号
b、信号c及び信号dは、夫々2ビットの信号であり、
全体が集合して1つのアドレス信号「dc,ba」を構
成する。これらは、各ラッチ部でラッチ信号XCEA、
XCEに従って同時にラッチされ、アドレス出力AX1
〜AX8として出力される。FIG. 6 is a timing chart in the normal operation mode of the semiconductor memory of the second embodiment. The test mode signal is maintained at the L level, and the first and second address latch signals XCEA and XCE are the same signals as the address strobe signal XCE and change at the same timing. The address input groups A1 and A2 receive signals a, e, ..., the address input groups A3 and A4 receive signals b, f, ..., and the address input groups A5 and A6 receive signals c, g ,. .., signals d, h, ... Appear in the address input groups A7 and A8, respectively. For example, each of the signal a, the signal b, the signal c, and the signal d is a 2-bit signal,
The whole is aggregated to form one address signal "dc, ba". These are latch signals XCEA,
Address output AX1 latched simultaneously according to XCE
~ Is output as AX8.
【0027】図7は、上記実施例2のテスト作動モード
における信号のタイミングチャートである。テストモー
ド信号、各アドレスストローブ信号及び各アドレスラッ
チ信号は、図4の各信号と同様である。メモリテスタの
アドレス信号DI1〜DI4は2群に分けられ、行アド
レスDI1、DI2には信号a、b、・・が現れ、列ア
ドレスDI3、DI4には信号c、d、・・・が現れ
る。行アドレスDI1、DI2の下位桁としてメモリテ
スタから出力される信号aは、第1のアドレス入力群A
1、A2、第2のアドレス入力群A3、A4に夫々入力
され、また、列アドレスDI3、DI4の下位桁として
の信号cは、第3のアドレス入力群A5、A6及び第4
のアドレス入力群A7、A8に夫々入力される。第1の
アドレスラッチ信号XCEAの立下りで、アドレス入力
群A1、A2の信号aが第1のラッチ部でラッチされ
て、下位桁の行アドレス出力AX1、AX2として出力
され、また同時に、アドレス入力群A5、A6の信号c
が第3のラッチ部でラッチされて、下位桁の列アドレス
出力AX5、AX6として出力される。FIG. 7 is a timing chart of signals in the test operation mode of the second embodiment. The test mode signal, each address strobe signal, and each address latch signal are the same as each signal of FIG. The address signals DI1 to DI4 of the memory tester are divided into two groups. The signals a, b, ... Appear at the row addresses DI1 and DI2, and the signals c, d, ... Appear at the column addresses DI3 and DI4. The signal a output from the memory tester as the lower digit of the row addresses DI1 and DI2 is the first address input group A.
The signal c as the lower digit of the column addresses DI3 and DI4 is input to the third address input groups A5, A6 and the fourth address input groups A3 and A4, respectively.
Are input to the address input groups A7 and A8, respectively. At the falling edge of the first address latch signal XCEA, the signal a of the address input groups A1 and A2 is latched by the first latch unit and output as the row address outputs AX1 and AX2 of the lower digits, and at the same time, the address input Signals c of groups A5 and A6
Are latched by the third latch unit and output as the lower digit column address outputs AX5 and AX6.
【0028】次いで、メモリテスタは、上位桁の各アド
レス信号DI1、DI2及びDI3、DI4として夫々
信号b及びdを出力し、夫々を第1及び第2のアドレス
入力群A1、A2及びA3、A4並びに第3及び第4の
アドレス入力群A5、A6及びA7、A8に与える。引
き続き、第2のアドレスラッチ信号XCEの立下りによ
って、アドレス入力群A3、A4の信号bが第2のアド
レスラッチ部によりラッチされ、上位桁の行アドレス出
力AX3、AX4として出力される。また、同時に、ア
ドレス入力群A7、A8の信号dが第4のアドレスラッ
チ部にラッチされ、上位桁の列アドレス出力A7、A8
として出力される。Next, the memory tester outputs signals b and d as the upper digit address signals DI1, DI2 and DI3, DI4, respectively, and outputs the first and second address input groups A1, A2 and A3, A4, respectively. And to the third and fourth address input groups A5, A6 and A7, A8. Subsequently, the signal b of the address input groups A3 and A4 is latched by the second address latch unit by the falling edge of the second address latch signal XCE, and is output as the row address outputs AX3 and AX4 of the higher digits. At the same time, the signals d of the address input groups A7 and A8 are latched by the fourth address latch unit, and the upper digit column address outputs A7 and A8 are output.
Is output as.
【0029】この時点で、アドレスバッファは、各アド
レス出力からの信号a〜信号dを取り込む。この場合、
アドレス「dc,ba」が1つのアドレスを構成するこ
ととなる。At this time, the address buffer takes in the signals a to d from the respective address outputs. in this case,
The address "dc, ba" constitutes one address.
【0030】実施例3 図8は、本発明の実施例3の半導体メモリにおけるアド
レス信号生成回路の論理回路図を示している。このアド
レス信号生成回路では、アドレス入力群は任意の群数n
(n≧2)に分割され、n=2の場合には図1及び図5
の半導体メモリに採用できる。このアドレスラッチ信号
生成回路は、インバータ65、n+1個のAND回路6
61、662、・・・、及び、n個のOR回路671、6
72、・・・を有する。アドレス信号生成回路には、通
常作動モードでは通常時アドレスストローブ信号XCE
が入力され、テスト作動モードでは、群数に対応するn
個のテスト時アドレスストローブ信号IN1、IN2、・
・・が入力される。 Third Embodiment FIG. 8 shows a logic circuit diagram of an address signal generation circuit in a semiconductor memory according to a third embodiment of the present invention. In this address signal generation circuit, the number of address input groups is n
1 and 5 in the case of n = 2.
Can be used for semiconductor memory. This address latch signal generation circuit includes an inverter 65 and n + 1 AND circuits 6
6 1 , 66 2 , ... And n OR circuits 67 1 , 6
7 2 , ... In the normal operation mode, the address signal generation circuit has a normal address strobe signal XCE.
Is input, and in the test operation mode, n corresponding to the number of groups is input.
Address test strobe signals IN 1 , IN 2 ,
・ ・ Is entered.
【0031】通常作動モードでは、テストモード信号が
Lレベルであるから、第1のAND回路661から送ら
れるアドレスストローブ信号XCEがアドレスラッチ信
号XCEA、XCEB、・・・として出力される。従っ
て、各アドレスラッチ部では、アドレスストローブ信号
XCEに同期して各アドレス入力群が一括ラッチされ
る。一方、テスト作動モードでは、テストモード信号は
Lレベルであり、順次にアクティブとなるテスト時アド
レスストローブ信号IN1、IN2、・・・が、夫々のア
ドレスラッチ信号XCE1、XCE2として出力され
る。これら各アドレスラッチ信号XCE1、XCE2に
基づいて、各アドレス入力群が夫々対応するラッチ部に
おいて順次に時分割ラッチされる。In the normal operation mode, since the test mode signal is at the L level, the address strobe signal XCE sent from the first AND circuit 66 1 is output as the address latch signals XCEA, XCEB, .... Therefore, in each address latch unit, each address input group is collectively latched in synchronization with the address strobe signal XCE. On the other hand, in the test operation mode, the test mode signal is at the L level, and the test-time address strobe signals IN 1 , IN 2 , ... Which are sequentially activated are output as the respective address latch signals XCE1, XCE2. Based on the address latch signals XCE1 and XCE2, the address input groups are sequentially time-divisionally latched in the corresponding latch units.
【0032】以上、本発明をその好適な実施例に基づい
て説明したが、本発明の半導体メモリは上記実施例の構
成にのみ限定されるものではない。例えば、第1及び第
2の入力群を必ずしも行及び列アドレスに対応させるこ
とまでを必要とするものではなく、また、本発明の半導
体メモリは、必ずしも画像メモリ等に限定されるもので
もない。Although the present invention has been described based on its preferred embodiment, the semiconductor memory of the present invention is not limited to the configuration of the above embodiment. For example, it is not always necessary to associate the first and second input groups with row and column addresses, and the semiconductor memory of the present invention is not necessarily limited to an image memory or the like.
【0033】[0033]
【発明の効果】以上説明したように、本発明の半導体メ
モリによると、この半導体メモリをテストするメモリテ
スタにおいて必要なアドレス信号端子を少くできること
から、データの入出力に用いられるメモリテスタの外部
信号端子を多くとることで、テスト時のデータ入力及び
信号評価の点数を多くとることができ、従って、本発明
は、RAS及びCASを持たない半導体メモリの効率的
な機能テストを実現した顕著な効果を奏する。As described above, according to the semiconductor memory of the present invention, it is possible to reduce the number of address signal terminals required in the memory tester for testing this semiconductor memory. Therefore, the external signal of the memory tester used for data input / output can be reduced. By increasing the number of terminals, it is possible to increase the number of points for data input and signal evaluation at the time of testing. Therefore, the present invention realizes an efficient functional test of a semiconductor memory without RAS and CAS, which is a remarkable effect. Play.
【図1】本発明の半導体メモリの実施例1の構成を示す
ブロック図。FIG. 1 is a block diagram showing a configuration of a first embodiment of a semiconductor memory of the present invention.
【図2】図1の実施例のアドレスラッチ信号生成回路の
構成を例示する論理回路図。FIG. 2 is a logic circuit diagram illustrating the configuration of an address latch signal generation circuit according to the embodiment of FIG.
【図3】図1の実施例の半導体メモリにおける通常作動
モードでの信号のタイミングチャート。3 is a timing chart of signals in a normal operation mode in the semiconductor memory of the embodiment of FIG.
【図4】図1の実施例の半導体メモリにおけるテスト作
動モードでの信号のタイミングチャート。4 is a timing chart of signals in a test operation mode in the semiconductor memory of the embodiment of FIG.
【図5】本発明の半導体メモリの実施例2の構成を示す
ブロック図。FIG. 5 is a block diagram showing a configuration of a second embodiment of a semiconductor memory of the present invention.
【図6】図5の実施例の半導体メモリにおける通常作動
モードでの信号のタイミングチャート。6 is a timing chart of signals in a normal operation mode in the semiconductor memory of the embodiment of FIG.
【図7】図5の実施例の半導体メモリにおけるテスト作
動モードでの信号のタイミングチャート。7 is a timing chart of signals in a test operation mode in the semiconductor memory of the embodiment of FIG.
【図8】本発明の実施例3の半導体メモリで採用される
テスト信号生成回路の構成を示す論理回路図。FIG. 8 is a logic circuit diagram showing a configuration of a test signal generation circuit adopted in a semiconductor memory according to a third embodiment of the present invention.
【図9】従来の半導体メモリにおける信号のタイミング
チャート。FIG. 9 is a timing chart of signals in a conventional semiconductor memory.
1、7 メモリテスタ 2、8 半導体メモリ 3、9 アドレスラッチ回路 4 第1のアドレスラッチ部(行アドレスラッチ部) 5 第2のアドレスラッチ部(列アドレスラッチ部) 6、14 アドレスラッチ信号生成回路 10〜13 アドレスラッチ部 61、65 インバータ 62、63 AND回路 64 OR回路 661、662 AND回路 671、672 OR回路1, 7 Memory tester 2, 8 Semiconductor memory 3, 9 Address latch circuit 4 First address latch unit (row address latch unit) 5 Second address latch unit (column address latch unit) 6, 14 Address latch signal generation circuit 10 to 13 Address latch unit 61, 65 Inverter 62, 63 AND circuit 64 OR circuit 66 1 , 66 2 AND circuit 67 1 , 67 2 OR circuit
Claims (3)
る複数のアドレス入力群が夫々入力されるアドレス入力
部と、 通常作動モード及びテスト作動モードを選択するモード
選択手段と、 前記通常作動モードの選択時には前記複数のアドレス入
力群を同時にラッチすると共に、前記テスト作動モード
の選択時には前記複数のアドレス入力群を時分割でラッ
チするアドレスラッチ制御回路とを備えることを特徴と
する半導体メモリ。1. An address input section to which a plurality of address input groups constituting one address signal as a whole are respectively inputted, a mode selection means for selecting a normal operation mode and a test operation mode, and selection of the normal operation mode. A semiconductor memory comprising: an address latch control circuit which latches the plurality of address input groups at the same time, and latches the plurality of address input groups in a time division manner when the test operation mode is selected.
モードの選択時に通常時アドレスストローブ信号のアク
ティブを受けて同時にアクティブになると共に前記通常
時アドレスストローブ信号及び少なくとも1つのテスト
時アドレスストローブ信号又は複数のテスト時アドレス
ストローブ信号を受けて順次にアクティブとなるアドレ
スラッチ信号を生成するアドレスラッチ信号生成回路
と、 前記アドレスラッチ信号の夫々のアクティブ時に、対応
する前記複数のアドレス入力群をラッチするアドレスラ
ッチ回路とを備える、請求項1に記載の半導体メモリ。2. The address latch control circuit corresponds to each of the plurality of address input groups, receives the activation of the normal time address strobe signal when the normal operation mode is selected, and becomes active at the same time, and the normal time address strobe. An address latch signal generation circuit that generates an address latch signal that sequentially becomes active by receiving a signal and at least one test-time address strobe signal or a plurality of test-time address strobe signals; and a corresponding address latch signal generation circuit when each of the address latch signals is active. The semiconductor memory according to claim 1, further comprising an address latch circuit that latches the plurality of address input groups.
力群から構成される、請求項1又は2に記載の半導体メ
モリ。3. The semiconductor memory according to claim 1, wherein the address signal is composed of three or more address input groups.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06051694A JP3190781B2 (en) | 1994-03-30 | 1994-03-30 | Semiconductor memory |
Applications Claiming Priority (1)
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JPH07272498A true JPH07272498A (en) | 1995-10-20 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009043381A (en) * | 2007-08-10 | 2009-02-26 | Fujitsu Microelectronics Ltd | Semiconductor memory, method and system for testing semiconductor memory |
CN113571108A (en) * | 2020-04-28 | 2021-10-29 | 爱思开海力士有限公司 | Address counting circuit and semiconductor device including the same |
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JPS59194200U (en) * | 1983-06-07 | 1984-12-24 | 日本電気株式会社 | Storage device |
-
1994
- 1994-03-30 JP JP06051694A patent/JP3190781B2/en not_active Expired - Lifetime
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