JPH0821865B2 - 高能率符号化装置 - Google Patents
高能率符号化装置Info
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- JPH0821865B2 JPH0821865B2 JP61110098A JP11009886A JPH0821865B2 JP H0821865 B2 JPH0821865 B2 JP H0821865B2 JP 61110098 A JP61110098 A JP 61110098A JP 11009886 A JP11009886 A JP 11009886A JP H0821865 B2 JPH0821865 B2 JP H0821865B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルテレビジョン信号等の画像デ
ータを圧縮する高能率符号化装置に関する。
ータを圧縮する高能率符号化装置に関する。
この発明は、ディジタルテレビジョン信号等の画像デ
ータを伝送する際に適用される高能率符号化装置におい
て、1画面を多数の2次元的又は3次元的ブロックに分
割し、各ブロック内の画素の相関により狭くなったダイ
ナミックレンジに適応した周期でサブサンプリングを行
うもので、受信側における復元画像の質を低下させず
に、圧縮率を高くすることができる。
ータを伝送する際に適用される高能率符号化装置におい
て、1画面を多数の2次元的又は3次元的ブロックに分
割し、各ブロック内の画素の相関により狭くなったダイ
ナミックレンジに適応した周期でサブサンプリングを行
うもので、受信側における復元画像の質を低下させず
に、圧縮率を高くすることができる。
テレビジョン信号の符号化方法として、伝送帯域を狭
くする目的でもって、サンプリング周波数を下げる方法
が知られている。例えばサブサンプリングにより画像デ
ータを1/2に間引き、サブサンプリング点と、補間の時
に使用するサブサンプリング点の位置を示す(即ち補間
点の上下又は左右の何れのサブサンプリング点のデータ
を使用するかを示す)フラグとを伝送するものが提案さ
れている。
くする目的でもって、サンプリング周波数を下げる方法
が知られている。例えばサブサンプリングにより画像デ
ータを1/2に間引き、サブサンプリング点と、補間の時
に使用するサブサンプリング点の位置を示す(即ち補間
点の上下又は左右の何れのサブサンプリング点のデータ
を使用するかを示す)フラグとを伝送するものが提案さ
れている。
〔発明が解決しようとする問題点〕 このサブサンプリングを用いてサンプリング周波数を
低減しようとする符号化方法は、輝度レベルの変化の小
さい所では、冗長度が高く、その反面、変化の激しい所
では、サンプリング周波数が1/2になるために、折り返
し歪が発生するおそれがあった。
低減しようとする符号化方法は、輝度レベルの変化の小
さい所では、冗長度が高く、その反面、変化の激しい所
では、サンプリング周波数が1/2になるために、折り返
し歪が発生するおそれがあった。
従って、この発明の目的は、サブサンプリングの周期
をブロック毎のダイナミックレンジに適応して可変する
ことにより、伝送すべきデータ量の低減及び折り返し歪
の発生の防止の両者が可能な高能率符号化装置を提供す
ることにある。
をブロック毎のダイナミックレンジに適応して可変する
ことにより、伝送すべきデータ量の低減及び折り返し歪
の発生の防止の両者が可能な高能率符号化装置を提供す
ることにある。
この発明は、ディジタル画像信号の同一フィールド又
は連続する複数フィールドに属する領域からなるブロッ
ク毎のダイナミックレンジDRを求めるダイナミックレン
ジ検出回路3と、ブロック毎のダイナミックレンジDRと
対応する周期で、ブロックの画素データをサブサンプリ
ングする可変サブサンプリング回路4とからなる高能率
符号化装置である。
は連続する複数フィールドに属する領域からなるブロッ
ク毎のダイナミックレンジDRを求めるダイナミックレン
ジ検出回路3と、ブロック毎のダイナミックレンジDRと
対応する周期で、ブロックの画素データをサブサンプリ
ングする可変サブサンプリング回路4とからなる高能率
符号化装置である。
ブロックのダイナミックレンジDRが大きい時には、こ
のブロックの画像は、変化が激しいので、サブサンプリ
ングがなされない。また、ダイナミックレンジDRが小さ
いほど、ブロックの画像の変化が小さいので、サブサン
プリングの周期が長くされる。一例として、ダイナミッ
クレンジDRに応じて、1/2,1/4,1/8の3通りのサブサ
ンプリングの何れかが用いられる。この適応的なサブサ
ンプリングによって、折り返し歪を生じることなく、平
均的にサンプリング周波数を下げることができる。ま
た、サブサンプリング出力に対して、ダイナミックレン
ジDRに適応した量子化を適用すれば、1画素当たりの平
均ビット数を少なくでき、伝送すべきデータの圧縮率を
頗る高くできる。
のブロックの画像は、変化が激しいので、サブサンプリ
ングがなされない。また、ダイナミックレンジDRが小さ
いほど、ブロックの画像の変化が小さいので、サブサン
プリングの周期が長くされる。一例として、ダイナミッ
クレンジDRに応じて、1/2,1/4,1/8の3通りのサブサ
ンプリングの何れかが用いられる。この適応的なサブサ
ンプリングによって、折り返し歪を生じることなく、平
均的にサンプリング周波数を下げることができる。ま
た、サブサンプリング出力に対して、ダイナミックレン
ジDRに適応した量子化を適用すれば、1画素当たりの平
均ビット数を少なくでき、伝送すべきデータの圧縮率を
頗る高くできる。
以下、この発明の一実施例について図面を参照して説
明する。この発明は、下記の項目の順序でなされる。
明する。この発明は、下記の項目の順序でなされる。
a.送信側の構成 b.受信側の構成 c.ブロック及びブロック化回路 d.ダイナミックレンジ検出回路 e.可変サブサンプリング回路 f.量子化回路 g.変形例 a.送信側の構成 第1図は、この発明の送信側(記録側)の構成を全体
として示すものである。1で示す入力端子に例えば1サ
ンプルが8ビットに量子化されたディジタルテレビジョ
ン信号が入力される。このディジタルテレビジョン信号
がブロック化回路2に供給される。
として示すものである。1で示す入力端子に例えば1サ
ンプルが8ビットに量子化されたディジタルテレビジョ
ン信号が入力される。このディジタルテレビジョン信号
がブロック化回路2に供給される。
ブロック化回路2により、入力ディジタルテレビジョ
ン信号が符号化の単位である2次元ブロック毎に連続す
る信号に変換される。この実施例では、1ブロックが
(8ライン×8画素=64画素)の大きさとされている。
ブロック化回路2の出力信号がダイナミックレンジ検出
回路3及び可変サブサンプリング回路4に供給される。
ダイナミックレンジ検出回路3は、ブロック毎にダイナ
ミックレンジDR及び最小値MINを検出する。可変サブサ
ンプリング回路4からの画素データPDが減算回路5に供
給され、減算回路5において、最小値MINが除去された
画素データPDIが形成される。
ン信号が符号化の単位である2次元ブロック毎に連続す
る信号に変換される。この実施例では、1ブロックが
(8ライン×8画素=64画素)の大きさとされている。
ブロック化回路2の出力信号がダイナミックレンジ検出
回路3及び可変サブサンプリング回路4に供給される。
ダイナミックレンジ検出回路3は、ブロック毎にダイナ
ミックレンジDR及び最小値MINを検出する。可変サブサ
ンプリング回路4からの画素データPDが減算回路5に供
給され、減算回路5において、最小値MINが除去された
画素データPDIが形成される。
また、検出されたダイナミックレンジDRが可変サブサ
ンプリング回路4に供給される。可変サブサンプリング
回路4は、ダイナミックレンジDRと対応した周期(間引
きの割合)でサブサンプリングを行う。一例として、可
変サブサンプリング回路4では、次のように、ダイナミ
ックレンジDRに応じて間引きの割合(=サブサンプリン
グ後の1ブロックの画像数÷元の1ブロックの画素数
(64))が定められる。
ンプリング回路4に供給される。可変サブサンプリング
回路4は、ダイナミックレンジDRと対応した周期(間引
きの割合)でサブサンプリングを行う。一例として、可
変サブサンプリング回路4では、次のように、ダイナミ
ックレンジDRに応じて間引きの割合(=サブサンプリン
グ後の1ブロックの画像数÷元の1ブロックの画素数
(64))が定められる。
量子化回路6には、サブサンプリングされ、減算回路
5を介された最小値除去後の画素データPDI及びダイナ
ミックレンジDRが供給される。量子化回路6では、画素
データPDIの量子化が行われる。
5を介された最小値除去後の画素データPDI及びダイナ
ミックレンジDRが供給される。量子化回路6では、画素
データPDIの量子化が行われる。
この量子化回路6からの符号化コードDTがフレーム化
回路7に供給される。フレーム化回路7には、ブロック
毎の付加コードとして、ダイナミックレンジDR(8ビッ
ト)及び最小値MIN(8ビット)が供給される。フレー
ム化回路7は、符号化コードDT及び上述の付加コードに
誤り訂正符号化の処理を施し、また同期信号を付加す
る。フレーム化回路7の出力端子8に送信データが得ら
れ、この送信データがディジタル回線等の伝送路に送出
される。
回路7に供給される。フレーム化回路7には、ブロック
毎の付加コードとして、ダイナミックレンジDR(8ビッ
ト)及び最小値MIN(8ビット)が供給される。フレー
ム化回路7は、符号化コードDT及び上述の付加コードに
誤り訂正符号化の処理を施し、また同期信号を付加す
る。フレーム化回路7の出力端子8に送信データが得ら
れ、この送信データがディジタル回線等の伝送路に送出
される。
前述のように、符号化コードDTは、ブロック毎に可変
のビット数のものであるが、付加コード中のダイナミッ
クレンジDRからそのブロックの画素データのビット長が
一義的に定まる。従って、可変長符号を採用しているに
も拘らず、伝送データ中にデータの区切りを示す冗長な
コードを挿入する必要がない利点がある。
のビット数のものであるが、付加コード中のダイナミッ
クレンジDRからそのブロックの画素データのビット長が
一義的に定まる。従って、可変長符号を採用しているに
も拘らず、伝送データ中にデータの区切りを示す冗長な
コードを挿入する必要がない利点がある。
b.受信側の構成 第2図は、受信(又は再生)側の構成を示す。入力端
子11からの受信データは、フレーム分解回路12に供給さ
れる。フレーム分解回路12により、符号化コードDTと付
加コードDR,MINとが分離されると共に、エラー訂正処理
がなされる。符号化コードDTが復号化回路13に供給さ
れ、ダイナミックレンジDRが復号化回路13及び補間回路
15に供給される。
子11からの受信データは、フレーム分解回路12に供給さ
れる。フレーム分解回路12により、符号化コードDTと付
加コードDR,MINとが分離されると共に、エラー訂正処理
がなされる。符号化コードDTが復号化回路13に供給さ
れ、ダイナミックレンジDRが復号化回路13及び補間回路
15に供給される。
復号化回路13は、送信側の量子化回路6の処理と逆の
処理を行う。即ち、8ビットの最小レベル除去後のデー
タが代表レベルに復号され、このデータと8ビットの最
小値MINとが加算回路14により加算され、元の画素デー
タが復号される。加算回路14の出力データが補間回路15
に供給される。補間回路15では、間引かれた画素データ
が周囲の画素データを加重平均することにより求められ
る。この補間回路15の出力データがブロック分解回路16
に供給される。ブロック分解回路16は、送信側のブロッ
ク化回路2と逆に、ブロックの順番の復号データをテレ
ビジョン信号の走査と同様の順番に変換するための回路
である。ブロック分解回路16の出力端子17に復号された
テレビジョン信号が得られる。
処理を行う。即ち、8ビットの最小レベル除去後のデー
タが代表レベルに復号され、このデータと8ビットの最
小値MINとが加算回路14により加算され、元の画素デー
タが復号される。加算回路14の出力データが補間回路15
に供給される。補間回路15では、間引かれた画素データ
が周囲の画素データを加重平均することにより求められ
る。この補間回路15の出力データがブロック分解回路16
に供給される。ブロック分解回路16は、送信側のブロッ
ク化回路2と逆に、ブロックの順番の復号データをテレ
ビジョン信号の走査と同様の順番に変換するための回路
である。ブロック分解回路16の出力端子17に復号された
テレビジョン信号が得られる。
c.ブロック及びブロック化回路 第3図を参照して、符号化の単位であるブロックにつ
いて説明する。この例では、1フィールドの画面を分割
することにより、第3図に示される(8ライン×8画
素)の2次元ブロックが多数形成される。第3図におい
て、実線は、奇数フィールドのラインを示し、破線は、
偶数フィールドのラインを示す。この例と異なり、例え
ば4フレームの各フレームに属する4個の2次元領域か
ら構成された3次元ブロックに対してもこの発明が適用
できる。
いて説明する。この例では、1フィールドの画面を分割
することにより、第3図に示される(8ライン×8画
素)の2次元ブロックが多数形成される。第3図におい
て、実線は、奇数フィールドのラインを示し、破線は、
偶数フィールドのラインを示す。この例と異なり、例え
ば4フレームの各フレームに属する4個の2次元領域か
ら構成された3次元ブロックに対してもこの発明が適用
できる。
ブロック化回路2について第4図,第5図及び第6図
を参照して説明する。説明の簡単のため、1フィールド
の画面が第5図に示すように、(4ライン×8画素)の
構成と仮定し、この画面が破線で示すように、垂直方向
に2分割され、水平方向に4分割され、(2ライン×2
画素)の8個のブロックが形成される場合について説明
する。
を参照して説明する。説明の簡単のため、1フィールド
の画面が第5図に示すように、(4ライン×8画素)の
構成と仮定し、この画面が破線で示すように、垂直方向
に2分割され、水平方向に4分割され、(2ライン×2
画素)の8個のブロックが形成される場合について説明
する。
第4図において、21で示す入力端子に第6図Aに示す
ように、(Th0〜Th3)の4ラインからなる入力データA
が供給され、22で示す入力端子に入力データAと同期し
ているサンプリングクロックB(第6図B)が供給され
る。数字の(1〜8)がラインTh0のサンプルデータを
夫々示し、数字の(11〜18)がラインTh1のサンプルデ
ータを夫々示し、数字の(21〜28)がラインTh2のサン
プルデータを夫々示し、数字の(31〜38)がラインTh3
のサンプルデータを夫々示す。入力データAがThの遅延
量の遅延回路23及び2Ts(Ts:サンプリング周期)の遅延
量の遅延回路24に供給される。また、サンプリングクロ
ックBが1/2分周回路27に供給される。
ように、(Th0〜Th3)の4ラインからなる入力データA
が供給され、22で示す入力端子に入力データAと同期し
ているサンプリングクロックB(第6図B)が供給され
る。数字の(1〜8)がラインTh0のサンプルデータを
夫々示し、数字の(11〜18)がラインTh1のサンプルデ
ータを夫々示し、数字の(21〜28)がラインTh2のサン
プルデータを夫々示し、数字の(31〜38)がラインTh3
のサンプルデータを夫々示す。入力データAがThの遅延
量の遅延回路23及び2Ts(Ts:サンプリング周期)の遅延
量の遅延回路24に供給される。また、サンプリングクロ
ックBが1/2分周回路27に供給される。
遅延回路24の出力信号C(第6図C)がスイッチ回路
25及び26の一方の入力端子に夫々供給され、遅延回路23
の出力信号D(第6図D)がスイッチ回路25及び26の他
方の入力端子に夫々供給される。スイッチ回路25は、1/
2分周回路27の出力信号E(第6図E)により制御さ
れ、また、スイッチ回路26はパルス信号Eがインバータ
28により反転されたパルス信号により制御される。スイ
ッチ回路25及び26は、2Ts毎に交互に入力信号(C又は
D)を選択する。スイッチ回路25からの出力信号Fが第
6図Fに示され、スイッチ回路26からの出力信号Gが第
6図Gに示される。
25及び26の一方の入力端子に夫々供給され、遅延回路23
の出力信号D(第6図D)がスイッチ回路25及び26の他
方の入力端子に夫々供給される。スイッチ回路25は、1/
2分周回路27の出力信号E(第6図E)により制御さ
れ、また、スイッチ回路26はパルス信号Eがインバータ
28により反転されたパルス信号により制御される。スイ
ッチ回路25及び26は、2Ts毎に交互に入力信号(C又は
D)を選択する。スイッチ回路25からの出力信号Fが第
6図Fに示され、スイッチ回路26からの出力信号Gが第
6図Gに示される。
スイッチ回路25の出力信号Fがスイッチ回路29の第1
の入力端子及び4Tsの遅延量を有する遅延回路30に供給
される。スイッチ回路26の出力信号Gが2Tsの遅延量を
有する遅延回路31に供給される。遅延回路30の出力信号
H(第6図H)がスイッチ回路29の第3の入力端子に供
給される。遅延回路31の出力信号I(第6図I)がスイ
ッチ回路29の第2の入力端子及び4Tsの遅延量を有する
遅延回路32に供給される。遅延回路32の出力信号J(第
6図J)がスイッチ回路29の第4の入力端子に供給され
る。
の入力端子及び4Tsの遅延量を有する遅延回路30に供給
される。スイッチ回路26の出力信号Gが2Tsの遅延量を
有する遅延回路31に供給される。遅延回路30の出力信号
H(第6図H)がスイッチ回路29の第3の入力端子に供
給される。遅延回路31の出力信号I(第6図I)がスイ
ッチ回路29の第2の入力端子及び4Tsの遅延量を有する
遅延回路32に供給される。遅延回路32の出力信号J(第
6図J)がスイッチ回路29の第4の入力端子に供給され
る。
1/2分周回路33には、1/2分周回路27の出力信号が供給
され、出力信号K(第6図K)が形成される。この信号
Kによってスイッチ回路29が制御され、4Ts毎に第1,第
2,第3及び第4の入力端子が順次選択される。従って、
スイッチ回路29から出力端子34に取り出される信号L
は、第6図Lに示すものとなる。つまり、データのフィ
ールド毎の順序がブロック毎の順序(例えば1→2→11
→12)に変換される。勿論、1フィールドの実際の画素
数は、第5図に示される例と異なってはるかに多いが、
上述と同様の走査変換によって、第3図に示すブロック
毎の順序に変換される。
され、出力信号K(第6図K)が形成される。この信号
Kによってスイッチ回路29が制御され、4Ts毎に第1,第
2,第3及び第4の入力端子が順次選択される。従って、
スイッチ回路29から出力端子34に取り出される信号L
は、第6図Lに示すものとなる。つまり、データのフィ
ールド毎の順序がブロック毎の順序(例えば1→2→11
→12)に変換される。勿論、1フィールドの実際の画素
数は、第5図に示される例と異なってはるかに多いが、
上述と同様の走査変換によって、第3図に示すブロック
毎の順序に変換される。
d.ダイナミックレンジ検出回路 第7図は、ダイナミックレンジ検出回路3の一例の構
成を示す。41で示される入力端子には、ブロック化回路
2から前述のように、1ブロック毎に符号化が必要な領
域の画像データが順次供給される。この入力端子41から
の画素データは、選択回路42及び選択回路43に供給され
る。一方の選択回路42は、入力ディジタルテレビジョン
信号の画素データとラッチ44の出力データとの間で、よ
りレベルの大きい方を選択して出力する。他方の選択回
路43は、入力ディジタルテレビジョン信号の画素データ
とラッチ45の出力データとの間で、よりレベルの小さい
方を選択して出力する。
成を示す。41で示される入力端子には、ブロック化回路
2から前述のように、1ブロック毎に符号化が必要な領
域の画像データが順次供給される。この入力端子41から
の画素データは、選択回路42及び選択回路43に供給され
る。一方の選択回路42は、入力ディジタルテレビジョン
信号の画素データとラッチ44の出力データとの間で、よ
りレベルの大きい方を選択して出力する。他方の選択回
路43は、入力ディジタルテレビジョン信号の画素データ
とラッチ45の出力データとの間で、よりレベルの小さい
方を選択して出力する。
選択回路42の出力データが減算回路46に供給されると
共に、ラッチ44に取り込まれる。選択回路43の出力デー
タが減算回路46及びラッチ48に供給されると共に、ラッ
チ45に取り込まれる。ラッチ44及び45には、ラッチパル
スが制御部49から供給される。制御部49には、入力ディ
ジタルテレビジョン信号と同期するサンプリングロッ
ク,同期信号等のタイミング信号が端子50から供給され
る。制御部49は、ラッチ44,45及びラッチ47,48にラッチ
パルスを所定のタイミングで供給する。
共に、ラッチ44に取り込まれる。選択回路43の出力デー
タが減算回路46及びラッチ48に供給されると共に、ラッ
チ45に取り込まれる。ラッチ44及び45には、ラッチパル
スが制御部49から供給される。制御部49には、入力ディ
ジタルテレビジョン信号と同期するサンプリングロッ
ク,同期信号等のタイミング信号が端子50から供給され
る。制御部49は、ラッチ44,45及びラッチ47,48にラッチ
パルスを所定のタイミングで供給する。
各ブロックの最初で、ラッチ44及び45の内容が初期設
定される。ラッチ44には、全て‘0'のデータが初期設定
され、ラッチ45には、全て‘1'のデータが初期設定され
る。順次供給される同一のブロックの画素データの中
で、最大レベルがラッチ44に貯えられる。また、順次供
給される同一のブロックの画素データの中で、最小レベ
ルがラッチ45に貯えられる。
定される。ラッチ44には、全て‘0'のデータが初期設定
され、ラッチ45には、全て‘1'のデータが初期設定され
る。順次供給される同一のブロックの画素データの中
で、最大レベルがラッチ44に貯えられる。また、順次供
給される同一のブロックの画素データの中で、最小レベ
ルがラッチ45に貯えられる。
最大レベル及び最小レベルの検出が1ブロックに関し
て終了すると、選択回路42の出力に当該ブロックの最大
レベルが生じる。一方、選択回路43の出力に当該ブロッ
クの最小レベルが生じる。1ブロックに関しての検出が
終了すると、ラッチ44及び45が再び初期設定される。
て終了すると、選択回路42の出力に当該ブロックの最大
レベルが生じる。一方、選択回路43の出力に当該ブロッ
クの最小レベルが生じる。1ブロックに関しての検出が
終了すると、ラッチ44及び45が再び初期設定される。
減算回路46の出力には、選択回路42からの最大レベル
MAX及び選択回路43からの最小レベルMINを減算してなる
各ブロックのダイナミックレンジDRが得られる。これら
のダイナミックレンジDR及び最小レベルMINが制御ブロ
ック49からのラッチパルスにより、ラッチ47及び48に夫
々ラッチされる。ラッチ47の出力端子51に各ブロックの
ダイナミックレンジDRが得られ、ラッチ48の出力端子52
に各ブロックの最小値MINが得られる。
MAX及び選択回路43からの最小レベルMINを減算してなる
各ブロックのダイナミックレンジDRが得られる。これら
のダイナミックレンジDR及び最小レベルMINが制御ブロ
ック49からのラッチパルスにより、ラッチ47及び48に夫
々ラッチされる。ラッチ47の出力端子51に各ブロックの
ダイナミックレンジDRが得られ、ラッチ48の出力端子52
に各ブロックの最小値MINが得られる。
e.可変サブサンプリング回路 ダイナミックレンジDRに適応したサブサンプリングを
行う可変サブサンプリング回路4の一例について第8
図、第9図、第10図及び第11図を参照して説明する。
行う可変サブサンプリング回路4の一例について第8
図、第9図、第10図及び第11図を参照して説明する。
第8図において、60で示す入力端子にブロック化回路
2からの画素データPDが供給される。また、61で示す入
力端子にダイナミックレンジ検出回路3からのダイナミ
ックレンジDRが供給される。入力端子60には、サブサン
プリング回路62,63,64が接続されている。
2からの画素データPDが供給される。また、61で示す入
力端子にダイナミックレンジ検出回路3からのダイナミ
ックレンジDRが供給される。入力端子60には、サブサン
プリング回路62,63,64が接続されている。
サブサンプリング回路62は、第9図Aに示すように、
1ブロック内の画素を1個づつ間引くサブサンプリング
を行う。第9図において、×がサブサンプリングされ
ず、従って、伝送されない画素を示し、白いドットがサ
ブサンプリングされる画素を示す。この場合、サブサン
プリングの位相が隣接するライン間でサンプリング周期
ずらされる。このサブサンプリング回路62の出力データ
は、元の画素数の1/2となる。
1ブロック内の画素を1個づつ間引くサブサンプリング
を行う。第9図において、×がサブサンプリングされ
ず、従って、伝送されない画素を示し、白いドットがサ
ブサンプリングされる画素を示す。この場合、サブサン
プリングの位相が隣接するライン間でサンプリング周期
ずらされる。このサブサンプリング回路62の出力データ
は、元の画素数の1/2となる。
サブサンプリング回路63は、第9図Bに示すように、
1ブロック内の画素を3個づつ間引くサブサンプリング
を行う。この場合、サブサンプリングの位相が隣接する
ライン間でサンプリング周期の2倍ずらされる。このサ
ブサンプリング回路63の出力データの画素数は、元の画
素数の1/4となる。
1ブロック内の画素を3個づつ間引くサブサンプリング
を行う。この場合、サブサンプリングの位相が隣接する
ライン間でサンプリング周期の2倍ずらされる。このサ
ブサンプリング回路63の出力データの画素数は、元の画
素数の1/4となる。
サブサンプリング回路64は、第9図Cに示すように、
1ブロック内の画素を平均して8個づつ間引くサブサン
プリングを行う。つまり、3個の画素の間引きと13個の
画素の間引きとが交互になされる。従って、サブサンプ
リングの位置が1ライン離れたライン間では、サンプリ
ング周期の2倍ずらされる。このサブサンプリング回路
64の出力データの画素数は、元の画素数の1/8となる。
1ブロック内の画素を平均して8個づつ間引くサブサン
プリングを行う。つまり、3個の画素の間引きと13個の
画素の間引きとが交互になされる。従って、サブサンプ
リングの位置が1ライン離れたライン間では、サンプリ
ング周期の2倍ずらされる。このサブサンプリング回路
64の出力データの画素数は、元の画素数の1/8となる。
入力端子60からの画素データPDとサブサンプリング回
路62,63,64の夫々の出力データとがセレクタ65に供給さ
れる。セレクタ65には、ROM66から制御信号が供給され
る。ROM66には、ダイナミックレンジDRがアドレス信号
として供給され、ROM66からダイナミックレンジDRに対
応した2ビットの制御信号が出力される。ダイナミック
レンジDRと制御信号との関係の一例を下記に示す。
路62,63,64の夫々の出力データとがセレクタ65に供給さ
れる。セレクタ65には、ROM66から制御信号が供給され
る。ROM66には、ダイナミックレンジDRがアドレス信号
として供給され、ROM66からダイナミックレンジDRに対
応した2ビットの制御信号が出力される。ダイナミック
レンジDRと制御信号との関係の一例を下記に示す。
i.ダイナミックレンジDRが非常に小さい時、例えば(0
≦DR≦8)の時は、制御信号が(00)となり、サブサン
プリング回路64の1/8に画素数が低減された出力信号が
選択される。
≦DR≦8)の時は、制御信号が(00)となり、サブサン
プリング回路64の1/8に画素数が低減された出力信号が
選択される。
ii.ダイナミックレンジDRが小さい時、例えば(9≦DR
≦17)の時は、制御信号が(01)となり、サブサンプリ
ング回路63の1/4に画素数が低減された出力信号が選択
される。
≦17)の時は、制御信号が(01)となり、サブサンプリ
ング回路63の1/4に画素数が低減された出力信号が選択
される。
iii.ダイナミックレンジDRが中間の時、例えば(18≦DR
≦35)の時は、制御信号が(10)となり、サブサンプリ
ング回路62の1/2に画素数が低減された出力信号が選択
される。
≦35)の時は、制御信号が(10)となり、サブサンプリ
ング回路62の1/2に画素数が低減された出力信号が選択
される。
iv.ダイナミックレンジDRが大きい時、例えば(36≦D
R)の時は、制御信号が(11)となり、サブサンプリン
グがなされず、ブロック化回路2からの全部の画素デー
タが出力される。
R)の時は、制御信号が(11)となり、サブサンプリン
グがなされず、ブロック化回路2からの全部の画素デー
タが出力される。
上述のダイナミックレンジDRの大きさを判別するスレ
ッショルドレベルは、後述するダイナミックレンジに適
応した可変長の符号化におけるスレッショルドレベルと
一致している。しかし、両者でスレッショルドレベルを
一致させる必要はなく、夫々で最適な値が用いられる。
ッショルドレベルは、後述するダイナミックレンジに適
応した可変長の符号化におけるスレッショルドレベルと
一致している。しかし、両者でスレッショルドレベルを
一致させる必要はなく、夫々で最適な値が用いられる。
サブサンプリング回路62の一例の構成を第10図に示
す。第10図において、68で示す入力端子に入力信号A
(第11図A)が供給される。ブロック化回路2で形成さ
れる基本ブロックは、(8ライン×8画素)であり、入
力信号Aは、ラインTh0,Th1,Th2,・・・の順序で、ま
た、各ライン内に8個の画素データ(1〜8),(11〜
18),(21〜28)・・・が含まれている。第10図におい
て、69で示す入力端子には、入力信号Aと同期したサン
プリングクロックB(第11図B)が供給される。
す。第10図において、68で示す入力端子に入力信号A
(第11図A)が供給される。ブロック化回路2で形成さ
れる基本ブロックは、(8ライン×8画素)であり、入
力信号Aは、ラインTh0,Th1,Th2,・・・の順序で、ま
た、各ライン内に8個の画素データ(1〜8),(11〜
18),(21〜28)・・・が含まれている。第10図におい
て、69で示す入力端子には、入力信号Aと同期したサン
プリングクロックB(第11図B)が供給される。
入力信号Aは、サンプリング周期Tsの遅延量を持つ遅
延回路70及びサンプルホールド回路72に供給される。遅
延回路70の出力信号C(第11図C)がサンプルホールド
回路71に供給される。サンプリングクロックBが1/2の
分周比の分周回路73に供給され、この分周回路73の出力
信号D(第11図D)がインバータ74に供給される。イン
バータ74の出力信号E(第11図E)がサンプルホールド
回路71及び72にサンプリングパルスとして供給される。
延回路70及びサンプルホールド回路72に供給される。遅
延回路70の出力信号C(第11図C)がサンプルホールド
回路71に供給される。サンプリングクロックBが1/2の
分周比の分周回路73に供給され、この分周回路73の出力
信号D(第11図D)がインバータ74に供給される。イン
バータ74の出力信号E(第11図E)がサンプルホールド
回路71及び72にサンプリングパルスとして供給される。
サンプリングパルスEの例えば立ち下がりエッジで信
号C及びAがサンプルホールドされる。この場合、立ち
上がりエッジでサンプルホールドしても良い。従って、
サンプルホールド回路71からは、第11図Fに示すサンプ
リング出力Fが得られ、サンプルホールド回路72から
は、第11図Gに示すサンプリング出力Gが得られる。こ
れらのサンプリング出力F及びGがスイッチ回路75の入
力端子に夫々供給される。
号C及びAがサンプルホールドされる。この場合、立ち
上がりエッジでサンプルホールドしても良い。従って、
サンプルホールド回路71からは、第11図Fに示すサンプ
リング出力Fが得られ、サンプルホールド回路72から
は、第11図Gに示すサンプリング出力Gが得られる。こ
れらのサンプリング出力F及びGがスイッチ回路75の入
力端子に夫々供給される。
スイッチ回路75は、1/8の分周比の分周回路76の出力
信号H(第11図H)により制御され、サンプルホールド
回路71及び72の出力信号を交互に選択する。従って、ス
イッチ回路75から出力端子77に取り出される出力信号I
は、第11図Iに示すように、1/2にデータが間引かれる
と共に、隣接するラインでは、サブサンプリングの位相
が1サンプリング周期ずらされたものとなる。
信号H(第11図H)により制御され、サンプルホールド
回路71及び72の出力信号を交互に選択する。従って、ス
イッチ回路75から出力端子77に取り出される出力信号I
は、第11図Iに示すように、1/2にデータが間引かれる
と共に、隣接するラインでは、サブサンプリングの位相
が1サンプリング周期ずらされたものとなる。
サブサンプリング回路63,64は、上述のサブサンプリ
ング回路62と同様に構成することができる。
ング回路62と同様に構成することができる。
f.量子化回路 量子化回路6は、ダイナミックレンジDRに適応した可
変長の符号化を行う。第12図は、量子化回路6の一例を
示す。第12図において、55で示すROMには、最小値除去
後の画素データPDI(8ビット)を圧縮されたビット数
に変換するためのデータ変換テーブルが格納されてい
る。ROM55に対して、入力端子56からのダイナミックレ
ンジDRと入力端子57からの画素データPDIとがアドレス
信号として供給される。
変長の符号化を行う。第12図は、量子化回路6の一例を
示す。第12図において、55で示すROMには、最小値除去
後の画素データPDI(8ビット)を圧縮されたビット数
に変換するためのデータ変換テーブルが格納されてい
る。ROM55に対して、入力端子56からのダイナミックレ
ンジDRと入力端子57からの画素データPDIとがアドレス
信号として供給される。
ROM55では、ダイナミックレンジDRの大きさによりデ
ータ変換テーブルが選択され、出力端子58に5ビットの
符号化データDTが取り出される。ダイナミックレンジDR
に応じて、符号化データDTのビット数が0ビット〜5ビ
ットの範囲で変化する。従って、ROM55から出力された
コードの中で有効なビット長が変化する。フレーム化回
路7において、有効なビットが選択される。
ータ変換テーブルが選択され、出力端子58に5ビットの
符号化データDTが取り出される。ダイナミックレンジDR
に応じて、符号化データDTのビット数が0ビット〜5ビ
ットの範囲で変化する。従って、ROM55から出力された
コードの中で有効なビット長が変化する。フレーム化回
路7において、有効なビットが選択される。
第13図は、上述の量子化回路6によりなされるダイナ
ミックレンジに適応した可変なビット長の符号化の説明
に用いるものである。この符号化は、最小値が除去され
た画素データPDIを代表レベルに変換する処理である。
この量子化の際に生じる量子化歪の許容できる最大値
(最大歪と称する。)が所定の値例えば4とされる。
ミックレンジに適応した可変なビット長の符号化の説明
に用いるものである。この符号化は、最小値が除去され
た画素データPDIを代表レベルに変換する処理である。
この量子化の際に生じる量子化歪の許容できる最大値
(最大歪と称する。)が所定の値例えば4とされる。
第13図Aは、ダイナミックレンジDRが8の場合を示
す。(DR=8)の場合では、中央のレベル4が代表レベ
ルL0とされ、(最大歪E=4)となる。つまり、(0≦
DR≦8)の時には、ダイナミックレンジの中央のレベル
が代表レベルとされ、量子化されたデータを伝送する必
要がない。従って、必要とされるビット長が0である。
受信側では、ブロックの最小値MIN及びダイナミックレ
ンジDRから代表レベルL0を復元値とする復号がなされ
る。
す。(DR=8)の場合では、中央のレベル4が代表レベ
ルL0とされ、(最大歪E=4)となる。つまり、(0≦
DR≦8)の時には、ダイナミックレンジの中央のレベル
が代表レベルとされ、量子化されたデータを伝送する必
要がない。従って、必要とされるビット長が0である。
受信側では、ブロックの最小値MIN及びダイナミックレ
ンジDRから代表レベルL0を復元値とする復号がなされ
る。
第13図Bは、(DR=17)の場合を示し、代表レベルが
(L0=4)(L1=13)と夫々定められ、最大歪Eが4と
なる。2個の代表レベルL0,L1があるので、ビット長が
1となる。(9≦DR≦17)の場合には、ビット長が1で
ある。最大歪Eは、ダイナミックレンジDRが狭いほど小
となる。
(L0=4)(L1=13)と夫々定められ、最大歪Eが4と
なる。2個の代表レベルL0,L1があるので、ビット長が
1となる。(9≦DR≦17)の場合には、ビット長が1で
ある。最大歪Eは、ダイナミックレンジDRが狭いほど小
となる。
第13図Cは、(DR=35)の場合を示し、代表レベルが
(L0=4)(L1=13)(L2=22)(L3=31)と夫々定め
られ、(E=4)である。4個の代表レベルL0〜L3があ
るので、ビット長が2となる。(18≦DR≦35)の場合で
は、ビット長が2とされる。
(L0=4)(L1=13)(L2=22)(L3=31)と夫々定め
られ、(E=4)である。4個の代表レベルL0〜L3があ
るので、ビット長が2となる。(18≦DR≦35)の場合で
は、ビット長が2とされる。
(36≦DR≦71)の場合では、8個の代表レベル(L0〜
L7)が用いられる。第13図Dは、(DR=71)の場合を示
し、代表レベルが(L0=4)(L1=13)(L2=22)(L3
=31)(L4=40)(L5=49)(L6=58)(L7=67)と夫
々定められる。8個の代表レベルL0〜L7の区別のため
に、必要なビット長は、3である。
L7)が用いられる。第13図Dは、(DR=71)の場合を示
し、代表レベルが(L0=4)(L1=13)(L2=22)(L3
=31)(L4=40)(L5=49)(L6=58)(L7=67)と夫
々定められる。8個の代表レベルL0〜L7の区別のため
に、必要なビット長は、3である。
(72≦DR≦143)の場合では、16個の代表レベル(L0
〜L15)が用いられる。第13図Eは、(DR=143)の場合
を示し、代表レベルが(L8=76)(L9=85)(L10=9
4)(L11=103)(L12=112)(L13=121)(L14=13
0)(L15=139)(L0〜L7は、上記の値と同じ)と定め
られる。16個の代表レベル(L0〜L15)の区別のため
に、4ビットが必要である。
〜L15)が用いられる。第13図Eは、(DR=143)の場合
を示し、代表レベルが(L8=76)(L9=85)(L10=9
4)(L11=103)(L12=112)(L13=121)(L14=13
0)(L15=139)(L0〜L7は、上記の値と同じ)と定め
られる。16個の代表レベル(L0〜L15)の区別のため
に、4ビットが必要である。
(144≦DR≦287)の場合では、32個の代表レベル(L0
〜L31)が用いられる。第13図Fは、(DR=287)の場合
を示し、代表レベルが(L16=148)(L17=157)(L18
=166)(L19=175)・・・・・(L27=247)(L28=25
6)(L29=265)(L30=274)(L31=283)(L0〜L15
は、上記の値と同じ)と定められる。32個の代表レベル
(L0〜L31)の区別のために、5ビットが必要である。
実際には、入力画素データが8ビットで量子化されてい
るので、ダイナミックレンジDRの最大値が255であり、
代表レベル(L28〜L31)に量子化されることがない。
〜L31)が用いられる。第13図Fは、(DR=287)の場合
を示し、代表レベルが(L16=148)(L17=157)(L18
=166)(L19=175)・・・・・(L27=247)(L28=25
6)(L29=265)(L30=274)(L31=283)(L0〜L15
は、上記の値と同じ)と定められる。32個の代表レベル
(L0〜L31)の区別のために、5ビットが必要である。
実際には、入力画素データが8ビットで量子化されてい
るので、ダイナミックレンジDRの最大値が255であり、
代表レベル(L28〜L31)に量子化されることがない。
1ブロック内のテレビジョン信号が水平方向,垂直方
向の2次元方向並びに時間方向に関する3次元的な相関
を有しているので、定常部では、同一のブロックに含ま
れる画素データのレベルの変化幅は、小さい。従って、
ブロック内の画素データが共有する最小レベルMINを除
去した後のデータDTIのダイナミックレンジを元の量子
化ビット数より少ない量子化ビット数により量子化して
も、量子化歪は、殆ど生じない。量子化ビット数を少な
くすることにより、データの伝送帯域幅を元のものより
狭くすることができる。
向の2次元方向並びに時間方向に関する3次元的な相関
を有しているので、定常部では、同一のブロックに含ま
れる画素データのレベルの変化幅は、小さい。従って、
ブロック内の画素データが共有する最小レベルMINを除
去した後のデータDTIのダイナミックレンジを元の量子
化ビット数より少ない量子化ビット数により量子化して
も、量子化歪は、殆ど生じない。量子化ビット数を少な
くすることにより、データの伝送帯域幅を元のものより
狭くすることができる。
g.変形例 ダイナミックレンジに適応した符号化を行う場合、例
えばダイナミックレンジを4分割して4個の代表レベル
に量子化する場合、第14図に示すように、代表レベルと
して最小値MIN及び最大値MAXと一致するものを用いても
良い。また、可変長の符号化の場合、代表レベルを各ビ
ット長に対して固定の値としても良い。更に、ビット長
が固定のダイナミックレンジ適応形の符号化を用いても
良い。より更に、この発明では、ダイナミックレンジ適
応形の符号化方法以外の高能率符号化方法を組み合わせ
ても良い。
えばダイナミックレンジを4分割して4個の代表レベル
に量子化する場合、第14図に示すように、代表レベルと
して最小値MIN及び最大値MAXと一致するものを用いても
良い。また、可変長の符号化の場合、代表レベルを各ビ
ット長に対して固定の値としても良い。更に、ビット長
が固定のダイナミックレンジ適応形の符号化を用いても
良い。より更に、この発明では、ダイナミックレンジ適
応形の符号化方法以外の高能率符号化方法を組み合わせ
ても良い。
この発明は、輝度レベルの変化幅が小さい定常部で
は、サブサンプリングの間引きの割合を大きくし、一
方、輝度レベルの変化幅が大きい部分では、サブサンプ
リングの間引きの割合を小さくするので、折り返し歪等
の画質の劣下を生じることなく、伝送するデータの量が
元のデータに比して充分に減少し、伝送帯域を狭くする
ことができる。
は、サブサンプリングの間引きの割合を大きくし、一
方、輝度レベルの変化幅が大きい部分では、サブサンプ
リングの間引きの割合を小さくするので、折り返し歪等
の画質の劣下を生じることなく、伝送するデータの量が
元のデータに比して充分に減少し、伝送帯域を狭くする
ことができる。
第1図はこの発明の一実施例のブロック図、第2図は受
信側の構成を示すブロック図、第3図は符号化の処理の
単位であるブロックの説明に用いる略線図、第4図,第
5図及び第6図はブロック化回路の構成の一例,その説
明のための略線図及びタイミングチャート、第7図はダ
イナミックレンジ検出回路の一例のブロック図、第8図
は可変サブサンプリング回路の一例のブロック図、第9
図は可変サブサンプリング回路の動作説明のための略線
図、第10図及び第11図はサブサンプリング回路の一例の
ブロック図及びその動作説明のためのタイミングチャー
ト、第12図及び第13図は量子化回路の一例のブロック図
及びその動作説明のための略線図、第14図は量子化の他
の例の説明に用いる略線図である。 図面における主要な符号の説明 1:ディジタルテレビジョン信号の入力端子、2:ブロック
化回路、3:ダイナミックレンジ検出回路、4:可変サブサ
ンプリング回路、6:量子化回路、7:フレーム化回路。
信側の構成を示すブロック図、第3図は符号化の処理の
単位であるブロックの説明に用いる略線図、第4図,第
5図及び第6図はブロック化回路の構成の一例,その説
明のための略線図及びタイミングチャート、第7図はダ
イナミックレンジ検出回路の一例のブロック図、第8図
は可変サブサンプリング回路の一例のブロック図、第9
図は可変サブサンプリング回路の動作説明のための略線
図、第10図及び第11図はサブサンプリング回路の一例の
ブロック図及びその動作説明のためのタイミングチャー
ト、第12図及び第13図は量子化回路の一例のブロック図
及びその動作説明のための略線図、第14図は量子化の他
の例の説明に用いる略線図である。 図面における主要な符号の説明 1:ディジタルテレビジョン信号の入力端子、2:ブロック
化回路、3:ダイナミックレンジ検出回路、4:可変サブサ
ンプリング回路、6:量子化回路、7:フレーム化回路。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 G10L 9/18 H
Claims (1)
- 【請求項1】ディジタル画像信号の同一フィールド又は
連続する複数フィールドに属する領域からなるブロック
毎のダイナミックレンジを求める手段と、 上記ブロック毎のダイナミックレンジと対応する周期
で、上記ブロックの画素データをサブサンプリングする
手段と からなることを特徴とする高能率符号化装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61110098A JPH0821865B2 (ja) | 1986-05-14 | 1986-05-14 | 高能率符号化装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61110098A JPH0821865B2 (ja) | 1986-05-14 | 1986-05-14 | 高能率符号化装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62266924A JPS62266924A (ja) | 1987-11-19 |
JPH0821865B2 true JPH0821865B2 (ja) | 1996-03-04 |
Family
ID=14526982
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61110098A Expired - Lifetime JPH0821865B2 (ja) | 1986-05-14 | 1986-05-14 | 高能率符号化装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0821865B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8237689B2 (en) | 2006-02-24 | 2012-08-07 | Mitsubishi Electric Corporation | Image encoding device, image processing device, image display device, image encoding method, and image processing method |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2841362B2 (ja) * | 1987-12-25 | 1998-12-24 | 松下電器産業株式会社 | 高能率符号化装置 |
JP5410231B2 (ja) * | 2009-10-05 | 2014-02-05 | 日本放送協会 | 不等間隔標本化装置、そのプログラム、及び、多次元不等間隔標本化装置 |
-
1986
- 1986-05-14 JP JP61110098A patent/JPH0821865B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8237689B2 (en) | 2006-02-24 | 2012-08-07 | Mitsubishi Electric Corporation | Image encoding device, image processing device, image display device, image encoding method, and image processing method |
Also Published As
Publication number | Publication date |
---|---|
JPS62266924A (ja) | 1987-11-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |