JPH0821856B2 - Digital PLL device - Google Patents
Digital PLL deviceInfo
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- JPH0821856B2 JPH0821856B2 JP62328949A JP32894987A JPH0821856B2 JP H0821856 B2 JPH0821856 B2 JP H0821856B2 JP 62328949 A JP62328949 A JP 62328949A JP 32894987 A JP32894987 A JP 32894987A JP H0821856 B2 JPH0821856 B2 JP H0821856B2
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- decoder
- frequency division
- division ratio
- shift amount
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、PLL回路をデジタル回路で構成したデジタ
ルPLL装置に関し、DAT等の再生信号を読み出すのに用い
られる。TECHNICAL FIELD The present invention relates to a digital PLL device in which a PLL circuit is composed of a digital circuit, and is used for reading a reproduction signal such as a DAT.
（従来の技術） 従来、デジタルPLL装置はアナログ方式に比べて使用
する部品の特性によるバラツキが出にくく、また無調整
で希望する特性が得られる等の利点があるために、例え
ばDAT等の磁気再生装置において再生信号の読み出しに
利用されている。(Prior Art) Conventionally, digital PLL devices are less susceptible to variations due to the characteristics of the parts used than analog methods, and they have the advantage that desired characteristics can be obtained without adjustment. It is used for reading a reproduction signal in a reproduction device.
（発明が解決しようとする問題点） しかるに、この種従来のデジタルPLL装置は一般に固
定発振器の出力を分周してループ出力としており、論理
回路の最高動作周波数の数十分の一以下の入力周波数で
しかPLLを動作させることができなかった。また、入力
周波数を高くすると分周比を小さくすることによって、
量子化をあらくすることになりループ特性を悪くするこ
とにつながった。特に、論理回路素子の数分の一の入力
周波数に対するデジタルPLLでは、量子化誤差の影響と
ともに回路素子自体の遅延特性等の影響も大きく回路的
にも複雑な構成とすることができない。また、DAT等に
おいて再生信号をこのデジタルPLLを使って読み出す場
合には、ノーマルモードの他に、高速で送られてテープ
スピードのゆらぎが大きいサーチモードの２種の速度モ
ードがある。しかし、従来のデジタルPLL装置を、この
２つの速度モードの双方に対応させるためには複雑な回
路構成が必要となっていた。(Problems to be solved by the invention) However, this kind of conventional digital PLL device generally divides the output of the fixed oscillator into a loop output, and the input is less than a few tenths of the maximum operating frequency of the logic circuit. I could only operate the PLL at frequency. In addition, by increasing the input frequency and decreasing the division ratio,
This leads to a rough quantization and a bad loop characteristic. In particular, in a digital PLL for an input frequency that is a fraction of the number of logic circuit elements, the influence of the quantization error as well as the delay characteristics of the circuit elements themselves are large, and it is not possible to make a circuit-complex configuration. Further, in the case of reading a reproduction signal using this digital PLL in a DAT or the like, there are two kinds of speed modes, in addition to the normal mode, a search mode in which a tape speed fluctuation is transmitted at a high speed and the fluctuation of the tape speed is large. However, in order to make the conventional digital PLL device compatible with both of these two speed modes, a complicated circuit configuration is required.
（問題点を解決するための手段） 本発明は、異なる速度モードで再生された少なくとも
２種類の入力信号とPLLクロック位相合わせを可能とす
るものであって、基本クロックを発振する固定発振器
と、入力信号とPLLクロックとの位相差を検出する検出
手段と、該検出手段によって検出された位相差信号に基
づき、位相ずれ量が大きい時に分周比を大きく補正し、
位相ずれ量が小さい時に分周比を小さく補正する第１の
デコーダと、前記検出手段によって検出された位相差信
号に基づき、位相ずれ量の増加にほぼ比例した分周比が
増加するよう補正する第２のデコーダと、前記入力信号
の速度モードに応じて前記第１又は第２のデコーダを切
換制御する制御手段と、前記固定発振器から発振された
基本クロックを前記第１のデコーダ又は前記第２のデコ
ーダの出力によって設定される所定の分周比で分周して
前記PLLクロックを生成する分周器とを備えたものであ
る。(Means for Solving Problems) The present invention enables PLL clock phase alignment with at least two types of input signals reproduced in different speed modes, and a fixed oscillator that oscillates a basic clock, Based on the detection means for detecting the phase difference between the input signal and the PLL clock, and the phase difference signal detected by the detection means, the frequency division ratio is largely corrected when the phase shift amount is large,
A first decoder that corrects the frequency division ratio small when the phase shift amount is small, and a correction that increases the frequency division ratio approximately proportional to the increase in the phase shift amount based on the phase difference signal detected by the detection means. A second decoder, control means for switching and controlling the first or second decoder according to the speed mode of the input signal, and a basic clock oscillated from the fixed oscillator by the first decoder or the second decoder. And a frequency divider that generates the PLL clock by frequency division at a predetermined frequency division ratio set by the output of the decoder.
（作用） 従って、本発明によれば、入力信号とPLLクロックと
の位相差信号が検出されると、この位相差信号は第１及
び第２のデコーダによりそれぞれデコードされ、前記PL
Lクロックを発生させている分周器の分周比の値として
ロードされる。ここで、第１及び第２のデコーダは前記
入力信号の速度モードによって、そのデコード特性の異
なるものに切り換えられる。(Operation) Therefore, according to the present invention, when the phase difference signal between the input signal and the PLL clock is detected, the phase difference signal is decoded by the first and second decoders, respectively, and the PL
Loaded as the value of the division ratio of the divider that is generating the L clock. Here, the first and second decoders are switched to have different decoding characteristics depending on the speed mode of the input signal.
例えば、DATにおいて、通常の再生を行うノーマルモ
ードでは位相ずれ量が大きい時に分周比を大きく補正
し、位相ずれ量が小さい時に分周比を小さく補正する第
１のデコーダが選択され、サーチモードでは速度のゆら
ぎが大きいので、位相ずれ量の増加にほぼ比例して分周
比が増加するよう補正する第２のデコーダが選択され
る。For example, in the DAT, in the normal mode in which normal reproduction is performed, the first decoder that corrects the frequency division ratio largely when the phase shift amount is large and corrects the frequency division ratio small when the phase shift amount is small is selected, and the search mode is selected. Since the speed fluctuation is large, the second decoder is selected so that the frequency division ratio is increased so as to increase in proportion to the increase in the phase shift amount.
（実施例） 以下、本発明の実施例について図面を参照して説明す
る。(Example) Hereinafter, the Example of this invention is described with reference to drawings.
第１図は、本発明に係るデジタルPLL装置の実施例を
示す回路図、第２図はこの回路の動作を示すタイミング
図である。FIG. 1 is a circuit diagram showing an embodiment of a digital PLL device according to the present invention, and FIG. 2 is a timing diagram showing the operation of this circuit.
本例のデジタルPLL装置は、DAT等においてノーマルモ
ード及びサーチモードで再生された再生信号を読み出す
場合に用いられるものである。The digital PLL device of this example is used when reading a reproduction signal reproduced in a normal mode and a search mode in a DAT or the like.
第１図において、再生信号PBSGはＤ−フリップフロッ
プ１に入力され、ここでクロック端子（CK）に入力され
る再生クロックPLLCKの立上りでラッチされ、このＤ−
フリップフロップ１の反転出力（Ａ）とともにANDゲ
ート２に入力される。このANDゲート２には固定発振器
３から出力される基本クロックMCKも入力されており、P
BSG,A,MCKの３入力信号の論理積がとられる。この論
理積がカウンタ４へのクロック入力とされる。そして、
このカウンタ４は再生信号PBSGと再生PLLクロックPLLCK
の位相差（第２図において、PBSGの立上り５とPLLCKの
立上り６までの期間）を基本クロックMCKを単位として
カウントする。また、前記Ｄ−フリップフロップ１のＱ
出力をさらにPLLCKを反転した信号（▲▼）
の立上りでラッチするＤ−フリップフロップ７のＱ出力
と前記Ｄ−フリップフロップ１のＱ出力との論理積がAN
Dゲート８でとられ、この論理積（RESET信号と称す）が
前記カウンタ４の出力CNTOUTをラッチするレジスタ９の
クロックとなる。このクロックは同期にカウンタ４への
RESET信号となり、カウンタ４はこのRESET信号によりリ
セットされ、次のPBSGの立上り５から次のカウント動作
が開始される。なお、レジスタ９において、前記CNTOUT
はRESET信号の立上りに同期してラッチされる。なお、
前記▲▼はインバータ14によってPLLCKとな
されている。In FIG. 1, the reproduction signal PBSG is input to the D-flip-flop 1 and latched at the rising edge of the reproduction clock PLLCK input to the clock terminal (CK).
It is input to the AND gate 2 together with the inverted output ( A ) of the flip-flop 1. The basic clock MCK output from the fixed oscillator 3 is also input to the AND gate 2,
The logical product of the three input signals of BSG, A and MCK is obtained. This logical product is used as a clock input to the counter 4. And
This counter 4 reproduces the reproduction signal PBSG and the reproduction PLL clock PLLCK.
(In FIG. 2, the period from the rise 5 of the PBSG to the rise 6 of the PLLCK) is counted in units of the basic clock MCK. Also, the Q of the D-flip-flop 1
Signal with the output inverted from PLLCK (▲ ▼)
The logical product of the Q output of the D-flip-flop 7 and the Q output of the D-flip-flop 1 latched at the rising edge of
The logical product (referred to as the RESET signal) taken by the D gate 8 becomes the clock of the register 9 which latches the output CNTOUT of the counter 4. This clock synchronizes to counter 4
It becomes a RESET signal, the counter 4 is reset by this RESET signal, and the next counting operation is started from the next rising 5 of the PBSG. In the register 9, the CNTOUT
Is latched in synchronization with the rising edge of the RESET signal. In addition,
The above-mentioned () is made PLLCK by the inverter 14.
レジスタ９にラッチされた値は、前記PLLCKとPBSGの
位相差をMCKを単位としてカウントした値であり、この
値（Ｄ）は第１及び第２のデコーダ10a,10bのそれぞれ
に入力される。そして、これらデコーダ10a,10bでデコ
ードされた信号E1,E2はデータ切換器11によりどちらか
一方の出力が選択されて、PLLCKを発生させる分周器12
の分周比として、この分周器12にロードされる。The value latched in the register 9 is a value obtained by counting the phase difference between the PLLCK and the PBSG in units of MCK, and this value (D) is input to each of the first and second decoders 10a and 10b. The signals E 1 and E 2 decoded by the decoders 10a and 10b are selected by the data switcher 11 to output either one of them, and the frequency divider 12 for generating PLLCK is generated.
It is loaded into this frequency divider 12 as a frequency division ratio of.
本例では、前記データ切換器11はノーマル／サーチ切
換信号N/Sにより、ノーマル再生時には第１のデコーダ1
0aが選択され、サーチ時には第２のデコーダ10bが選択
される。なお、この分周器12へのデータロードは、分周
器12の出力が特定の値となった時に論理回路13から出力
されるクロック（Ｆ）に同期してなされている。In this example, the data switching unit 11 uses the normal / search switching signal N / S to cause the first decoder 1 to operate during normal reproduction.
0a is selected, and the second decoder 10b is selected at the time of search. The data load to the frequency divider 12 is performed in synchronization with the clock (F) output from the logic circuit 13 when the output of the frequency divider 12 reaches a specific value.
第１のデコーダ10aは、前記レジスタ出力（Ｄ）がヘ
キサデシマル表示で０〜Ｆまで変化した時に５〜Ｂの出
力をデコードするもので、さらにこのデコード特性は位
相ずれ量が大きい時（Ｄが０付近又はＦ付近）は前記分
周器12の分周比を大きく補正し、位相ずれ量が小さい時
（Ｄが８付近）はあまり補正しない特性になされてい
る。一方、第２のデコーダ10bは、前記レジスタ出力Ｄ
がヘキサデシマル表示で０〜Ｆまで変化した時に６〜Ａ
の出力をデコードするもので、さらにこのデコード特性
は位相ずれ量の増加にほぼ比例して増加するよう前記分
周器12の分周比を補正するものである。The first decoder 10a decodes the outputs of 5 to B when the register output (D) changes from 0 to F in hexadecimal display. Further, this decoding characteristic has a large phase shift amount (D is The characteristic is that the frequency division ratio of the frequency divider 12 is largely corrected in the vicinity of 0 or near F) and is not corrected so much when the phase shift amount is small (D is in the vicinity of 8). On the other hand, the second decoder 10b outputs the register output D
6 to A when changes from 0 to F in hexadecimal display
The output of the frequency divider 12 is decoded, and the frequency division ratio of the frequency divider 12 is corrected so that the decoding characteristic increases substantially in proportion to the increase in the phase shift amount.
〔表１〕は前記レジスタ出力（Ｄ）に対する第１のデ
コーダ出力（E1）と第２のデコーダ出力（E2）との関係
を示すものである。[Table 1] shows the relation between the first decoder output (E 1 ) and the second decoder output (E 2 ) with respect to the register output (D).
このように、第１及び第２のデコーダ10a,10bは、
〔表１〕の如くのデコード特性を有しているので、第２
図に示すタイミング図において、レジスタ出力（Ｄ）が
１→３→４と変化するとE1が５→６→７と変化し、これ
に対しE2は６→６→７と変化している。ここで、E1とE2
の最初の値が「５」と「６」とで異なるのは、〔表１〕
において、レジスタ出力（Ｄ）が「１」で同じであって
も、E1とE2では異なる値をとるからである。 Thus, the first and second decoders 10a, 10b are
Since it has the decoding characteristics as shown in [Table 1],
In the timing chart shown in the figure, when the register output (D) changes from 1 → 3 → 4, E 1 changes from 5 → 6 → 7, while E 2 changes from 6 → 6 → 7. Where E 1 and E 2
The difference between the first value of "5" and "6" is [Table 1]
In the register output (D) is also the same in the "1", because taking E 1 and E 2 in different values.
上記構成からなるデジタルPLL装置を用いたDATの再生
信号の再生特性を示すノーマル時のブロックエラーレー
ト及びロックレンジは〔表２〕の如く測定された。The block error rate and the lock range in the normal state showing the reproduction characteristic of the reproduction signal of the DAT using the digital PLL device having the above-mentioned configuration were measured as shown in [Table 2].
〔表２〕によれば、第１のデコーダ10aではそのクロ
ックエラーレートが10-4程度であるので、ノーマル再生
時において十分実用に供することができるが、第２のデ
コーダ10bでは10-3程度となり、１桁悪くなる。しか
し、サーチ時にインデックス等のコードが読み出せる程
度のブロックエラーレートが10-2程度であることを考え
ると、この10-2程度のブロックエラーレートでテープの
速度変動がどこまで許されるかの範囲、すなわちそのロ
ックレンジを測定したときに、第１のデコーダ10aを選
択した場合には、このロックレンジが±２％までしか及
ばないのに、第２のデコーダ10bを選択すると±3.5％ま
で広がることになりサーチモードのPLL回路に適合する
ことができない。このように、デコーダを選択して切換
えるだけでノーマルモード及びサーチモードの双方に対
して適合できるPLL回路となる。 According to [Table 2], the clock error rate of the first decoder 10a is about 10 -4 , so that the first decoder 10a can be practically used in normal reproduction, but the second decoder 10b has about 10 -3. It becomes one digit worse. However, given the extent of the block error rate that can read the code of the index such as the search time is about 10 -2, the scope of either the tape speed variation of the block error rate of the order of 10 -2 allowed extent, That is, when the lock range is measured, when the first decoder 10a is selected, the lock range extends to ± 2%, but when the second decoder 10b is selected, the lock range extends to ± 3.5%. Therefore, it is not possible to adapt to the search mode PLL circuit. Thus, the PLL circuit can be adapted to both the normal mode and the search mode simply by selecting and switching the decoder.
（発明の効果） 以上述べたように、本発明によれば、異なる速度モー
ドを有する再生装置に対して、位相ずれ量が大きい時に
分周比を大きく補正し、位相ずれ量が小さい時に分周比
を小さく補正する第１のデコーダ、又は位相ずれ量にほ
ぼ比例して分周比を補正する第２のデコーダの切換えに
よって双方のモードに対応したPLL回路を構成すること
ができる。しかも、簡単な回路構成であるので論理回路
のスピード限界付近で動作しても、その信号遅延は些少
であって実用上問題とならない。(Effect of the Invention) As described above, according to the present invention, with respect to a reproducing apparatus having different speed modes, the frequency division ratio is largely corrected when the phase shift amount is large, and the frequency division is performed when the phase shift amount is small. By switching the first decoder that corrects the ratio to a small value or the second decoder that corrects the frequency division ratio substantially in proportion to the phase shift amount, a PLL circuit compatible with both modes can be configured. Moreover, since the circuit configuration is simple, even if it operates near the speed limit of the logic circuit, its signal delay is insignificant and does not pose a practical problem.
第１図は本発明に係るデジタルPLL装置の実施例を示す
回路図、第２図は同装置の動作を示すタイミング図であ
る。 ４……カウンタ、９……レジスタ 10a……第１のデコーダ 10b……第２のデコーダ 11……データ切換器、12……分周器FIG. 1 is a circuit diagram showing an embodiment of a digital PLL device according to the present invention, and FIG. 2 is a timing diagram showing the operation of the device. 4 ... Counter, 9 ... Register 10a ... First decoder 10b ... Second decoder 11 ... Data switcher, 12 ... Frequency divider
Claims (1)
２種類の入力信号とPLLクロック位相合わせを可能とす
るものであって、 基本クロックを発振する固定発振器と、 入力信号とPLLクロックとの位相差を検出する検出手段
と、 該検出手段によって検出された位相差信号に基づき、位
相ずれ量が大きい時に分周比を大きく補正し、位相ずれ
量が小さい時に分周比を小さく補正する第１のデコーダ
と、 前記検出手段によって検出された位相差信号に基づき、
位相ずれ量の増加にほぼ比例した分周比が増加するよう
補正する第２のデコーダと、 前記入力信号の速度モードに応じて前記第１又は第２の
デコーダを切換制御する制御手段と、 前記固定発振器から発振された基本クロックを前記第１
のデコーダ又は前記第２のデコーダの出力によって設定
される所定の分周比で分周して前記PLLクロックを生成
する分周器とを備えたことを特徴とするデジタルPLL装
置。1. A fixed oscillator that oscillates a basic clock, and a phase difference between an input signal and a PLL clock, which enables PLL clock phase alignment with at least two types of input signals reproduced in different speed modes. Based on the phase difference signal detected by the detecting means, the frequency division ratio is greatly corrected when the phase shift amount is large, and the frequency division ratio is corrected small when the phase shift amount is small. A decoder, based on the phase difference signal detected by the detection means,
A second decoder that corrects a frequency division ratio that is substantially proportional to an increase in the phase shift amount; a control unit that controls switching of the first or second decoder in accordance with the speed mode of the input signal; The basic clock oscillated from the fixed oscillator is the first
And a frequency divider that generates the PLL clock by performing frequency division at a predetermined frequency division ratio set by the output of the second decoder or the second decoder.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328949A JPH0821856B2 (en) | 1987-12-24 | 1987-12-24 | Digital PLL device |
| EP88116121A EP0310088B1 (en) | 1987-10-01 | 1988-09-29 | Digital phase-locked loop system |
| DE3855342T DE3855342T2 (en) | 1987-10-01 | 1988-09-29 | Digital phase locked loop arrangement |
| US07/251,402 US4916403A (en) | 1987-10-01 | 1988-09-30 | Digital phase-locked loop system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328949A JPH0821856B2 (en) | 1987-12-24 | 1987-12-24 | Digital PLL device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170118A JPH01170118A (en) | 1989-07-05 |
| JPH0821856B2 true JPH0821856B2 (en) | 1996-03-04 |
Family
ID=18215902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62328949A Expired - Fee Related JPH0821856B2 (en) | 1987-10-01 | 1987-12-24 | Digital PLL device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821856B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110248755A1 (en) * | 2010-04-08 | 2011-10-13 | Hasenplaugh William C | Cross-feedback phase-locked loop for distributed clocking systems |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5941338A (en) * | 1982-08-31 | 1984-03-07 | Sekisui Chem Co Ltd | Crosslinked synthetic resin foam |
| DE3374829D1 (en) * | 1983-09-07 | 1988-01-14 | Ibm | Phase-locked clock |
-
1987
- 1987-12-24 JP JP62328949A patent/JPH0821856B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH01170118A (en) | 1989-07-05 |
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