JP2921014B2 - Digital PLL - Google Patents
Digital PLLInfo
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- JP2921014B2 JP2921014B2 JP2091467A JP9146790A JP2921014B2 JP 2921014 B2 JP2921014 B2 JP 2921014B2 JP 2091467 A JP2091467 A JP 2091467A JP 9146790 A JP9146790 A JP 9146790A JP 2921014 B2 JP2921014 B2 JP 2921014B2
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- frequency
- pattern
- phase
- output
- input signal
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンパクトディスクの再生EFM信号に基
づくクロックを形成するのに用いて好適なディジタルPL
Lに関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention relates to a digital PL suitable for forming a clock based on a reproduced EFM signal of a compact disk.
About L.
この発明は、例えばコンパクトディスクの再生EFM信
号に基づくクロックを形成するためのディジタルPLLに
おいて、周期の計測範囲に短いパターンでは不感帯を設
定することにより、アシンメトリの悪いディスクでもエ
ラーレートを悪化させることなく再生できるようにした
ものである。The present invention provides, for example, a digital PLL for forming a clock based on a reproduced EFM signal of a compact disk, by setting a dead zone in a short pattern in a measurement range of a cycle without deteriorating an error rate even with a disk having poor asymmetry. It can be played.
この発明は、例えばコンパクトディスクの再生EFM信
号に基づくクロックを形成するためのディジタルPLLに
おいて、短いパターンでの重みを理論値より小さくする
ことにより、アシンメトリの悪いディスクでもエラーレ
ートを悪化させることなく再生できるようにしたもので
ある。The present invention provides, for example, a digital PLL for forming a clock based on a reproduced EFM signal of a compact disk, by making the weight in a short pattern smaller than a theoretical value, thereby reproducing a disk with poor asymmetry without deteriorating an error rate. It is made possible.
コンパクトディスクからの再生EFM(8−14変調)信
号に基づくクロックを形成するのに、ディジタルPLLが
用いられる。A digital PLL is used to form a clock based on a reproduced EFM (8-14 modulation) signal from a compact disc.
ディジタルPLLでは、設定データに応じて発振周波数
が制御されるディジタル制御発振器が用いられる。ディ
ジタルPLLで再生EFM信号に基づくクロックを形成する場
合、再生EFM信号の位相とディジタル制御発振器の出力
信号の位相との位相差がカウンタで計測され、この位相
差によりディジタル制御発振器の発振周波数が制御され
る。再生EFM信号中にはジッタ成分が含まれているた
め、このような位相制御ループとともに、周波数制御ル
ープが必要になる。再生EFM信号の周波数差は、EFM信号
の変化点の間の周期をカウンタで計測することにより検
出される。この周波数に応じて、ディジタル制御発振器
が制御される。In a digital PLL, a digitally controlled oscillator whose oscillation frequency is controlled according to setting data is used. When forming a clock based on a reproduced EFM signal with a digital PLL, the phase difference between the phase of the reproduced EFM signal and the phase of the output signal of the digitally controlled oscillator is measured by a counter, and the oscillation frequency of the digitally controlled oscillator is controlled by this phase difference. Is done. Since the reproduced EFM signal contains a jitter component, a frequency control loop is required together with such a phase control loop. The frequency difference of the reproduced EFM signal is detected by measuring the period between the changing points of the EFM signal with a counter. The digitally controlled oscillator is controlled according to this frequency.
コンパクトディスクでは、ピットの凹凸のそれぞれの
長さのデューティ比が異なる極性をもったピット欠陥が
生じることがある。このような欠陥は、アシンメトリと
呼ばれている。アシンメトリの悪いディスクでは、高域
のジッタが生じる。また、符号間干渉やピット異常等に
より、ジッタが生じることがある。In a compact disc, a pit defect having a polarity in which the duty ratio of each length of the pit irregularities is different may occur. Such a defect is called asymmetry. High-range jitter occurs on disks with poor asymmetry. In addition, jitter may occur due to intersymbol interference or pit abnormalities.
再生EFM信号に基づくクロックをディジタルPLLで形成
するようにした従来のコンパクトディスクプレーヤで
は、アシンメトリの悪いディスクを再生すると、TOC(T
able of Cotents)や曲間でエラーレートが悪化してい
る。In a conventional compact disc player in which a clock based on a reproduced EFM signal is formed by a digital PLL, when a disc with poor asymmetry is reproduced, the TOC (T
error rates are worse between "able of Cotents" and songs.
これは、TOCや曲間では、3Tパターン(オール0のEFM
信号)が多く発生するからである。従来のディジタルPL
Lでは、アシンメトリが悪いと、3Tパターンのような短
いパターンの場合に、発振周波数が安定しない。This is a 3T pattern (all 0 EFM) between TOC and songs
Signals) are generated. Conventional digital PL
In L, if the asymmetry is bad, the oscillation frequency is not stable in the case of a short pattern such as the 3T pattern.
すなわち、EFM信号のパターンは、3T〜11Tである。
今、アシンメトリの悪いディスクが再生され、例えば±
0.5Tのジッタが発生したとする。この±0.5Tのジッタ
は、3Tパターンの様な短いパターンの場合と、11Tパタ
ーンのような長いパターンの場合とでは、変動の重みが
異なる。つまり、3Tパターンに対する0.5Tの変動は、 (0.5/3)×100=16.6% の変動である。これに対して、11Tパターンに対する0.5
Tの変動は、 (0.5/11)×100=4.5% である。That is, the pattern of the EFM signal is 3T to 11T.
Now, a disc with poor asymmetry is played, for example, ±
Assume that 0.5T jitter occurs. The jitter of ± 0.5T has a different weight for fluctuation between a short pattern such as a 3T pattern and a long pattern such as an 11T pattern. That is, the fluctuation of 0.5T with respect to the 3T pattern is a fluctuation of (0.5 / 3) × 100 = 16.6%. On the other hand, 0.5 for the 11T pattern
The variation of T is (0.5 / 11) × 100 = 4.5%.
従来のディジタルPLLでは、3Tパターンのような短い
周期のパターンの場合でも、周期計測範囲を広くとって
いる。3Tパターンでは時間軸変動に対する重みが大きく
なるので、周期計測範囲が広いところに基づいてディジ
タル制御発振器の発振周波数が大きく動かされ、数値制
御発振器の動作が安定しない。このため、3Tパターンの
ような短い周期のパターンで、エラーレートが悪化す
る。In a conventional digital PLL, even in the case of a pattern having a short cycle such as a 3T pattern, the cycle measurement range is wide. In the 3T pattern, the weight with respect to the time axis fluctuation becomes large, so that the oscillation frequency of the digitally controlled oscillator is largely moved based on a wide period measurement range, and the operation of the numerically controlled oscillator is not stable. For this reason, the error rate deteriorates with a pattern having a short cycle such as the 3T pattern.
したがって、この発明の目的は、アシンメトリが悪い
ディスクの場合でも、エラーレートの改善が図れるディ
ジタルPLLを提供することにある。SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a digital PLL capable of improving an error rate even for a disk having poor asymmetry.
この発明は、ディジタル制御発振器の発振出力の位相
と入力信号の位相との位相差を計測する位相差計測手段
と、 入力信号の周波数差を計測する周波数差計測手段とを
有し、 位相差と周波数差とに基づいてディジタル制御発振器
を制御するようにしたディジタルPLLにおいて、 周波数差計測手段は、入力信号のパターンを検出する
パターン検出手段と、 入力信号の周期を計測する周期計測手段と、 パターン検出手段で検出された入力信号のパターンと
周期計測手段で検出された入力信号の周期とから周波数
補正データを求める変換手段とからなり、 周期計測範囲には、短いパターンでは不感帯を設定す
るようにしたことを特徴とするディジタルPLLである。The present invention includes a phase difference measuring unit that measures a phase difference between a phase of an oscillation output of a digitally controlled oscillator and a phase of an input signal, and a frequency difference measuring unit that measures a frequency difference of an input signal. In a digital PLL configured to control a digitally controlled oscillator based on a frequency difference, a frequency difference measuring unit includes: a pattern detecting unit that detects a pattern of an input signal; a period measuring unit that measures a period of the input signal; A conversion means for obtaining frequency correction data from a pattern of the input signal detected by the detection means and a cycle of the input signal detected by the cycle measurement means, wherein a dead zone is set in the cycle measurement range for short patterns. This is a digital PLL characterized by the following.
この発明では、変換手段は、周期及びパターンに対応
して重み付けして形成される周波数補正データが蓄えら
れるメモリからなり、短いパターンでの重みを小さくす
るようにしている。According to the present invention, the conversion means includes a memory in which frequency correction data formed by weighting in correspondence with the cycle and the pattern is stored, so that the weight in a short pattern is reduced.
3Tパターンのような短い周期のパターンの場合には、
周波数計測範囲に不感帯が設定される。このようにする
と、アシンメトリの悪いディスクの場合でも、ディジタ
ル制御発振器が安定し、エラーレートが改善できる。In the case of a short cycle pattern such as a 3T pattern,
A dead zone is set in the frequency measurement range. In this way, even in the case of a disk having poor asymmetry, the digitally controlled oscillator can be stabilized and the error rate can be improved.
以下、この発明の一実施例について、図面を参照して
説明する。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第1図は、この発明の一実施例を示すものである。第
1図において、1は再生EFM信号SEFMの位相とクロックP
LCKの位相との位相差を計測する位相差計測回路、2は
再生EFM信号の周波数差を計測する周波数差計測回路、
3は数値データに応じて発振周波数が制御されるディジ
タル制御発振器である。FIG. 1 shows an embodiment of the present invention. In FIG. 1, reference numeral 1 denotes the phase of the reproduced EFM signal S EFM and the clock P.
A phase difference measuring circuit for measuring a phase difference from the LCK phase, a frequency difference measuring circuit for measuring a frequency difference of the reproduced EFM signal,
Reference numeral 3 denotes a digitally controlled oscillator whose oscillation frequency is controlled according to numerical data.
位相差計測回路1には、入力端子4からコンパクトデ
ィスクの再生EFM信号SEFMが供給される。これととも
に、位相差計測回路1には、ディジタル制御発振器3か
らクロックPLCKが供給される。また、位相差計測回路1
には、端子7からシステムクロックSCKが計測用のクロ
ックとして供給される。このシステムクロックSCKの周
波数(例えば34.5MHz)は、クロックPCLKの周波数(例
えば4,3218MHz)の例えば8倍とされる。The phase difference measurement circuit 1 is supplied with a reproduction EFM signal S EFM of a compact disk from an input terminal 4. At the same time, the clock PLCK is supplied from the digitally controlled oscillator 3 to the phase difference measurement circuit 1. Also, the phase difference measurement circuit 1
, A system clock SCK is supplied from a terminal 7 as a clock for measurement. The frequency of the system clock SCK (for example, 34.5 MHz) is, for example, eight times the frequency of the clock PCLK (for example, 4,3218 MHz).
位相差計測回路1で、システムクロックSCKを用い
て、ディジタル制御発振器3の出力クロックPLCKの位相
と再生EFM信号SEFMの位相との位相差が計測される。In the phase difference measuring circuit 1, using the system clock SCK, a phase difference between the output clock PLCK phase of the digital controlled oscillator 3 and reproduced EFM signal S EFM phase is measured.
つまり、第2図において、再生EFM信号(第2図B)
のデータ変化点t1からクロックPLCK(第2図C)の例え
ば立ち下がりt2までの時間T1で、第2図Dに示すよう
に、システムクロックSCK(第2図A)がカウントされ
る。That is, in FIG. 2, the reproduced EFM signal (FIG. 2B)
In the time T 1 of the the data change point t 1 for example to the fall t 2 clocks PLCK (FIG. 2 C), as shown in FIG. 2 D, the system clock SCK (FIG. 2 A) is counted .
システムクロックSCKは、第2図Dに示すように、
「0、−3、−2、−1、0、1、2、3…」の順にカ
ウントされる。システムクロックSCKは、従来では、
「−4、−3、−2、−1、0、1、2、3…」の順に
カウントされていたが、この実施例では、カウント値
「−4」は0として処理される。これは、後に説明する
ように、アシンメトリの悪いディスクでも、位相ロック
できるように、位相ロックの不感帯を設定するためであ
る。The system clock SCK is, as shown in FIG.
Are counted in the order of "0, -3, -2, -1, 0, 1, 2, 3, ...". Conventionally, the system clock SCK is
.. Are counted in the order of "-4, -3, -2, -1, 0, 1, 2, 3,...", But in this embodiment, the count value "-4" is processed as 0. This is because, as described later, the dead zone of the phase lock is set so that the phase lock can be performed even on a disk having poor asymmetry.
第2図では、再生EFM信号のデータ変化点t1からクロ
ックPLCKの立ち下がりt2までの時間T1で、システムクロ
ックSCKが4クロック分カウントされている。システム
クロックSCKは、クロックPLCKの8倍の周波数とされて
いる。したがって、このように再生EFM信号のデータ変
化点t1からクロックPLCKの立ち下がりt2までの時間T
1で、システムクロックSCKが4クロック分(クロックPL
CKの1/2周期分)カウントされている時、再生EFM信号の
位相とクロックPLCKの位相とが同期している。システム
クロックSCKは「0、−3、2、−1、0、1、2、
3、…」の順にカウントされるので、この場合には、第
2図Dに示すように、システムクロックSCKのカウント
値が「0」になる。In Figure 2, at time T 1 of the the data change point t 1 of the reproduced EFM signal to the falling t 2 clocks PLCK, the system clock SCK is 4 clocks counted. The system clock SCK has a frequency eight times the frequency of the clock PLCK. Therefore, the time T from the data change point t 1 of the reproduced EFM signal to the falling t 2 of the clock PLCK
When 1 , the system clock SCK is 4 clocks (clock PL
When counting is performed () cycle of CK), the phase of the reproduced EFM signal is synchronized with the phase of the clock PLCK. The system clock SCK is "0, -3, 2, -1, 0, 1, 2,.
In this case, the count value of the system clock SCK becomes “0” as shown in FIG. 2D.
第3図に示すように、クロックPLCKの位相が再生EFM
信号の位相より進んでいると、時間T1でカウントされる
システムクロックSCKが4クロックより少なくなる。第
3図Dでは、システムクロックSCKが2クロック分カウ
ントされ、そのカウント値が負の値(例えば「−2」)
になる。カウント値が負の値の時には、ディジタル制御
発振器3から出力されるクロックPLCKの位相が遅らされ
る。As shown in FIG. 3, the phase of the clock PLCK is the reproduction EFM.
When leads the signal of the phase, the system clock SCK is less than 4 clocks counted by the time T 1. In FIG. 3D, the system clock SCK is counted for two clocks, and the count value is a negative value (for example, “−2”).
become. When the count value is a negative value, the phase of the clock PLCK output from the digitally controlled oscillator 3 is delayed.
第4図に示すように、クロックPLCKの位相が再生EFM
信号SEFMより遅れていると、時間T1の間にカウントされ
るシステムクロックSCKが4クロックより多くなる。第
4図Dでは、システムクロックSCKが5クロック分カウ
ントされ、そのカウント値が正の値(例えば「1」)に
なる。カウント値が正の値の時には、ディジタル制御発
振器3から出力されるクロックPLCKの位相が進められ
る。As shown in FIG. 4, the phase of the clock PLCK is
When delayed from the signal S EFM, the system clock SCK is greater than 4 clocks counted during a time T 1. In FIG. 4D, the system clock SCK is counted for five clocks, and the count value becomes a positive value (for example, “1”). When the count value is a positive value, the phase of the clock PLCK output from the digitally controlled oscillator 3 is advanced.
このように、再生EFM信号のデータ変化点t1からクロ
ックPLCKの立ち下がりt2までの時間T1が4クロック分と
なるように制御することにより、再生EFM信号の位相と
クロックPLCKの位相とがロックされる。Thus, by controlling so that the time T 1 of the the data change point t 1 of the reproduced EFM signal to the falling t 2 of the clock PLCK is 4 clocks, the phase of the phase and clock PLCK playback EFM signal Is locked.
ところで、この実施例では、時間T1の間にカウントさ
れるシステムクロックSCKが4クロック分の場合だけで
なく、0クロック分(又は8クロック分)となった場合
にも、位相差計測回路1から「0」が出力されるように
されている。すなわち、従来では、カウント値「−4」
とされていた値が「0」として処理される。したがっ
て、第5図に示すように、再生EFM信号のデータ変化点
とクロックPLCKの立ち下がりとが同期している場合に
も、位相がロックされる。換言すると、再生EFM信号S
EFMの位相とクロックPLCKの位相とが±180度分ずれてい
る場合にも、位相ロックがかかる。Incidentally, in this embodiment, not only when the system clock SCK is 4 clocks counted during a time T 1, even if it becomes zero clocks (or 8 clocks), the phase difference measuring circuit 1 Output "0". That is, conventionally, the count value “−4”
Is processed as "0". Therefore, as shown in FIG. 5, the phase is locked even when the data change point of the reproduced EFM signal is synchronized with the falling edge of the clock PLCK. In other words, the reproduced EFM signal S
Even when the phase of the EFM and the phase of the clock PLCK are shifted by ± 180 degrees, the phase is locked.
これは、例えば再生しているコンパクトディスクのア
シンメトリが悪く、再生EFM信号中に±180度のジッタが
含まれている場合でも、位相ロックできるようにするた
である。This is to enable phase locking even if the asymmetry of the compact disc being reproduced is poor and the reproduced EFM signal contains ± 180 degrees of jitter.
つまり、アシンメトリが悪く再生EFM信号SEFM中に例
えば±0.5T分のジッタが生じたとする。±0.5T分ジッタ
は、クロックPCKの±180度の変動に対応する。That is, the asymmetry is poor reproduction EFM signal S eg jitter ± 0.5 T min in EFM occurs. The ± 0.5T jitter corresponds to a ± 180 degree variation of the clock PCK.
従来では、±180度の変動に対する不感帯が設けられ
ていないので、再生EFM信号SEFMの位相とクロックPLCK
の位相とが一致している場合だけ位相ロックがかかり、
±180度分のジッタが発生すると、安定した状態でロッ
クできなくなる。±180度分のジッタでは、位相が進だ
のか遅れたのかを判断できないためである。Conventionally, since there is no dead zone for fluctuations of ± 180 degrees, the phase of the reproduced EFM signal S EFM and the clock PLCK
Phase lock is applied only when the phase of
When jitter of ± 180 degrees occurs, locking cannot be performed in a stable state. This is because it is impossible to judge whether the phase is advanced or delayed with ± 180 degrees of jitter.
これに対して、この発明の一実施例では、再生EFM信
号SEFMの位相とクロックPLCKの位相とが±180度分ずる
ている場合にも、位相ロックがかかる。したがって、±
180度分のジッタが含まれている場合でも位相ロックが
かかり、アシンメトリが悪いディスクでも、エラーレー
トが改善できる。In contrast, in one embodiment of the invention, when also the phase of the clock PLCK of the reproduced EFM signal S EFM is 180 degrees sly ±, a phase locked consuming. Therefore, ±
Even when jitter of 180 degrees is included, the phase lock is applied and the error rate can be improved even for a disc with poor asymmetry.
第1図において、位相差計測回路1から、上述のよう
に再生EFM信号SEFMの位相とクロックPLCKの位相との位
相差を計測して求めた位相補正データが出力される。こ
の位相補正データが加算器5に供給される。In Figure 1, the phase difference measuring circuit 1, the phase correction data obtained by measuring the phase difference between the reproduced EFM signal S EFM phase and clock PLCK phase is output as described above. This phase correction data is supplied to the adder 5.
周波数差計測回路2は、エッジ微分回路10と、ΔT計
測カウンタ11と、N検出カウンタ12と、周波数エラー量
換算ROM13と、ローパスフィルタ14とから構成される。The frequency difference measuring circuit 2 includes an edge differentiating circuit 10, a ΔT measuring counter 11, an N detection counter 12, a frequency error amount conversion ROM 13, and a low-pass filter 14.
入力端子4からの再生EFM信号SEFMがエッジ微分回路1
0に供給される。エッジ微分回路10で、再生EFM信号の変
化点が検出される。このエッジ微分回路10の出力がΔT
計測カウンタ11に供給されるとともに、N検出カウンタ
12に供給される。The reproduced EFM signal S EFM from the input terminal 4 is the edge differentiator 1
Supplied to 0. The edge differentiating circuit 10 detects a change point of the reproduced EFM signal. The output of the edge differentiating circuit 10 is ΔT
Supplied to the measurement counter 11 and an N detection counter
Supplied to 12.
ΔT計測カウンタ11には、端子8からシステムクロッ
クSCKが計測クロックとして供給される。ΔT計測カウ
ンタ11で、再生EFM信号SEFMの変化点の間のシステムク
ロックSCKがカウントされる。The system clock SCK is supplied from the terminal 8 to the ΔT measurement counter 11 as a measurement clock. The ΔT measurement counter 11 counts the system clock SCK between the changing points of the reproduced EFM signal SEFM .
ΔT計測カウンタ11の出力がN検出カウンタ12に供給
される。システムクロックSCKがクロックPLCKの8倍で
あるから、1Tパターンの間に、ΔT計測カウンタ11でシ
ステムクロックSCKが8クロック分カウントされる。Δ
T計測カウンタ11でシステムクロックSCKが8クロック
分カウントされる毎に、N検出カウンタ12がアップカウ
ントされる。このN検出カウンタ12の出力から、再生EF
M信号のパターンが検出される。The output of the ΔT measurement counter 11 is supplied to the N detection counter 12. Since the system clock SCK is eight times the clock PLCK, the ΔT measurement counter 11 counts eight system clocks SCK during the 1T pattern. Δ
Every time the T measurement counter 11 counts eight system clocks SCK, the N detection counter 12 counts up. From the output of the N detection counter 12, the reproduction EF
The pattern of the M signal is detected.
ΔT計測カウンタ11の出力及びN検出カウンタ12の出
力が周波数エラー量換算ROM13に供給される。周波数エ
ラー量換算ROM13には、第6図に示すように、各パター
ン毎に、周波数差に対応する周波数補正データが蓄えら
れている。この周波数エラー量換算ROM13に蓄えられて
いる周波数補正データは、所定クロックの誤差に対する
各パターン毎の時間軸変動の割合に応じた重み付けをし
て設定される。但し、後に詳述するように、3Tパターン
の場合には、このように重み付けに従っていない。すな
わち、3Tパターンでは、ΔT計測カウンタ11の出力が
「3」、「5」になる点が不感帯とされている。また、
ΔT計測カウンタ11の出力が「2」、「6」になる点の
周波数補正データが理論値より小さくされている。これ
は、アシンメトリの悪いディスクの場合に、3Tパターン
でエラーレートが悪化するのを防止するためである。The output of the ΔT measurement counter 11 and the output of the N detection counter 12 are supplied to a frequency error amount conversion ROM 13. As shown in FIG. 6, the frequency error amount conversion ROM 13 stores frequency correction data corresponding to the frequency difference for each pattern. The frequency correction data stored in the frequency error amount conversion ROM 13 is set by weighting according to the ratio of the time axis variation for each pattern with respect to the error of the predetermined clock. However, as described later in detail, in the case of the 3T pattern, the weighting is not followed in this manner. That is, in the 3T pattern, a point where the output of the ΔT measurement counter 11 becomes “3” or “5” is a dead zone. Also,
The frequency correction data at the point where the output of the ΔT measurement counter 11 becomes “2” or “6” is smaller than the theoretical value. This is to prevent the error rate from deteriorating with the 3T pattern in the case of a disc with poor asymmetry.
ΔT計測カウンタ11の出力及びN検出カウンタ12の出
力に応じて、周波数エラー量換算ROM13から周波数補正
データが読み出される。この周波数補正データがローパ
スフィルタ14を介して加算器5に供給される。Frequency correction data is read from the frequency error amount conversion ROM 13 according to the output of the ΔT measurement counter 11 and the output of the N detection counter 12. This frequency correction data is supplied to the adder 5 via the low-pass filter 14.
第7図に示すように、再生EFM信号SEFMのデータの変
化点t11から、ΔT計測カウンタ11で、システムクロッ
クSCK(第7図A)がカウントさせる。ΔT計測カウン
タ11は、0〜7まで8クロック分(クロックPLCKの一周
期分に対応する)、システムクロックSKCをカウントす
る。ΔT計測カウンタ11でシステムクロックSCKが8ク
ロック分カウントがされる毎に、第7図Dに示すよう
に、N検出カウンタ12がカウントアップされる。このN
検出カウンタ12の出力から、再生EFM信号のパターンが
検出される。そして、次の再生EFM信号SEFMのデータの
変化点t12で、ΔT計測カウンタ11の出力及びN検出の
カウンタ12の出力が周波数エラー量変換ROM13に取り込
まれる。As shown in FIG. 7, the reproduced EFM signal S EFM change point t 11 of the data, at ΔT measurement counter 11, the system clock SCK (FIG. 7 A) causes the count. The ΔT measurement counter 11 counts the system clock SKC for eight clocks from 0 to 7 (corresponding to one cycle of the clock PLCK). Each time the ΔT measurement counter 11 counts eight system clocks SCK, the N detection counter 12 counts up as shown in FIG. 7D. This N
From the output of the detection counter 12, a pattern of the reproduced EFM signal is detected. Then, at the change point t 12 of the next reproduced EFM signal S EFM data output of the output and N detection counter 12 of ΔT measurement counter 11 is taken in the frequency error quantity conversion ROM 13.
周波数エラーのない場合には、第7図Cに示すよう
に、次のデータの変化点t12でのΔT計測カウンタ11の
出力は「0」になる。If no frequency error, as shown in FIG. 7 C, the output of ΔT measurement counter 11 at the transition point t 12 of the next data is "0".
これに対して、再生EFM信号SEFMの周波数が低くなっ
てくると、第8図Cに示すように、データの変化点t11K
から次の泥の変化点t12までの間にカウントされるシス
テムクロックSCKの数が8の倍数より多くなる。第8図
Cでは、ΔT計測カウンタ11の出力が「2」になってい
る。N検出カウンタ12の出力が3Tパターンで、ΔT計測
カウンタ11の出力が「2」の場合には、第6図に示すよ
うに、周波数エラー量変換ROM13の出力は「38」にな
る。周波数エラー量変換ROM13の出力が正の時には、デ
ィジタル制御発振器3の位相が進められる。On the other hand, when the frequency of the reproduced EFM signal S EFM becomes lower, as shown in FIG. 8C, the data change point t 11 K
The number of the system clock SCK is counted until a change point t 12 of the next mud is greater than a multiple of 8. In FIG. 8C, the output of the ΔT measurement counter 11 is “2”. When the output of the N detection counter 12 is a 3T pattern and the output of the ΔT measurement counter 11 is “2”, the output of the frequency error amount conversion ROM 13 becomes “38” as shown in FIG. When the output of the frequency error amount conversion ROM 13 is positive, the phase of the digitally controlled oscillator 3 is advanced.
また、周波数が高くなってくると、第9図Cに示すよ
うに、データの変化点t11から次のデータの変化点t12ま
での間にカウントされるシステムクロックSCKの数が8
の倍数より少なくなる。第9図Cでは、ΔT計測カウン
タ11の出力が「6」になっている。N検出カウンタ12の
出力が3Tパターンで、ΔT計測カウンタ11の出力が
「6」の場合には、第6図に示すように、周波数エラー
量変換RCM13の出力は「−38」になる。周波数エラー量
変換RCM13の出力が負の時には、ディジタル制御発振器
3の位相が遅らされる。Further, as the frequency becomes higher, as shown in FIG. 9 C, the number of the system clock SCK is counted between the transition points t 11 the data until the change point t 12 of the next data 8
Less than a multiple of. In FIG. 9C, the output of the ΔT measurement counter 11 is “6”. When the output of the N detection counter 12 is a 3T pattern and the output of the ΔT measurement counter 11 is “6”, the output of the frequency error amount conversion RCM 13 becomes “−38” as shown in FIG. When the output of the frequency error amount converter RCM13 is negative, the phase of the digitally controlled oscillator 3 is delayed.
したがって、ΔT計測カウンタ11の出力が「0」にな
るように、ディジタル制御発振器3の周波数が制御され
る。Therefore, the frequency of the digitally controlled oscillator 3 is controlled so that the output of the ΔT measurement counter 11 becomes “0”.
ところで、1周期当たりの周波数エラー量はΔT計測
カウンタ11で得られるカウント値をパターン数で割れば
求まり、これに基づいて重み付けして周波数補正データ
を求めると、3TパターンではΔT計測カウンタ11の出力
が「3」、「5」になる点に対して、大きな値(例えば
「63」、「−63」)の周波数補正データが設定される。
ところが、このように3Tパターンで、ΔT計測カウンタ
11の出力が「3」、「5」になる点に周波数補正データ
を蓄えるようにすると、アシンメトリが悪いディスクで
大きなジッタが発生している場合に、周波数エラー量変
換RCM13から絶えず大きな値の周波数補正データが出力
されることになり、ディジタル制御発振器3が安定しな
くなる。By the way, the frequency error amount per cycle can be obtained by dividing the count value obtained by the ΔT measurement counter 11 by the number of patterns, and weighting based on this is used to obtain frequency correction data. The frequency correction data of a large value (for example, “63”, “−63”) is set for the points where “3” and “5” become.
However, with the 3T pattern, the ΔT measurement counter
By storing the frequency correction data at the point where the output of 11 becomes "3" or "5", if a large jitter is generated on a disk with poor asymmetry, the frequency error amount conversion RCM13 constantly outputs a large value of frequency. The correction data is output, and the digitally controlled oscillator 3 becomes unstable.
そこで、この発明の一実施例では、3Tパターンでは、
±3クロック分の時間軸変動に対して不感帯を設けてい
る。また、3Tパターンでは、±2クロック分の変動に対
する周波数補正データが小さくされている。このため、
アシンメトリの悪いディスクの場合には、3Tパターンで
大きな周波数変動が生じている場合にはディジタル制御
発振器3の発振周波数が変動されなくなり、ディジタル
制御発振器3が安定し、エラーレートが改善される。Therefore, in one embodiment of the present invention, in the 3T pattern,
A dead zone is provided for time axis fluctuations of ± 3 clocks. In the 3T pattern, the frequency correction data for the fluctuation of ± 2 clocks is reduced. For this reason,
In the case of a disk with poor asymmetry, if a large frequency variation occurs in the 3T pattern, the oscillation frequency of the digitally controlled oscillator 3 is not changed, and the digitally controlled oscillator 3 is stabilized, and the error rate is improved.
第1図において、加算器5で、位相差計測回路1から
の位相差データと、周波数差計測回路2からの周波数差
データとが加算される。この加算器5の出力がディジタ
ル制御発振器3に供給される。この加算器5からのデー
タに応じて、ディジタル制御発振器3の周波数が制御さ
れる。In FIG. 1, the adder 5 adds the phase difference data from the phase difference measurement circuit 1 and the frequency difference data from the frequency difference measurement circuit 2. The output of the adder 5 is supplied to the digitally controlled oscillator 3. The frequency of the digitally controlled oscillator 3 is controlled according to the data from the adder 5.
この発明によれば、3Tパターンでは、±3クロック分
の時間軸変動に対して不感帯を設けるとともに、±2ク
ロック分の変動に対する周波数補正データが小さくされ
ている。このため、アシンメトリの悪いディスクの場合
でも、ディジタル制御発振器3の発振周波数が安定し、
エラーレートが改善できる。According to the present invention, in the 3T pattern, a dead zone is provided for the time axis fluctuation of ± 3 clocks, and the frequency correction data for the fluctuation of ± 2 clocks is reduced. Therefore, even in the case of a disk having poor asymmetry, the oscillation frequency of the digitally controlled oscillator 3 is stabilized, and
Error rate can be improved.
第10図は、アシンメトリの悪いディスクを従来のディ
ジタルPLLを用いたコンパクトディスクプレーヤで再生
した時のエラーレートを示し、第11図は、アシンメトリ
の悪いディスクをこの発明が適用されたディジタルPLL
を用いたコンパクトディスクプレーヤで再生した時のエ
ラーレートを示すものである。第10図及び第11図におい
て、横軸は時間を示し、縦軸はエラーレートを示す。E1
はブロックエラー、E2はエラー訂正不能で補間されるエ
ラーである。FIG. 10 shows an error rate when a disk with poor asymmetry is reproduced by a compact disk player using a conventional digital PLL, and FIG. 11 shows a digital PLL to which the present invention is applied.
3 shows an error rate when the data is reproduced by a compact disk player using the. 10 and 11, the horizontal axis indicates time, and the vertical axis indicates an error rate. E1
Is a block error, and E2 is an error that cannot be corrected and is interpolated.
従来では、第10図に示すように、特に曲間やTOCでエ
ラーが多く発生している。この発明が適用されると、第
11図に示すように、エラーが殆ど発生されなくなる。Conventionally, as shown in FIG. 10, many errors have occurred particularly in the space between songs and in the TOC. When this invention is applied,
As shown in FIG. 11, errors hardly occur.
第1図はこの発明の一実施例のブロック図,第2図〜第
5図はこの発明の一実施例における位相制御の説明に用
いるタイミング図、第6図はこの発明の一実施例におけ
る周波数制御の説明に用いる略線図,第7図〜第9図は
この発明の一実施例における周波数制御の説明に用いる
タイミング図,第10図及び第11図はこの発明の効果を示
すグラフである。 図面における主要な符号の説明 1:位相差計測回路,2:周波数差計測回路, 3:ディジタル制御発振器,11:ΔT計測カウンタ, 12:N検出カウンタ,13:周波数エラー量変換ROM。FIG. 1 is a block diagram of one embodiment of the present invention, FIGS. 2 to 5 are timing diagrams used to explain phase control in one embodiment of the present invention, and FIG. 6 is a frequency diagram in one embodiment of the present invention. 7 to 9 are timing charts used for explaining frequency control in one embodiment of the present invention, and FIGS. 10 and 11 are graphs showing the effect of the present invention. . Explanation of main symbols in the drawings 1: phase difference measurement circuit, 2: frequency difference measurement circuit, 3: digitally controlled oscillator, 11: ΔT measurement counter, 12: N detection counter, 13: frequency error amount conversion ROM.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H03L 7/06 - 7/199 G11B 20/14 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 6 , DB name) H03L 7/06-7/199 G11B 20/14
Claims (2)
入力信号の位相との位相差を計測する位相差計測手段
と、 上記入力信号の周波数差を計測する周波数計測手段とを
有し、 上記位相差と上記周波数差とに基づいて上記ディジタル
制御発振器を制御するようにしたディジタルPLLにおい
て、 上記周波数差計測手段は、上記入力信号のパターンを検
出するパターン検出手段と、 上記入力信号の周期を計測する周期計測手段と、 上記パターン検出手段で検出された入力信号のパターン
と上記周期計測手段で検出された入力信号の周期とから
周波数補正データを求める変換手段とからなり、 上記周期計測範囲には、短いパターンでは不感帯を設定
するようにしたことを特徴とするディジタルPLL。1. A phase difference measuring means for measuring a phase difference between a phase of an oscillation output of a digitally controlled oscillator and a phase of an input signal; and a frequency measuring means for measuring a frequency difference of the input signal. In a digital PLL configured to control the digitally controlled oscillator based on a phase difference and the frequency difference, the frequency difference measuring unit measures a pattern of the input signal, and measures a period of the input signal. Cycle measuring means, and converting means for obtaining frequency correction data from the pattern of the input signal detected by the pattern detecting means and the cycle of the input signal detected by the cycle measuring means. A digital PLL characterized by setting a dead zone for short patterns.
ンに対応して重み付けして形成される周波数補正データ
が蓄えられるメモリからなり、短いパターンの上記重み
を小さくするようにしたことを特徴とする請求項1記載
のディジタルPLL。2. The apparatus according to claim 1, wherein said converting means comprises a memory for storing frequency correction data formed by weighting in correspondence with said period and said pattern, wherein said weight of a short pattern is reduced. The digital PLL according to claim 1, wherein:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2091467A JP2921014B2 (en) | 1990-04-06 | 1990-04-06 | Digital PLL |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2091467A JP2921014B2 (en) | 1990-04-06 | 1990-04-06 | Digital PLL |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03289819A JPH03289819A (en) | 1991-12-19 |
JP2921014B2 true JP2921014B2 (en) | 1999-07-19 |
Family
ID=14027190
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2091467A Expired - Lifetime JP2921014B2 (en) | 1990-04-06 | 1990-04-06 | Digital PLL |
Country Status (1)
Country | Link |
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JP (1) | JP2921014B2 (en) |
-
1990
- 1990-04-06 JP JP2091467A patent/JP2921014B2/en not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH03289819A (en) | 1991-12-19 |
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