JPH082092B2 - デジタルテレビジョン受像機 - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、ベースバンドのビデオ信号処理をデジタル
的に行うデジタルテレビジョン受像機に係わり、特にデ
ジタルビデオ信号が標準モードであるか、ビデオゲーム
装置等からのカラーサブキャリアと水平同期周波数とが
対応関係を有しない非標準モードであるかを検出する回
路に特徴を備えるものである。

［発明の技術的背景とその問題点］ 従来、テレビジョン信号を処理するに際しては、放送
された信号に含まれる同期信号に追従して、かつ精度良
く同期信号を分離することが重要である。ベースバンド
のビデオ信号をデジタル処理する場合は、特に同期信号
の精度が要求され同期信号の位置が不正確であるとデジ
タル信号の大きな時間的なずれを生じ、画質劣化の原因
となる。また、受像機には、信号発生器やビデオゲーム
装置等からの信号のようにカラーサブキャリアと水平同
期周波数とが対応関係を有しない非標準モードのビデオ
信号が入力されることがあるが、このような場合は、内
部の信号処理モードを切換えた方が良い場合がある。

従ってデジタルテレビジョン受像機においては、正確
で安定した水平同期検出が必要であるとともに、一方で
は標準モード、非標準モードの判定が必要となる。しか
し、標準モード、非標準モードの切換えを水平同期信号
を監視することにより行う場合、その応答が速いとかえ
って不都合となることがある。これは、水平同期信号
は、チャンネルの切換えや、ゴーストのために一時的に
同期が外れることがあり、これを即座に非標準モードと
すると、画像を乱すことになるからである。

［発明の目的］ 本発明の目的は、放送信号等の標準モードの信号と、
ビデオゲーム装置等から得られる信号等の非標準モード
の信号とを区別する安定したモード検出信号を得ること
ができるデジタルテレビジョン受像機を提供することに
ある。

［発明の概要］ 本発明は、ビデオ信号をデジタル化した後、信号処理
を行うデジタルテレビジョン受像機において、デジタル
ビデオ信号が標準モードであるか、信号発生器やビデオ
ゲーム装置等から得られるカラーサブキャリアと水平同
期周波数とが対応関係を有しない非標準モードであるか
を検出する水平標準モード検出回路は、デジタルビデオ
信号から水平同期信号を検出する手段と、この手段より
得られる水平同期検出信号の周期を記憶する水平周期メ
モリ回路と、この水平周期メモリ回路の出力に基づき、
到来するビデオ信号が標準モードか否かを所定のタイミ
ングで繰返し検出し、その検出結果を出力する水平標準
モード検出ゲート回路と、この水平標準モード検出ゲー
ト回路が標準モードを検出したときは水平標準モード検
出信号を第１の状態とし、標準モードでないことを検出
したときは上記水平標準モード検出ゲート回路の出力を
積分して、その積分結果により標準モードでないことを
連続して所定回数検出したとき水平標準モード検出信号
を第２の状態とする積分回路とを備えるものである。

［発明の効果］ 本発明によれば、標準モード検出信号が第１の状態
（標準モード）から第２の状態（非標準モード）に切替
わるときは、積分回路により複数回標準モードでないこ
とを検出しているので、水平同期信号が外乱により乱さ
れた場合でも安定して標準モードを維持することができ
る。

［発明の実施例］ 第１図に本発明の一実施例のデジタルTV受像機のブロ
ック図を示す。図において、交流的に結合されているア
ナログビデオ信号１は、バッファ回路２に入力される。
バッファ回路２の出力３は、帯域制限のためのローパス
フィルタ（LPF）４に導かれる。LPF4のカットオフ周波
数は本システムをNTSC、PALで共用するため5.5MHzにな
っている。帯域制限されたビデオ信号出力７はバッファ
アンプ回路８に入力される。バッファアンプ回路８はア
ナログビデオ信号１が1V_p-pで入力された時に、後段のA
/Dコンバータ（ADC）10の入力信号９がほぼ2V_P-Pとなる
ように調整されている。ADC10の入力信号９をサンプリ
ングクロック（φ_S）12でサンプリングし、例えば８ビ
ットに量子化して出力する。サンンプリングクロック
（φ_S）12の周波数_Sは_S ＝４_SC（_SC＝カラーサブキャリア周波数） である。

φ_S12はデジタル回路部62に導かれる。φ_S12に同期し
た８ビットのデジタル化されたビデオ信号11（以下DVS
信号という）も又同様にデジタル回路62に導かれる。デ
ジタル回路部62内のブロックは全てデジタル回路で構成
されている。DVS信号11は同期検出・タイミング発生回
路27に導かれる。同期検出・タイミング発生回路27はDV
S信号11から同期パルスを検出し、その周期パルス検出
信号に従って各種のタイミング信号28,29,30,31,32を発
生する。

ペデスタルクランプ回路19はビデオ信号１の直流再生
のための回路であり、タイミング信号32によりDVS信号1
1のペデスタルレベルを検出し、ペデスタルレベルが所
定の値になるような制御信号20を出力する。クランプ回
路19の出力20はD/Aコンバータ（DAC）21に導かれ、アナ
ログ信号に変換される。DAC21の出力22は抵抗を経てバ
ッファアンプ回路８の入力にクランプ用電圧として重畳
され、そのDCレベルを制御する。

タイミング信号31はPLL（Phase Locked Loop）制御回
路23に必要なタイミング信号である。PLL制御回路23は
サンプリングクロック（φ_S）12の周波数及び位相を制
御するための回路である。即ち、ADC10〜同期検出・タ
イミング発生回路27〜PLL制御回路23〜DAC16〜VCXO1〜A
DC10のループでPLL回路を形成している。本実施例で
は、基本的にはNTSC入力の場合、φ_S12の位相の１つが
Ｉ軸に一致するように、PAL入力の場合、Ｕ軸に一致す
るようにPLLがかかるようになっている。NTSC,PAL入力
の切換情報は信号15（以下、NTSC/PAL切換信号という）
より得られる。PLL制御回路23の制御信号出力24はDAC16
に導かれ、アナログ信号14に変換される。このアナログ
信号14に変換される。このアナログ制御信号14は電圧型
制御水晶発振器（VCXO）13に導かれ、これによりVCXO13
の出力にサンプリングクロックφ_S12を得る。VCXO13の
水晶発振子はNTSC/PAL切換信号15によって切換えられ、
所定のφ_Sが得られるようになっている。なお、本実施
例のPLL制御システムの原理的な実施例については米国
特許第4291332号明細書に述べられている。

第１図でコントロールデータ17はデジタルTV受像機の
コントロールを行うデジタルデータであり、例えばリモ
コン受信回路（図示せず）から得られる。コントロール
データ17はデコーダ47によりデコードされ、各部のコン
トロールを行う。このデコードされたコントロールを行
う。このデコードされたコントロール信号は、色飽和度
およびコントラスト・ブライトコントロール信号48と色
相コントロール信号49とからなっている。色相コントロ
ール信号49はPLL制御回路23を介してサンプリングクロ
ックφ_S12の位相を変えることにより、色相をコントロ
ールする。PLL制御回路23には又、水平フライバック信
号（以下_HFB信号と言う）18が入力されており、PAL入
力時の周知のパルアイデント（PAL Ident）信号（以下P
ID信号と言う）25を発生する。

同期検出・タイミング発生回路27のタイミング信号出
力29は、水平カウントダウン回路32に導かれる。水平カ
ウントダウン回路32は_HFB信号18を用いてタイミング
信号29から水平同期再生を行い、水平ドライブ信号（
_HD out）34を出力する。水平カウントダウン回路32はま
た、サンプリングクロック（φ_S）12と水平同期信号と
の関係を判定し、NTSC信号入力の場合φ_S≒910
_H（_H；水平同周波数）のとき、PALの場合φ_S≒1135
_Hのとき水平同期標準モード（HMOD）信号35を出力す
る。同期検出・タイミング発生回路27のタイミング出力
30及び水平カウントダウン回路32の出力33は、垂直同期
再生を行う垂直カウントダウン回路36に導かれている。
垂直カウントダウン回路36は再生された垂直同期信号
（_VD out ）37を出力する。

_HDout信号34はドライバ回路（Ｈドライバ）50で増
幅された後、信号線51を経て水平偏向系（図示せず）に
導かれる。

一方、_VDout信号37は垂直ランプ発生、及び垂直ハ
イト制御回路を含むＶランプハイト回路52に導かれ、そ
の出力53は垂直偏向系（省略）に導かれる。

DVS信号11はまた輝度信号（Ｙ）と色度信号（Ｃ）と
を分離するＹ−Ｃ分離回路38に導かれる。Ｙ−Ｃ分離回
路38は垂直相関を利用してＹ−Ｃ分離を行う分離回路
（コムフィルタとして周知である）と、垂直相関を用い
ないで水平方向のサンプル点を用い、水平相関のみによ
りフィルタを構成した分離回路（バンドパスフィルタと
して周知である）とを有し、HMOD信号35により分離回路
が選択される。即ち、HMOD＝“1"の時コムフィルタでＹ
−Ｃ分離を行い、HMOD＝“0"の時はバンドパスフィルタ
を用いてＹ−Ｃ分離を行うように構成されている。Ｙ−
Ｃ分離回路38にはNTSC/PAL切換信号が導かれており、こ
の切換信号に従って１水平遅延量が切換えられるごとく
なされている。この遅延量はNTSCで910ビット遅延、PAL
では1135ビット遅延である（1Hデイレイラインとして周
知である）。

分離された色信号（Ｃ信号）39と、色復調の基準位相
を与えるパルス（φ_C）26とPID信号25、コントロール信
号48、バーストフラッグパルスBFP28は、色プロセス回
路41に導かれる。色プロセス回路41は自動色飽和度コン
トロール（ACC）回路、カラーキラー回路、およびφ_C26
を基準パルスにして２軸の同期検波により色信号（NTSC
でI,Q信号、PALでU,V信号）を復調する色復調回路とか
ら構成されている。色プロセス回路41に入力されたコン
トロール信号48はACC回路を制御し、色飽和度、つまり
色の濃さを制御する。色プロセス回路41の出力42として
は、復調出力I/U,Q/Vが得られる。

Ｙ−Ｃ分離回路38で分離された輝度信号（Ｙ′信号）
40はＹプロセス回路43に導かれる。Ｙプロセス回路43の
他方の入力はコントロールデータ信号48であり、この信
号によってブライト、コントラストが制御される。この
Ｙプロセス回路43はブライト、コントラスト制御回路と
水平、垂直の輪郭補正信号を得る回路とより構成され、
制御あるいは補正されたＹ信号44を出力する。

色復調信号42とＹ信号44はRGBマトリックス回路45に
導かれ、所定のマトリックス演算により３原色R,G,Bの
信号46となる。このR,G,Bの信号46はDAC54によりアナロ
グ信号にもどされる。DAC54はR,G,B用の８ビットのDAC3
個から構成されており、その出力55はバッファアンプ56
に導かれる。バッファアンプ56は入力信号を増幅しR,G,
Bの出力57,58,59を色出力回路（図示せず）へ導く。色
出力回路はCRT60に接続されている。

次に、第１図の要部の具体的な構成を詳細に説明す
る。

まず、第２図は以下の詳細な説明に関し、表記上の説
明を行うための図である。なお以下の説明においては正
論理を使用することにする。

第２図（ａ）は加算器を示している。Ｎビットからな
るＡ入力70とＭビットからなる入力71に対し、Ａ＋Ｂ出
力73はＬビットになることを示している。Co72は最低位
ビットに加わるキャリー入力を示している。（ａ）に示
したように複数ビットから成る信号Nb,Mb,Lbという様に
表記することにする。

同図（ｂ）は減算器を示している。Ａ入力75,B入力77
は加算器78で加算され、Ａ−Ｂ出力76となる。図示した
ように加算器78の入力のうち減算する入力に対して、一
の符号を付すことにする。

同図（ｃ）はＮビットのラッチ回路を示している。入
力80はラッチ83に導かれクロック79の立ち上りタイミン
グでラッチされ、出力84となる。図中信号82はリセット
端子Ｒへの入力を示し、信号82が“1"の時ラッチ出力84
はオール“0"となる。また、図中信号81はプリセット端
子Prへの入力を示し、この信号81が“1"の時、出力84は
オール“1"となる。

同図（ｄ）はシフトレジスタを示している。信号85は
入力を示し、信号86はシフトクロック（φ）、信号88は
出力である。信号87はリセット端子Ｒの入力であり、こ
れが“1"の時出力88はオール“0"となる。

同図（ｅ）は同期型のＭビットカウンタを示す。入力
クロックが90であり、クロック同期型リセット信号が91
であり、出力が92である。図中Ｎがカウンタ番号を示
し、ｊ＝１〜ＭはＭ段のカウンタ段であることを表わし
ている。なお、クロック90に対して非同期型のリセット
端子を有するカウンタについてはリセット端子をＲ^＊と
表記する。

同図（ｆ）はクロック同期型プリセッタブルカウンタ
を示している。即ち96はプリセットデータ入力を示し、
95はプリセットタイミング信号入力を示す。

同図（ｇ）はNAND型のセットリセット（RS）フリップ
フロップを示し、端子入力99が“0"の時、Ｑ出力101
は“1"となる。

同図（ｈ）はデータセレクタを示し、Ａ入力104,B入
力105を選択信号（Ｓ）109に従って108として出力す
る。出力108の論理はＳ・Ａ＋Ｂとなる。即ち、Ｓ＝
“1"の時出力108にはＡ入力104の情報が出力され、Ｓ＝
“0"の時出力108にはＢ入力105の情報が出力される。

なお、以下の説明において複数段のカウンタのカウン
ト状態を入力クロック単位で表現する場合には、カウン
タ出力を上位ビットからＱ_N,Q_N-1，…Ｑ₃,Q₂,Q₁とした
時、“000…000"を零とし、“000…0001"を１、“000…
010"を2,“000…011"を３という表現することにする。

（同期検出・タイミング発生回路） 第１図において、ペデスタルクランプ用DAC21の出力2
2が0Vの時、バッファ６の出力７にはDCクランプ電圧0V
のアナログビデオ信号が得られる。今、DCクランプ電圧
0Vの時、アナログビデオ信号１としてAPL（Average Pic
ture Level）の最も小さい信号が入力された場合、第３
図に示したようにADC10のダイナミックレンジ３−1,3−
２に対してADC10の入力が３−３のような波形となるよ
う第１図のバッファ2,LPF4,バッファ6,バッファアンプ
８は調整されている。

第３図において、ペデスタルレベル（PDL）３−４を
“00101111"の値にし、水平同期信号分離レベル（SDL
H）３−５を（PDL）３−４の約1/2レベル“00001111"の
選ぶ。本発明の一実施例におけるペデスタルクランプの
制御ループにより、入力されたビデオ信号１のペデスタ
ルレベルは（PDL）３−４の値にクランプされる。この
クランプ回路については後述する。

第４図にADC10のダイナミックレンジに関して、ペデ
スタルクランプ電圧0Vの信号４−１と正常なクランプが
かかった信号４−２の様子を示す。第４図中、（SDLV）
４−３は垂直同期信号分離レベルを示しており、特にゴ
ースト等の外乱に対し垂直同期再生を確実にするため
に、（SDLH）３−５より（PDL）３−４に近く取ってい
る。この例では（SDLV）４−３は“00011111"とした。
このようにしてペデスタルクランプのかかったデジタル
ビデオ信号DVS11が同期検出・タイミング発生回路27に
導かれる。

第６図に同期検出・タイミング発生回路27の構成を示
す。この回路27は大きく分けて、同期分離・水平同期パ
ルス幅検出回路系120と、水平同期周期性・連続性検出
回路系121と、タイミング発生回路系122とからなる。

まず、入力されたDVS信号11は水平同期用、垂直同期
用の同期信号をそれぞれ分離するための水平同期用分離
回路123、垂直同期用分離回路125に導かれ、同期分離信
号124およびCSV信号126が分離される。同期分離信号124
は、高域成分、つまり色周波数成分を除去するLPF127で
フィルタリングされる。LPF127の出力128は複合同期信
号（CSH）であり、水平同期パルス幅検出用カウンタ回
路129に導かれる。カウンタ回路129の出力130は幅検出
回路131に入力され、このカウント値が所定の値になる
と、つまり水平同期信号のパルス幅が所定の幅になると
第１の水平同期検出信号（Ｈ_S′信号）132が幅検出回路
131より出力される。幅検出カウンタ制御ゲート回路133
は、幅検出回路131よりＨ_S′信号132が出力されるとカ
ウンタ回路129をCSH信号128入力を一定期間受付けない
ように制御し、ゴーストの大きい信号入力によるCSH信
号128の割れ等による水平同期の誤動作を防ぐためのも
のである。CSH信号128及びカウンタ回路の出力130はCSH
信号128及びカウンタ回路の出力130はCSH信号128の立ち
下りタイミングを制御する水平同期タイミング制御回路
135に導かれる。この水平同期タイミング制御回路135は
Ｈ_S′信号132の出力タイミングから、一定期間内にCSH
信号128が立ち下らない場合は、バーストクラックパル
スやPLL、クランプ用の各種タイミング信号を発生する
タイミング発生回路系122を非動作状態とする信号RS4
136を発生する。このように所定の条件を満たすCSH信号
128が到来した時のみPLL、クランプ等の動作が行われる
ため、非常に安定した（外乱に強い）PLLおよびクラン
プ回路が構成できることになる。

水平同期周期性・連続性検出回路系121は、水平同期
信号（実際はＨ_S′信号）の周期性および連続性を検出
し、所定の周期と連続性を有したＨ_S′信号のみを第２
の水平同期検出信号（Ｈ_S信号）139として得る。

周期検出カウンタ141はφ_Sを基準クロックとしてカウ
ントする11段のカウンタで、その11ビットの出力143は
２周期分のカウント値を記憶可能な周期メモリ回路144
に導かれている。今、所定の周期性と連続性を有したＨ
_S信号139が水平同期周期性・連続性検出回路138の出力
に得られると、ラッチパルス発生回路146からSR6Q₁out
信号147が発生され、これによってカウンタ141の出力14
3が周期メモリ回路144に記憶される。差検出回路148は
周期メモリ回路144内の２周期分の値の差を検出し、判
定回路151は差検出回路148の出力150からこの差が所定
値以下のとき判定信号（DCK信号）152を出力する。

次にタイミング発生回路系122においては、水平周期
立ち下り検出回路153でＨ_S信号139とRS4信号136から
水平同期信号の立ち下りタイミングを検出し、立ち下り
を検出するとカウンタ158のカウント動作を開始するよ
うカウンタリセット用フリップフロップ156を制御し、
リセット信号157を発生させる。カウンタ158は６段構成
のもので、このカウンタ158の出力159と後述するPLL制
御回路の出力SR9₁信号162とによりPLL、クランプ回路
動作に必要な各種タイミング信号163〜169およびバース
トフラッグパルス（BFP）28をバーストフラッグ・PLL・
クランプ用タイミング発生回路160より発生する。

第６図の同期検出・タイミング発生回路27について、
さらに具体的に説明する。第７図に第６図中の同期分離
・水平同期幅検出回路系120と水平同期周期性・連続性
検出回路系121の具体的回路図を示す。

第７図において、DVS信号11は水平同期用分離回路123
としての比較回路（Comp1）180にＸ₁入力として与えら
れて、Ｘ₂入力である水平同期分離レベル（SDLH）181と
比較され、Ｘ₂≧Ｘ₁の出力が分離信号124として得られ
る。同様に垂直同期用分離回路125としての比較回路（C
omp2）182より垂直同期用分離信号（CSV）126が得られ
る。水平、垂直の各同期分離レベル（SDLH）181,（SDL
V）183は第３図、第４図にて説明したようにSDLH＝“00
001111",SDLV＝“00011111"であるから、各比較回路18
0,182は各々簡単なゲート１個で実現できる。比較回路1
80の出力124は、４段構成のシフトレジスタ184に導かれ
る。シフトレジスタ184のシフトクロックはφ_Sである。
このシフトレジスタ184の各ビットの出力は４入力NAND
ゲート185に与えられ、出力128としてCSH（CSHの反転）
が得られる。シフトレジスタ184およびゲート185はLPF1
27を構成し、_SC周期以下の成分、つまり色周波数成分
を除去する。

一方、カウンタ回路129、幅検出回路131,ゲート回路1
33、水平同期タイミング制御回路134においては、第８
図にタイムチャートを示したようにCSH＝“1"となると
カウンタ187がカウントを始め、このカウンタ187の“4
8"カウント出力（ANDゲート190の出力）はシフトレジス
タ191に導かれ、ANDゲート192を通して幅検出パルス（H
S′）132が得られる。HS′信号が得られるとRSフリップ
フロップ193がセットされ、その出力195によりゲート
188を通してカウンタ187のリセット信号189が強制的
“0"とされる。ORゲート196は水平同期タイミング制御
出力を得るゲートで、カウンタ187のカウント値が“48"
〜“128"の間“1"を出力する。今、ゲート196の出力が
“1"の期間にCSH信号が立ち下る（▲▼信号128が
立ち上る）と、NANDゲート197の出力136に第８図にRS4
で示した波形が得られ、RS4信号136の立ち下りがCS
H信号の立ち下りのタイミングを与えることがわかる。N
ANDゲート194はカウンタ187のカウント値が“239"のと
きフリップフロップ191のＱ出力195を反転させる。これ
によりＨ_S′信号132が出力された後、“240"−“48"＝
“192"（φ_S単位）の間はカウンタ187がCSH信号入力を
受け付けないよう動作する。ANDゲート132−２はQ18・R
S4Q（後述する）の論理出力を132−１として出力する。

Ｈ_S′信号32は水平同期周期性・連続性検出回路系121
に導かれる。この検出回路系121の説明の前に本実施例
のデジタルTV受像機のNTSC,PALの各々の信号受信時にお
ける水平周波数の対応範囲、及び周期検出カウンタ141
の動作について述べる。

放送波で定義されるNTSC信号は４_SC＝910
_H（_H；水平周波数、_SC；カラーサブキャリア周波で
４_SC＝14.3MHz）である。

一方、４_SC≠910_H）のような信号も、一部のカラ
ーバー信号発生器、ビデオゲーム等に存在している。す
なわち、カラーサブキャリア周波数_SCと水平周波数
_Hとの間に何の関係もない信号が存在する。今、実用上
問題のないよう水平周波数の対応範囲を_H＝15.73±0.
5kHzとすると、この範囲に相当する１水平期間内にカウ
ンタ187でサンプルクロックφ_S（＝４_SC）が“880"〜
“944"カウントされ得ることになる。

PALの場合は、４_SC≒1135_H（４_SC≒17.73MHz）
であり、同様に_H＝15.625kHz±0.5kHzとすると、１水
平期間にカウント可能なφ_Sの数は、“1099"〜“1173"
ということになる。水平同期信号の周期性検出は上述の
水平周波数対応範囲をカバーしなければならない。この
ため周期性を検出する第７図の周期検出カウンタ141（2
13）は、φ_Sを基準として１水平期間カウント可能なカ
ウンタであり、11段構成となる。カウンタ213はＨ_S′信
号132の到来時、NTSCで“144"カウントに、PALで“64"
カウントにプリセットされることにより、周期性検出の
タイミングが容易に取られるようになっており、同時に
このようなプリセットにより後述するように第１図の水
平カウントダウン回路32の回路構成も簡単化することが
できる。

第９図にＨ_S′信号132と水平周期対応範囲を示すゲー
ト信号（HM_asＲ）及びカウンタ213のカウント値の関係
を示す。図のように所定周期で、かつ連続的に得られる
Ｈ_S′信号132のみが水平同期検出信号Ｈ_SとしてＨ_S＝Ｈ
_S′・HMasRで示す積論理で得られる。SR6Q₁はこのＨ_S信
号139と_Sをシフトクロックとして蓄積するシフトレジ
スタ215の出力を示す。第９図中９−1,9−２はカウンタ
213のNTSC,PALの各信号受信時におけるカウント状態を
示す。

第10図にＨ_S′信号132の周期性・連続性を検出するタ
イムチャートを示す。HMasR信号はNTSC信号受信時は10
−１で示すようにカウンタ213の“1024"カウントで立ち
上り、Hs′信号の立ち下りに同期して立ち下る。また、
10−３で示すようにHs′信号が欠落すると、HMasR信号
は“1088"カウントで立ち下り、カウンタ213は“144"カ
ウントにプリセットされたまま、次のHs′信号の到来を
待つ。10−４で示すように再びHs′信号が得られると、
10−５で示すHs′信号からHs信号が得られる。PAL信号
受信時も基本的動作は同じである。第10図で示したよう
に水平同期検出信号Hsは、外乱に強い高精度な信号とし
て得られることが理解されよう。

第７図において、ORゲート207の出力としてHMasR信号
が得られ、ANDゲート208の出力としてHs信号139が得ら
れる。Hs′信号132の反転でリセットれ、NORゲート211
の出力でセットされるRSフリップフロップ212のＱ出力
がHs′信号欠落時の制御信号（第10図のRS3Q）を与え
る。カウンタ213のプリセット信号はORゲート204の出力
203として得られる。NTSC信号に制御されるプリセット
データ発生回路201は、上記したようにNTSC信号受信時
に“144"カウントに相当するデジタル値“00010010000"
を発生し、PAL信号受信時に“64"カウントに相当するデ
ジタル値“00001000000"をそれぞれ発生する。

Hs信号139はシフトレジスタ215に導かれる。このシフ
トレジスタ215のＱ₁出力147はカウンタ213の11ビット出
力214をラッチ216にラッチするタイミングを与える。ラ
ッチ216の出力149はラッチ217に導かれる。これら２段
のラッチ216,217は第１の水平周期メモリ回路144を構成
しており、カウンタ213からの２周期分のデータを記憶
している。ラッチ216,217の値の差を検出するのが差検
出回路148としての減算器219であり、差出力220を判定
回路151に出力する。

判定回路151においては、差出力220の11ビットのデー
タのうち上位９ビットをNANDゲート221とANDゲート222
に入力し、ゲート221,222の出力をORゲート223に入力し
て、出力としてDCK信号152を得る。即ち、ラッチ216の
出力149とラッチ217の出力218の差が±“3"以内であれ
ばDCK信号152は“1"となる。Hs信号139、ラッチ216の出
力149,DCK信号152、シフトレジスタ215の出力147は第１
図の水平カウントダウン回路32に導かれる。

第11図にバーストフラッグ・PLL・クランプ用タイミ
ング発生回路系122のより具体的な構成を示す。Hs信号1
39の反転信号232はRSフリップフロップ234をセットし、
RS4信号136はこのフリップフロップ234をリセットす
る。フリップフロップ234の出力235は水平同期信号の
立ち下り（後縁）に同期して立ち上る信号であり、シフ
トレジスタ236に導かれる。シフトレジスタ236の₁出
力154は１段構成のカウンタ（フリップフロップ）237に
導かれる。今、シフトレジスタのＱ₁出力154が“0"→
“1"になると、カウンタ237の41出力157は“0"とな
り、これによりカウンタ238はリセット状態が解除され
カウントを開始する。カウンタ238は６段のもの構成
で、出力Ｑ₃₆・Ｑ₃₅・Ｑ₃₃の論理でNANDゲート239を介
して自己リセットがかかるようになっている。

タイミング発生回路160の動作を第12図に示す。第12
図では、CHS信号（第７図のLPF127の出力）、Hs信号13
9,φ_S、シフトレジスタ236のＱ₁出力154、カウンタ237
のＱ₄₁出力157、カウンタ238のＱ₃₁,Q₃₂…Ｑ₃₆出力に対
応させて、カウンタ238のカウント値と共に各種のタイ
ミング信号を示した。これらのタイミング信号入、出力
28,163,164,165,166,167,168,169,157,230,161,162につ
いては後述のクランプ回路、PLL制御回路の詳細な説明
において適宜説明する。

（ペデステルクランプ回路） 第１図のペデステルクランプ回路19は、第４図４−２
の波形で示したように、到来するDVS信号11のペデスタ
ルレベルを（PDL）３−４“00101111"の値にクランプす
る回路である。

第13図にペデスタルクランプ回路19の具体的回路図を
示す。図中HSD信号280は、HS信号139が得られていると
“1"となる同期検出状態を示す信号であり、同期検出判
定回路285に入力される。今、HSD＝“0"即ち、同期検出
が行われていない状態であると、ペデスタルクランプを
かけるべきタイミング情報（例えばBFP28）を得ること
ができないため、まず同期信号部分を切出す必要があ
る。このためHSD信号280が“1"→“0"となると、シフト
レジスタ284でHSD信号280の立ち下りを検出し、この検
出信号276（ゲート275の出力）で、クランプ電圧をデジ
タル量として記憶しているラッチ272をリセットする。
ラッチ272の出力20がオール“0"となると、クランプ電
圧（第１図のDAC21の出力22）は0Vとなり、クランプ制
御系は初期状態に設定される。

一般的にビデオ信号入力が存在すると、初期設定時に
おけるADCのダイナミックレンジと信号の関係は、第４
図に４−１で示したようになっている。第13図において
DVS信号11である８ビット信号のオア論理をとるゲート2
52の出力は、ADC10のダイナミックレンジのLSB側端を入
力信号が横切った期間のみ、つまりDVS信号11がオール
“0"となったとき“0"となる。このゲート252の出力は
８段構成のシフトレジスタ253に導かれている。シフト
レジスタ253の全ての出力を入力とするNORゲート254の
出力255には、ゲート252の出力をLPFを通した信号に相
当する信号が“1"として得られる。これらのゲート25
2、シフトレジスタ253、ゲート254によりDVS信号11のレ
ベル検出回路281が構成される。この検出回路281の出力
信号255の立ち上りタイミングをNANDゲート256で検出
し、RSフリップフロップ257をセットする。このフリッ
プフロップ257のＱ出力258は、10ビットのデータセレク
タ269のＢ入力に導かれている。なお、データセレクタ2
69のＢ入力データはこの時、図示しないエンコーダによ
りMSB側から“1111111000"に変換されて入力されるもの
とする。データセレクタ269の10ビット出力270とラッチ
272の12ビット出力273は、LSBを一致させて減算器271で
差を取られる。その差信号がシフトレジスタ253のＱ₃出
力のタイミング（ANDゲート278の出力タイミング）で再
びラッチ272に書き込まれる。

上記した動作を繰り返すことにより、クランプレベル
Hs信号139が得られるまで上昇する。Hs信号139が得られ
ると、HSD＝“1"となり同期検出状態となる。HSD＝“1"
の時、切換回路283を構成するデータセレクタ269の出力
270にはＡ信号268が導かれ、ペデスタルクランプモード
となる。DVS信号11は減算器250で（PDL）251“0010111
1"の分だけ減算される。減算器250の出力のサイン（sg
n）ビットは、DVCS信号286として後述するPLL制御回路
に導かれる。また、減算器250のsgnビットを含む８ビッ
ト出力はラッチ263に導かれ、第11図におけるカウンタ2
38からの第12図に示した 周期であるＱ₃₁出力230でサンプリングされる。

加算器265、ラッチ266はデジタル型の積分回路282を
構成している。積分回数はラッチ266のφ入力163で決ま
る。第12図に示したようなカラーバースト期間の積分を
行うため、この積分回数は12回とする。ラッチ266の出
力267のうち、下位２ビットを切捨てた10ビット出力268
がデータセレクタ269のＡ入力に導かれる。

なお、加算器265のＣ₀入力は第11図におけるカウンタ
238からのＱ₃₂出力241が導かれてウォーブリング信号と
なっており、これによりクランプの精度を向上させてい
る。上述した12回の積分が終了すると、ラッチ266には
タイミング発生回路160からのＬ₂Ｒ信号164のタイミン
グでリセットがかかる。

減算器271、ラッチ272もまた積分回路284を構成して
おり、減算器271の入力270がオール“0"となるように積
分がくり返され、これによりペデスタルレベルが安定す
る。なお、タイミング発生回路160からのＬ₁₂φ信号169
及びゲート278の出力はラッチ272のクロックを与える信
号279となり、その反転出力20−１はクランプ用DAC21の
データラッチのクロックに使用される（第１図では省
略）。

（PLL制御回路） PLL制御回路23の原理的な構成例については米国特許
第429133230明細書に述べられているため、ここではPLL
制御回路23についてはその具体的回路構成及び特徴につ
いて述べる。

第14図はPLL制御回路23の概略構成を示すブロック図
である。誤差検出回路300はタイミング信号であるＬ₇φ
信号162,L₂Ｒ信号164,L₆Ｒ信号165に制御されて、DVS信
号11に関し の積分演算を行う。なお、Ｐ_4jのサンプリング点につい
ては第５図のカラーバースト波形５−１上に示す。第５
図で５−２は、演算を行う期間（バースト期間）を示し
ており、本実施例に関してはｋ＝６として使用した。即
ち、６−バースト期間につき上記（１）式の積分演算を
行うことになる。

第５図に示したようにカラーバーストの位相に対して
目標とするサンプリング位相をθとすると、誤差信号は となる。（２）式の誤差演算を行うのが誤差演算回路30
2であり、その演算出力303は誤差積分回路304に導かれ
る。誤差積分回路304の出力24はDAC16に導かれ、これに
よってPLLがかかることになる。（２）式よりθの値
（実際はtamθの値）を可変とすることにより、任意の
サンプリング位相を得ることができる。なお、色相のコ
ントロールは、このtamθの値を可変とすることにより
行う。即ち、色相コントロールデータ発生回路305はコ
ントロール信号49を受けると、予め定められているコン
トロールデータに従ってtamθの値を選び出し、その値
を示す信号306を誤差演算回路302に出力する。

一方、前記（１）式の積分演算結果、つまり誤差検出
回路300の出力301のsgnビットは基準サンプリング位相
検出ゲート回路314に導かれ、ここで基準となるサンプ
リング位相を与える基準位相パルス315が生成される。
この基準位相パルス315は連続的に基準パルスを発生す
る基準パルス発生回路316に導かれ、基準位相、つまりN
TSCの場合でＩ軸、PALの場合でＵ軸をそれぞれ示すφ_C
信号26が基準パルスとして得られる。なお、PALについ
ては基準位相としてＵ軸を得ると共に、PALアイデント
信号を必要とする。

１ビットからなるDVCS信号286はバースト検波積分回
路308に導かれ、カラーバーストの６周期期間、φ_C信号
26でサンプリングされるとともに、そのサンプリング結
果が積分される。積分結果309はPALアイデント信号の安
定性を得るための時定数回路（積分回路に等しい）310
に導かれる。この時定数回路310の出力311とPID信号25
及びタイミング信号であるＬ₁₂φ信号169により、PALア
イデント判定ゲート回路312でPALアイデントが所定の関
係を満しているか否かが判定され、所定の関係にない場
合は、リセット信号313が出力される。PALアイデント発
生回路307は、_HFB信号18を入力とする１段のカウンタ
で、そのカウント出力としてPID信号を得る。リセット
信号313はこのカウンタのリセット端子に入力されてい
る。前記基準サンプリング位相は、PALにおいてはＵ軸
即ち、PID信号25に従ってバースト位相に対して±45°
の位相となる。

第15図にPLL制御回路23のより具体的な回路構成を示
す。DVS信号11はラッチ320に導かれる。ラッチ320のリ
セット信号はＬ₆Ｒ信号165である。ラッチ320の出力321
は減算器322に導かれる。減算器322の出力323はラッチ3
24に導かれ、ラッチ324の出力325はラッチ327に導かれ
る。ラッチ327の出力328は12ビットから成り、減算器32
2の一方の入力となる。この出力328のMSB側から８ビッ
ト分の出力330が誤差演算回路302に導かれる。ラッチ32
0の12ビット出力325もまた誤差演算回路302に導かれ
る。

Ｌ₂信号164,L₇φ信号162は誤差演算回路302を制御す
る信号であり、（１）式で示した積分演算結果において
ラッチ324の出力325に の値が、ラッチ327の出力に の値がそれぞれ来るようラッチ324,327を制御する。積
分結果のデータのうちのサインビット326,329は基準サ
ンプリング位相検出ゲート回路314に導かれる。

今、NTSCでθ＝33°とするとＱ軸（Ｑ−軸）が検出で
き、またPALでθ＝±45°とするとPID信号に制御されＵ
軸が検出できる。

第15図中、ANDゲート338がＱ軸検出用ゲートであり、
ANDゲート339,340がＵ軸検出用ゲートである。各ゲート
338〜340の出力はORゲート341に導かれる。ORゲート341
の出力315は基準パルス発生回路316に導かれる。シフト
レジスタ354は基準軸検出用であり、そのＱ₁出力355が
カウンタ356をリセットする。カウンタ356のＱ₆₂出力35
7はシフトレジスタ358に入力され、_Sクロックで同期
化されてシフトレジスタ358のＱ₁出力よりφ_C信号26と
して得られる。このφ_C信号26の立ち上りタイミングが
Ｑ_-軸を示すことになる。第16図にＬ₇φ信号162,L₆Ｒ信
号165,SR9R信号167、シフトレジスタ354の入力315およ
びそのＱ₁出力355,Q₆₁，カウンタ356のＱ₆₂出力357,φ_S
および第11図のフリップフロップRSS1のＱ出力の各波形
を示した。

色相コントロールは２ビットステップとした。コント
ロールデータ49はデータデコーダ333でデコードされ、
エンコーダROM335でエンコードされる。NTSCの場合、コ
ントロールデータ49が“00"の時θの値を33°（中心
値）に、“01"の時θ＝27°に、“10"の時θ＝37°に、
“11"の時θ＝41°に選ぶことにすると、tan33°はsgn
を含む６ビットで近似すればtan33°＝“010101"とエン
コードされ、同様にtan27°＝“010000",tan37°＝“01
1000",tan41°＝“011100"とエンコードされる。

PALの場合はPID信号25によりエンコード値が制御され
る。PALの時、コントロールデータ“00"はθ＝±45°と
なり、エンコード出力はsgnを含む７ビットで近似しPID
＝“1"の時、“0111111"をエンコード出力として得、PI
D＝“0"（以下単に▲▼という）の時、“100000
0"を得る。コントロールデータ“01"の時θ＝PIDで“01
10000"を、▲▼で“1000000"を得る。コントロー
ルデータ“10"の時PIDで“0111111"を、▲▼で
“1110000"を得る。コントロールデータ“11"の時PIDで
“011111"を▲▼で“1100000"を得る。

このように、色相コントロールに関しては、NTSC信号
及びPID信号25に従って所定のエンコード出力（エンコ
ーダ335の出力）336が得られる。エンコーダ335の出力3
36はtanθの値を示し、誤差演算回路302に導かれる。

誤差演算回路302はラッチ324の出力325とエンコーダ3
35の出力336とを乗算する乗算器332と、この乗算器332
の出力337とラッチ327の出力330とを加算する加算器331
とより成る。タイミング信号（φ_ｍφ）168は乗算器332
の乗算タイミングを与える。加算器331の出力343は誤差
積分回路304における加算器344に入力される。加算器34
4の他の入力は、ラッチ351の出力352である。加算器344
の出力346はラッチ351に導かれている。Ｌ₁₂φ信号はラ
ッチ351のラッチタイミングを与えると共にANDゲート34
8,347に導かれ、オーバーフロー、アンダーフローの検
出タイミングに使用される。

これら加算器344、ラッチ351、ANDゲート347,348で誤
差積分回路304を構成している。ラッチ351は13ビット構
成であり、MSB側から９ビットの出力24が第１図のPLL用
DAC16に導かれる。

上述したようにゲート348はオーバーフロー検出ゲー
トで、出力349が“1"の時ラッチ351をプリセットし、そ
の出力をオール“1"とする。ゲート347はアンダーフロ
ー検出ゲートで、出力350が“1"の時ラッチ351をリセッ
トし、その出力をオール“0"とする。なお、加算器344
の出力353はオーバーフローの出力を示している。

第15図中において、DVCS信号286は加算器361に導かれ
ており、加算器361の出力362はラッチ363に導かれる。A
NDゲート359はPAL時のＵ軸検波位相信号360を出力し、
ラッチ363にクロックとして与える。これらのゲート35
9、加算器361、ラッチ363でバースト検波積分回路308を
構成する。この積分回路308のsgn出力365は時定数回路3
10に導かれ、さらに積分される。

時定数回路310は加算器366とこの加算器366のsgn出力
368およびこれ以外の５ビットの出力367をラッチするラ
ッチ371,372を主体として構成されている。

なお、ANDゲート373,NORゲート374は各々オーバーフ
ロー、アンダーフロー検出用であり、検出タイミング信
号はφ_ｍφ信号168である。ラッチ371の出力377はPALア
イデント判定ゲート回路379に導かれる。今、PALアイデ
ント発生用のカウンタ380の₇₁出力381が“1"で、ラッ
チ371の出力377が“1"であると、Ｌ₁₂φ信号169のタイ
ミングでカウンタ380がリセット信号313によりリセット
され、Ｕ軸検波とPALアイデントを所定の条件に引きも
どす。そしてカウンタ380のＱ₇₁出力にPID信号25が得ら
れる。

（水平カウントダウン回路） 第１図における水平カウントダウン回路32の詳細なブ
ロック図を第17図に示す。水平カウントダウン回路32は
４つの大きなブロック461,462,463,464から構成され
る。連続性および同期性が検出された第６図の周期メモ
リ回路144の出力Ｌ₄out信号149及びタイミング信号14
7、判定回路151のDCK出力152から、到来する水平同期信
号の周期を記憶するのが第２の水平周期メモリ回路461
である。また、こうして記憶された水平周期データ424
を入力として、到来する水平周波数_Hとφ_Sの関係を検
出し、水平標準モードを示すHMOD信号400を判定するの
が水平標準モード検出回路464である。HMOD信号400は第
１図に示したようにＹ−Ｃ分離回路38に導かれており、
HMOD＝“1"の時、周知のようにＹ−Ｃ分離回路38はライ
ン相関を利用してY,C両信号の分離を行う（これはコム
フィルタとして周知である）。

一方、HMOD＝“0"の場合はY,C分離をライン相関を用
いて行うと、場合によっては分離が非常に悪くなる（1H
遅延線上のサンプル点がお互いに画面上ではなれている
場合）ため、Y,C分離は周知の水平方向のサンプル点同
士を使ったBPFにより行う。このようにHMOD信号400はＹ
−Ｃ分離回路38の動作を切換える働きをする。

水平周期メモリ回路461の出力424は水平同期再生回路
462に導かれ、この再生回路462によって水平ドライブ信
号（_HDout）34を得る。_HFB信号18と到来するHs信号
139の位相を比較し、所定の位相関係にない場合、水平
同期再生回路462に信号458を出力して、位相を引込むた
めの回路が水平位相検出回路463である。

以下、第17図の各ブロック461,462,463,464をさらに
詳しく説明する。

（ａ） 水平周期メモリ回路461 Ｌ₄out信号149は減算器401に導かれる。一方、第６図
のラッチパルス発生回路146からのSR₆Ｑ₁out信号147は
水平周期メモリタイミング発生回路408に導かれ、この
回路408で各種のタイミング信号409,410,411が発生され
る。これらのタイミング信号409,410,411は第６図の判
定回路151よりのDCK信号152により制御される。減算器4
01の出力402は差分検出ゲート回路405に入力され、その
差分値が検出される。このゲート回路405は差分値の大
きさにより、時定数切換回路403及び制御信号発生ゲー
ト回路417に制御信号403−1,407を供給し、また差分値
が零の場合は加算器412にウォーブリング信号406を与え
る。時定数切換回路403は上記の差分値に従って系の時
定数を制御するよう動作する。時定数切換回路403の出
力404は、加算器412に導かれる。加算器412の他の入力
はMSB側の11ビットから成る16ビットであり、水平周期
値メモリ回路421の出力424と、水平周期補正メモリ回路
422の16ビットのうちLSB側５ビットの出力423とからな
る信号425である。加算器412の出力16ビットのうちMSB
側11ビットは、切換回路415に導かれる。

切換回路415の他の入力には標準水平周期発生回路426
の出力427が導かれる。水平周期値が所定の条件を満た
す値でない場合（例えば電源ON時）、水平周期が異常で
あることを異常値検出ゲート回路431で検出し、水平周
期値プリセット回路433に検出信号432を送る。水平周期
値プリセット回路433は、信号432と共にHDS信号280が入
力されることによって、制御信号発生ゲート回路417に
信号434を供給する。これによりゲート回路417は、水平
周期値メモリ回路421にプリセットタイミング信号419を
供給するとともに切換回路415に切換信号420を供給し、
切換回路415を通してメモリ回路421を信号427でで与え
られる標準水平周期値にプリセットする。

第18図に水平周期メモリ回路461の具体的回路構成を
示す。水平周期メモリタイミング発生回路408は、６段
のシフトレジスタ484、ANDゲート485、RSフリップフロ
ップ491を有する。第23図には各タイミング信号のタイ
ムチャートを示した。

第23図より理解できるように、ゲート485はDCK信号15
2が“1"の時、自己リセット信号487を出し、シフトレジ
スタ484のＱ₃以降の出力は出ないことになる。即ち、差
検出がφ_Sで±“3"以上の値であると周期メモリは何の
動作も行わず、前の状態を保つことを示している。

減算器401の出力は８ビットが有効ビット長となって
おり、その８ビットの信号474はデータセレクタ475のＢ
入力となる。一方、８ビットの信号474のうち、LSB側３
ビットの信号473はデータセレクタ475のＡ入力となる。
さらに、信号474のMSB側６ビットの信号472,LSB側２ビ
ットの信号471は差分検出ゲート回路405に導かれ、両者
の差分つまり減算器401の出力の大きさが検出される。
差分検出ゲート回路405において、６入力ANDゲート479,
6入力NORゲート480の各出力は、ORゲート482に導かれ
る。ORゲート482の出力478は差分が±“3"以内の場合、
“1"となり±“3"以上の値となると“0"となる。

データセレクタ475の出力404は11ビット構成となって
いる。例えば減算器401の出力が＋“2"の時、Ａ入力473
には“010"が入力されており、ORゲート482の出力478は
“1"となる。この時データセレクタ475の出力404はMSB
側から“00000000010"となる。一方、減算器401の出力
が＋“8"の時、Ｂ入力474には“00000100"が入力されて
おり、ORゲート482の出力478は“0"となる。この時デー
タセレクタ475の出力404は“00000100000"となる。

即ち、差分（信号474）が大きいと後述する系の収束
を早めるべく時定数を小さくし、差分が小さい場合は系
の安定度を確保するために時定数を大きくしている。従
って水平周期メモリ回路461の収束は早く、しかも一定
の値まで収束すると時定数を大きくするため、水平周期
メモリ値が高性能に得られる。

データセレクタ475の出力404は加算器412に導かれ
る。加算器412の他の入力は水平周期値メモリ回路421の
11ビット出力424と、５ビットよりなる水平周期補正メ
モリ回路422の出力514,516とより構成される16ビット信
号425である。両入力404,425はLSBをそろえて加算され
る。

加算器412のウォーブリング入力406（加算器LSBに
“1"を加算する）は、差分検出ゲート回路405が零を検
出した時、ANDゲート483の出力として得られるものであ
る。16ビットからなる加算器412の出力476のうちMSB側1
1ビット508は、データセレクタ509のＢ入力に導かれ
る。これに引続く３ビット507は水平周期補正メモリ回
路422内のラッチ513に導かれ、またLSB側２ビットはラ
ッチ515に導かれている。データセレクタ509のＡ入力42
7には標準水平周期の値が出力されている。即ち、NTSC
で“1054"の値“10000111110",PALで“1199"の値“1001
0101111"である。データセレクタ509の出力510はラッチ
512に導かれる。

第18図において、水平周期値の異常を検出する異常値
検出ゲート回路431は予め定められた範囲内に周期値が
あるか否かを判定するゲート回路で、NTSCでは、周期値
が“1024"〜“1088"内にあるか否かを６入力ANDゲート5
17で検出する。PALにおいては“1160"〜“1224"内にあ
るか否かをANDゲート519−１で検出する。周期値424が
所定の値にないとNORゲート521の出力522は“1"とな
り、ORゲート501に導かれる。ORゲート501の他方の入力
はHSD信号280である。

シフトレジスタ503の入力502が“1"となると、ANDゲ
ート504の出力505が“1"となり、この出力505はデータ
セレクタ509を制御する。ANDゲート500はこの時_Sクロ
ック499を出力する。このANDゲート500の出力499および
シフトレジスタ484のＱ₅出力490は、ORゲート497に導か
れる。ORゲート497の出力498はラッチ512,513,515のク
ロック入力となる。ゲート504の出力505はまた、ラッチ
513をリセットすると共に、ORゲート495を通してラッチ
515をリセットする。

信号477とフリップフロップ491のＱ出力492はANDゲー
ト494,ORゲート495を通してラッチ515をリセットする。
第24図に水平周期値プリセット回路のタイムチャートを
示す。

（ｂ） 水平標準モード検出回路464 第19図に水平標準モード検出回路464の詳細な回路図
を示す。第19図において、水平標準モード検出ゲート回
路428は、水平周期値メモリ回路421の出力424の値を検
出し、標準モードと判断すると出力550に“1"を出力す
る。

第20図にNTSC,PAL各々に対する標準モードを定義した
図を示す。今、 の値を考えると、第20図の560に示すようにＮの値が“9
04"〜“916"となる入力に対してHMOD＝“1"（標準モー
ド入力を示す）とし、それ以外をHMOD＝“0"とする。56
0は水平周期値メモリ回路421の出力を第18図のラッチ51
2の出力値で示したものである。すなわち、ラッチ512の
出力で見ると“1048"〜“1060"がHMOD＝“1"の範囲とな
る。562,563は同様にPALについて示した。PALの場合、
ラッチ512の出力で見ると“1192"〜“1208"となる入力
に対してHMOD＝“1"となる。

第19図においてゲート540,541,542がNTSCのHMODを検
出するためのものであり、ゲート544,545,547はPALのHM
ODを検出するためのものである。検出信号550はタイミ
ング信号であるSR12Q₆信号493とともにANDゲート551に
入力され、カウンタ555をリセットすると共にRSフリッ
プフロップ558をセットする。また信号550の反転信号
は、信号493とともにANDゲート552に入力され、カウン
タ555の入力信号となる。RSフリップフロップ558のリセ
ットはカウンタ555の各入、出力の論理積をとるNANDゲ
ート556の出力557により行なわれる。図示したように積
分回路430は、HMOD＝“0"となる入力に対しては水平同
期入力連続８個の積分が成立する必要があり、この積分
によりHMOD信号400の安定度を向上している。このため
結果的にはＹ−Ｃ分離の安定性が確保される。

（ｃ） 水平同期再生回路462 第17図において、水平同期再生回路462は基本的に
は、水平周期値Ｌ₁₅出力424に従って、水平同期信号を
再生する水平同期カウンタ回路445を動作させ、所定の
_HDout信号34を得るものである。

第21図に水平同期再生回路462の具体的回路構成を示
す。水平カウンタプリセット値演算回路435には第18図
のラッチ512の出力424と、水平カウンタ制御量エンコー
ダ回路459の出力460が導かれ、加算器570−１で加算さ
れる。エンコーダ回路495の出力460は水平カウンタのカ
ウント数を制御して水平位相を引き込むためのデータで
あり、Hs信号139と_HFB信号18の位相が一致していると
オール“0"となる。11ビットからなる加算器570−１出
力はラッチ570−２に導かれ、_S信号に位相同期させら
れる。

ラッチ570−２の出力436は11ビットの比較器571から
なる一致検出回路437に導かれる。比較器571の他の入力
は、水平カウンタ572の出力11ビットである。比較器571
の一致出力438はカウンタ572のプリセット端子PTに与え
られると同時に、水平ドライブパルス発生回路439内の
シフトレジスタ576に導かれる。シフトレジスタ576の
₁出力577はRSフリップフロップ578をセットする。シフ
トレジスタ576のＱ₁出力441はカウンタ572にプリセット
がかかったという情報を示す信号で、水平位相検出回路
463に導かれる。

水平カウンタ572は_HDout信号34用のカウンタで、φ
_Sをクロック入力とする11段のカウンタにより構成され
ている。このカウンタ572のプリセットデータはNTSCの
場合、カウント値にして“145"となり、PALで“65"であ
り、これらはプリセットデータ発生回路574より与えら
れる。このプリセット値は、第７図の水平周期検出カウ
ンタ213のプリセット値より１カウント進んだ値を使用
している。そして573のカウント値はANDゲート573を通
してＴ_HC信号447として取出される。

水平ドライブパルス発生回路439内のRSフリップフロ
ップ578のリセット信号はゲート579,580,581により得ら
れる。フリップフロップ578の出力に_HD信号440が得ら
れる。_HD信号440はφ_Sクロック単位で制御されたドラ
イブパルスである。

第25図に比較器571の出力445、シフトレジスタ576の
Ｑ₁出力441,_HD信号440、及びNTSC,PALにおけるカウン
タ572のカウント値を示した。

第26図には一般的な_HD信号440,_HFB信号18,T_HC47
7、およびNTSC,PALにおけるカウンタ572のカウント値の
概要と位相関係を示した。同図よりＴ_HC信号447の立ち
上りタイミングである832カウントは、_HFB信号18の１
周期のほぼ中間に位置していることが理解できる。

第18図の水平周期補正メモリ回路422の５ビット出力
（MSB側３ビット514,LSB側２ビット516）はデコーダ回
路448に導かれる。

第21図においてデコーダ回路448,590は５ビット入力3
2出力のデコーダで構成される。デコーダ590は５ビット
入力が“00000"の時、第１のデコーダ出力587が“1"と
なる。また、“00001"の時、第２のデコード出力588が
“1"。“11111"の時最終デコード出力589が“1"とな
る。デコーダ590の出力581,588,…589は選択ゲート回路
444におけるANDゲート583,584…585の一方の入力とな
る。

_HD信号440は62個のインバータ列からなるタップ付
の水平ドライブパルス遅延回路442に入力されると同時
に、ゲート583に導かれる。遅延回路442の62個のインバ
ータ列の総遅延量はφ_Sの１周期が望ましく、今φ_Sとし
NTSCの場合を仮定すると総遅延量が70nsecとなり、イン
バータ１段当りの遅延量は約1nsec程度になる。遅延回
路442からは２つのインバータ毎に582,586のように出力
線が出され、各出力が選択ゲート回路444におけるANDゲ
ート583,584,…585の一方の入力に与えられる。ANDゲー
ト583,584,…585の計32ビットの出力はORゲート586に導
かれ、ORゲート586の出力に_HDout信号34が得られる。

このように、水平周期補正メモリ回路422の出力に従
って_HD信号440を遅延させた出力を選択し、_HDout信
号34を得ている。この結果、_HDout信号34はφ_Sクロッ
ク単位よりさらに高精度な分解能が得られることにな
る。

第29図は、この効果をTV画面上の具体的なパターンに対
応させて説明するための図である。第29図（ａ）は本来
画面上に映されるべき縦線を示す。同図（ｂ）は上記水
平周期補正を行わないでφ_S単位に_HDout信号34が出力
される場合の縦線の表示例を示したものである。

φ_S≠Ｎ・_H（即ちφ_Sと_Hの関係が整数倍の関係にな
い場合、例えばPALの標準信号がそうである）のとき、
本来表示されるべき縦線（図中破線）29−４は実線で示
したように表示され、29−1,29−2,29−３の点で示した
ようにφ_S周期の幅のギヤを生じる。φ_S周期はPALで約5
6nsecであるため、このギヤは肉眼で感知されてしま
う。このギヤを画面上で肉眼の検知眼以下にしなければ
高品位テレビジョン受像機としては十分でない。

本実施例では、このギヤを十分検知限以下にもって行
くため、上述したように第18図における水平周期補正メ
モリ回路442の出力514,516により第21図における_HD信
号440の遅延量を制御することにより、水平同期再生の
分解能をφ_S単位以下にまで向上させている。この結
果、第29図（ｃ）に示すようにギヤ成分は同図（ｂ）に
示すものより理論的には1/32に減少し、実用上全く問題
とはならない。

（ｄ） 水平位相検出回路463 第17図において、水平位相検出回路463は、到来する
水平同期信号（実際の信号としてはHs信号139）と、
_HFB信号18の位相関係を検出し、検出された位相情報に
従って水平同期再生回路462を制御し、結果的にHs信号1
39と_HFB信号18とを所定の位相関係にするべく位相引
込みを行うための回路である。この場合、位相の引込み
は連続的に、しかも引込み時期は早く行うよう構成され
ている。

第22図に水平位相検出回路463の具体的回路構成を示
す。第22図において_HFB信号18は_HFB検出回路450の
シフトレジスタ600に導かれ、NANDゲート601でその立ち
上りが検出される。_HFB信号18の立ち上りが検出され
ると、その検出信号451により_HFBタイミング発生カウ
ンタ回路463内のRSフリップフロップ603をセットする。
フリップフロップ603の出力604は８段構成のカウンタ
641のプリセット端子に入力される。カウンタ641のプリ
セット値はNTSCの場合“20"カウント、PALの場合“0"カ
ウントとなっており、以下の比較パルスをNTSC,PAL共用
としている。カウンタ641の出力605は比較パルス発生回
路454に導かれる。比較パルス発生回路454は到来するHs
信号139に対する_HFB信号18の各種タイミング信号（比
較パルス）を発生する。比較パルスはTP1,TP2…TP6の６
種類あり、図示したようにゲート606,607,608,609,610,
611およびRSフリップフロップ618,619,620,621,622より
作られる。ゲート611の出力612がTP1であり、フリップ
フロップ619の出力624がTP2、フリップフロップ618の出
力623がTP3、フリップフロップ620の出力626がTP4、フ
リップフロップ622の出力628がTP5、フリップフロップ6
21の出力627がTP6である。

第27図に位相が引込まれた状態の_HFB信号18、カウ
ンタプリセットタイミング604（CTR9PT）,Hs信号139,TP
1,TP2,TP3,TP4,TP5,TP6の各タイムチャートをカウンタ6
41のカウント値とともに示した。第27図中カウンタ（CT
R9）541のカウンタ値“104"〜“108"は_HFB信号18のパ
ルス“1"の期間のほぼ中間の値を取ったものであり、こ
の位置にHs信号139が引込まれることになる。

比較パルスTP1,TP2は図示したように引込み位置の両
側に位置するパルスで、水平位相が少しずれていること
を検知するパルスである。TP3,TP4は_HFB信号パルス
“1"の中にある図示したような比較パルスで、引込み位
置から約クロックφ_Sで60個程度ずれていることを検知
するパルスである。TP5,TP6は例えばTVのチャンネル切
換等により_HFB信号18Hs信号139の位相が大きくはずれ
ていることを検知するパルスであり、互いにＴ_HC信号
（第22図447）のタイミングで切換えられる。

第22図において、比較パルスTP1612,TP2624,TP2625,T
P3623,TP4626,TP5622,TP6627は位相比較回路47に導か
れ、Hs信号139との位相比較、検出が行われる。TP3623,
TP4626,TP5622,TP6627は４ビットから成るラッチ629に
導かれる。ラッチ629のクロックにはHs信号139が導かれ
ている。

ラッチ629の出力には、例えばTP3が“1"の時Hs信号13
9が入力される（TP3内にHsが存在する状態）とPI−８信
号594が“1"となる。このように比較パルスTP3,TP4,TP
5,TP6内にHs信号139が到来すると比較パルス入力に従っ
てラッチ629の出力が“1"となる。各比較パルスに対応
するラッチ629の出力をPI−８信号594,PI＋８信号593,P
I＋32信号591,PI＋32信号592とする。これらの信号のサ
フィックス−8,＋8,＋32,−32は対応するラッチ出力が
“1"の時の、第21図の水平同期カウンタ572のカウント
値の制御値を示している。例えばPI＋32信号591は水平
同期カウンタ572のプリセットタイシブを32カウント分
遅らすことにより位相引込みを行うための信号となる。
第22図において、ラッチ629のリセット端子には第21図
のフリップフロップ576からのSR13Q₁信号441が入力され
ており、水平同期カウンタ572にプリセットがかかる毎
にランチ629はクリアされる。所望の位相に近い比較パ
ルスTP1612,TP2624は引込みの安定度を確保するため、T
P3,TP4,TP5,TP6の場合とは別に取扱われる。TP1パルス6
12はHs信号139とともにANDゲート630に入力され、ゲー
ト630の出力は２段構成のカウンタ632に導かれる。カウ
ンタ632のリセット端子Ｒ^＊にはTP1・Hsの論理出力が導
かれている。ゲート633を通してフリップフロップ634を
セットし、SR13Q₁信号640でリセットすると、PI−２信
号596が得られる。即ち、Hs信号139がTP1信号612の中に
連続して４回存在すると、制御信号PI−２が得られる。
TP2信号624についても全く同様に、フリップフロップ63
9の出力からPI＋２信号595が得られる。

第21図において位相比較回路457の出力PI−２信号59
6,PI＋２信号595,PI−８信号594,PI＋８信号593,PI−32
信号592,PI＋32信号591は水平カウンタ制御量エンコー
ダ回路459に導かれる。このエンコーダ回路459は図示の
如く例えばPI＋32信号591が“1"の時、＋32の値を示す
“0100000"を出力し、PI−32信号592が“1"の時、出力4
60に−32の値を示す“1100000"を出力する。そしてエン
コーダ459の出力460は、水平カウンタプリセット値演算
回路435内の加算器570に導かれる。

（垂直カウントダウン回路） 第１図における垂直カウントダウン回路36は第28図に
示したように、垂直再生回路36−１とHs信号139が検出
されているか否かを判定する同期確立判定回路36−２と
なり構成される。垂直再生回路36−１については、公知
文献：特開昭55-159673号公報「垂直同期回路」におい
て基本的な回路例が詳細に述べられているので参照され
たい。本発明の実施例における垂直再生回路36−１は上
記公知文献の一部を変更すればよい。この変更部分につ
き述べると、第28図におけるカウンタ651,13,653は上記
公知文献の第４図中の10,12に相当する各々２段構成の
カウンタである。本実施例においてはQ86信号650をカウ
ンタ651の入力クロックとし、カウンタ651のＱ₂出力652
をカウンタ653の入力とし、カウンタ653から２・_Hの
信号を得る。また、カウンタ651のリセット入力はSR13Q
₁信号441となり、カウンタ653のリセット入力はSR13Q₁
信号＋Reset1（上記公知文献の第４図参照）となる。ま
た、上記公知文献におけるCSの代りにCSV信号126を使用
すればよい。第28図の_VDout信号37が垂直ドライブ信
号である。_VDout信号37は、カウンタ660に導かれる。
カウンタ660のリセット入力はHs信号139となっている。
RSフリップフロップ663は同期確立の判定状態を記憶す
るもので、Hs信号662でセットされ、NANDゲート661の出
力でリセットされる。即ち、_VDout信号１周期のうち
にHs信号139が１個以上出力されると、同期が確立して
いると判定され、フリップフロップ663のＱ出力が“1"
となる。このＱ出力はシフトレジスタ665で_S信号に同
期され、シフトレジスタ665の出力からＨ信号280が得ら
れる。即ち、同期が確立しているとHSD＝“1"となる。
実際には、フリップフロップ663のＱ出力は図示したよ
うにRS18Q＋_VDout・Q141のようにORを取られ、信号66
4としてシフトレジスタ665に導かれる。信号664はHSDの
２垂直期間に１回の割合で前記クランプ回路19を初期状
態とするための信号となる。

【図面の簡単な説明】 図は本発明の一実施例を説明するためのもので、第１図
はデジタルTV受像機の要部のブロック図、第２図は同実
施例中に示す回路の表記方法を説明するための図、第３
図および第４図は同実施例の動作を説明するためのADC
のダイナミックレンジおよびビデオ信号波形図、第５図
はPLL回路の原理を説明するためのバースト波形図、第
６図は同期検出・タイミング発生回路のブロック図、第
７図は同期分離回路および水平同期幅検出回路の具体的
回路図、第８図〜第10図は第７図の動作を示すタイムチ
ャート、第11図はバーストフラッグ・PLL・クランプ用
タイミング発生回路の具体的回路図、第12図は第11図の
動作を示すタイムチャート、第13図はデジタルクランプ
回路の具体的回路図、第14図はPLL制御回路のブロック
図、第15図はPLL制御回路の具体的回路図、第16図は第1
5図の動作を示すタイムチャート、第17図は水平カウン
トダウン回路のブロック図、第18図は水平周期メモリ回
路の具体的回路図、第19図は水平標準モード検出回路の
具体的回路図、第20図は第19図の動作を説明するための
図、第21図は水平同期再生回路の具体的回路図、第22図
は水平位相検出回路の具体的回路図、第23図および第24
図は第18図の動作を示すタイムチャート、第25図および
第26図は第21図の動作を示すタイムチャート、第27図は
第22図の動作を示すタイムチャート、第28図は垂直カウ
ントダウン回路の回路図、第29図は第21図の動作を説明
するための図である。 11（DVS）……デジタルビデオ信号、27……同期検出・
タイミング発生回路、32……水平カウントダウン回路、
35,400（HMOD）……標準モード検出信号、38……Ｙ−Ｃ
分離回路、139（Hs）……水平同期検出信号、461……水
平周期メモリ回路、464……水平標準モード検出回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】デジタル化されたデジタルビデオ信号が入
   力される入力端と、 前記デジタルビデオ信号がカラーサブキャリアと所定の
   対応関係を有する標準モード信号であるか、前記所定の
   対応関係を有さない非標準モードの信号であるかを検出
   するモード検出手段とを有するデジタルテレビジョン受
   像機において、 前記モード検出手段は、 前記デジタルビデオ信号から水平同期信号を検出する水
   平同期信号検出手段と、 この水平同期検出手段により検出された前記水平同期信
   号の周期を計測して記憶する水平周期値メモリ回路と、 前記水平周期値メモリ回路の周期計測出力データに基づ
   き、到来するデジタルビデオ信号が標準モードか否かを
   所定のタイミングで繰り返し検出し、その検出結果を出
   力する水平標準モード検出ゲート回路と、 この水平標準モード検出ゲート回路が前記検出結果とし
   て標準モードであることの出力を得たときは水平標準モ
   ード検出信号を標準モードの信号処理指令を示す第１の
   状態とし、標準モードでないことの出力を得たときは、
   この出力を積分し、この積分結果が標準モードでないこ
   とを連続して所定回数示す場合には前記水平標準モード
   検出信号を非標準モードの信号処理指令を示す第２の状
   態とする積分回路とを具備したことを特徴とするデジタ
   ルテレビジョン受像機。