JPH0777424B2 - デジタルテレビジョン受像機 - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、ベースバンドのビデオ信号処理をデジタル的
に行うデジタルテレビジョン受像機に係わり、特にその
水平同期信号作成回路に特徴を持つものである。

［発明の技術的背景とその問題点］ テレビジョン信号を処理するに際しては、放送された信
号に含まれる同期信号に追従して、かつ精度良く同期信
号を分離することが重要である。ベースバンドのビデオ
信号をデジタル処理する場合は、特に同期信号の精度が
要求され同期信号の位置が不正確であるとデジタル信号
の大きな時間的なずれを生じ、画質劣化の原因となる。

［発明の目的］ そこで本発明の目的は、特にデジタルビデオ信号を処理
する回路において水平同期信号を得るのに、その正確性
と安定性を得ることができるデジタルテレビジョン受像
機を提供することにある。

［発明の概要］ 本発明では、ビデオ信号をデジタル化した後、信号処理
を行うデジタルテレビジョン受像機において、 前記デジタルビデオ信号から水平同期信号を検出する手
段は、 前記デジタルビデオ信号から複合同期信号を分離する分
離手段と、前記分離手段より分離された前記複合同期信
号の各パルスの前縁でクロックのカウントを開始し、カ
ウント値が所定値に達する毎に第１の水平同期検出信号
を発生する水平同期検出用カウンタ手段と、前記水平同
期検出用カウンタ手段が前記所定値までのカウントを終
えるまでは、前記分離手段から前記水平同期検出用カウ
ンタ手段に前記複合同期信号が入力するのを禁止する制
御ゲート手段と、前記水平同期検出用カウンタ手段より
発生される前記第１の水平同期信号のうち所定の周期で
連続して発生される信号を第２の水平同期信号として選
択して出力する周期性・連続性検出手段とを備える。

［発明の効果］ 本発明によれば、デジタルビデオ信号から複合同期信号
を分離し、複合同期信号の各パルスの前縁からカウント
を開始しカウント値が所定値に達する毎に前記パルスか
らずれて第１の水平同期検出信号を発生し、この第１の
水平同期信号のうち所定の周期で連続して発生される信
号を第２の水平同期信号として選択して出力している。
よって、複合同期信号の各パルスからずれて第１の水平
同期信号が発生するようになっているので、各パルスに
ノイズなどの外乱が混入していてもこれに影響を受ける
ことが無く安定した第２の水平同期信号を得ることがで
きる。また、第２の水平同期信号も、第１の水平同期信
号のうち周期が連続しているものを選択するので、正確
な水平同期信号を得ることができる。

［発明の実施例］ 第１図に本発明の一実施例のデジタルTV受像機の要部の
ブロックを示す。図において、交流的に結合されている
アナログビデオ信号１は、バッファ回路２に入力され
る。バッファ回路２の出力３は、帯域制限のためのロー
パスフィルタ（LPF）４に導かれる。LPF4のカットオフ
周波数は本システムをNTSC、PALで共用するため5.5MHz
になっている。帯域制限されたビデオ信号出力７はバッ
ファアンプ回路８に入力される。バッファアンプ回路８
はアナログビデオ信号１が1V_P-Pで入力された時に、後
段のA/Dコンバータ（ADC）10の入力信号９がほぼ2V_P-P
となるように調整されている。ADC10は入力信号９をサ
ンプリングクロック（φ_Ｓ）12でサンプリングし、例え
ば８ビットに量子化して出力する。サンプリングクロッ
ク（φ_Ｓ）12の周波数_Ｓは_Ｓ ＝４_SC（_SC＝カラーサブキャリア周波数） である。

φ_S12はデジタル回路62に導かれる。φ_S12は同期した８
ビットのデジタル化されたビデオ信号11（以下DVS信号
という）も又同様にデジタル回路部62に導かれる。デジ
タル回路部62内のブロックは全てデジタル回路で構成さ
れている。DVS信号11は同期検出・タイミング発生回路2
7に導かれる。同期検出・タイミング発生回路27はDVS信
号11から同期パルスを検出し、その同期パルス検出信号
に従って各種のタイミング信号28,29,30,31,32を発生す
る。

ペデスタルクランプ回路19はビデオ信号１の直流再生の
ための回路であり、タイミング信号32によりDVS信号11
のペデスタルレベルを検出し、ペデスタルレベルが所定
の値になるような制御信号20を出力する。クランプ回路
19の出力20はD/Aコンバータ（DAC）21に導かれ、アナロ
グ信号に変換される。DAC21の出力22は抵抗を経てバッ
ファアンプ回路８の入力にクランプ用電圧として重畳さ
れ、そのDCレベルを制御する。

タイミング信号31はPLL（Phase Locked Loop）制御回路
23に必要なタイミング信号である。PLL制御回路23はサ
ンプリングクロック（φ_Ｓ）12の周波数及び位相を制御
するための回路である。即ち、ADC10〜同期検出・タイ
ミング発生回路27〜PLL制御回路23〜DAC16〜VCXO13〜AD
C10のループでPLL回路を形成している。本実施例では、
基本的にはNTSC入力の場合、φ_S12の位相の１つがＩ軸
に一致するように、PAL入力の場合、Ｕ軸に一致するよ
うにPLLがかかるようになっている。NTSC,PAL入力の切
換情報は信号15（以下、NTSC/PAL切換信号という）より
得られる。PLL制御回路23の制御信号出力24はDAC16に導
かれ、アナログ信号14に変換される。このアナログ制御
信号14は電圧制御型水晶発振器（VCXO）13に導かれ、こ
れによりVCXO13の出力にサンプリングクロックφ_S12を
得る。VCXO13の水晶発振子はNTSC/PAL切換信号15によっ
て切換えられ、所定のφ_Ｓが得られるようになってい
る。なお、本実施例のPLL制御システムの原理的な実施
例については米国特許第4291332号明細書に述べられて
いる。

第１図でコントロールデータ17はデジタルTV受像機のコ
ントロールを行うデジタルデータであり、例えばリモコ
ン受信回路（図示せず）から得られる。コントロールデ
ータ17はデコーダ47によりデコードされ、各部のコント
ロールを行う。このデコードされたコントロール信号
は、色飽和度およびコントラスト・ブライトコントロー
ル信号48と色相コントロール信号49とからなっている。
色相コントロール信号49はPLL制御回路23を介してサン
プリングクロックφ_S12の位相を変えることにより、色
相をコントロールする。PLL制御回路23には又、水平フ
ライバック信号（以下_HFB信号と言う）18が入力され
ており、PAL入力時の周知のパルアイデント（PAL Iden
t）信号（以下PID信号と言う）25を発生する。

同期検出・タイミング発生回路27のタイミング信号出力
29は、水平カウントダウン回路32に導かれる。水平カウ
ントダウン回路32は_HFB信号18を用いてタイミング信
号29から水平同期再生を行い、水平ドライブ信号（_HD
out）34を出力する。水平カウントダン回路32はまた、
サンプリングクロック（φ_Ｓ）12と水平同期信号との関
係を判定し、NTSC信号入力の場合φ_Ｓ≒910_Ｈ（_H;
水平周波数）のとき、PALの場合φ_Ｓ≒1135_Ｈのとき
水平同期標準モード（HMOD）信号35を出力する。同期検
出・タイミング発生回路27のタイミング出力30及び水平
カウントダウン回路32の出力33は、垂直同期再生を行う
垂直カウントダウン回路36に導かれている。垂直カウン
トダウン回路36は再生された垂直同期信号（_VDout）3
7を出力する。_HD out信号34はドライバ回路（Ｈドライバ）50で増幅
された後、信号線51を経て水平偏向系（図示せず）に導
かれる。

一方、_VDout信号37は垂直ランプ発生、及び垂直ハイ
ト制御回路を含むＶランプハイト回路52に導かれ、その
出力53は垂直偏向系（省略）に導かれる。

DVS信号11はまた輝度信号（Ｙ）と色度信号（Ｃ）とを
分離するＹ−Ｃ分離回路38に導かれる。Ｙ−Ｃ分離回路
38は垂直相関を利用してＹ−Ｃ分離を行う分離回路（コ
ムフィルタとして周知である）と、垂直相関を用いない
で水平方向のサンプル点を用い、水平相関のみによりフ
ィルタを構成した分離回路（バンドパスフィルタとして
周知である）とを有し、HMOD信号35により分離回路が選
択される。即ちHMOD＝“1"の時コムフィルタＹ−Ｃ分離
を行い、HMOD＝“0"時はバンドパスフィルタを用いてＹ
−Ｃ分離を行うように構成されている。Ｙ−Ｃ分離回路
38にはNTSC/PAL切換信号が導かれており、この切換信号
に従って１水平遅延量が切換えられるごとくなされてい
る。この遅延量はNTSCで910ビット遅延、PALでは1135ビ
ット遅延である（1Hデイレイラインとして周知であ
る）。

分離された色信号（Ｃ信号）39と、色復調の基準位相を
与えるパルス（φ_Ｃ）26とPID信号25、コントロール信
号48、バーストフラッグパルスBFP28は、色プロセス回
路41に導かれる。色プロセス回路41は自動色飽和度コン
トロール（ACC）回路、カラーキラー回路、およびφ_C26
を基準パルスにして２軸の同期検波により色信号（NTSC
でI,Q信号、PALでU,V信号）を復調する色復調回路とか
ら構成されている。色プロセス回路41に入力されたコン
トロール信号48はACC回路を制御し、色飽和度、つまり
色の濃さを制御する。色プロセス回路41の出力42として
は、復調出力I/U,Q/Vが得られる。

Ｙ−Ｃ分離回路38で分離された輝度信号（Ｙ′信号）40
はＹプロセス回路43に導かれる。Ｙプロセス回路43の他
方の入力はコントロールデータ信号48であり、この信号
によってブライト、コントラストが制御される。このＹ
プロセス回路43はブライト、コントラスト制御回路と水
平、垂直の輪郭補正信号を得る回路とより構成され、制
御あるいは補正されたＹ信号44を出力する。

色復調信号42とＹ信号44はRGBマトリックス回路45に導
かれ、所定のマトリックス演算により３原色R,G,Bの信
号46となる。このR,G,Bの信号46はDAC54によりアナログ
信号にもどされる。DAC54はR,G,B用の８ビットのDAC3個
から構成されており、その出力55はバッファアンプ56に
導かれる。バッファアンプ56は入力信号を増幅しR,G,B
の出力57,58,59を色出力回路（図示せず）へ導く。色出
力回路はCRT60に接続されている。

次に、第１図の要部の具体的な構成を詳細に説明する。

まず、第２図は以下の詳細な説明に関し、表記上の説明
を行うための図である。なお以下の説明においては正論
理を使用することにする。

第２図（ａ）は加算器を示している。Ｎビットからなる
Ａ入力70とＭビットからなるＢ入力71に対し、Ａ＋Ｂ出
力73はＬビットになることを示している。Co72は最低位
ビットに加わるキャリー入力を示している。（ａ）に示
したように複数ビットから成る信号は という様に表記することにする。

同図（ｂ）は減算器を示している。Ａ入力75,B入力77は
加算器78で加算され、Ａ−Ｂ出力76となる。図示したよ
うに加算器78の入力のうち減算する入力に対して、一の
符号を付すことにする。

同図（ｃ）はＮビットのラッチ回路を示している。入力
80はラッチ83に導かれクロック79の立ち上りタイミング
でラッチされ、出力84となる。図中信号82はリセット端
子Ｒへの入力を示し、信号82が“1"の時ラッチ出力84は
オール“0"となる。また、図中信号81はプリセット端子
Prへの入力を示し、この信号81が“1"の時、出力84はオ
ール“1"となる。

同図（ｄ）はシフトレジスタを示している。信号85は入
力を示し、信号86はシフトクロック（φ）、信号88は出
力である。信号87はリセット端子Ｒの入力であり、これ
が“1"の時出力88はオール“0"となる。

同図（ｅ）は同期型のＭビットカウンタを示す。入力ク
ロックが90であり、クロック同期型リセット信号が91で
あり、出力が92である。図中Ｎがカウンタ番号を示し、
ｊ＝１〜ＭはＭ段のカウンタ段であることを表わしてい
る。なお、クロック90に対して非同期型のリセット端子
を有するカウンタについてはリセット端子をＲ^＊と表記
する。

同図（ｆ）はクロック周期型プリセッタブルカウンタを
示している。即ち96はプリセットデータ入力を示し、95
はプリセットタイミング信号入力を示す。

同図（ｇ）はNAND型のセットリセット（RS）フリップフ
ロップを示し、端子入力99が“0"の時、Ｑ出力101は
“1"となる。

同図（ｈ）はデータセレクタを示し、Ａ入力104,B入力1
05を選択信号（Ｓ）109に従って108として出力する。出
力108の論理はＳ・Ａ＋・Ｂとなる。即ち、Ｓ＝“1"
の時出力108にはＡ入力104の情報が出力され、Ｓ＝“0"
の時出力108にはＢ入力105の情報が出力される。

なお、以下の説明において複数段のカウンタのカウント
状態を入力クロック単位で表現する場合には、カウンタ
出力を上位ビットからQ_N,Q_N-1,…Q₃,Q₂,Q₁とした時、
“000…000"を零とし、“000…001"を１、“000…010"
を2,“000…011"を３という表現することにする。

（同期検出・タイミング発生回路） 第１図において、ペデスタルクランプ用DAC21の出力22
が0Vの時、バッファ６の出力７にはDCクランプ電圧0Vの
アナログビデオ信号が得られる。今、DCクランプ電圧0V
の時、アナログビデオ信号１としてAPL（Average Pictu
re Level）の最も小さい信号が入力された場合、第３図
に示したようにADC10のダイナミックレンジ３−1,3−２
に対してADC10の入力が３−３のような波形となるよう
第１図のバッファ2,LPF4,バッファ6,バッファアンプ８
は調整されている。

第３図において、ペデスタルレベル（PDL）３−４を“0
0101111"の値にし、水平同期信号分離レベル（SDLH）３
−５を（PDL）３−４の約1/2レベル“00001111"に選
ぶ。本発明の一実施例におけるペデスタルクランプの制
御ループにより、入力されたビデオ信号１のペデスタル
レベルは（PDL）３−４の値にクランプされる。このク
ランプ回路については後述する。

第４図にADC10のダイナミックレンジに関して、ペデス
タルクランプ電圧0Vの信号４−１と正常なクランプがか
かった信号４−２の様子を示す。第４図中、（SDLV）４
−３は垂直同期信号分離レベルを示しており、特にゴー
スト等の外乱に対し垂直同期再生を確実にするために、
（SDLH）３−５より（PDL）３−４に近く取っている。
この例では（SDLV）４−３は“00011111"とした。この
ようにしてペデスタルクランプのかかったデジタルビデ
オ信号DVS11が同期検出・タイミング発生回路27に導か
れる。

第６図に同期検出・タイミング発生回路27の構成を示
す。この回路27は大きく分けて、同期分離・水平同期パ
ルス幅検出回路系120と、水平同期周期性・連続性検出
回路系121と、タイミング発生回路系122とからなる。

まず、入力されたDVS信号11は水平同期用、垂直同期用
の同期信号をそれぞれ分離するための水平同期用分離回
路123、垂直同期用分離回路125に導かれ、同期分離信号
124およびCSV信号126が分離される。同期分離信号124
は、高域成分、つまり色周波数成分を除去するLPF127で
フィルタリングされる。LPF127の出力128は複合同期信
号（CSH）であり、水平同期パルス幅検出用カウンタ回
路129に導かれる。カウンタ回路129の出力130は幅検出
回路131に入力され、このカウント値が所定の値になる
と、つまり水平同期信号のパルス幅が所定の幅になると
第１の水平同期検出信号（H_S′信号）132が幅検出回路1
31より出力される。幅検出カウンタ制御ゲート回路133
は、幅検出回路131よりH_S′信号132が出力されるとカウ
ンタ回路129をCSH信号128入力を一定期間受付けないよ
うに制御し、ゴーストの大きい信号入力によるCSH信号1
28の割れ等による水平同期の誤動作を防ぐためのもので
ある。したがって、水平同期パルス幅検出用カウンタ回
路129は、カウント動作が進行しているなかで、水平同
期検出信号H_S′の発生のためと、この信号H_S′の発生の
後、一定期間はCHS信号128を受け付けず誤動作が発生す
るのを防止するという２つの目的のために有効に利用さ
れている。CSH信号128及びカウンタ回路129の出力130は
CSH信号128の立ち下りタイミングを制御する水平同期タ
イミング制御回路135に導かれる。この水平同期タイミ
ング制御回路135はH_S′信号132の出力タイミングから、
一定期間内にCSH信号128が立ち下らない場合は、バース
トフラッグパルスやPLL、クランプ用の各種タイミング
信号を発生するタイミング発生回路系122を非動作状態
とする信号RS4136を発生する。このように所定の条件
を満たすCSH信号128が到来した時のみPLL、クランプ等
の動作が行われるため、非常に安定した（外乱に強い）
PLLおよびクランプ回路が構成できることになる。

水平同期周期性・連続性検出回路系121は、水平同期信
号（実際はH_S′信号）の周期性および連続性を検出し、
所定の周期と連続性を有したH_S′信号のみを第２の水平
同期検出信号（H_S信号）139として得る。

周期検出カウンタ141はφ_Ｓを基準クロックとしてカウ
ントする11段のカウンタで、その11ビットの出力143は
２周期分のカウント値を記憶可能な周期メモリ回路144
に導かれている。今、所定の周期性と連続性を有したH_S
信号139が水平同期周期性・連続性検出回路系138の出力
に得られると、ラッチパルス発生回路146からSRNQ₁ out
信号147が発生され、これによってカウンタ141の出力14
3が周期メモリ回路144に記憶される。差検出回路148は
周期メモリ回路144内の２周期分の値の差を検出し、判
定回路151は差検出回路148の出力150からこの差が所定
値以下のとき判定信号（DCK信号）152を出力する。

次にタイミング発生回路系122においては、水平同期立
ち下り検出回路153でH_S信号139とRS4信号136から水平
同期信号の立ち下りタイミングを検出し、立ち下りを検
出するとカウンタ158のカウント動作を開始するようカ
ウンタリセット用フリップフロップ156を制御し、リセ
ット信号157を発生させる。カウンタ158の出力159と後
述するPLL制御回路の出力SR9_１信号161,SR9Q₁信号162
とによりPLL、クランプ回路動作に必要な各種タイミン
グ信号163〜169およびバーストフラッグパルス（BFP）2
8をバーストフラッグ・PLL・クランプ用タイミング発生
回路160より発生する。

第６図の同期検出・タイミング発生回路27について、さ
らに具体的に説明する。第７図に第６図中の同期分離・
水平同期幅検出回路系120と水平同期周期性・連続性検
出回路系121の具体的回路図を示す。

第７図において、DVS信号11は水平同期用分離回路123と
しての比較回路（Comp1）180にX₁入力として与えられ
て、X₂入力である水平同期分離レベル（SDLH）181と比
較され、X₂≧X₁の出力が同期分離信号124として得られ
る。同様に垂直同期用分離回路125としての比較回路（C
omp2）182より垂直同期用分離信号（CSV）126が得られ
る。水平、垂直の各同期分離レベル（SDLH）181,（SDL
V）183は第３図、第４図にて説明したようにSDLH＝“00
001111",SDLV＝“00011111"であるから、各比較回路18
0,182は各々簡単なゲート１個で実現できる。比較回路1
80の出力である同期分離信号124は、４段構成のシフト
レジスタ184に導かれる。シフトレジスタ184のシフトク
ロックはφ_Ｓである。このシフトレジスタ184の各ビッ
トの出力は４入力NANDゲート185に与えられ、出力128と
して▲▼（CSHの反転）が得られる。シフトレジ
スタ184およびゲート185はLPF127を構成し、_SC周期以
下の成分、つまり色周波数成分を除去する。

一方、カウンタ回路129、幅検出回路131,ゲート回路13
3、水平同期タイミング制御回路135においては、第８図
にタイムチャートを示したようにCSH＝１“1"となると
カウンタ187がφ_Ｓをカウントを始め、このカウンタ187
の“48"カウント出力（ANDゲート190の出力）はシフト
レジスタ191に導かれ、ANDゲート192を通して幅検出パ
ルス（HS′）132が得られる。HS′信号が得られるとRS
フリップフロップ193がセットされ、その出力195によ
りNANDゲート188を通してカウンタ187のリセット信号18
9が強制的“1"とされる。ORゲート196は水平同期タイミ
ング制御出力を得るゲートで、カウンタ187のカウント
値が“48"〜“128"の間“1"を出力する。今、ゲート196
の出力が“1"の期間にCSH信号が立ち下る（▲▼
信号128が立ち上る）と、NANDゲート197の出力136に第
８図にRS4で示した波形が得られ、RS4信号136の立
ち下りがCSH信号の立ち下りのタイミングを与えること
がわかる。NANDゲート194はカウンタ187のカウント値が
“239"のときフリップフロップ193の出力195を反転さ
せる。これによりH_S′信号132が出力された後、“240"
−“48"＝“192"（φ_Ｓ単位）の間はカウンタ187がCSH
信号入力を受け付けないよう動作する。ANDゲート132−
２はQ18・RS4Q（後述する）の論理出力を132−１として
出力する。上記したように、この水平同期信号検出手段
は、水平同期パルス幅検出用カウンタ回路129（カウン
タ187）は、カウント動作が進行しているなかで、水平
同期検出信号H_S′の発生のためと、この信号H_S′の発生
の後、一定期間はCHS信号128を受け付けず誤動作が発生
するのを防止するという２つの目的のために有効に利用
されている。

H_S′信号32は水平同期周期性・連続性検出回路系121に
導かれる。この検出回路系121の説明の前に本実施例の
デジタルTV受像機のNTSC,PALの各々の信号受信時におけ
る水平周波数の対応範囲、及び周期検出カウンタ141の
動作について述べる。

放送波で定義されるNTSC信号は４_SC＝910_Ｈ（_H;
水平周波数、_SC;カラーサブキャリア周波数で４_SC
＝14.3MHz）である。

一方、４_SC≠910_Ｈのような信号も、一部のカラー
バー信号発生器、ビデオゲーム等に存在している。すな
わち、カラーサブキャリア周波数_SCと水平周波数_Ｈ
との間に何の関係もない信号が存在する。今、実用上問
題のないよう水平周波数の対応範囲を_Ｈ＝15.73±0.5
kHzとすると、この範囲に相当する１水平期間内にカウ
ンタ187でサンプルクロックφ_Ｓ（＝４_SC）が“880"
〜“944"カウントされ得ることになる。

PALの場合は、４_SC≒1135_Ｈ（４_SC≒17.73MHz）
であり、同様に_Ｈ＝15.625kHz±0.5kHzとすると、１
水平期間にカウント可能なφ_Ｓの数は、“1099"〜“117
3"ということになる。水平同期信号の周期性検出は上述
の水平周波数対応範囲をカバーしなければならない。こ
のため周期性を検出する第７図の周期検出カウンタ141
（213）は、φ_Ｓを基準として１水平期間をカウント可
能なカウンタであり、11段構成となる。カウンタ213はH
_S′信号132の到来時、NTSCで“144"カウントに、PALで
“64"カウントにプリセットされることにより、周期性
検出のタイミングが容易に取れるようになっており、同
時にこのようなプリセットにより後述するように第１図
の水平カウントダウン回路32の回路構成も簡単化するこ
とができる。

第９図にH_S′信号132と水平周期対応範囲を示すゲート
信号（MHasR）及びカウント213のカウント値の関係を示
す。図のように所定周期で、かつ連続的に得られるH_S′
信号132のみが水平同期検出信号H_SとしてH_S＝H_S′・HMa
sRで示す積論理で得られる。SR6Q₁はこのH_S信号139と
_Ｓをシフトクロックとして蓄積するシフトレジスタ215
の出力を示す。第９図中の９−1,9−２はカウンタ213の
NTSC,PALの各信号受信時におけるカウント状態を示す。

第10図にH_S′信号132の周期性・連続性を検出するタイ
ムチャートを示す。HMasR信号はNTSC信号受信時は10−
１で示すようにカウンタ213の“1024"カウントで立ち上
り、H_S′信号の立ち下りに同期して立ち下る。また、10
−３で示すようにH_S′信号が欠落すると、HMasR信号は
“1088"カウントで立ち下り、カウンタ213は“144"カウ
ントにプリセットされたまま、次のH_S′信号の到来を待
つ。10−４で示すように再びH_S′信号が得られると、10
−５で示すH_S′信号からH_S信号が得られる。PAL信号受
信時も基本的動作は同じである。第10図で示したように
水平同期検出信号H_Sは、外乱に強い高精度な信号として
得られることが理解されよう。

第７図において、ORゲート207の出力としてHMasR信号が
得られ、ANDゲート208の出力としてH_S信号139が得られ
る。H_S′信号132の反転でリセットされ、NORゲート211
の出力でセットされるRSフリップフロップ212のＱ出力
がH_S′信号欠落時の制御信号（第10図のRS3Q）を与え
る。カウンタ213のプリセット信号はORゲート204の出力
203として得られる。NTSC信号に制御されるプリセット
データ発生回路201は、上記したようにNTSC信号受信時
に“144"カウントに相当するデジタル値“00010010000"
を発生し、PAL信号受信時に“64"カウントに相当するデ
ジタル値“00001000000"をそれぞれ発生する。

H_S信号139はシフトレジスタ215に導かれる。このシフト
レジスタ215のQ₁出力147はカウンタ213の11ビット出力2
14をラッチ216にラッチするタイミングを与える。ラッ
チ216の出力149はラッチ217に導かれる。これら２段の
ラッチ216,217は第１の水平周期メモリ回路144を構成し
ており、カウンタ213からの２周期分のデータを記憶し
ている。ラッチ216,217の値の差を検出するのが差検出
回路148としての減算器219であり、差出力220を判定回
路151に出力する。

判定回路151においては、差出力220の11ビットのデータ
のうち上位９ビットをNANDゲート221とANDゲート222に
入力し、ゲート221,222の出力をORゲート223に入力し
て、出力としてDCK信号152を得る。即ち、ラッチ216の
出力149とラッチ217の出力218の差が±“3"以内であれ
ばDCK信号152は“1"となる。H_S信号139、ラッチ216の出
力149,DCK信号152、シフトレジスタ215の出力147は第１
図の水平カウントダウン回路32に導かれる。

第11図にバーストフラッグ・PLL・クランプ用タイミン
グ発生回路系122のより具体的な構成を示す。H_S信号139
の反転信号232はRSフリップフロップ234をセットし、RS
4信号136はこのフリップフロップ234をリセットす
る。フリップフロップ234の出力235は水平同期信号の
立ち下り（後縁）に同期して立ち上る信号であり、シフ
トレジスタ236に導かれる。シフトレジスタ236の_１出
力154は１段構成のカウンタ（フリップフロップ）237に
導かれる。今、シフトレジスタのQ₁出力154が“0"→
“1"になると、カウンタ237の41出力157は“0"とな
り、これによりカウンタ238はリセット状態が解除され
カウントを開始する。カウンタ238は６段のもの構成
で、出力Q₃₆・Q₃₅・Q₃₃の論理でNANDゲート239を介して
自己リセットがかかるようになっている。

タイミング発生回路160の動作を第12図に示す。第12図
では、CHS信号（第７図のLPF127の出力）、H_S信号139,
φ_Ｓ、シフトレジスタ236のQ₁出力154、カウンタ237のQ
₄₁出力157、カウンタ238のQ₃₁,Q₃₂…Q₃₆出力に対応させ
て、カウンタ238のカウント値と共に各種のタイミング
信号を示した。これらのタイミング信号入、出力28,16
3,164,165,166,167,168,169,157,230,161,162について
は後述のクランプ回路、PLL制御回路の詳細な説明にお
いて適宜説明する。

（ペデステルクランプ回路） 第１図のペデステルクランプ回路19は、第４図４−２の
波形で示したように、到来するDVS信号11のペデスタル
レベルを（PDL）３−４“00101111"の値にクランプする
回路である。

第13図にペデスタルクランプ回路19の具体的回路図を示
す。図中HSD信号280は、H_S信号139が得られていると
“1"となる同期検出状態を示す信号であり、同期検出判
定回路285に入力される。今、HSD＝“0"即ち、同期検出
が行われていない状態であると、ペデスタルクランプを
かけるべきタイミング情報（例えばBEP28）を得ること
ができないため、まず同期信号部分を切出す必要があ
る。このためHSD信号280が“1"→“0"となると、シフト
レジスタ284でHSD信号280の立ち下りを検出し、この検
出信号276（ゲート275の出力）で、クランプ電圧をデジ
タル量として記憶しているラッチ272をリセットする。
ラッチ272の出力20がオール“0"となると、クランプ電
圧（第１図のDAC21の出力22）は0Vとなり、クランプ制
御系は初期状態に設定される。

一般的にビデオ信号入力が存在すると、初期設定時にお
けるADCのダイナミックレンジと信号の関係は、第４図
に４−１で示したようになっている。第13図においてDV
S信号11である８ビット信号のオア論理をとるゲート252
の出力は、ADC10のダイナミックレンジのLSB側端を入力
信号が横切った期間のみ、つまりDVS信号11がオール
“0"となったとき“0"となる。このゲート252の出力は
８段構成のシフトレジスタ253に導かれている。シフト
レジスタ253の全ての出力を入力とするNORゲート254の
出力255には、ゲート252の出力をLPFを通した信号に相
当する信号が“1"として得られる。これらのゲート25
2、シフトレジスタ253、ゲート254によりDVS信号11のレ
ベル検出回路281が構成される。この検出回路281の出力
信号255の立ち上りタイミングをNANDゲート256で検出
し、RSフリップフロップ257をセットする。このフリッ
プフロップ257のＱ出力258は、10ビットのデータセレク
タ269のＢ入力に導かれている。なお、データセレクタ2
69のＢ入力データはこの時、図示しないエンコーダによ
りMSB側から“1111111000"に変換されて入力されるもの
とする。データセレクタ269の10ビット出力270とラッチ
272の12ビット出力273は、LSBを一致させて減算器271で
差を取られる。その差信号がシフトレジスタ253のQ₃出
力のタイミング（ANDゲート278の出力タイミング）で再
びラッチ272に書き込まれる。

上記した動作を繰り返すことにより、クランプレベルは
H_S信号139が得られるまで上昇する。H_S信号139が得られ
ると、HSD＝“1"となり同期検出状態となる。HSD＝“1"
の時、切換回路283を構成するデータセレクタ269の出力
270にはＡ信号268が導かれ、ペデスタルクランプモード
となる。DVS信号11は減算器250で（PDL）251“0010111
1"の分だけ減算される。減算器250の出力のサイン（sg
n）ビットは、DVCS信号286として後述するPLL制御回路
に導かれる。また、減算器250のsgnビットを含む８ビッ
ト出力はラッチ263に導かれ、第11図におけるカウンタ2
38からの第12図に示した であるQ₃₁出力230でサンプリングされる。

加算器265、ラッチ266はデジタル型の積分回路282に構
成している。積分回数はラッチ266のφ入力163で決ま
る。第12図に示したようなカラーバースト期間の積分を
行うため、この積分回数は12回とする。ラッチ266の出
力267のうち、下位２ビットを切捨てた10ビット出力268
がデータセレクタ269のＡ入力に導かれる。

なお、加算器265のC₀入力は第11図におけるカウンタ238
からのQ₃₂出力241が導かれてフォーブリング信号となっ
ており、これによりクランプの精度を向上させている。
上述した12回の積分が終了すると、ラッチ266にはタイ
ミング発生回路160からのL₂R信号164のタイミングでリ
セットがかかる。

減算器271、ラッチ272もまた積分回路284を構成してお
り、減算器271の入力270がオール“0"となるように積分
がくり返され、これによりペデスタルレベルが安定す
る。なお、タイミング発生回路160からのL₁₂φ信号169
及びゲート278の出力はラッチ272のクロックを与える信
号279となり、その反転出力20−１はクランプ用DAC21の
データラッチのクロックに使用される（第１図では省
略）。

（PLL制御回路） PLL制御回路23の原理的な構成例については米国特許第4
29133230明細書に述べられているため、ここではPLL制
御回路23についてはその具体的回路構成及び特徴につい
て述べる。

第14図はPLL制御回路23の概略構成を示すブロック図で
ある。誤差検出回路300はタイミング信号であるL₇φ信
号162,L₂R信号164,L₆R信号165に制御されて、DVS信号11
に関し の積分演算を行う。なお、P_4jのサンプリング点につい
ては第５図のカラーバースト波形５−１上に示す。第５
図で５−２は、演算を行う期間（バースト期間）を示し
ており、本実施例に関してはｋ＝６として使用した。即
ち、６バースト期間につき上記（１）式の積分演算を行
うことになる。

第５図に示したようにカラーバーストの位相に対して目
標とするサンプリング位相をθとすると、誤差信号は となる。（２）式の誤差演算を行うのが誤差演算回路30
2であり、その演算出力303は誤差積分回路304に導かれ
る。誤差積分回路304の出力24はDAC16に導かれ、これに
よってPLLがかかることになる。（２）式よりθの値
（実際はtanθの値）を可変とすることにより、任意の
サンプリング位相を得ることができる。なお、色相のコ
ントロールは、このtanθの値を可変とすることにより
行う。即ち、色相コントロールデータ発生回路305はコ
ントロール信号49を受けると、予め定められているコン
トロールデータに従ってtanθの値を選び出し、その値
を示す信号306を誤差演算回路302に出力する。

一方、前記（１）式の積分演算結果、つまり誤差検出回
路300の出力301のsgnビットは基準サンプリング位相検
出ゲート回路314に導かれ、ここで基準となるサンプリ
ング位相を与える基準位相パルス315が生成される。こ
の基準位相パルス315は連続的に基準パルスを発生する
基準パルス発生回路316に導かれ、基準位相、つまりNTS
Cの場合でＩ軸、PALの場合でＵ軸をそれぞれ示すφ_Ｃ信
号26が基準パルスとして得られる。なお、PALについて
は基準位相としてＵ軸を得ると共に、PALアイデント信
号を必要とする。

１ビットからなるDVCS信号286はバースト検波積分回路3
08に導かれ、カラーバーストの６周期期間、φ_Ｃ信号26
でサンプリングされるとともに、そのサンプリング結果
が積分される。積分結果309はPALアイデント信号の安定
性を得るための時定数回路（積分回路に等しい）310に
導かれる。この時定数回路310の出力311とPID信号25及
びタイミング信号であるL₁₂φ信号169により、PALアイ
デント判定ゲート回路312でPALアイデントが所定の関係
を満しているか否かが判定され、所定の関係にない場合
は、リセット信号313が出力される。PALアイデント発生
回路307は、_HFB信号18を入力とする１段のカウンタ
で、そのカウント出力としてPID信号を得る。リセット
信号313はこのカウンタのリセット端子に入力されてい
る。前記基準サンプリング位相は、PALにおいてはＵ軸
即ち、PID信号25に従ってバースト位相に対して±45゜
の位相となる。

第15図にPLL制御回路23により具体的な回路構成を示
す。DVS信号11はラッチ320に導かれる。ラッチ320のリ
セット信号はL₆R信号165である。ラッチ320の出力321で
減算器322に導かれる。減算器322の出力323はラッチ324
に導かれ、ラッチ324の出力325はラッチ327に導かれ
る。ラッチ327の出力328は12ビットから成り、減算器32
2の一方の入力となる。この出力328のMSB側から８ビッ
ト分の出力330が誤差演算回路302に導かれる。ラッチ32
0の12ビット出力325もまた誤差演算回路302に導かれ
る。

L₂R信号164,L₇φ信号162は誤差演算回路302を制御する
信号であり、（１）式で示した積分演算結果においてラ
ッチ324の出力325に の値が、ラッチ327の出力に の値がそれぞれ来るようラッチ324,327を制御する。積
分結果のデータのうちのサインビット326,329は基準サ
ンプリング位相検出ゲート回路314に導かれる。

今、NTSCでθ＝33゜とするとＱ軸（Ｑ−軸）が検出で
き、またPALでθ＝±45゜とするとPID信号に制御されＵ
軸が検出できる。

第15図中、ANDゲート338がＱ軸検出用ゲートであり、AN
Dゲート339,340がＵ軸検出用ゲートである。各ゲート33
8〜340の出力はORゲート341に導かれる。ORゲート341の
出力315は基準パルス発生回路316に導かれる。シフトレ
ジスタ354は基準軸検出用であり、そのQ₁出力355がカウ
ンタ356をリセットする。カウンタ356のQ₆₂出力357はシ
フトレジスタ358に入力され、_Ｓクロックで同期化さ
れてシフトレジスタ358のQ₁出力よりφ_Ｃ信号26として
得られる。このφ_Ｃ信号26の立ち上りタイミングがQ_-軸
を示すことになる。第16図にL₇φ信号162,L₆R信号165,S
R9R信号167、シフトレジスタ354の入力315およびそのQ₁
出力355,Q₆₁,カウンタ356のQ₆₂出力357,φ_Ｓおよび第11
図のフリップフロップRSS1のＱ出力の各波形を示した。

色相コントロールは２ビットステップとした。コントロ
ールデータ49はデータデコーダ333でデコードされ、エ
ンコーダROM335でエンコードされる。NTSCの場合、コン
トロールデータ49が“00"の時θの値を33゜（中心値）
に、“01"の時θ＝27゜に、“10"の時θ＝37゜に、“1
1"の時θ＝41゜に選ぶことにすると、tan33゜はsgnを含
む６ビットで近似すすればtan33゜＝“010101"とエンコ
ードされ、同様にtan27゜＝“010000",tan37゜＝“0110
00",tan41゜＝“011100"とエンコードされる。

PALの場合はPID信号25によりエンコード値が制御され
る。PALの時、コントロールデータ“00"はθ＝±45゜と
なり、エンコード出力はsgnを含む７ビットで近似しPID
＝“1"の時、“0111111"をエンコード出力として得、PI
D＝“0"（以下単に▲▼という）の時、“100000
0"を得る。コントロールデータ“01"の時θ＝PIDで“01
10000"を、▲▼で“1000000"を得る。コントロー
ルデータ“10"の時PIDで“0111111"を、▲▼で
“1110000"を得る。コントロールデータ“11"の時PIDで
“011111"を▲▼で“1100000"を得る。

このように、色相コントロールに関しては、NTSC信号及
びPID信号25に従って所定のエンコード出力（エンコー
ダ335に出力）336が得られる。エンコーダ335の出力336
はtanθの値を示し、誤差演算回路302に導かれる。

誤差演算回路302はラッチ324の出力325とエンコーダ335
の出力336とを乗算する乗算器332と、この乗算器332の
出力337とラッチ327の出力330とを加算する加算器331と
より成る。タイミング信号（φ_ｍφ）168は乗算器332の
乗算タイミンングを与える。加算器331の出力343は誤差
積分回路304における加算器344に入力される。加算器34
4の他の入力は、ラッチ351の出力352である。加算器344
の出力346はラッチ351に導かれている。L₁₂φ信号はラ
ッチ351のラッチタイミングを与えると共にANDゲート34
8,347に導かれ、オーバーフロー、アンダーフローの検
出タイミングに使用される。

これら加算器344、ラッチ351、ANDゲート347,348で誤差
積分回路304を構成している。ラッチ351は13ビット構成
であり、MSB側から９ビットの出力24が第１図のPLL用DA
C16に導かれる。

上述したようにゲート348はオーバーフロー検出ゲート
で、出力349が“1"の時ラッチ351をプリセットし、その
出力をオール“1"とする。ゲート347はアンダーフロー
検出ゲートで、出力350が“1"の時ラッチ351をリセット
し、その出力をオール“0"とする。なお、加算器344の
出力353はオーバーフローの出力を示している。

第15図中において、DVCS信号286は加算器361に導かれて
おり、加算器361の出力362はラッチ363に導かれる。AND
ゲート359はPAL時のＵ軸検波位相信号360を出力し、ラ
ッチ363にクロックとして与える。これらのゲート359、
加算器361、ラッチ363でバースト検波積分回路308を構
成する。この積分回路308のsgn出力365は時定数回路310
に導かれ、さらに積分される。

時定数回路310は加算器366とこの加算器366のsgn出力36
8およびこれ以外の５ビットの出力367をラッチするラッ
チ371,372を主体として構成されている。

なお、ANDゲート373,NORゲート374は各々オーバーフロ
ー、アンダーフロー検出用であり、検出タイミング信号
はφ_ｍφ信号168である。ラッチ371の出力377はPALアイ
デント判定ゲート回路379に導かれる。今、PALアイデン
ト発生用のカウンタ380の₇₁出力381が“1"で、ラッチ
371の出力377が“1"であると、L₁₂φ信号169のタイミン
グでカウンタ380がリセット信号313によりリセットさ
れ、Ｕ軸検波とPALアイデントを所定の条件に引きもど
す。そしてカウンタ380のQ₇₁出力にPID信号25が得られ
る。

（水平カウントダウン回路） 第１図における水平カウントダウン回路32の詳細なブロ
ック図を第17図に示す。水平カウントダウン回路32は４
つの大きなブロック461,462,463,464から構成される。
連続性および同期性が検出された第６図の周期メモリ回
路144の出力L₄out信号149及びタイミング信号147、判定
回路151のDCK出力152から、到来する水平同期信号の周
期を記憶するのが第２の水平周期メモリ回路461であ
る。また、こうして記憶された水平周期データ424を入
力として、到来する水平周波数_Ｈとφ_Ｓの関係を検出
し、水平標準モードを示すHMOD信号400を判定するのが
水平標準モード検出回路464である。HMOD信号400は第１
図に示したようにＹ−Ｃ分離回路38に導かれており、HM
OD＝“1"の時、周知のようにＹ−Ｃ分離回路38はライン
相関を利用してY,C両信号の分離を行う（これはコムフ
ィルタとして周知である）。

一方、HMOD＝“0"の場合はY,C分離をライン相関を用い
て行うと、場合によっては分離が非常に悪くなる（1H遅
延線上のサンプル点がお互いに画面上ではなれている場
合）ため、Y,C分離は周知の水平方向のサンプル点同士
を使ったBPFにより行う。このようにHMOD信号400はＹ−
Ｃ分離回路38の動作を切換える働きをする。

水平周期メモリ回路461の出力424は水平同期再生回路46
2に導かれ、この再生回路462によって水平ドライブ信号
（_HDout）34を得る。_HFB信号18と到来するHs信号13
9の位相を比較し、所定の位相関係にない場合、水平同
期再生回路462に信号458を出力して、位相を引込むため
の回路が水平位相検出回路463である。

以下、第17図の各ブロック461,462,463,464をさらに詳
しく説明する。

（ａ） 水平周期メモリ回路461 L₄out信号149は減算器401に導かれる。一方、第６図の
ラッチパルス発生回路146からのSR₆Q₁out信号147は水平
周期メモリタイミング発生回路408に導かれ、この回路4
08で各種のタイミング信号409,410,411が発生される。
これらのタイミング信号409,410,411は第６図の判定回
路151よりのDCK信号152により制御される。演算器401の
出力402は差分検出ゲート回路405に入力され、その差分
値が検出される。このゲート回路405は差分値の大きさ
により、時定数切換回路403及び制御信号発生ゲート回
路417に制御信号403−1,407を供給し、また差分値が零
の場合は加算器412にウォーブリング信号406を与える。
時定数切換回路403は上記の差分値に従って系の時定数
を制御するよう動作する。時定数切換回路403の出力404
は、加算器412に導かれる。加算器412の他の入力はMSB
側の11ビットから成る16ビットであり、水平周期値メモ
リ回路421の出力424と、水平周期補正メモリ回路422の1
6ビットのうちLSB側５ビットの出力423とからなる信号4
25である。加算器412の出力16ビットのうちMSB側11ビッ
トは、切換回路415に導かれる。切換回路415の他の入力
には標準水平周期発る。第23図には各タイミング信号の
タイムチャートを示した。

第23図より理解できるように、ゲート485はDCK信号152
が“1"の時、自己リセット信号487を出し、シフトレジ
スタ484のQ₃以降の出力は出ないことになる。即ち、差
検出がφ_Ｓで±“3"以上の値であると周期メモリは何の
動作も行わず、前の状態を保つことを示している。

減算器401の出力は８ビットが有効ビット長となってお
り、その８ビットの信号474はデータセレクタ475のＢ入
力となる。一方、８ビットの信号474のうち、LSB側３ビ
ットの信号473はデータセレクタ475のＡ入力となる。さ
らに、信号474のMSB側６ビットの信号472,LSB側２ビッ
トの信号471は差分検出ゲート回路405に導かれ、両者の
差分つまり減算器401の出力の大きさが検出される。差
分検出ゲート回路405において、６入力ANDゲート479,6
入力NORゲート480の各出力は、ORゲート482に導かれ
る。ORゲート482の出力478は差分が±“3"以内の場合、
“1"となり、±“3"以上の値となると“0"となる。

データセレクタ475の出力404は11ビット構成となってい
る。例えば減算器401の出力が＋“2"の時、Ａ入力473に
は“010"が入力されており、ORゲート482の出力478は
“1"となる。この時データセレクタ475の出力404はMSB
側から“00000000010"となる。一方、減算器401の出力
が＋“8"の時、Ｂ入力474には“00000100"が入力されて
おり、ORゲート482の出力478は“0"となる。この時デー
タセレクタ475の出力404は“00000100000"となる。

即ち、差分（信号474）が大きいと後述する系の収束を
早めるべく時定数を小さくし、差分が小さい場合は系の
安定度を確保するために時定数を大きくしている。従っ
て水平周期メモリ回路461の収束は早く、しかも一定の
値まで収束すると時定数を大きくするため、水平周期メ
モリ値が高性能に得られる。

データセレクタ475の出力404は加算器412に導かれる。
加算器412の他の入力は水平周期値メモリ回路412の11ビ
ット出力424と、５ビットよりなる水平周期補正メモリ
回路422の出力514,516とより構成される16ビット信号42
5である。両入力404,425はLSBをそろえて加算される。

加算器412のウォーブリング入力406（加算器LSBに“1"
を加算する）は、差分検出ゲート回路405が零を検出し
た時、ANDゲート483の出力として得られるものである。
16ビットからなる加算器412の出力476のうちMSB側11ビ
ット508は、データセレクタ509のＢ入力に導かれる。こ
れに引続く３ビット507は水平周期補正メモリ回路422内
のラッチ513に導かれ、またLSB側２ビットはラッチ515
に導かれている。データセレクタ509のＡ入力427には標
準水平周期の値が出力されている。即ち、NTSCで“105
4"の値“10000111110",PALで“1199"の値“1001010111
1"である。データセレクタ509の出力510はラッチ512に
導かれる。

第18図において、水平周期値の異常を検出する異常値検
出ゲート回路431は予め定められた範囲内に周期値があ
るか否かを判定するゲート回路で、NTSCでは、周期値が
“1024"〜“1088"内にあるか否かを６入力ANDゲート517
で検出する。PALにおいては“1160"〜“1224"内にある
か否かをANDゲート519−１で検出する。周期値424が所
定の値にないとNORゲート521の出力522は“1"となり、O
Rゲート503に導かれる。ORゲート501の他方の入力はHSD
信号280である。

シフトレジスタ503の入力502が“1"となると、ANDゲー
ト504の出力505が“1"となり、この出力505はデータセ
レクタ509を制御する。ANDゲート500はこの時_Ｓクロ
ックを499を出力する。このANDゲート500の出力499およ
びシフトレジスタ484のQ₅出力490は、ORゲート497に導
かれる。ORゲート497の出力498はラッチ512,513,515の
クロック入力となる。ゲート504の出力505はまた、ラッ
チ513をリセットすると共に、ORゲート495を通してラッ
チ515をリセットする。

信号477とフリップフロップ491のＱ出力492はANDゲート
494,ORゲード495を通してラッチ515をリセットする。第
24図に水平周期値プリセット回路のタイムチャートを示
す。

（ｂ） 水平標準モード検出回路464 第19図に水平標準モード検出回路464の詳細な回路図を
示す。第19図において、水平標準モード検出ゲート回路
428は、水平周期値メモリ回路421の出力424の値を検出
し、標準モードと判断すると出力550に“1"を出力す
る。

第20図にNTSC,PAL各々に対する標準モードを定義した図
を示す。今、 の値を考えると、第20図の560に示すようにＮの値が“9
04"〜“916"となる入力に対してHMOD＝“1"（標準モー
ド入力を示す）とし、それ以外をHMOD＝“0"とする。56
0は水平周期値メモリ回路421の出力を第18図のラッチ51
2の出力値で示したものである。すなわち、ラッチ512の
出力で見ると“1048"〜“1060がHMOD＝“1"の範囲とな
る。562,563は同様にPALについて示した。PALの場合、
ラッチ512の出力で見ると“1192"〜“1208"となる入力
に対してHMOD＝“1"となる。

第19図においてゲート540,541,542がNTSCのHMODを検出
するためのものであり、ゲート544,545,547はPALのHMOD
を検出するためのものである。検出信号550はタイミン
グ信号であるSR12Q₆信号493とともにANDゲート551に入
力され、カウンタ555をリセットすると共にRSフリップ
フロップ558をセットする。また信号550の反転信号は、
信号493とともにANDゲート552に入力され、カウンタ555
の入力信号となる。RSフリップフロップ558のリセット
はカウンタ555の各入、出力の論理積をとるNANDゲート5
56の出力557により行なわれる。図示したように積分回
路430は、HMOD＝“0"となる入力に対しては水平同期入
力連続８個の積分が成立する必要があり、この積分によ
りHMOD信号400の安定度を向上している。このため結果
的にはＹ−Ｃ分離の安定性が確保される。

（ｃ） 水平同期再生回路462 第17図において、水平同期再生回路462は基本的には、
水平周期値L₁₅出力424に従って、水平同期信号を再生す
る水平同期カウンタ回路445を動作させ、所定の_HDout
信号34を得るものである。

第21図に水平同期再生回路462の具体的回路構成を示
す。水平カウンタプリセット値演算回路435には第18図
のラッチ512の出力424と、水平カウンタ制御量エンコー
ダ回路459の出力460が導かれ、加算器570−１で加算さ
れる。エンコーダ回路495の出力460は水平カウンタのカ
ウント数を制御して水平位相を引き込むためのデータで
あり、Hs信号139と_HFB信号18の位相が一致していると
オール“0"となる。11ビットからなる加算器570−１出
力はラッチ570−２に導かれ、_Ｓ信号に位相同期させ
られる。

ラッチ570−２の出力436は11ビットの比較器571からな
る一致検出回路437に導かれる。比較器571の他の入力
は、水平カウンタ572の出力11ビットである。比較器571
の一致出力438はカウンタ572のプリセット端子PTに与え
られると同時に、水平ドライブパルス発生回路439内の
シフトレジスタ576に導かれる。シフトレジスタ576の
_１出力577はRSフリップフロップ578をセットする。シフ
トレジスタ576のQ₁出力441はカウンタ572にプリセット
がかかったという情報を示す信号で、水平位相検出回路
463に導かれる。

水平カウンタ572は_HDout信号34用のカウンタで、φ_Ｓ
をクロック入力とする11段のカウンタにより構成されて
いる。このカウンタ572のプリセットデータはNTSCの場
合、カウント値にして“145"となり、PALで“65"であ
り、これらはプリセットデータ発生回路574より与えら
れる。このプリセット値は、第７図の水平周期検出カウ
ンタ213のプリセット値より１カウント進んだ値を使用
している。そして573のカウント値はANDゲート573を通
してT_HC信号447として取出される。

水平ドライブパルス発生回路439内のRSフリップフロッ
プ578のリセット信号はゲート579,580,581により得られ
る。フロップフロップ578の出力に_HD信号440が得られ
る。_HD信号440はφ_Ｓクロック単位で制御されたドラ
イブパルスである。

第25図に比較器571の出力445、シフトレジスタ576のQ₁
出力441,_HD信号440、及びNTSC,PALにおけるカウンタ5
72のカウント値を示した。

第26図には一般的な_HD信号440,_HFB信号18,T_HC信号4
47、およびNTSC,PALにおけるカウンタ572のカウント値
の概要と位相関係を示した。同図によりT_HC信号447の立
ち上りタイミングである832カウントは、_HFB信号18の
１周期のほぼ中間に位置していることが理解できる。

第18図の水平周期補正メモリ回路422の５ビット出力（M
SB側３ビット514,LSB側２ビット516）はデコーダ回路44
8に導かれる。

第21図においてデコーダ回路448,590は５ビット入力32
出力のデコーダで構成される。デコーダ590は５ビッド
入力が“00000"の時、第１のデコード出力587が“1"と
なる。また、“00001"の時、第２のデコード出力588が
“1"。“11111"の時最終デコード出力589が“1"とな
る。デコーダ590の出力581,588,…589は選択ゲート回路
444におけるANDゲート583,584…585の一方の入力とな
る。_HD 信号440は62個のインバータ列からなるタップ付の
水平ドライブパルス遅延回路442に入力されると同時
に、ゲート583に導かれる。遅延回路442の62個のインバ
ータ列の総遅延量はφ_Ｓの１周期が望ましく、今φ_Ｓと
してNTSCの場合を仮定すると総遅延量が70nsecとなり、
インバータ１段当りの遅延量は約1nsec程度になる。遅
延回路442からは２つのインバータ毎に582,586のように
出力線が出され、各出力が選択ゲート回路444におけるA
NDゲート583,584,…585の一方の入力に与えられる。AND
ゲート583,584,…585の計32ビットの出力はORゲート586
に導かれ、ORゲート586の出力に_HDout信号34が得られ
る。

このように、水平周期補正メモリ回路422の出力に従っ
て_HD信号440を遅延させた出力を選択し、_HDout信号
34を得ている。この結果、_HDout信号34はφ_Ｓクロッ
ク単位よりさらに高精度な分解能が得られることにな
る。

第29図は、この効果をTV画面上の具体的なパターンに対
応させて説明するための図である。第29図（ａ）は本来
画面上に映されるべき縦線を示す。同図（ｂ）は上記水
平周期補正を行わないでφ_Ｓ単位に_HDout信号34が出
力される場合の縦線の表示例を示したものである。

φ_Ｓ≠Ｎ・_Ｈ（即ちφ_Ｓと_Ｈの関係が整数倍の関係
にない場合、例えばPALの標準信号がそうである）のと
き、本来表示されるべき縦線（図中破線）29−４は実線
で示したように表示され、29−1,29−2,29−３の点で示
したようにφ_Ｓ周期の幅のギヤを生じる。φ_Ｓ周期はPA
Lで約56nsecであるため、このギヤは肉眼で感知されて
しまう。このギヤを画面上で肉眼の検知眼以下にしなけ
れば高品位テレビジョン受像機としては十分でない。

本実施例では、このギヤを十分検知眼以下にもって行く
ため、上述したように第18図における水平周期補正メモ
リ回路442の出力541.516により第21図における_HD信号
440の遅延量を制御することにより、水平同期再生の分
解能をφ_Ｓ単位以下にまで向上させている。この結果、
第29図（ｃ）に示すようにギヤ成分は同図（ｂ）に示す
ものより理論的には1/32に減少し、実用上全く問題とは
ならなくなる。

（ｄ） 水平位相検出回路463 第17図において、水平位相検出回路463は、到来する水
平同期信号（実際の信号としてはHs信号139）と、_HFB
信号18の位相関係を検出し、検出された位相情報に従っ
て水平同期再生回路462を制御し、結果的にHs信号139と
_HFB信号18とを所定の位相関係にするべく位相引込み
を行うための回路である。この場合、位相の引込みは連
続的に、しかも引込み時間は早く行うよう構成されてい
る。

第22図に水平位相検出回路463の具体的回路構成を示
す。第22図において_HFB信号18は_HFB検出回路450の
シフトレジスタ600に導かれ、NANDゲート601でその立ち
上りが検出される。_HFB信号18の立ち上りが検出され
ると、その検出信号451により_HFBタイミング発生カウ
ンタ回路463内のRSフリップフリップ603をセットする。
フリップフリップ603の出力604は８段構成のカウンタ
641のプリセット端子に入力される。カウンタ641のプリ
セット値はNTSCの場合“20"カウント、PALの場合“0"カ
ウントとなっており、以下の比較パルスをNTSC,PAL共用
としている。カウンタ641の出力605は比較パルス発生回
路454に導かれる。比較パルス発生回路454は到来するHs
信号139に対する_HFB信号18の各種タイミング信号（比
較パルス）を発生する。比較パルスはTP1,TP2…TP6の６
種類あり、図示したようにゲート606,607,608,609,610,
611およびRSフリップフロップ618,619,620,621,622より
作られる。ゲート611の出力612がTP1であり、フリップ
フロップ619の出力624がTP2、フリップフロップ618の出
力623がTP3、フリップフロップ620の出力626がTP4、フ
リップフロップ622の出力628がTP5、フリップフロップ6
21の出力627がTP6である。

第27図に位相が引込まれた状態の_HFB信号18、カウン
タプリセットタイミング604（CTR9PT）,Hs信号139,TP1,
TP2,TP3,TP4,TP5,TP6の各タイムチャートをカウンタ641
のカウント値とともに示した。第27図中カウンタ（CTR
9）541のカウンタ値“104"〜“108"は_HFB信号18のパ
ルス“1"の期間のほぼ中間の値を取ったものであり、こ
の位置にHs信号139が引込まれることになる。

比較パルスTP1,TP2は図示したように引込み位置の両側
に位置するパルスで、水平位相が少しずれていることを
検知するパルスである。TP3,TP4は_HFB信号パルス“1"
の中にある図示したような比較パルスで、引込み位置か
ら約クロックφ_Ｓで60個程度ずれていることを検知する
パルスである。TP5,TP6は例えばTVのチャンネル切換等
により_HFB信号18Hs信号139の位相が大きくはずれてい
ることを検知するパルスであり、互いにT_HC信号（第22
図447）のタイミングで切換えられる。

第22図において、比較パルスTP1 612,TP2 624,TP2 425,
TP3 623,TP4 626,TP5 622,TP6 627は位相比較回路457に
導かれ、Hs信号139との位相比較、検出が行われる。TP3
623,TP4 626,TP5 622,TP6 627は４ビットから成るラッ
チ629に導かれる。ラッチ629のクロックにはHs信号139
が導かれている。

ラッチ629の出力には、例えばTP3が“1"の時Hs信号139
が入力される（TP3内にHsが存在する状態）とPI−８信
号594が“1"となる。このように比較パルスTP3,TP4,TP
5,TP6内にHs信号139が到来すると比較パルス入力に従っ
てラッチ629の出力が“1"となる。各比較パルスに対応
するラッチ629の出力をPI−８信号594,PI＋８信号593,P
I＋32信号591,PI＋32信号592とする。これらの信号のサ
フィックス−8,＋8,＋32,−32は対応するラッチ出力が
“1"の時の、第21図の水平同期カウンタ572のカウント
値の制御値を示している。例えばPI＋32信号591は水平
同期カウンタ572のプリセットタイシブを32カウント分
遅らすことにより位相引込みを行うための信号となる。
第22図において、ラッチ629のリセット端子には第21図
のフリップフロップ576からのSR13Q₁信号441が入力され
ており、水平同期カウンタ572にプリセットがかかる毎
にランチ629はクリアされる。所望の位相に近い比較パ
ルスTP1 612,TP2 624は引込みの安定度を確保するた
め、TP3,TP4,TP5,TP6の場合とは別に取扱われる。TP1パ
ルス612はHs信号139とともにANDゲート630に入力され、
ゲート630の出力は２段構成のカウンタ632に導かれる。
カウンタ632のリセット端子Ｒ^＊にはTP1・Hsの論理出力
が導かれている。ゲート633を通してフリップフロップ6
34をセットし、SR13Q₁信号640でリセットすると、PI−
２信号596が得られる。即ち、Hs信号139がTP1信号612の
中に連続して４回存在すると、制御信号PI−２が得られ
る。TP2信号624についても全く同様に、フリップフロッ
プ639の出力からPI＋２信号595が得られる。

第21図において位相比較回路457の出力PI−２信号596,P
I＋２信号595,PI−８信号594,PI＋８信号593,PI−32信
号592,PI＋32信号591は水平カウンタ制御量エンコーダ
回路459に導かれる。このエンコーダ回路459は図示の如
く例えばPI＋32信号591が“1"の時、＋32の値を示す“0
100000"を出力し、PI−32信号592が“1"の時、出力460
に−32の値を示す“1100000"を出力する。そしてエンコ
ーダ459の出力460は、水平カウンタプリセット値演算回
路435内の加算器570に導かれる。

（垂直カウントダウン回路） 第１図における垂直カウントダウン回路36は第28図に示
したように、垂直再生回路36−１とHs信号139が検出さ
れているか否かを判定する同期確立判定回路36−２とな
り構成される。垂直再生回路36−１については、公知文
献：特開昭55−159673号公報「垂直同期回路」において
基本的な回路例が詳細に述べられているので参照された
い。本発明の実施例における垂直再生回路36−１は上記
公知文献の一部を変更すればよい。この変更部分につき
述べると、第28図におけるカウンタ651,13,653は上記公
知文献の第４図中の10,12に相当する各々２段構成のカ
ウンタである。本実施例においてはQ86信号650をカウン
タ651の入力クロックとし、カウンタ651のQ₂出力652を
カウンタ653の入力とし、カウンタ653から２・_Ｈの信
号を得る。また、カウンタ651のリセット入力はSR13Q₁
信号441となり、カウンタ653のリセット入力はSR13Q₁信
号＋Reset1（上記公知文献の第４図参照）となる。ま
た、上記公知文献におけるCSの代りにCSV信号126を使用
すればよい。第28図の_VDout信号37が垂直ドライブ信
号である。_VDout信号37は、カウンタ660に導かれる。
カウンタ660のリセット入力はHs信号139となっている。
RSフリップフロップ663は同期確立の判定状態を記憶す
るもので、Hs信号662でセットされ、NANDゲート661の出
力でリセットされる。即ち、_VDout信号１周期のうち
にHs信号139が１個以上出力されると、同期が確立して
いると判定され、フリップフロック663のＱ出力が“1"
となる。このＱ出力はシフトレジスタ665で_Ｓ信号に
同期され、シフトレジスタ665の出力からHSD信号280が
得られる。即ち、同期が確立しているとHSD＝“1"とな
る。実際には、フリップフロップ663のＱ出力は図示し
たようにRS18Q＋_VDout・Q141のようにORを取られ、信
号664としてシフトレジスタ665に導かれる。信号664はH
SDの２垂直期間に１回の割合で前記クランプ回路19を初
期状態とするための信号となる。

【図面の簡単な説明】

図は本発明の一実施例を説明するためのもので、第１図
はデジタルTV受像機の要部のブロック図、第２図は同実
施例中に示す回路の表記方法を説明するための図、第３
図および第４図は同実施例の動作を説明するためのADC
のダイナミックレンジおよびビデオ信号波形図、第５図
はPLL回路の原理を説明するためのバースト波形図、第
６図は同期検出・タイミング発生回路のブロック図、第
７図は同期分離回路および水平同期幅検出回路の具体的
回路図、第８図〜第10図は第７図の動作を示すタイムチ
ャート、第11図はバーストフラッグ・PLL・クランプ用
タイミング発生回路の具体的回路図、第12図は第11図の
動作を示すタイムチャート、第13図はデジタルクランプ
回路の具体的回路図、第14図はPLL制御回路のブロック
図、第15図はPLL制御回路の具体的回路図、第16図は第1
5図の動作を示すタイムチャート、第17図は水平カウン
トダウン回路のブロック図、第18図は水平周期メモリ回
路の具体的回路図、第19図は水平標準モード検出回路の
具体的回路図、第20図は第19図の動作を説明するための
図、第21図は水平同期再生回路の具体的回路図、第22図
は水平位相検出回路の具体的回路図、第23図および第24
図は第18図の動作を示すタイムチャート、第25図および
第26図は第21図に動作を示すタイムチャート、第27図は
第22図の動作を示すタイムチャート、第28図は垂直カウ
ントダウン回路の回路図、第29図は第21図の動作を説明
するための図である。 11（DVS）……デジタルビデオ信号、27……同期検出・
タイミング発生回路、32……水平カウントダウン回路、
35,400（HMOD）……標準モード検出信号、38……Ｙ−Ｃ
分離回路、139（Hs）……水平同期検出信号、461……水
平周期メモリ回路、464……水平標準モード検出回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ビデオ信号をデジタル化した後、信号処理
   を行うデジタルテレビジョン受像機において、 前記デジタルビデオ信号から水平同期信号を検出する手
   段は、 前記デジタルビデオ信号から複合同期信号を分離する分
   離手段と、 前記分離手段より分離された前記複合同期信号の各パル
   スの前縁でクロックのカウントを開始し、カウント値が
   第１の所定値に達する毎に第１の水平同期検出信号を発
   生する水平同期パルス幅検出用カウンタ手段と、 前記水平同期パルス幅検出用カウンタ手段が前記第１の
   所定値をカウントして前記第１の水平同期検出手段を発
   生した後、さらに次の第２の所定値をカウントするまで
   は、前記分離手段からこの水平同期パルス幅検出用カウ
   ンタ手段に対して前記複合同期信号が入力するのを禁止
   する制御ゲート手段と、 前記水平同期パルス幅検出用カウンタ手段より発生され
   る前記第１の水平同期検出信号のうち所定の周期で連続
   して発生される信号を第２の水平同期検出信号として選
   択して出力する周期性・連続性検出手段とを具備したこ
   とを特徴とするデジタルテレビジョン受像機。