JPS5923985A - デジタルテレビジヨン受像機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野」 本発明は、ベースバンドのビデオ信号処理をデゾタ丸的
に行なうデジタルテレビジョン受像ｆｉＫ係り、特にペ
デスタルクランプ回路に関する。

〔発明の技術的背景とその問題点〕

従来、テレビジョン受像機での信号処理は全てアナログ
信号処理により行なわれているが、特にビデオ段以降の
アナログ信号処理につし１では以下のような改善すべき
問題点があったつ即ち、性能的にはアナログ信号処理の
一般的な弱点とされている時間軸上の処理性能に起因す
る問題であり、具体的にはクロスカラー・ドツト妨害と
して画面に現れる輝度信号・色度信号分離性能、各種ｌ
ｌｌ！ｌ質改善性能、同期性能等である。

一方、コスト面および製作上の問題としては、回路をＩ
Ｃ化しても外付は部品、刺整個所が多いということであ
る。

このような問題を解決するため、ビデオ段以降の色信号
ｆ哀調に到る信号処理を全デジタル化することが検討さ
れている。このようないわゆるデジタルテレビジョン受
像機においては、ビデオ信号の直流分再生のためのペデ
スタルクランプをデジタル回路によっていかに実現する
かが一つの課題となる。

〔発明の目的〕

本発明の目的は、ペデスタルクランプ処理をデジタル回
路によって達成でき、しかもそのクランプ動作が安定な
テレビジョン受像機を提供することであるう 〔発明の概要〕 本発明はデジタルビデオ信号からにデスタルレベルに対
応するデジタル値を減′憚した信号のカラーバースト部
分を所定期間積分し、それをＤ／Ａ変換してクランプ用
電圧を得ることを基本とする。この場合、初期状態等で
はＡ／Ｄコンバータの入力ビデオ信号がＡ　／　Ｄコン
ノ々−タのダイナミックレンジから外れており、上記積
分のためのタイミング信号がデジタルビデオ信号から作
成できないため、このような期間においては予め定めら
れたデジタル信号を積分した値をＤ／Ａ変換してＡ／Ｄ
コンバータの入力側に重畳することによって、Ａ／Ｄコ
ンノ々−夕の入力ビデオ信号をダイナミックレンジに追
込むよう圧する。

即ち、本発明はデジタルビデオ信号から水平同期信号を
検出する水平同期検出回路と、この検出回路からの水平
ｂ−ｉ１期検出信号を用いてカラーバースト期間に対応
するタイミング信号を発生する手段と、前記デジタルビ
デオ信号からペデスタルレベルに対応するデジタル値を
減算する減算器と、前記タイミング信号に制御されて減
算器の出力のカラーバースト部分を所定期間積分する第
１の積分回路と、前記デジタルビデオ信号のオールｌＯ
１を検出し所定のデジタル信号を発生する手段と、この
デジタル信号および前記第１の積分回路の出力を人力と
する切換回路と、この切換回路の出力を入力とする第２
の積分回路と、６配水平同期検出回路が水平同期信号を
検出している期間はｉｉＪ記第１の積分回路の出力が前
記第２の積分回路に導かれるように前記切換回路を割１
１ｔｌ］　Ｌ　、水平同期イｇ号を検出できないときは
前記第２の積分回路をリセットするとともに、前記デジ
タルビデオ信号がオール”０１のとき発生する所定のデ
ジタル信号が前記第２の積分回路に入力されるように前
記切換回路を制御する手段と、前記第２の積分回路の出
力をアナログ化して前記Ａ／ｌ）コンバータの入力ビデ
オ信号にクランプ用電圧として重畳する手段とを備えた
ことを特徴としている 〔発明の効果〕 本発明によれば、ペデスタルクランプ回路を全てデジタ
ル回路で実現できるとともに、フラング用電圧をデジタ
ル値として保持するため、安定かつ旨精度なりランデ動
作が期待できる１また、水平同期信号を検出できないよ
うな状況下でもペデスタルレベルをほぼ一定値に保つこ
とが可能である 〔発明の実施例〕 第１図に本発明の一実施例に係るデジタルＴＶ受像機の
要部のブロック図を示す。

図において、交流的に結合されているアナログビデオ信
号１は、バッファ回路２に入力される。バッファ回路２
の出力３は、帯域制限のためのローパスフィルタ（ＬＰ
Ｆ）４に導かれる、ＬＰＦ４のカット〜、オフ固波数は
本システムをＮＴＳＣ，ＰＡＬで共用するため５．５Ｍ
ＨｚＫなっている。帯域制限されたピｒオ信号出カフは
、バッファアンプ回路８に導かれる。バッファアンプ回
路８はアナログビデオ信号１がＩＶｐ−ｐで入力された
時に、後段のＡ／Ｄコンバータ（Ａ１〕Ｃ）１０の入力
信号９がほぼ２Ｖｐ−ｐとなるように調整されている。

ＡＤＣ１０は入力信号９をサンプリングクロック（φ５
）１２でサンプリングし、例えば８ピツトに晴子化して
出力する。サンプリングクロック（φ５）１２の周波数
ｆ＝は ｆａ＝４ｆｓｃ　（ｆｓｃ　；カラーサブキャリア固波
数） である。

φｓ１２はデジタル回路部６１に４かれる。

φＳ１２に同期した８ピツトのデジタル化されたビデオ
信号１１（以下ＤＶ８信号という）も又同様にデジタル
回路部６１に導かれる。デジタル回路部６１内のブロッ
クは全てデジタル回路で構成されている。ＤＶ８信号１
１は同期検出・タイミング発生回路２７に導かれる。同
期検出・タイミング発生回路２７はＤＶ８信号１１から
同期ノｆルスを検出し、その同期パルス検出信号に従っ
て各種のタイミング信号２Ｂ、２９゜３０．３１．３２
を発生する。

ペデスタルクランプ回路１９はビデオ信号１の直流再生
のための回路であり、タイミング信号３２によりＪ）　
Ｖ　Ｓ信号１１のペデスタルレベルを検出し、ペデスタ
ルレベルが所定の値になるような開側信号２０を出力す
る。クランプ回路１９の出力２０はＤ／Ａコンバータ（
ＤＡＣ）２１に導かれ、アナログ信号に変換される。

１）ＡＣ，？７の出力２２は抵抗を経てノ々ツファアン
デ回路８の入力にクランプ用電田として重畳され、その
ＤＣレベルを側副する。

タイミング信号３ノはＰ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏ
ｃｋｅｄ　Ｌｏｏｐ　）制佃回路２３に必要なタイミン
グ信号である。ＰＬＬ制副回路２３はサンプリングクロ
ック（φ５）１２の周波数及び位相を制御するための回
路である。即ち、ＡＤ０１０〜同期検出・タイミング発
生回路２７〜Ｐ　Ｌ　Ｌ　ｍｌＪ　１ｌｌ１回ｋｌ各　
２３〜　Ｄ　Ａ　Ｃ１６〜　ｖＣＸＯ１３〜　ＡＤＣ１
０のループでＰＬＬ回路を形成している。本実施ｉ’ｚ
ｌｌでは基本的にはＮＴＳＣ人力の場合、φｓ１２の位
相の１ろがＩ軸に一致するように、ＰＡＬ入力の場合、
Ｕ軸に一致するようにＰＬＬがかかるようになっている
。ＮＴＳＣ、Ｐ　ＡＬ大入力切換情報は信号１５（以下
、ＮＴＳＣ／ＰＡＬ切換信号という）より得られる。Ｐ
ＬＬ制剤回路２３の側副信号出力２４はＤＡＣｌ　６に
導かれ、アナログ信号１４に変換される。このアナログ
制御信号１４は電圧制刊型水晶発振器（ｖｃｘｏ）１３
に導かれ、これによりＶＣＸＯ１３の出力にサンプリン
グクロックφ８１２を得る。ｖｃｘ。

１３の水晶発振子はＮＴＳＣ／ＰＡＬ切換信号１５によ
って切換えられ所定のφＳが蕎られるようになっている
。なお、本実施例のＰＩ、Ｌ制御シ７テムの原理的な実
施例については米国特許第４２９１３３２号明細書に述
べられている。

第１図でコントロールデータＩ７はデジタルＴＶ受像機
のコントロールを行なうデジタルデータであり、例えば
リモコン受信回路（図示せず）から得られる。コントロ
ールデータ１２はデコーダ４７によりデコードされ、各
部のコントロールを行なう。このデコードされたコント
ロール信号は、色飽和度およびコントラスト。

ブライトコントロール信号４８と色ｆ目コントロール信
号４９とからなっている。色（目コントロール信号４９
はＰＬＬ制佃開側２３を介してサンプリングクロックφ
ｓ１２の位を目を変えることにより、色相をコントロー
ルする。ＰＬＬ制０１回路２３には又、７Ｊ（平フライ
バック信号（以下ｆｎｐＢ信号と言う）１８が人力され
ており、Ｐ　Ａ　Ｌ人力時の周知のパルアイデン）　（
Ｉ’ＡＬＩｄｅｎｔ　）信号（以下ＰＩＤ信号と言う）
２５を発生する。

同期検出・タイミング発生回路２７のタイミング信号出
力２９は、水平カウントダウン回路３２に魂かれる。水
平カウントダウン回路３２は、ｆ　＋ｒ　ｐ　Ｂ　＜ｚ
号１８を用いてタイミング信号２９から水平同期再生を
行ない、水平ドライブ信号（、ｆＨＤ　ｏｕｔ　）　、
？　４を出力する。水平カウントダウン回路３２はまた
、サンプリングクロック（φ５）１２と水平間Ｍ信号と
の関係を判定し、ＮＴ８Ｃ信号入力の場合φＳ暁９１０
　ｆＨｃ　ｆＩ（：水平固彼敢）模乏、ＰＡＬの場合φ
Ｓ職１１３Ｅ３ｆｕのとき水平同期標準モード（ＨＭＯ
Ｄ　）信号３５を出力する。同期検出・タイミング発生
回路２７のタイミング出力３０及び水平カウントダウン
回路３２の出力３３は、継部同期再生を行なう垂直カウ
ントダウン回路３６に導かれている。

垂直カウントダウン回路３６は再生された垂直同期信号
（、ｆＶＤｏｕｔ　）　３７を出力する。

ｆＨｐｏｕｔ偏号３４はドライバー回路（Ｈドライ・々
）５０で増幅された後、信号線５１を経て水平偏量系（
図示せず）に４かれる。

一方、ｆＶＤ　ｏｕｔ信号３７は垂直ランプ発生、及び
垂直ハイ）ＭＩＪｆ［８］回路を含むＶランプハイド（
０１路５２に導かれ、その出力５３は傘部偏向系（省略
）に導かれるっ ＤＶＳ信号１１はまた線域信号（Ｙ）と色度信号（Ｃ１
とを分離するＹ−Ｃ分離回路３８に導かれる。

Ｙ−Ｃ分離回路３８は垂直相関を利用してＹ−Ｃ分離を
行う分離回路（コムフィルタとして周知である）と、垂
直相関を用いないで４り平方間のサンプル点を用い水平
相関のみによりフィルタヲｔ＊成した分離回路（・々ン
ド・母スフイルりとして周知である）とを倚し、ＨＭＯ
Ｄ信号３５により分＝９回路が選択される。即ち）ＩＭ
ＯＤ＝’ｌ”の時コムフィルタでＹ−Ｃ分離を行すｌ／
）、ＨＭＯＤ　＝　”　０　”　（７）ｉＪ−！パンＰ
ノ！スフイルタヲ用いてＹ−Ｃ分離を行なうように構成
されてＵ）る。

ｙ−Ｃ分離回路３８にはＮＴ８Ｃ／ＰＡＬ切換信号が導
かれており、この切換信号に従って１水平遅延量が切換
えられるごとくなされている。この遅延喰はＮＴＳＣで
９１０ビツト遅延、ＰＡＬでは１１３５ビツト遅延であ
る（ＩＨディレィラインとして周知である）。

分離された色信号（Ｃ信号）３９と、色復調の法部位相
を与える・やルス（φＣ）２６とＰ　ＬＤ信号２ｓ、コ
ントロール信号４８．ノ々−ストフッグパルスＲＦＰ２
Ｂは、色プロセス回路４１に導かれる。色プロセス回路
４１は自動色飽和度コントロール（ＡＣＣ）回路、カラ
ーキラー回ｉ烙、およびφｃ２６を基準・ぐルスにして
２抽の同萌倹波により色信号（ＮＴＳＣでＩ、Ｑ信号。

ＰＡＬでＵ、Ｖ信号）を痩調する色復調回路とから構成
されている。色ゾロセス回路４１に人力されたコントロ
ール信号４８はＡＣＣ回路を側副し、色飽和度、つまり
色の、突さを制御する。

色プロセス回路４ノの出力４２としては、復調出力１　
／Ｌ　、　Ｑ／Ｖが得られる。

Ｙ−Ｃ分離回路３８で分離された輝度信号（Ｙ’倍信号
４０はＹプロセス回：ｆＩ８４３に導かれる。

Ｙプロ上１回路４３の他方の入力はコントロールデ、−
タ信号４８であり、この信号によってブライト、コント
ラストが制（財）される。このＹプロ上１回路４３はブ
ライト、コントラスト制θＪ回路と７Ｊ（平、＠直の輪
郭補正信号を得る回路とより構成され、制御あるいは補
正されたＹ信号４４を出力する。

色ｆ哀調信号４２とＹ信号４４はＲＧ　１３マトリック
ス回路４５に４かれ、所定のマトリックス演算により３
原色Ｒ，Ｇ、Ｂの信号４６となる。

このＲ，Ｇ、Ｂの信号４６はＤｋＣ５４によりアナログ
信号にもどされる。ＤＡＣ５４はＲ。

Ｇ、Ｂ用の８ビツトの、Ｔ）　Ａ　Ｃ３個から＠成され
ており、その出力５５はバッファアンプ５６に導かれる
。バッファアンプ５６は人力情゛号を増１’ｉａ　Ｌ、
Ｒ，Ｇ、Ｂ（７）出力５７．５８．５９を色出力回路（
図示せず）へ堺く。色出力回路はＣＲＴ　６０に接続さ
れている。

次に、第１図の要部の具体的な構１戊を詳細に説明する
、 まず、第２図は以下の詳細な説明に関し、表記上の説明
を行うための図である。なお以下の説明においては正論
理を使用することにする。

ｆｆ４２図（ａ）は加算器を示している。、Ｎビットか
らなる八人カフ０とＭビットからなるＢ入力７ノに対し
、Ａ−１−Ｂ出カフ３はＬビットになることを示してい
る。Ｃｏ７２は最低位ビットに加わるキャリー人力を示
している。（ａ）に示したように複数ビットからなる信
号はＮ′Ｆ３．Ｍ−り。

Ｌ　６という様に表記することにする。

同図（ｂ）は減算器を示している。Ｎ入カフ５゜８人カ
フ７は加一体型７８で加算され、Ａ−Ｂ出カフ６となる
。図示したように加算器７８の人力のうち減算する入力
に対して、−の符号を付すことにする。

同図（Ｃ１はＮビットのラッチ回路を示している。

入力８０はラッチ８３に導かれクロック７８の立ち上り
タイミングでラッチされ、出力８４となる。図中信号８
２はリセット端子Ｒへの人力を示し、信号８２がｆｉｌ
の時ラッチ出力８４はオール１０°となる。また、図中
信号８）はプリセット端子Ｐｒへの入力を示し、この信
号８１が′１″の時、出力８４はオールＩＩ″となる。

同図（ｄ）はシフトレジスタを示している。信号８５は
人力を示し、信号８６はシフトクロック（φ）、信号８
８は出力である。信号８７はリセット端子Ｒの入力であ
り、これがｗｌ”の時出力８８はオールｗＯｗとなる。

同図（ｅ）は同期型のＭビットカウンタを示す。

入力クロックが９０であり、クロック同期型リセット信
号が９１であり、出力が９２である。

図中Ｎがカウンタ番号を示し、ｊ＝１〜ＭはＭ段のカウ
ンタ段であることを表わしている。なお、クロック９０
に対して非同期型のリセット端子を有するカウンタにつ
いてはリセット端子〆 全Ｒと表記する。

同図（ｆ）はクロック同期型のプリセッタブルカウンタ
を示している。即ち９６はプリセットデータ入力を示し
、９５はプリセットタイミング信号入力を示す。同図（
ｇ）は、ＮＡＮＤ型のセットリセット（Ｒ８）フリップ
フロップを示し、Ｓ端子人力９９が°０１の時Ｑ出力１
０１は１１１となる。

同図（ｈ）はデータセレクタを示し、Ａ入力１０４゜８
人カフ０５を選択信号（Ｓ）　Ｊ　ｏ　ｙに従ってＩ　
ＯＲとして出力する。出力１０Ｂの論理はＳ、Ａ＋８Ｂ
となる。即ち、ｓ＝’ｉ’の時出力１０８にはＡ人力１
０４の情報が出力され、Ｓ＝＠０＠の時出力１０Ｂには
Ｂ入力１０５の清報が出力される。

なお、以下の説明において’ｆＭ　数段のカウンタのカ
ウント状態を入力クロック単位で表現する場合には、カ
ウンタ出力を上位ビットからＱＮ。

Ｑ　Ｎ−１＠　”・Ｑｓ　　ｅ　Ｑ　ｔ　　＃　Ｑｔ　
とシタ時、’　ｏｏ。

・・・０００”を零とし、′０００・・・００１’を１
゜１０００・・・０１０１を２．’０００・・・ｏｌｌ
ｌを３という様に表現することにする。

（同期検出・タイミング発生回＋１！８）第１図におい
て、ペデスタルクランプ用ＤＡＣ２１の出力２２がＯＶ
の時、バッファ６の出カフにはＤＣクランプ電［ＥｏＶ
のアナログビデオ信号が得られる。今、ＤＣクランプ電
圧□Ｖの時、アナログビデオ信号１としてＡＰＬ（Ａｖ
ｅｒａｇｅ　　Ｐｉｃｔｕｒｅ　　Ｌｅｖｅｌ　　）の
最も小さい信号が入力された場合、第３図に示したよう
にＡＤＣｌ　０のダイナミックレンジ３−１．３−２に
対してＡＩ）ＣＩＯの人力が３−３のような波形となる
よう第１図のバッファ２　、　Ｌ　Ｐ　Ｆ　４　、バッ
ファ６、バッファ８は調整されている。

第３図において、ペデスタルレベル（ＰＩ）Ｌ）３−４
を°００１０１１１１”の値にし、ｔＪ＜平向（す］信
号分離レベル（５ＤＬＨ）ａ−ｓを（ＰＤＬ）３−４の
一実施例におけるペデスタルクランプの制（２）ルーノ
により、入力されたビデオ信号１のペデスタルレベルは
（ＰＤＬ）３−４の値にクランプされる。このクランプ
回路については後述する。

第４図にＡＤＣＪ　Ｏのダイナミックレンジに関して、
ペデスタルクランプ電圧０■の信号４−１と正常なりラ
ンデがかかった信号４−２の様子を示す。第４図中、（
８ＤＬＶ）４−３は非直同期信号分離レベルを示してお
り、特にコ“−スト等の外乱に対し垂直同期再生を確実
にするために、（８ＤＬＨ）、？−５より（ＰＤＬ）Ｊ
−４に近く収っている。この例では（ＳＤＬＶ）４１は
”　０００１１１１１　’とした。このようにしてペデ
スタルクランプのかかったデジタルビデオ信号１）ｖｓ
ｚｌが同期検出・タイミング発生回路２７に導かれる。

第６図に同期検出・タイミング発生回路２７の構成を示
す。この回路２７は大きく分けて、同期分離・水平同期
ノ９ルス幅検出回路系１２０と、水平同期同期性・連続
性検出回路系１２１と、タイミング発生回路系１２２と
からなる。

まず、入力されたＤＶＳ信号１ノは水平同期用、０直間
期用の同期信号をそれぞれ分離するための水平同期用分
離回路１２３、垂直同期用分離回路１２５に導かれ、同
Ｊす］分離信号１２４およびＣｖＳ信号１２６が分離さ
れる。同期分離信号１２４は、高域成分、つまり色周波
数成分を除去するＬＰＦ１２７／でフィルタリングされ
る。ＬＰＦ　Ｊ　２７の出力１２８は複合同期信号（Ｃ
８Ｈ）であり、水平同期パルス幅検出用カウンタ回ｌｌ
！８１２９に導かれる。カウンタ回路１２９の出力１３
０は幅検出回路１３ノに入力され、このカウント値が所
定の値になると、つまり水平同期信号のノ平ルス幅が所
定の幅になると第１の水平同期検出信号（ＨＳ　＋信号
）１３２がＱｌｌＴ１検出回路１３ノより出力される。

幅検出カウンタ制ｍゲート回路１３３は、幅検出回路１
３１よりＨｓ’信号１３２が出力されるとカウンタ回路
１２９をＣ８Ｈ信号１２８人力を一定朗１’！、４１受
付けないように利口し、ゴーストの大きい信号人力によ
るＣ８Ｈ信号１２８の割れ等による水平同情の誤動作を
防ぐだめのものであるうＣ８Ｈ信号１２Ｂ及びカウンタ
回路の出力１３０はＣ８Ｈ信号１２８の立ち下りタイミ
ングを制量する７Ｊ（平向期タイミング制、ｊ１１回路
１３５に導かれる。この水平同期タイミングＩＩＪ　ａ
回洛１３５はＨｓ’（，４号１３２の出力タイミングか
ら、一定刈間内にＣ８Ｈ信号１２８が立ち下らない場合
は、パーストフラッグノ９ルスやＰＬＬ　、クランプ用
の各種タイミング信号を発生するタイミング発生回路系
１２２を非吻作状つとする信号Ｒ８４ＲＩ３６を発生す
る。このように所定の条件を満たすＣ８Ｈ信号１２８が
到来した時のみＰＬＬ、クランプ等の動作が行なわれる
ため、井筒に安定した（外乱に強い）ＰＬＬおよびクラ
ンプ回路が構成できることになる。

水平同期同期性・連続性検出１１１１格系１２１は、水
平同期信号（実際はＨ８°信号）の周期性および４続性
を検出し、所定の周期と連続性を何したＨｓ’信号あみ
を第２の水平同期検出信号（）Ｉｓ倍信号１３９として
得る。

同期検出カウンタ１４１はφＳを柄革クロックとしてカ
ウントする１１没のカウンタで、その１１ビツトの出力
１４３は２周期分のカウント値を記憶可能な同期メモリ
回路１４４に導かれている。今、所定の周期性と連続性
を何したＨｓｆ、ｆ号１３９が水平開Ｍ固期性・連続性
検出回路１３８の出力に得られると、ラツチノＪ？ルス
発生回路１４６から５Ｒ６１Ｌ、ｏｕｔ信号１４７が発
生され、これによつ１てカウンタ１４１の出力１４３が
周期メモリ回路１４４に記・億される。

差検出回路１４８は周期メモリ回路１４４内の２円期分
の値の差を検出し、判定回路１５１は差検出回路１４８
の出力１５０からこの差が所定値以下のとき判定信号（
ＤＣＫ信号）１５２を出力する。

次にタイミング発生回路系１２２においては、水平同期
立ち下り検出回路１５３でＨ８信号１３９とＲ８４Ｒ信
号１３６から水平同期信号の立ち下りタイミングを検出
し、立ち下りを検出するとカウンタ１５８のカウント動
作を開始するようカウンタリセット用フリップフロップ
１５６を制約し、リセット信号１５７を発生させる。カ
ウンタ１５８は６段構成のもので、このカウンタ１５８
の出力１５９と後述するＰＬＬ号１６２とによりＰ　Ｌ
　Ｌ　、クランプ回路；動作に必要な各種タイミング信
号１６３〜１６９およヒバーストフラッグ／？ルス（Ｂ
Ｐ’Ｐ）、？８をバーストフラッグ・ＰＬＬ・フランジ
用タイミング発生回路１６０より発生するっ 第６図の同期検出・タイミング発生（φ１路２７につい
て、きらに（，４体的に説明する。第７図に第６図中の
同門分離・４く平向期幅検出回路系１２０と７に平間期
周１４Ｊｊ性・連続性検出回路系１２１の具体的回路図
を示す。

第７図において、Ｉ）ＶＳ信号１１は水平同期用分離回
路１２３としての比較回路（ＣｏｍｐＪ　）１８０ＫＸ
、入力として与えられて、Ｘ、入力である水平同期分離
レベル（８ＤＬＨ）７ｍ７と比較され、Ｘ、≧Ｘ１の出
力が分離信号１２４として得られる。同様に垂直同期用
分離回路１２５としての比較回路（Ｃｏｍｐ　２　）　
１８２より垂直同期用分離信号（Ｃ３Ｖ）１２６が得ら
れる。水平、垂直の各回Ｊす１分離レベル（８ＤＬＨ）
１８１　、（８ＤＬＶ）Ｊ　８３は、第３図、＄４図に
て説明したように５ＤＬＨ＝＠００００１１１１′。

８ＤＬＶ＝　’０００１１１１１’−ｒあるから、各比
較回路１８０．１８２は各々簡単なケ９−ト１個で実現
できる。比較回路１８０の出力１２４は、４段構成のシ
フトレジスタ１８４に導かれる。

シフトレジスタ１８４のシフトクロックはφＳである。

このシフトレジスタ１８４の各ケラトの出力は４人力Ｎ
ＡＮＤダート１８５に与えられ、出力１２８としてＣＳ
　Ｈ（０８Ｈの反転）が得られる。シフトレジスタ１８
４およびダート１８５はＬＰＦ　１２７を構成し、ｆｓ
ｃＪ期以下の成分、つまり色間波数成分を除去する。

一方、カウスタ回路１２９５幅検出回路１３ノ。

ケ゛−ト回ｉＫ　１３３　、水平同期タイミング制御回
路１３４においては、第８図にタイムチャートを示した
ようにＣ３Ｈ＝’ｌ”となるとカウンタ１８７がカウン
トを始め、このカウンタ１８７の’４ｓ’力１ｙ）出力
（ＡＮｎｙ−）Ｊ　ｙｏの出力）はシフトレジスタ１９
１に導かれ、ＡＮＤｒ−ト１９２を通して幅検出パルス
（Ｈａす１３２が得られる。Ｈ８’信号が串られるとＲ
Ｓフリップフロップ１９３がセットされ、そのＱ出力１
９５によりｆ　−）　１８　Ｂを通してカウンタ１８７
のリセット信号１８９が強制的１０１とされる。ＯＲ？
−ト１９６は水平同期タイミング？１７１１刊出力をｉ
Ｊ４るｒ−トで、カウント１８７のカウント値が１４８
１〜”１２ｇ’の間ｗ１ｔを出力する。今、Ｉ’−）１
９６の出力が′１１の期間にＣ８Ｉ信号が立ち下る（Ｃ
８Ｉ信号１２８が立ち上る）と、ＮＡＮＤｆ　−）　１
９７（７）出力１３６に第８図ＫＲ８４Ｂで示した波形
が吊られ、Ｒ８４Ｒ信号１３６の立ら下りがＣ８Ｉ信号
の立ち下りのタイミングを与えることがわかる。

ＮＡＮＩ）ゲート１９４はカウンタ１８７のカウント値
が’２３９’のときフリップフロップ１９ノのＱ出力１
９５を反転させる。これによりＨｓ’信号１３２が出力
された後、”２４０”−１４８′＝　’１９２’　（φ
Ｓ単位）の間はカウンタ１８７がＣ３Ｉ信号入力を受は
付けないよう動作する。

ＡＮ　Ｉｎ’−ト１３２−２はＱｌＢ−Ｒ８４Ｑ（後述
する）の論理出力を１３２−１として出力する。

＋ＨＢ°３２は水平同期周期性・連続性検出回路系１２
１に導かれる。この検出回路系１２１の説明の前に本実
施例のデジタルＴＶ受像機のＮ’ｒＳＣ。

ＰＡＬの各々の信号受信時における水平開波数の対応範
囲、及び同期検出カウンタ１４ノの動作について述べる
。

放送波で定義されるＮＴ８Ｃ信号は４ｆｓｃ＝９１０ｆ
Ｈ（ｆＨ；水平周波数、、ｆｓｃ：カラーサブキャリア
周波で４　ｆｓｃ　＝　１４．３　ＭＨｚ　）である。

一方、４　ｆｓｃ＝９１　ＯｆＨのような信号も、一部
のカラーバー信号発生器、ビデオｒ−ム等に存在してい
る。すなわち、カラーサブキャリア周波数ｆｓｃと水平
周波数ｆ＋＋との間に何の関係もない信号が存在する。

今、実用上問題のないよう水平周波数の対応範囲をｆＦ
＋　＝　１５．７３士０．５ＫＨ２とすると、この範囲
に相当する１水平期間内にカウンタ１８７でサンプルク
ロックφｓ　（＝４　ｆｓｃ）が’８８０　”〜’９４
４’カウントされ？葬ることになる。

ＰＡＬの場合は、４ｆｓｃ輪１１３５ｆＨ（４ｆｓｃ”
？　１７．７３　ＭＨｚ　）であり、同様にｆＨ＝　１
５．６２５Ｋ　Ｈｚ±０．５ＫＨｚとすると、１水平期
間にカウント可能なφＳの・数は、”１０９９’〜”１
１７３’ということになる。７に平向期信号の周期性検
出は上述の水平周波数対応範囲をカバーしなければなら
々い。このため周期性る検出する第７図のＩＮ　ＩＪＩ
検出検出タウンタフ４１Ｃ２１３、φＳを基準として１
水平期間カウント可能なカウンタであり、１１段槽重戊
となる。カウンタ２１３はＨ８信号１３２の到来時、Ｎ
ＴＳＣでｆ１４４瞥カウントに、ＰＡＬで１６４Ｉカウ
ントにプリセットされることにより、周期性検出のタイ
ミングが容易に取れるようになっており、同時にこのよ
うなプリセットにより後述するように第１図の水平カウ
ントダウン回路３２０回路構成も簡単化することができ
るっ 第９図に）Ｉｓ’信号１３２と４く平周期対応範囲を示
すダート信号（ＨＭａ８Ｒ）及びカウンタ２１３のカウ
ント値の関係を示す。図のように所定周期で、かつ連続
的に得られるＨｓ’信号１３２のみが水平同期検出信号
ＨｓとしてＨ８＝　ＨＳ’　−ＨＭａｓ　Ｒで示す積論
理で得られる。

５Ｒ６Ｑ、はこのＨ８信号１３９とφＳをシフトクロッ
クとして蓄積するシフトレジスタ２１５の出力を示す。

第９図中９−１　、９−２はカウンタ２１３のＮＴＳＣ
，ＰＡＬの各信号受信時におけるカウント状態を示す。

４１０図に）Ｉｓ’信号１３２の周期性・連続性を検出
するタイムチャートを示す。ＨＭａｓＲ信号はＮＴ８Ｃ
信号受信時は１０−１で示すようにカウンタ２１３の’
１０２４”カウントで立ち上り、ｌＩＦ５’信号の立ち
下りに同期して立ち下る。

また、１０−３で示すようにＨ８ｌ信号が欠落すると、
ＨＭａｓＲ信号は’１０８８’カウントで立ち下り、カ
ウンタ２１３は１１４４１カウントにプリセットされた
まま、次のＨ８ｌ信号の到来を待つ。１０−４で示すよ
うに再び）（ｓ　ｌ信号が得られると、１０−５で示す
Ｈ８Ｊｉ号からＨ８信号がｆｎられる。ＰＡＬ信号受信
時も基本的動作は同じである。第１０図で示したように
７に平向期検出信号Ｈｓは、外乱に強い茜精度な信号と
して得られることが理解されよう。

第７図において、０１１”−ト；ｔｏｙの出力としてＨ
Ｍａ　ｓ　Ｒ信号が得られ、ＡＮＤダート２０Ｂの出力
としてＨ８信号１３９が尋られる。Ｈｓ’信号１３２の
反転でリセットされ、Ｎ０Ｒｆ−ト２１１の出力でセッ
トされるＲ８フリップフロップ２１２のＱ出力がＨｓ　
’信号欠落時の制ω℃信号（第１０図のＲ８３Ｑ）を与
える。カウンタ２１３のプリセット信号はＯＲ＋”−ト
２０４の出力２０３として得られる。ＮＴ８Ｃ信号に制
領されるプリセットデータ発生回路２０１は、上記した
ようＫＮＴＳＣ信号受信時に”１４４’カウン）Ｋｉ目
当するデジタル値”０００１００１００００”を発生し
、ＰＡＬ信号受信時に１６４Ｉカウン）　Ｋ　Ｆｕ　当
スルｆ”　Ｊ　タ／Ｉ／値”００００１００００００”
をそれぞれ発生する。

Ｈ８信号１３９はシフトレジスタ２１５に導かれる。こ
のシフトレジスタ２１５のＱ１出力１４７はカウント２
１３０１１ビツト出力２１４をラッチ２１６にラッチす
るタイミングを与える。ラッチ２１６の出力１４９はラ
ッチ２１７に導かれる。これら２段のラッチ２１６，２
１７は第１の水平周期メモリ回路１４４を構成しており
、カウンタ２１３からの２周期分のデータを記憶してい
る。ラッチ２１６，２１７の値の差を検出するのが差検
出回路１４８としての減算器２１９であり、差出力２２
０を判定回路１５１に出力する。

判定回路１５１においては、差出力２２０の１１ビツト
のデータのうち上位９ビツトをＮＡＮＤケ９−ト２２１
とＡＮＩｌｒ”−ト２２２に入力し、ダート２２１，２
２２の出力をＯＲダート２２３に入力して、出力として
ＤＣＫ信号１５２を得る。即ち、ラッチ２１６の出力１
４９とラッチ２１７の出力２１８の差が±１３１以内で
あれば１）　ＣＫ信号１５２は”１′となる。Ｈｓ信号
１３９、ラッチ２１６の出力１４９．ＤＣＫ信号１５２
゜シフトレジスタ２１５の出力１４７は第１図の水平カ
ウントダウン回路３２に導かれる。

第１１図にバーストフラッグ・ＰＬＬ・クランプ用タイ
ミング発生回路系１２２のより具体的な構成を示す。Ｈ
８信号１３９の反転信号２３２はＲＳフリップフロップ
２３４をセットし、Ｒ８４Ｒ信号１３６はこのフリップ
フロップ２３４をリセットする。フリップフロップ２３
４のＱ出力２３５は水平同期信号の立ち下り（後縁）に
同期して立ち上る信号であり、シフトレジスタ２３６に
導かれる。シフトレジスタ２３６のＱ、出力１５４は１
段溝１戊のカウンタ（フリップフロップ）２３７に韓か
れる。今、シフトレジスタ（７）Ｑ、　出力Ｚ　５４カ
”０’　−＋　’１”　ｌ／Ｉ：ナルト、。

カウンタ２３７のＱ４１出力１５７は１０１となり、こ
れによりカウンタ２３８はリセット状態が解除されカウ
ントを開始する。カウンタ２３８は６段のもの構成で、
出力Ｑ　、？　６・Ｑ３５・Ｑ３３の論理でＮＡＮＤ？
−）　２３９を介して自己リセットがかかるようになっ
ている。

タイミング発生回路１６０の動作を第１２図に示す。第
１２図では、ＣＨ８信号（第７図のＬＰＦ１２７ＬＤ出
力）　、　Ｈ８信号１３９ｇφｓ。

シフトレジスタ２３６のＱ、出力１５４．カウンタ２３
７のＱ４１出力１５７．カウンタ２３８のＱ３１．Ｑ３
２・・・Ｑ、３６出力に対応させて、カウンタ２３８の
カウント値と共に各種のタイミング信号を示した。これ
らのタイミング信号人、出力２８．１６３，１６４．１
６５．１６６゜１６７．１６８，１６９，１５７，２３
０゜１６１．１６：ｌについては後述のフランジ回路、
Ｐ　Ｌ　Ｌ開側回路の詳細な説明において個宜謄、明す
る。

（ペデスタルクランデ回路） 第１図のベデステルクランプ回路１９は、第４図４−２
の波形で示したように、到来するＩ）　Ｖ　Ｓ信号１１
のペデスタルレベルを（ＰＤＬ）、？−４’００１０１
１１１＠の値にクランプする回路である、 第１３図にペデスタルクランプ回路１９の具体的回路図
を示す。図中Ｈ８Ｄ信号２８０は、Ｈ８信号１３９が得
られていると１１１となる同期検出状態を示す信号であ
り、開明検出判定回路２８５に人力される。今、Ｈ８Ｄ
＝＠Ｏ”即ち、同ｌυ１検出が行なわれていない状態で
あると、ペデスタルクランプをかけるべきタイミング情
報（例えばＢ１２ｇ　）を得ることができないため、ま
ず同期信号部分を切出す必要がある。

このためＨＳ　Ｉ）信号２８０が１１′→１０′となる
と、シフトレジスタ２８４でＨＳ　Ｄ信号２８０の立ち
下りを検出し、この検出信号２７６（１’−ト２７５の
出力）で、クランプ電圧をデジタルけとして記憶してい
るラッチ２７２をリセットする。ラッチ２７２の出力２
０がオール１０１となると、クランプ電圧（第１図のＤ
ＡＣ２１の出力２２）は０■となり、フランジ制御系は
初期状態に設定される。

一般的にビデオ信号入力が存在すると、初期設定時にお
けるＡＤＣのダイナミックレンジと信号の関係は、第４
図に４−１で示したようになっている。第１３図におい
てＤＶＳ信号１１である８ビット信号のオア論理をとる
ケ”−）２５２の出力は、ＡＤＣｌｏのダイナミックレ
ンジのＬＳＢ側端を入力信号が横切った期間のみ、っま
りＤＶＳ信号１１がオール１０″となったとき１０１と
なる。このｆ−ト２５２の出力は８段構成のシフトレジ
スタ２５３に導かれている。シフトレジスタ２５３の全
ての出力を入力とするＮＯＲ’ｌ”　−ト２５４（Ｄ出
力２５５には、ケ９−ト２５２の出力をＬＰＦを通した
信号に相当する４ｇ号が’ｌ”として得られる。これら
のダート２５２、シフトレジスタ２５３．ケ９−ト２５
４によりＤＶＳ信号１１のレベル検出回路２８１が構成
される。この検出回路２８ノの出力信号２５５の立ち上
りタイミングをＮＡＮｌ）ｙ−）２５６で検出し、Ｒ８
フリップフロップ２５７をセットする。このフリップフ
ロップ２５２のＱ出力２５８は、１０ビツトのデータセ
レクタ２６９０Ｂ入力に導かれている。なお、データセ
レクタ２６９のＢ入力データはこの時、図示しないエン
コーダによりＭ２Ｒ側から’１ｌｌ１１１１０００’に
変換されて入力されるものとする。データセレクタ２６
９の１０ビツト出力２７０とラッチ２７２の１２ピツト
出力２７３は、ＬＳＢを一致させて減算器２７１で差を
取られる。この差信号がシフトレジスタ２５３のＱ３出
力のタイミング（ＡＮ　Ｄｅ−ト２７８の出力タイミン
グ）で再びラッチ２７２に書き込まれる。

上記した動作を繰り返すことにより、クランプレベルは
Ｈ８信号１３９が得られるまで上昇する。Ｈ８信号１３
９が得られると、Ｈ８Ｄ＝１１１となり同期検出状態と
なる。ｕｓｎ＝”ｔ’の時切換回路２８３を構成するデ
ータセレクタ２６９の出力２７０にはＡ信号２６８が導
かれ、ペデスタルクランプモードとなる。ＤＶ８信号ノ
ーは減算器２５０で（ＰＤＬ）ｆｆｉ５７”００１０１
１１１　’の分だけ減算される。減算器２５０の出力の
サイン（ｓｇｎ）ビットは、ＤＶＣＳイ言号２ツクとし
て後述するＰＬＬ制御回路に導かれる。また、減算器２
５０のｓｇｎビットを含む８ビツト出力はラッチ２６３
に導かれ、第１１図におけるカウンタ２３８からの第１
２図に示したｉφｓ周期であるＱｌｌｌ出力２３０でサ
ンプリングされる。

加算１Ｎ、　ｚ　ｅ　ｓ　、ラッチ２６６はデジタル型
の積分回路２８２を構成している。積分回数はラッチ２
６６のφ入力１６３で決まる。第１２図に示したような
カラーバースト期間の積分を行なうため、この積分回数
は１２回とする。ラッチ２６６の出力２６７のうち、下
位２ビツトを切捨てた１０ビツト出力２６８がデータセ
レクタ２６９のＡ入力に導かれるっ なお、加算器２６５の００人力は第１１図におけるカウ
ンタ２３８からのＱ３２出力２４ノが導かれてウォーブ
リング（ツクとなっており、これによりクランプの精度
を向上させているっ上述した１２同の積分が終了すると
、ラッチ２６６にはタイミング発生回路１６０からのり
、Ｒ信号１６４のタイミングでリセットがかかる。

減算器２７１．ラッチ２７２もまた積分回路２８４を構
成しており、減算器２７１の入力２７０がオールＩ０１
となるように積分がくり返され、これによりペデスタル
レベルが安定する。

々お、タイミング発生回路１６０からのり、！φ信号１
６９及びｆ　−）　２７　Ｂの出力はラッチ２７２のク
ロックを与える信号２７９となり、その反転出力２０−
１はクランプ用ＤＡＣ，’Ｊのデータラッチのクロック
に１史用される（第１図では省略） （ＰＬＬ制御回路） ＰＬＬ制画回路２３の原理的な構成例につし）ては米国
特許第４２９１３３２３０明細書に述べられているため
、ここではＰＬＬ制御回路２３についてはその具体的回
路構成及び特徴について述べる。

第１４図はＰＬＬ制御回路２３の概略構成を示すブロッ
ク図である。誤差検出回路、？　００はタイミング信号
であるり、φ信号１６２．Ｌ、Ｒ信号１６５に制御され
て、ＤｖＳ信号１１に関し ・・・・・・・・・・・・ｆｌ） の積分演算を行なう。なおＰ４ｊのサンプリング点につ
いては第５図のカラーバースト波形５−１上に示す。第
５図で５−２は、演算を行なう期間（バースト期間）を
示しており、本実施例に関してはに＝６として使用した
。即ち、６／Ｊ−スト期間−につき上記（１）式の積分
演算を行うことになる。

第５図に示したようにカラーバーストの位相に対して目
標とＣるサンプリング位４目をθとすると、誤差信号は となる。（２）式の誤差演算を行なうのが誤差演算回路
３０２であり、その演算出力３０３は誤差積分回路３０
２に導かれる。誤１に：積分同格３０４の出力２４はＩ
）ｋｃ１６に纒かれ、これＫよってＰＬＬがかかること
になる。（２）式よりθの値（実際はｔａｎθの値）を
可変とすることにより、任意のサンプリング位相を得る
ことができる。なお、色相のコントロールは、このｔａ
ｎθの値を可変とすることにより行なう。即ち、色相コ
ントロールデータ発生回路３０５はコントロール信号４
９を受けると、予め定められているコントロールデータ
に従ったｔａｎθの値を選び出し、その値を示す信号３
０６を誤差演算回路３０２に出力する。

一方、前記（１）式の積分演算結果、つまり誤差検出回
路ＳＯＯの出力３０１のｓｇｎビットは基準チンプリン
グ位相検出ｆｆ−）回路３１４に導かれ、ここで基準と
なるサンプリング位相を与える基準位相パルス３１５が
生成される。この基準位相パルス３１５は連続的に基準
・９ルスを発生する基準ノ寄ルス発生回路３１６に導か
れ、基準位相、つまりＮＴ８Ｃの場合でＩ軸、ＰＡＬの
場合でＵ軸をそれぞれ示すφＣ信号２６が基準パルスと
して得られる。なお、Ｉ’ＡＬについては基準位相とし
てＵ軸を得ると共に、ＰＡＬアイデント信号を必要とす
るう １ビツトからなるＤＶＣ８信号２８６はバースト検波積
分回路３０８に導かれ、カラーバーストの６固期期間、
φＣ信号２６でサンプリングされるとともに１そのサン
プリング結果が積分される。積分結果３０８はＰＡＬア
イｒント信号の安定性を得るための時定数回路（積分回
路に等しい）３１０に導かれるっこの時定数回路３１０
の出力３１ノとＰＩＤ信号２５及びタイミング信号であ
るＬＩ！φ信号１６９により、ＰＡＬアイデント判定ｒ
−ト回路３１２でＰＡＬアイデントが所定の関係を満し
ているか否かが判定され、所定の関係にない場合は、リ
セット信号３１３が出力される。ＰＡＬアイデント発生
回路３０７は、ｆＨＦＢ信号１８を入力とする１股のカ
ウンタで、そのカウント出力としてＰＩＤ信号を得る。

リセット信号３１３はこのカウンタのリセット端子に、
入力されている。

前記基準サンプリング位相は、ＰＡＬにおいてはＵ軸間
ち、ＰＩＤ信号２５に従ってバースト位相に対して±４
５°の位相となる。

第１５図にＰＬＬ制御ｆＨ］回路２３のより具体的な回
路［１ｆｆｌを示すっＤＶ８信号１１はラッチｓ２ｏＫ
ｍかれる。ラッチ３２０のリセット信号はり、Ｒ信号１
６５である。ラッチ３２０の出力３２１は減算器３２２
に４かれる、減算器３２２の出力３２３はラッチ３２４
に）扉かれ、ラッチ３２４の出力３２５はラッチ３２７
に導かれる。ラッチ３２７の出力３２８は１２ビツトか
ら成り、減俸器３２２の一方の人力となる。

この出力３２８のＭＳＢ側から８ビツト分の出力３３０
が誤差演算回路３θ２に導かれる。ラッチ３２０の１２
ビツト出力３２５もまた誤差演算回路３０２に導かれる
。

Ｌ、Ｒ信号１６４　、　Ｌ、φ信号１６２は誤差演算回
路３０２を制−する信号であり、（１）式で示した積分
演算結果においてラッチ３２４の出力る。積分結果のデ
ータのうちのサインビット３２６．３２９は基準サンプ
リング位相検出ｒ−ト回ｊ４３１４に導かれる。

今、ＮＴ８Ｃでθ＝３３°とするとＱ軸（Ｑ−軸）が検
出でき、またＰＡＬでθ＝±４５°とするとＰＩＤ信号
に制領されＵ軸が検出できる。

４１５図中、ＡＮＤゲート３３８がＱ軸検出用ケートで
あり、ＡＮＩ）ｆ−）Ｊ３９　、３４０がＵ軸検出用デ
ートである。各ｆ−）Ｊ、？８〜３４０の出力はＯＲデ
ート３４１に導かれる。

ＯＲケ’　−）　３４１の出力３１５は基（専）にルス
発生回路３１６に導かれる。シフトレジスタ３５４は基
準軸検出用であり、そのＱ、出力３５５がカウンタ３５
６をリセットする。カラ：／夕３５６のＱ６２出力３５
７はシフトレジスタ３５８に入力され、φＳクロックで
同期化されてシフトレジスタ３５８のＱ、出力よりφＣ
信号２６として得られる。このφＣ信号２６の立ち上り
タイミングがＱ−軸を示すことになる。第１６図にり、
φ信号１６２　、　Ｌ、Ｒ信号１６５．５Ｒ９Ｒ信’ｒ
　１６７　、シフトレジスタ３５４の入力３１５および
そのＱ、出力３５５　、Ｑ６１　、カウンタ３５６のＱ
６２出力、９５７、φＳおよび第１１図のフリップフロ
ップＲ８５１のＱ出力の各波形を示した。

色（目コントロールは２ビ・ントステップトシタ。

コントロールデータ４９はデータデコーダ３３３でデコ
ードされ、エンコードＲＯＭ３３５Ｃエンコードサレる
。ＮＴ８Ｃの場合、コントロールデータ４９が’００１
の時θの値を３３′ｌ′（中心値）ニ、°０１″ノ時θ
＝２７°に’ＩＯ”（７）時θ＝３７に、’１１’のＵ
寺θ＝４１°に選ぶことにすると、ｊａｎ３３°はｓｇ
ｎを含む６ビツトで近似すればｔａｎ　３３°＝“０１
０１０１”とエンコーＰされ、同様［ｊａｎ２７°＝　
’０１０’０００’　。

ｔａｎ３７°＝　’０１１０００　”、ｔａｎ４１°＝
”０１１１００’とエンコードされる。

ＰＡＬの場合はＰＩＤ信′４２５によりエンコード°値
が制＋Ｉ）１１される。ＰＡＬの時、コントロールチー
　タ“Ｏｏ”はθ＝±４５°となり、エンコード出力は
ｓｇｎを含む７ビツトで近似しＰＩＤ＝’ｌ’＋７）Ｉ
侍、’　０１１１１１１　’　ヲｘ　ｙ　：ｌＩ−ト出
力、！：　Ｌ　テＧ３、Ｐ　Ｉ　Ｄ＝　’０’　（［下
−ｍＫＰ　Ｉ五という）の時、′１ｏｏｏｏｏｏＩを得
る。コン）。

−ルテータ１ｏ１１の時θ＝　Ｐ　Ｉ　Ｉ）テ’０１１
００００ＩをＰ　Ｉ　Ｄ　で’１００００００’　を串
る。コン）　ｏ　−ルｆ’−タ’１０　”　ノ時Ｐ　Ｉ
　Ｄテ”０１１１１１１１を、ＰＩＤで１１１００００
　’　ヲＩＩ　６　　ｊ７　）　ｏ　−ルｆ　−タ１１
１　”　Ｏ時Ｐ　Ｉ　Ｄ−Ｃ’　”０１１１１１１をＰ
　ＩＤで’１１０００００”を７１ル。

このように、色相コントロールに関しては、Ｎ　Ｔ　Ｓ
、　Ｃ信号及びＰＩＤ信号２５に従って所定のエンコー
ド出力（エンコーダ３３５の出力）３３６が得られる。

エンコーダ３３５の出力３３６はｔａｎθの値を示し、
誤差演算回路３０２に導かれる。

誤差演算回路３０２はラッチ３２４の出力３２５とエン
コーダ３３５の出力３３６とを乗算する乗算器３３２と
、この東浮器３３２の出力３３７とラッチ３２７の出力
３３θとを加算する加糎器３３１とより成る。タイミン
グ信号（φｍφ）１６８は乗算器３３２の装体タイミン
グを与える。加薪−器３３１の出力３４３は誤差積分回
路、？　０４における加算器３４４に入力される。加算
器３４４の他の入力は、ラッチ３５１の出力３５２であ
る。加算器ｓ４４の出力３４６はラッチ３５１に導かれ
ている。Ｌ、！φ倍信号ラッチ３５１のラッチタイミン
グを与えると共にＡＮＤケ”−ト３４８．３４７に導か
れ、オーバーフロー、アンダーフローの検出タイミング
に１史用される。

これら加座器３４４．ラッチＪ５７．ＡＮＤダート３４
７，３４８で誤差積分回路３０４を構成しているうラッ
チ３５１は１３ビツト帽戊であり、ＭＳＢ側から９ビツ
トの出力２４が第１図のＰＬＬ用ＤＡＣ１５に導がれる
。

上述したようにダート３４８はオーバーフロー検出ダー
トで、出方３４９が１１１の時ラッチ３５１をプリセッ
トし、その出方をオール＃１１とする２、ダート３４７
はアンダー７０−イ金山ｒ−トで、出力３５０が１１１
の時ラッチ３５ノをリセットし、その出力をオールＷ□
ｌとする。なお、加ｍ：器ｓ４４の出力３５３はオーバ
ーフローの出力を示している。

第１５図中において、ＤＶｃ８信号２８６は加Ｕ器３６
１に導かれており、加算器３６１の出力３６２はラッチ
３６３に導がれる。Ａ、　Ｎ　Ｄダート３５９はＰＡＬ
時のＵ′ＩＩＩＩｌ検彼位相信号３６０を出力し、ラッ
チ３６３にクロックとして与える。これらのデート３５
９、加算器３６ノ、ラッチ３６３で・々−スト検波積分
回路３ｏＢを（苛成する。この積分回路３０８のｓｇｎ
出力３６５は時定数回路３１０に導かれ、さらに積分さ
れる。

時定数回路３１０は加算器３６６とこの加算Ｍｉ３６６
（７）ｓｇｎ出力３６８およびこれ以外の５ビツトの出
力３６７をラッチするラッチ３７１゜３７２を主体とし
て溝［戊されている。

なお、ＡＮＤｆ−ト３７３　、Ｎ０Ｉｎ’−ト、”ｊ７
４は各々オーツクーフロー、アンダーフロー検出用であ
り、検出タイミング信号はφ９φ信号１６８である。ラ
ッチ３７１の出力３７７はＰＡＬアイデント判定々゛−
ト回路３７９に導かれる。今、ＰＡＬアイデント発生発
生力ウンタ３８０の久７．出力３８１が１１Ｗで、ラッ
チ３７１の出力３７７が１１１であると、Ｌ、ｔφ信号
１６９のタイミングでカウンタ３８０がリセット信号３
１３によりリセットされ、Ｕ軸検波とＰＡＬアイデント
を所定の条件に引きもどす。

そしてカウンタ３８０のα７．出力にＰＩＪｉ号２５が
得られる。

（水平カウントダウン回路） 第１図における水平カウントダウン回路３２の詳細なブ
ロック図を第１７図に示す。水平カウントダウン回路３
２は４つの大きなブロック４６１．４６２，４６３，４
６４から購１戊される。連続性および同期性が検出され
た第６図の周期メモリ回路１４４の出力Ｌ４ｏｕｔ信号
１４９及びタイミング信号１４７１判定回路１５１のＤ
ＣＫ出力１５２から到来する水平同期信号の周期を記憶
するのが第２の水平ＩＭ簡メモリ回路４６１である。ま
た、こうして記憶された水平１期データ４２４を入力と
して、到来する水平周波数ｆＨとφＳの関係を検出し、
１１（平標準モードを示すＨＭＯＤ信号４００を判定す
るのが水平標準モード検出回路４６４である。Ｈ，ＭＯ
Ｄ信号４００は第１図に示したようにＹ−Ｃ分離回路３
８に４かれており、ＨＭＯＤ＝”ｌ’の時、周知のよう
にＹ−Ｃ分離回路３８はライン相関を利用してＹ、Ｃ両
信号の分離を行なう（これはコムフィルタとして周知で
ある）。

一方、ＨＭＯＤ＝’０’の場合はＹ、Ｃ分離をライン相
関を用いて行なうと、場合によっては分離が非常に悪く
なる（ＩＨ遅延線上のサンプル点がお互いに画面上では
なれている場合）ため、Ｙ、Ｃ分離は周知の水平方向の
サンプル点同士を使ったＢＰＦにより行なう、っこのよ
うにＨＭ（月〕信号４００はＹ−Ｃ分離回路３８の動作
を切換える働きをする。

水平周期メモリ回路４６１の出力４２４は水平同期再生
回ｉ１洛４６２に導かれ、この門生回路４６２によって
水平ドライブ信号（、ｆＨＤ　ｏｕｔ）３４を市る。ｆ
　）Ｔ　Ｆ　Ｂ信号１８と到来するＨ８信号１３９の位
相を比較し、所定の位相関係にない場合、水平同期再生
回路４６２に信号４５８を出力して、位相を引込むため
の回路が７Ｊり平位柑検出回路４６３である。

以下、第１７図の６ブロツク４６１，４６２゜４６３．
４６４をさらに詳しく説明する。

（ａｌ　　水平川明メモリ回路４６１ Ｌ、ｏｕｔ信号１４９は減算器４０１に導かれる。

一方、第６図のラッチ／４’ルス発生回路１４６からの
Ｓ　Ｒ，Ｑ、ｏｕｔ信号１４７は沢平用期メモリタイミ
ング発生回路４０８に肱かれ、この回路４０８で各種の
タイミング信号４０９，４１０゜４１１が発生される。

これらのタイミング信号４０９．４１０，４１１は第６
図の判定回路１５１よりのＤＣＫ信号１５２により割印
１される。減算器４０１の出力も０２は差分検出ケ・−
ト回路４０５に入力され、その差分値が検出される。こ
のデート回路４０５は差分値の犬ぎさにより、時定数切
換回路４θ３及び１ｊｌｌ　（ｔｌｊｌ信号発生ゲート
回１洛４１７に制御ｌｌｌ１信号４０　、？　−１。

４０７を供給し、また差分値が零の場合は加′痒器４１
２にウォーブリング信号４０６を与える。

時定数切換回路４０３は上記の差分値に従って系の時定
数を制御するよう動作する。時定数切換回路４０３の出
力４０４は、加算器４１２に導かれる。加算器４１２の
他の人力はＭＳＢ側の１１ピツトから成る１６ビツトで
あり、水平ｍ　Ｊ（Ｊｌ　値メモリ回路４２１の出力４
２４と、水平周期補正メモリ回路４２２の１６ビツトの
うちＬＳＢ側５ビットの出力４２３とからなる信号４２
５である。加算器４１２の出力１６ビツトのうちＭＯＢ
側１１ピットは、切換回路４１５に導かれる。切換回路
４１５の他の入力には標準水平周期発生回路４２６の出
力４２７が纒かれている。、水平川明値が所定の条件を
満す値でない場合（例えばＰｏＷｅｒ　ＯＮ時）、７Ｒ
平周期が異常であることを異常値検出ｆ−ト回路４３ノ
で検出し、水平周期値プリセット回路４３３に検出信号
４３２を送る。　　　　− 水平周期値プリセット回路４２３は信号４３２と共にＨ
８Ｄ信号２８０が入力されることによって、側副信号発
生ゲート回路４１７に信号４３４を供給する。これによ
り／ｌ”−）回路４１７は７に平向明確メモリ回路４２
１にプリセットタイミング信号４１９を供給するととも
に、切換回路４１５に切換信号４２０を供治し、切換回
路４１５を通してメモリ回路４２１を信号４２７で与え
られる標＄水平周期値にプリセットする。

第１８図に水平周期メモリ回路４６１の具体的回路構成
を示す。第１８図において、水平周期メモリタイミング
発生回路４０Ｂは６段溝酸のシフトレジスタ４８４、Ａ
Ｎ　１）ｆｆ　−）　４８５゜Ｒ８フリップフロップ４
９１から構成されている。第２３図には各タイミング信
号のタイムチャートを示した。

第２３図より理解できるように、ケ”　−ト４ＦＩ５は
Ｉ）　ＣＫ信号１５２が１１１の時、自己リセット信号
４８７を出し、シフトレジスタ４８４のＱ１１以降の出
力は出ないことになる。即ち、差検出がφ３で士’３’
Ｊａ上の値であると周期メモリは何の動作も行なわず、
前の状態を保つことを示している。

減算器４０１の出力は８ビツトが有効ビット長となって
おり、その８ビツトの信号４７４はデータセレクタ４７
５のＢ入力となる。一方、８ビツトの信号４７４のうち
、ＬＳＢ側３ビットの信号４７３はデータセレクタ４７
５０八入力となるっさらに、信号４７４０Ｍ５Ｂ側６ビ
ツトの信号４７２．ＬＳＢ側２ピットの信号４７ノは差
分検出ゲート回路４０５に導かれ、両者の差分つまり減
算器４０１の出力の大きさが検出される。差分検出ケ中
−ト回路４０５におイテ、６人力Ａ、ＮＤｌ’−ト４７
９．６人力ＮＯＲケ９−ト４８０（Ｄ各出力は、０１ｌ
−”−１−４８２に導かれる。ＯＲ’ｆ”−ト４８２の
出力４７８は差分が±１３１以内の場合、′Ｉ″となり
、±Ｊｙ以上の値となると２０′となる。

データセレクタ４７５の出力４０４は１１ピツ１１成と
なっている。例えば減算器４０１の出力カ十″２”の時
、Ａ入力４７３には１ｏ１ｏ″が入力されており、ＯＲ
ゲート４８２の出力４７８は１１１となる。この時デー
タセレクタ４７５の出力４θ４はＭＳＢ側から’　ｏｏ
ｏｏ。

００００１０１となる。一方、減算器４０１の出力が十
′８”の時、Ｂ入力４７４には１ｏｏｏｏｏ１ｏｏ’が
入力されており、ｏＲ？−ト４ｓ２の出力４７８はｔＯ
Ｉとなるっこの時データセレクタ４７５の出力４０４は
’０００００１０００００’となる。

即ち、差分（信号４７４）が大永いと後述する系の収束
を早めるべく時定数を小さくシ、差分が小さい場合は系
の安定度を確保するために時定数を大きくしている。従
って水平周期メモリ回路４６１の収束は早く、シかも一
定の値まで収束すると時定数を大きくするため、水平同
期メモリ値が高性能に得られる。

データセレクタ４７５の出力４０４は加算器４１２に導
かれる。加算器４１２の他の入力は水平川明値メモリ回
路４１２の１１ビツト出力４２４と、５ビツトよりなる
水平周期補正メモリ回路４２２の出力５１４．５１６と
より構成される１６ピツト信号４２５である。内入力４
０４．４２５はＬＳＢをそろえて加算される。

加算器４１２のウォーブリング入力４０６（加算器ＬＳ
Ｂに１１１を加算する）は、差分検出ゲート回路４０５
が零を検出した時、ＡＮＴ）ケ９−ト４８３の出力とし
てｉ尋られるものである。

１６ビツトからなる加＃器４１２の出力４７６のうちＭ
ＳＢ側１１ビット５０８は、データセレクタ５０９０Ｂ
入力に韓かれる。これに引続く３ビツト５０７は水平周
期補正メモリ回路４２２内のラッチ５１３に導かれ、ま
たＬＳＢ側２ビットはラッチ５１５に導かれている。デ
ータセレクタ５θ９のＡ入力４２７には標準水平周期の
値が出力されている。即ち、ＮＴＳＣで’１０５４’の
値″１００００１１１１１０’、ＰＡＬで１１１９９’
の値”１００１０１０１１１１’である。

データセレクタ５０９の出力５１０はラッチ５１２に導
かれる。

第１８図において水平同期値の異常を検出する異常値検
出？−）回路４３１は予め定められた範囲内に周期値が
あるか否かを判定するｒ−ト回路で、ＮＴＳＣでは、周
期値が”１０２４１〜’１０８８’内にあるか否かを６
人力ＡＮＤ）ｆ−ト５１７で検出する。ＰＡＬにおいて
は’１１６０”〜”１２２４’内にあるか否かをＡＮＤ
ｆ−）５１９−１で検出する。周期値４２４が所定の値
にないとＮ０ＲＩ’−トロ２１（７）出力５２２は”１
’となり、ＯＲ？’−ト５０３に導かれる。０１？グＩ
ト５０１の他方の入力はＨＡＤ信号２８０である。

シフトレジスタ５０３の入力５０２が１１１となると、
ＡＮＤｆ−）　５０４（Ｄ出力５０５が１１１となり、
この出力５０５はデータセレクタ５０９を制御する。Ａ
ＮＤｆ−ト５００はこの時φＳクロックを４９９を出力
する。このＡＮＤダート５００の出力４９９およびシフ
トレジスタ４８４（ＤＱ、出力４９０　ハ、０Ｒｐ−ト
４９７に導かれる。０Ｒ）ｙ’　−ト４９７の出力４９
８はラッチ６１２，５１３．５１５のクロック入力とな
る。ダート５θ４の出力５０５はまた、ラッチ５１３を
リセットすると共に、０Ｒｒ−）４９５を通してラッチ
５１５をリセットする。

信号４７７とフリップフロップ４９１のＱ出力４９２は
ＡＮＤダート４９４．ＯＲケ・−ト４９５を通してラッ
チ５１５をリセットする。

第２４図に水平周期値プリセット回路のタイムチャート
を示す （ｂ）　　水平標準モード検出回路４６４第１９図に水
平標準モード検出回路４６４の詳細な回路図を示す。第
１９図において、水平標皐モード検出ケ９−ト回路４２
８は、水平周期値メモリ回路４２１の出力４２４の値を
検出し、標準モードと判断すると出力５５０に１１１を
出力する４゜ 第２０図にＮＴＳＣ０ＰｋＬ各々に対する標準値を考え
ると、第２０図の５６０に示すようにＮの値が”９０４
′〜”９１６’となる入力に対してＨＭＯＤ＝　”１”
　（標準モード入力を示す）とし、それ以外を）（ＭＯ
Ｄ＝”０″とする。、、５６０は水平同期値メモリ回路
４２１の出力を第１８図のラッチ５）２の出力値で示し
たものである。

すなわち、ラッチ５１２の出力で見ると”１０４８’〜
”１０６０”がＨＭＯＤ、、＝”１１の範囲となる。

５６２．５６３は同様にＰＡＬについて示した。

ｐＡＬＩ７）場合、ラッチ５１２の出力で見ると”１１
９２’〜”１２０８　’となる入力に対してＨＭＯＤ＝
”１’となる。

第１９図においてｌ’−ト５４０，６４１゜５４２がＮ
ＴＳＣのＩＩＭＯＤを検出するためのものであり、ｒ−
ト５４４，５４５．５４７はＰＡＬのＨＭＯＤを検出す
るためのものである。

検出信号５５０はタイミング信号である５Ｒ１２Ｑ０信
号４９３とともにＡＮＤｆ−ト５５１に入力され、カウ
ンタ５５５をリセットすると共にＲＳフリップフロップ
５５８をセットする。

また信号５５００反転信号は、信号４９３とともにＡＮ
Ｄｆ−ト５５２に入力され、カウンタ５５５の入力信号
となる、ＲＳフリップフロップ５５８のリセットはカウ
ンタ５５５の各人。

出力の論理積をとるＮＡＮＤケ”　−）　５５６の出力
５５７により行なわれる。図示したように積分回路４３
０は、）ＩＭＯＤ＝’０”となる入力に対しては水平同
期入力連続８個の積分が成立する必要があり、この積分
によりＨＭＯＤ信号４００の安定度を向上している。こ
のため結果的にはＹ−Ｃ分離の安定性が確保される。

ｆｃ）　　水平同期再生回路４６２ 第１７図において、水平同期再生回路４６２は基本的に
は、水平内明確Ｌ１５出力４２４に従って、４り平向期
信号を再生する水平同期カウンタ回路４４５を動作させ
、所定のｆＨＤｏｕｔ信号３４を得るものであろう 第２１図に７Ｊ（平向期再生回路４６２の具体的回路借
銭を示すっ水平カウンタプリセット値演（Ｉ回路４３５
には第１８図のラッチ５１２の出力４２４と、水平カウ
ンタ制）ａ購エンコーダ回路４５９の出力４６０が４か
れ、；ノ目算器５７０−１で加算される。つエンコーダ
回路４９５の出力４６０は水平カウンタのカウント数を
制１ｉｆｌｌ　Ｌ、て水平位イ目を引き込むためのデー
タであり、Ｈ８信号１３９とｆ　ＨＦＲ信号１８の位相
が一致しているとオール１０“となる。１１ビツトから
なる加体器５７０−１出力はラッチ５７０−２に導かれ
、φｓＩＩＭ号に位ｆ目同期させられる。ラッチ５７０
−２の出力４３６は１１ビツトの比較器５７１からなる
一致＋ａ出回路４３７に導かれる。比較器５７ノの他の
入力は、水平カウンタ５７２の出力１１ビツトである。

比較器５７ノの一致出力４３８はカウンタ５７２のプリ
セット端子ＰＴに与えられると同時に、水平ドライブパ
ルス発生回路４３９内のシフトレジスタ５７６に堺かれ
る。シフトレジスタ５７６のＱ＋　出力５７７はＲ８フ
リツゾフロツプ５７８をセットする。

シフトレジスタ５７６のＱ１出力４４１はカウンタ５７
２にプリセットがかかったという情報を示す信号で、水
平位相検出回路４６３に導かれる。

水平カウンタ５７２はｆ［（ＤｏＬＩｔ信号３４用のカ
ウンタで、φＳをクロック入力とする１１段のカウンタ
により構成されている。このカウンタ５７２のプリセッ
トデータはＮＴＳＣの場合、カウント値にして’１４５
’となり、ＰＡＬで１６５′であり、これらはプリセッ
トデータ発生回路５７４より与えられる。このノリセッ
ト値は、第７図の７Ｒ平周Ｊ０１検出カウンタ２１３の
プリセット値より１カウント進んだ値を吹田している。

そして５７３０カウント１直はＡ’ＮＤｆ−ト５２３を
通してＴＨＣ信号４４７として取出される、 水平ドライブ・やルス発生回路４３９内のＲ８フリツプ
フロツフ０５７８のリセット信号はｒ　−）　５７９　
、．５８０　、５８１により得られる。フリップフロッ
プ５７８の出力にｆＩＩＤ信号４４０が得られる。ｆＨ
Ｄ信号４４０はφＳクロック単位で制ａｌｌされたドラ
イブ、パルスである。

第２５図に比較器５７１の出力４４５、シフトレジスタ
５７６のＱ、出力４４１、ｆＨＤ信号４４０１及びＮＴ
ＳＣ，ＰＡＬにおけるカウンタ５７２のカウント値を示
した。

第２６図には一般的なｆＨＤ信号４４　ｏ、　ｆＨｐＢ
信号１８、ＴＨｃ信号４４７、およびＮＴＳＣ。

Ｐ　Ａ、　Ｌにおけるカウンタ５７２のカウント値の概
容と位相関係を示した。同１メ１よりＴＨＣ信号４４７
の立ち上りタイミングである８３２カウントは、ｆＨＦ
Ｂ信号１８の１川期のほぼ中間に位置していることが理
解できる。

第１８図の水平同期補正メモリ回路４２２の５ビツト出
力（ＭＳＢ側３ビット５１４　、　ＬＳＢ側２ピッ）５
１６　）はデコーダ回路４４８に導かれる。

第２１図においてデコーダ回路４４８　、５９０は５ビ
ット人力３２出力のデコーダで溝ＩＪｙ、される、デコ
ーダ５９０は５ビツト入力が’ｏｏｏｏｏ’の時、第１
のデコード出力５８７が１１１となる。

また、’ｏｏｏｏｉ　’の時、第２のデコード出力５８
８が１１１゜’１１１１１”（７）時ｉ終ｒコ−１７出
力５８９が１１１となる。デコーダ５９０の出力５８１
．５８ＦＩ　、・・・５８９は選択ゲート回路４４４に
おけるＡ、　Ｎ　Ｄケ９−ト５８３，５８４・・・５８
５の一方の人力となる。

ｆｕＤ信号４４０は６２個のインバータ列からなるタッ
プ付の水平ドライブパルス遅延回路４４２に人力される
と同時に、ｒ−ト５８３に導かれる。遅延回路４４２の
６２個のインバータ列の総遅延ははφＳの１周期が望ま
しく、今φ色としてＮＴＳＣの場合を仮定すると総遅延
端が７　Ｑ　ｎ５ｅｃとなり、インバータ１段当りの遅
廷臘は約１ｎｓｅｃ程度になる。遅延回路４４２からは
２つのインバータ毎に５８２，５８６のように出力線が
出され、各出力が虜択ｒ−ト回路４４４におけるＡＮＤ
ダート５８３，５８４゜・・・５８５の一方の人力に与
えられる。ＡＮＤｒ−ト５８３，５８４．・・・５８５
の計３２ビットの出力はＯＲ？　−ト５ＥＩ６に導かれ
、０Ｒｆ−ト５８６の出力にｆＨＤｏｕｔ　４言号３４
がイ尋られる。

このように、水平周期補正メモリ回路４２２の１］′３
力に従ってｆｅ■Ｄ信号４４０を遅延させた出力を選択
し、ｆ）（Ｄｏｕｔ信号３４を得てしする。この結果、
ｆＨＤＯｕｔ信号３４はφＳクロック単位よりさらに高
精度な分解能が得られることになる。

第２９図は、この効果をＴ’％Ｊｑ面上の具体的な）Ｅ
ターンに対応させて説明するための図である。第２９図
（ａ）は本来１曲面上に１央されるべき縦線を示す。同
図（ｂ）は上記水平同期補正を行なわないでφＳ単位に
ｆＨＤｏｕｔ１Ｍ号３４が出力される場合の縦線の表示
例を示したものであるっφＳ〜Ｎ　−ｆＨ（即ちφＳと
ｆＨの関係が整数倍の関係にない場合、例えばＰＡＬの
標準信号がそうである）の時、本来表示されるべき縦線
（図中破線）２９−４は実線で示したように表示され、
２９−１．２９−２．２９−３の点で示したようにφＳ
１期の幅のギヤを生じる。φＳ周期はＰ　Ａ　Ｌで約５
６ｎｓｅｃであるため、このギヤは肉眼で感知されてし
まう。このギヤを画面上で肉眼の検知限以下にしなけれ
ば面品位テレビジョン受１象機としては十分でない。

本実施例では、このギヤを十分倹知眼以下にもって行く
ため、上述したように第１８図における水平同期補正メ
モリ回路４４２の出力５１４゜５１６により第２１図に
おけるｆＨＤ信号４４０の遅延はを制■することにより
、水平同期再生の分解能をφＳ単位以下にまで向上させ
ている。

この結果、第２９図（ｃ）に示すようにギヤ成分は同図
（ｂ）に示すものより理論的には１／３２に減少し、実
用上全く問題とはならなくなる。

（ｄｌ　　水平位相検出回路４６３ 第１７図において、水平位相検出回路４６３は、到来す
る水平同期信号（実際の信号としてはＨｓ信号１３９）
と、ｆ１ｔｐｎ信号１８の位１″目関係を検出し、検出
された位相・清報に従って水平同期再生回路４６２を１
阻し、結果的にＨ８偵号１３９とｆ　ＨＦ　Ｂ信号１８
とを）す「定の位ｆ目関係にするべく位相引込みを行な
うための回路である。この場合、位相の引込みは連続的
にし力）も引込み時間は早く行なうよう構成されてし）
る。

第２２図に水平位４目検出回；烙４６３の成体的回路構
成を示す、第２２図において、ｆ　ＨＦ　Ｂ信号１８は
ｆｒ（ｐｓ１４ａ出回路４５０のシフトレジスタ６ｏｏ
Ｋ導カレ、ＮＡＮＤｆ−）　６０　Ｉでその立ち上りが
検出される。ｆＨＦＢ信号１８の立ち上りが検出される
と、その検出信号４５１により、ｆ　ＨＦ　Ｂタイミン
グ発生カウンタ回路４６３内のＲ８フリップフロップ６
０３をセットする。フリップフロップ６０３のＱ出力６
０４は８段構成のカウンタ６４１のプリセット端子に入
力される。カウンタ６４１のプリセット値はＮＴＳＣの
場合１２０１カウント、ＰＡＬの場合°０１カウントと
なっており、以下の比較ノ等ルスをＮＴＳＣ，ＰＡＬ共
用としている。カウンタ６４１の出力６０５は比較ｔ４
ルス発生回路４５４に導かれる７、比較ノ９ルス発生回
路４５４は到来するＨ８信号１３９に対するｆｎＦＢ信
号１８の各種タイミング信号（比較パルス）を発生する
。比較ノ９ルスはＴＰｌ、ＴＰ２・・・ＴＰ６の６種類
あり、図示したようにダート６０６　、６０７．６０８
゜６０９．６１０．６１１、およびＲ８フリップフロッ
プ６１８　、６１９　、６２０　、６２１　、６２２よ
り作られる。ダート６１１の出力６１２がＴＰＩであり
、フリップフロップ６１９の出力６２４がＴＰ２、フリ
ップフロップ６１８の出力６２３がＴＰ３、フリップフ
ロップ６２０の出力６２６がＴＰ４、フリップフロップ
６２２の出力６２８がＴＰ５、フリツデフロツゾ６２ノ
の出力６２７がＴＰ６である。

第２７図に位相が引込まれた状態のｆ■（ＦＢ信号１８
、カウンタプリセットタイミング６０４（ＣＴＲ９ＰＴ
）、Ｈ８信号１３９、ＴＰＪ。

ＴＰ、？、ＴＰＪ、ＴＰ４．ＴＰ５．ＴＰ６の各タイム
チャートなカウンタ６４１のカウント値とともに示した
。第２７図中カウンタ（ＣＴＲ９）６４１のカウンタ値
”１０４”−”１０８’はｆＨＦＢ信号１８のパルス１
１１の期間のほぼ中間の値を取ったものであり、この位
置にＨａ信号１３９が引込まれることになる。

比較・やルスＴＰＪ、ＴＰ２は図示したように引込み位
置の両側に位置するパルスで、７Ｒ平位相が少しずれて
いることを検知するパルスである。ＴＰＪ、ＴＰ４はｆ
　ＨＦＢ信号パルス１１１の中にある図示したような比
ｐ９１？ルスで、引込み位置から約クロックφ３で６０
個程度ずれていることを検知するパルスである。Ｔ　Ｐ
　５　、　ＴＰ６は例えばＴＶのチャンネル切換等によ
りｆＨＦＢ信号１８とＨ８信号１３９の位相が大きくは
ずれていることを検知するパルスであり、互いにＴＨｃ
信号（第２２図４４７）のタイミングで切換えられる。

第２２図において、比較パルスＴＰ１６１２、ＴＩＰ＞
６２４、ＴＰふ４２５、’ＴＰ３６２３、ＴＰ４６２６
、ＴＰ５６２２、ＴＰ’６６２７は位相比較回路４５７
に導かれ、Ｈ８信号１３９との位相比較、検出が行なわ
れる。ＴＰ３．６２３　、ＴＰ４６２６　、ＴＰ５６２
２．ＴＰ６６２７は４ビツトから成るラッチ６２９に導
かれる。ラッチ６２９のクロックにはＨ８信号１３９が
導かれている。

ラッチ６２９の出力には、例えばＴＰ３が１１１の時Ｈ
８信号１３９が入力される（　Ｔ　Ｐｓ内にＨ８が存在
する状態）とＰＩ−８信号５９４が１１１となる。この
ように比較ノマルスＴＰｓ。

ＴＰ４．ＴＰ５．ＴＰ６内ＫＨ８信号１３９が到来する
と比較パルス入力に従ったラッチ６２９の出力が＠１１
となる。各比較パルスに対応するラッチ６２９の出力を
ＰＩ−ｇ信号５９４、ＰＩ＋８信号５９３、Ｐ工＋３２
信号５９１、ＰＩ−、？、？Ｍ号５９２とする。これら
の信号のサフックス−８、＋８、＋３２、−３２は対応
するラッチ出力が１１１の時の、第２１１スの７に平間
明カウンタ５７２のカウント値の制６ｉＩ＋値を示して
いる。

例えばＰＩ十、？２２信５９１は水平同期カウンタ５７
２のプリセットタイミングを３２カウント分遅らすこと
により位相引込みを行なうための信号となる。第２２図
において、ラッチ６２９のりセット端子には第２１図の
フリップフロップ５７６からの５Ｒ１３Ｑ、、信号４４
１が入力されており、水平同期カウンタ５７２にプリセ
ットがかかる毎にラッチ６２９はクリアされる。

所望の位１目に近い比較Ａ？ルスＴＰ１６１２、ＴＰ２
６２４は引込みの安定度な確保するため、ＴＰ３、ＴＰ
４、’ｌ”　Ｐ　５、ＴＰ６の場合とは別に取扱われる
。ＴＰ１／ｆルス６１２はＨ８信号１３９とともニＡ、
Ｎ　Ｄｆ　−）　６３０に入力され、ｒ−トロ３０の出
力は２段構成のカウンタ６３２に導＊ かれる。カウンタ６３２のリセット端子ＲにはＴＰＪ・
Ｈ８の論理出力が導かれている。ｒ−トロ３３を通して
フリップフロップ６３４をセットし、８Ｒ１３Ｑ１信号
６４０でリセットすると、ＰＩ−２信号５９６が得られ
る。即ち、Ｈ８信号１３９がＴＰ１信号６１２の中に連
続して４回存在すると、制例信号ＰＩ−，？が得られる
。

ＴＰ２信号６２４ＶＣついても全く同様に、フリップフ
ロップ６３９の出力がらＰＩ＋２信号５９５が度られる
。

第２１図において位相比較回路４５７の出カＰＩ−２信
号５９６、ＰＩ−１−Ｊ信号５９５、Ｐ　Ｉ−ｇ信号５
９４、ＰＩ−＋１信号５９３、ＰＩ−３２５９２、Ｐ　
Ｉ＋ｓ　：ｚ信号５９１は水平カウンタＭｉｌＪ　ｆｊ
Ｑ　ｉｌエンコーダ回路４５９に導かれる。このエンコ
ーダ回路４５９は図示の如く例えばＰ■＋３２信号５９
１が１１１の時、＋３２の値を示す’０１０ｏｏｏｏ’
を出力し、ＰＩ−ｓ２２信６９２がｌＩ″の時、出力４
６０に−３２の値を示す”１１０００００１を出力する
。そしてエンコーダ４５９の出力４６０は、水平カウン
タプリセット値演算回路４３５内の加算器５７０に導か
れる。

（垂直カウントダウン回路） 第１図における垂直カウントダウン回路３６は第２８図
に示したように・垂直再生回路３６−１と１１８信号１
３９が検出されているか否かを判定′ｒる同期確立判定
回路３６−２とより構成される。垂直再生回路３６−１
については、公ｌｑ］文献：待開昭５５−１５９６７３
号公報「垂直同期回路」において基本的な回路例が詳細
に述べられているので参；澄されたい。本発明の実施例
における垂直再生回路３６−１は上記公知文献の一部を
変更すればよいっこの変（部分につき述べると、第２８
図におけるカウンタ６５１゜１３．６５３は上記公知文
献の第４図中の１０゜見に泪当する各々２１＆ｌ＊成の
カウンタである。

本実施例においてはＱＩＪ６信号６５０をカウンタ６５
１の入力クロックとし、カウンタ６５１のＱ、出力６５
２をカウンタ６５３の人力とし、カウンタ６５３から２
・ｆＨの信号を得る。また、カウンタ６５１のリセット
入力は８Ｒ１３Ｑ１信号４４１となり、カウンタ６５３
のリセット入力は８Ｒ１３Ｑ＋信号十ＲｅＢｅｔｌ　（
上記公知文献の第４図参照）となる、また、上記公知文
献におけるＣ８の代りＫＣ８Ｖ信号１２６を使用すれば
よい。第２８図のｆＶＤＯＬＩｔ信号３７が垂直ドライ
ブ信号である。、（ＶＤｏｕｔ信号３７は、カウンタ６
６０に導かれる。カウンタ６６０のリセット入力はＨ８
信号１３９となっている。

ＲＳフリップフロップ６６３は同期確立の判定状態を記
憶するもので、Ｈ８信号６６２でセットされ、ＮＡＮＤ
ダート６６１の出力でリセットされる。即ち、ｆｖＤｏ
ｕｔ信号１１＋用のうちに）１８信号１３９が１個以上
出力されると、同期が確立していると判定され、フリッ
プフロップ６６３のＱ出力がｗ１″となる。このＱ出力
はシフトレジスタ６６５でφＳ信号に同期され、シフト
レジスタ６６５の出力からＨ８Ｄ信号２８０が得られる
っ即ち、同期が確立しているとＨＡＤ＝１１″とねる。

実際には、フリップフロップ６６３のＱ出力は図示した
ようにＲ８１Ｂ回十ｆｖＤｏｕｔ　−Ｑ　１４１のよう
にＯＲを取られ、信号６６４としてシフトレジスタ６６
５に４かれる。信号６６４はＨ８Ｄの２垂直期間に１回
の割合で前記フランジ回路１９を初期状態とするための
信号となる。

【図面の簡単な説明】

図は本発明の一実施例を説明するためのもので、第１図
はデジタルＴＶ受１″＆磯の要部のブロック図、第２図
は同実施例中に示す回路の表記方法を説明するための図
、第３図および８４図は同実施例の動作を説明するため
のＡ、　Ｄ　Ｃのダイナミックレンジおよびビデオ信号
波形図、第５図はＰ　Ｌ　Ｌ　１ｉＪＪ１洛の原理を説
明するためのバースト波形図、第６図は同期検出・タイ
ミング発生回路のブロック図、第７図は同期分離回路お
よび水平同期幅検出回路の具体的回路図、第８図〜第１
０図は第７図の１助作を示すタイムチャー）、４Ｎ１１
図はバーストフラッグ・ＰＬＬ・フランジ用タイミング
発生回路の４４体的回路図、第１２図は第１１図の動作
を示すタイムチャー）、第１３図はデジタルクランプ回
路の具体的回路図、第１４図はＰＬＬ制副回路のブロッ
ク図、弔１５図はＰＬＬ制ｄ１回路の具体的回路図、第
１６図は第１５図の動作を示すタイムチャート、第１７
図は水平カウントダウン回路のブロック図、第１８図は
水平ＩＭ期メモリ回路の具体的回路図、第１９図は水平
標準モード検出回路の綱体的回路図、第２０図は第１９
図の動作を説明するための図、１ｆｉ２１図は水平同期
再生回路の具体的回路図、第２２図は７１（坐位相検出
回路の具体的回路図、第２３図および第２４図は４ｇ１
８図の動作を示すタイムチャート、第２５図および第２
６図は第２１図の動作を示すタイムチャート、第２７図
は第２２図の動作を示すタイムチャー）、第２８図は垂
直カウントダウン回路の回路図、第２９図は第２１図の
Ｌ動作を説明するための図である。 １０−Ａ／Ｄ　：＋　７ハー　タ、ＪＪ（ＣＶＳ）−・
・デジタルビデオ信号、１９・・・−Ｐ！デスタルクラ
ンプ回路、２１°°Ｄ／Ａコンバータ、２２・・クラン
プ用電王、２７・・・同期検出・タイミング発生回路、
２５０・・・減算器、２８１・・・しＲル検出回路、２
８２°°・第１の積分回路、２８３・・・切換回路、２
８４・・・第２の積分回路、２８５・・・同期検出判定
回路。 出願人代理人　　弁理士　鈴　江　武　彦第２ （ａ） （Ｃ） （ｅ） （９） （ｂ） （ｄ） （ｈ）

Claims (1)

【特許請求の範囲】
1. （１）　　ビデオ信号をＡ／Ｊ）コンバータを通してデ
   ジタル化した後、信号処理を行なうデジタルテレビジョ
   ン受像機において、デジタルビデオ信号から７Ｊ（平同
   期信号を検出するｙＪ＜平同期検出回路と、この検出回
   路からの７Ｊ（平同期検出信号を用いてカラーバースト
   期間に対応するタイミング信号を発生する手段と、四記
   デノタルビデオ信号からペデスタルレベルに対［、芯す
   るデジタル値を減算する減算器と、前記タイミング信号
   に制佃されて減界椅の出力のカラーバースト部分を［！
   １１定期間積分する第１の積分回路と、萌舊己デノタル
   ビデオ信号のオール１０′を検出し所定のデノタル信号
   を発生する手段と、このデノタル信号および前記第１の
   積分回路の出力を入力とする切換回ｉ烙と、この切換回
   路の出力を人力とする第２の積分回路と、前記水平同期
   検出回路が水平同期信号を検出している期間は前記第１
   の（′Ｓ分回路の出力が前記第２の積分回路に導かれる
   ように前記切換回路を制υｊシ、／Ｊ（平同期信号を検
   出できないときは前記ａ３２の撰分回１路をリセットす
   るとともに、ロク記デノタルビデオ信号がオール″０１
   のとき発生する所定のデノタル信号が前記！＋８２の積
   分回路に入力されるように明記切換回路を１ｆｉ１１ｄ
   する手段と、前記第２の積分回路の出力をアナログ化し
   て前記Ａ／Ｄコンバータの入力ビデオ信号にクランプ中
   ば匝として重畳する手段とを備えたことを特徴とするデ
   ジタルテレビジョン受像機。 １２＋　　７Ｊ（平同期検出（亘１路は、デジタルビデ
   オ信号から複合同期信号を分離する手段と、この複合同
   期信号の各パルスの＠縁でカウントを開始しカウント値
   が所定値に達する毎に第１の水平同期検出信号を発生す
   る手段と、この第１の水平同期検出信号のうち所定の開
   門で連続して発生される信号を第２の水平同期検出信号
   としてＲ択して出力する手段とを含むものであり、タイ
   ミング信号を発生する手段は、前記第２の水平同期検出
   信号を用いて前記複合同期信号中の水平同期信号の後縁
   を基準としてタイミング信号を得るものであることを特
   徴とする特許請求の範囲＠１項記載のデジタルテレビジ
   ョン受像機っ