JPH0820783B2

JPH0820783B2 - 感光体電位制御方法

Info

Publication number: JPH0820783B2
Application number: JP61295886A
Authority: JP
Inventors: 正英原田; 和弘木村
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1986-12-12
Filing date: 1986-12-12
Publication date: 1996-03-04
Anticipated expiration: 2011-03-04
Also published as: JPS63148272A

Description

【発明の詳細な説明】（技術分野）本発明は、電子写真式複写機の感光体電位制御方法に
関する。

（従来技術）電子写真式複写機の感光体は、所定のコピーサイクル
が繰り返えし実行されることにより、たとえば光照射な
どによって除電したのちにも、その疲労によって、電位
が残留することが知られている。この感光体の残留電位
は、コピー枚数（コピーサイクル数）の増加に伴って上
昇するため、その電位レベルが一定以上の値に達する
と、コピーの地肌汚れの原因となる。

従来、こうした感光体の残留電位によるコピーの地肌
汚れの発生を防止するために、この感光体の残留電位に
より顕像パターンを形成するとともに、この顕像パター
ンの濃度を光学的に検出した検知レベルにより上記感光
体の残留電位を計測し、この検知レベルに基づいて、現
像バイアス、帯電電位、および露光量のいずれか、また
はそれらの組合せにより、上記感光体の作像時における
電位を上記残留電位に応じて補正するように構成した複
写機の感光体電位制御装置が提案された。

しかしながら、上記従来の感光体電位制御装置は、ト
ナー飛散などによりイレーサの照射光量が低下し、感光
体電位の除去が完全に行なわれなかった場合、上記顕像
パターンを形成する感光体残留電位が、感光体自体の劣
化による残留電位と、イレーサの光量不足による残留電
位とが重畳された電位となり、感光体のみの残留電位と
ならないため、感光体電位補正の基準となる顕像パター
ンそのものの信頼性が低下し、感光体電位の補正量が不
正確な値になる不具合があった。

（目的）本発明の目的は、上記顕像パターンを正確な感光体残
留電位で形成することにより感光体電位の補正量を適正
化して感光体残留電位によるコピーの地汚れを防止する
ことのできる感光体電位制御方法を提供することにあ
る。

（構成）本発明の感光体電位制御方法は、顕像パターンの形成
に先立って、感光体のみの残留電位よりは高く、イレー
ス後に感光体のみの残留電位が生じる程度の、通常画像
形成時の帯電電位よりも低い電位で上記感光体を帯電
し、この電位をイレースしたのちの残留電位により上記
顕像パターンを形成するようにしたことを特徴とする以下、図示の一実施例に基づいて本発明を説明する。

第１図において、多色複写機の感光体ドラムの周囲に
は、帯電器２、イレーサ３、現像器４、顕像パターン検
知センサ５、転写器６、分離器７、クリーニング器８、
光除電器９が、所定の複写プロセスを実行するのに適し
た位置にそれぞれ配置されている。

顕像パターン検知センサ５は、複写プロセス制御ユニ
ット100に接続されている。

現像器４は、高圧電源ユニット200のバイアス出力端
子OUTBに接続されている。

また、帯電器2,転写器６および分離器７の各電極は、
高圧電源ユニット200の各出力端子OUTC,OUTTおよびOUTD
にそれぞれ接続されている。

この高圧電源ユニット200は、複写プロセス制御ユニ
ット100からの指示に応じて、各電極にそれぞれ所定の
タイミングで電力を供給するように動作する。

第２図に、第１図に示す高圧電源ユニット200の構成
を示す。なお、商用交流電源（電圧100V）の出力を直流
24Vに変換する回路は省略してある。第2a図を参照して
説明する。この回路を制御するのが、マイクロコンピュ
ータCPUである。ここで使用しているのは、シングルチ
ップマイクロコンピュータ（8049）である。マイクロコ
ンピュータCPUの入力ポートP24,P25,P26,P27,P20,P21,P
22,P23およびT1には、それぞれ、フォトカップラPC1,PC
2,PC3,PC4,PC5,PC6,PC7,PC8およびPC9の出力端からの信
号がインバータ（7404）を介して印加される。フォトカ
ップラPC1〜PC9の入力端子は、帯電電圧印加用トリガ端
子（Ｃトリガ），転写電圧印加用トリガ端子（Ｔトリ
ガ），現像バイアス電圧印加用トリガ端子（Ｂトリ
ガ），分離電圧印加用トリガ端子（Ｄトリガ），現像バ
イアス電圧設定用端子（b0,b1,b2），タイミングパルス
読取制御信号用端子およびタイミングパルス読取端子に
設定してあり、フォトカップラPC1〜PC8の入力端子はそ
れぞれ複写プロセス制御ユニット100の出力端子に接続
されており、フォトカップラPC9の入力端子にはタイミ
ングパルス発生器TPGの出力端子が接続されている。こ
のタイミングパルス発生器TPGは、感光体ドラム１とと
もに回転する、図示しないスリット付ディスクの回転を
光学的に検知して、感光体ドラム１の回転に同期したタ
イミングパルス信号を発生する。

マイクロコンピュータCPUの出力ポートP14,P15,P10,P
11および入力ポートT0には、アナログ／デジタル（以
下、A/Dと略す）変換器ADC（4052）が接続されている。
このA/D変換器ADCは、４つの信号入力端子A0,A1,A2およ
びA3を備えており、チャンネル選択入力端子C0およびC1
に印加される信号に応じて、４つのうちのいずれかの入
力電圧を、クロック入力端子CLKに印加される信号に同
期して、８ビットのデジタルデータに変換し、その結果
を出力端子DATAに１ビットずつ順次に出力する。T1,T2,
T3およびT4がパルストランスである。パルストランスT
1,T2,T3およびT4の一次側は、それぞれ一端が接地さ
れ、他端にはそれぞれスイッチングトランジスタQ1,Q2,
Q3およびQ4を備えるドライバ回路の出力端子が接続され
ている。各ドライバ回路の入力端子すなわちトランジス
タQ1,Q2およびQ3のエミッタ端子には、直流24Vの電力が
供給される。

また、各ドライバ回路の制御入力端子（トランジスタ
のベース端子側）は、バッファ（7407）を介して、マイ
クロコンピュータCPUの出力ポートDB0,DB1,DB2およびDB
3と接続されている。パルストランスT4は一次側の巻線
が２つに分割されており、それに接続されたドライバ回
路には、付勢する巻線を選択するために、更に２つのス
イッチング用トランジスタQ5およびQ6が備わっている。
各トランジスタQ5およびQ6の入力端子は、バッファを介
してマイクロコンピュータCPUの出力ポートDB4およびDB
5に接続されている。

パルストランスT1,T2およびT3の二次側巻線ならびに
パルストランスT4の二次側巻線の一方には、ダイオード
とコンデンサを含む整流平滑回路が備わっており、また
それらの近傍に、各電源の出力レベルを検出するために
可変抵抗VR1,VR2,VR3およびVR4が備わっている。５は、
感光体ドラム１の表面の残留電位により形成された顕像
パターンの濃度を光学的に検出するための、反射型フォ
トセンサを用いた顕像パターン検知センサであり、この
出力端子には、演算増幅器Z4および可変抵抗器VR5を含
む信号増幅回路が接続されている。

可変抵抗器VR1,VR2およびVR3の出力端子（摺動子）
は、それぞれA/D変換器の各信号入力端子A0,A1およびA2
に接続されており、可変抵抗器VR4からの出力および演
算増幅器Z4の出力は、それぞれアナログスイッチZ2およ
びZ3を介して、A/D変換器ADCの信号入力端子A3に接続さ
れている。

アナログスイッチZ2およびZ3の制御入力端子（CONT）
は、マイクロコンピュータCPUの出力ポートP12およびP1
3に接続されている。なお、制御回路の電源Vcc（5V）
は、直流電圧レギュレータZ1が生成する。

第2b図および第2c図に第2a図に示すマイクロコンピュ
ータCPUの処理タイミングの概要を示し、第3a図および
第3b図にマイクロコンピュータCPUの概略動作を示し、
第4a図，第4b図，第4c図，第4e図，第4f図，第4g図，第
4h図，第4i図，第4j図，第4k図，第4l図，第4m図および
第4n図に各サブルーチン又は割込ルーチンの動作を示
す。なお、第2c図は第2b図の一部を拡大したものであ
る。

以下、各図を参照して動作を説明するが、その前にマ
イクロコンピュータCPUの各ポートに割付けた機能，動
作説明で使用するカウンタ・タイマの定義，および演算
レジスタの定義を、それぞれ次の第１表，第２表および
第３表に示す。

なお、図面および明細書に示す記号のうち（）を付
けたものは、レジスタ又は入出力ポートの内容であるこ
とを示し、これを付けないものは即値データであること
を示す。図示しない電源スイッチがオンすると、まず全
ての出力ポートをオフレベルに初期設定し、各電源系統
の制御パルス幅を保持する内部レジスタTC,TT,TBおよび
TDに、それぞれの出力パルスデューティ（（TC/TP），
（TT/TP），（TB/TP）および（TD/TP）:TPはパルス周
期）が30〜50％程度となるような所定値をセットする。
タイマ割込を許可し、タイマの値を予め定めた所定値に
設定した後、そのタイマをスタートする。なお、ここで
いうタイマは、マイクロコンピュータCPUが内部に備え
るプログラム可能なハードウェアタイマであり、この実
施例の動作モードにおいては、カウント値が所定の設定
値に達すると、内部割込を発生し、割込フラグTFを立て
る。

内部割込を許可すると、タイマをスタートしてから所
定時間を経過した時にタイマ割込が発生する。タイマ割
込みが発生すると、マイクロコンピュータCPUは現在の
処理を中断して、第4b図に示すタイマ処理ルーチンにエ
ントリーする。このタイマ割込処理においては、一度タ
イマを停止させ、所定値Ｎをそれに再セット後タイマを
スタートさせ、次に、後述するACカウンタ（ACNT）の内
容を＋１する。このACカウンタの内容が所定値Ｉに達し
たら、それを０にクリアする。タイマ割込ではタイマを
再セットして戻るので、タイマ割込は常時一定の周期
（第2c図に示すTp）毎に発生する。

マイクロコンピュータCPUは、このタイマ割込によっ
てセットされるタイマフラグTFを監視して、タイマ割込
１回について１つのループ処理を実行するように動作す
る。また、ループ処理が不要な場合、すなわち各々の電
源をオンにする指示（トリガ）が全てオフの場合（例え
ば複写機の電源オン直後）には、タイミングパルスの周
期をチェックして感光体ドラム１の線速度を測定し、そ
の結果に応じて各電源出力の制御目標値（電圧又は電
流）を設定する。

これは、同一の電源ユニットをドラム線速の異なる複
数種の複写機に対応させるための処理である。線速測定
は、第4c図に示すドラム線速測定サブルーチンで処理す
る。第4c図および第4d図を参照すると、まずタイミング
パルスが高レベルＨから低レベルＬに変化する立下りの
タイミングを見つけ、そこからタイマをスタートして、
次にタイミングパルスがＨからＬに変化した時にタイマ
を停止させてその内容を読み、その結果に定数γ（タイ
マのクロックパルス周期）を乗算して得た値の逆数に定
数ｋを掛けた値（ｖ）を求める。この値（ｖ）がドラム
線速である。この例ではγ＝43.6μsec、ｋ＝1mmであ
り、（ｖ）＝229（mm/sec）になる。

ドラム線速（ｖ）が求まると、第4e図に示す電流・電
圧設定値演算処理を行なう。この処理では、帯電器2,転
写器６および分離器７のそれぞれの電圧又は電流設定値
（SC），（ST）および（SD）を求める。これらの設定値
は、各電極の充電量をドラム線速に関係なく所定値とす
るような値である。例えば設定値（SC）の場合、ドラム
の線速に関係する定数αｃをドラム線速（ｖ）に乗じ、
線速に関係しない定数βｃをそれに加算した値を設定値
にする。定数αｃおよびβｃは、帯電器２の帯電特性に
応じて定まる。他の設定値（ST）および（SD）の場合も
同様である。αt,βｔおよびαd,βｄが、ぞれぞれ転写
器６および分離器７の特性によって定まる定数である。

いずれかのトリガがオンになると、ループ処理を行な
う。まずタイマフラグTFをチェックし、これが１になる
と、次に進む。トリガされたドライバ出力をオンする。
トリガが入力CTRIG,TTRIG,BTRIGおよびDTRIGがオンな
ら、それぞれ、ドライバ出力CDRIVE,TDRIVE,BDRIVEおよ
びDDRIVEを（DDRIVEがオンなら、ACNEGAもオン）オンす
る。つまり、全てのトリガがオンなら第2c図に示すよう
に、割込タイミングに同期して各駆動出力レベルを低レ
ベルＬにセットする。

次に、各駆動出力の電圧又は電流を制御するパルス幅
の制御を行なう。これは、第4f図に示すパルス幅カウン
タチェック＆トリガ入力チェック処理で行なう。この処
理を１回行なう毎にパルス幅カウンタ（PCNT）の内容を
＋１し、全てのドライバ出力がオフレベルＨになるとこ
のパルス幅制御から抜けて次に進む。

第4f図を参照する。パルス幅カウンタ（PCNT）は初期
値が０であり、所定周期で順次カウントアップする。パ
ルス幅カウンタ（PCNT）の内容と各出力系統のパルス幅
レジスタ（TC），（TT），（TB）および（TD）の内容を
順次比較し、パルス幅カウンタ（PCNT）の値が各パルス
幅レジスタの値に達するか又はトリガ入力がオフレベル
（Ｈ）になったら、その系統のドライバ出力（CDRIV
E），（TDRIVE），（BDRIVE）又は（DDRIVE）にオフレ
ベル（Ｈ）をセットする。つまり、第2c図に示すように
タイマ割込みの発生に同期して低レベルＬになり、それ
ぞれのパルス幅レジスタの値に応じた時間経過後に高レ
ベルＨになりこれをタイマ割込み周期TPの周期で繰り返
すパルス信号が、それぞれのドライバ出力（CDRIVE），
（TDRIVE），（BDRIVE）および（DDRIVE）に得られる。

全てのドライバ出力がオフになると、ファンクション
カウンタ（FCNT）の内容をチェックしてそれに応じた処
理を実行する。ファンクションカウンタ（FCNT）は、初
期値は０であり、ループ処理を行なって後述するステー
トカウンタが０〜９まで変化する（10回のループ処理を
行なう）毎に＋１され、４になると０にクリアされる。
ファンクションカウンタ（FCNT）の内容が0,1,2,3およ
び４なら、それぞれA/D変換器ADCの入力信号として、Ｃ
電源出力からのフィードバック信号,T電源出力からのフ
ィードバック信号,B電源出力からのフィードバック信
号,D電源出力からのフィードバック信号，および残留電
位信号を選択する。

次に、ステートカウンタ（SCNT）の内容をチェックし
てそれに応じた処理に進む。ステートカウンタ（SCNT）
は、初期値が０であり、ループ処理を行なう毎に＋１さ
れ、９になると０にクリアされる。ステートカウンタ
（SCNT）が０の場合、A/D変換を許容（（CS）をＬにセ
ットし）し、第4g図に示すスタートビットチェックを行
なう。

まず、A/D変換器ADCのクロック端子CLKに高レベルＨ
を印加し、データ端子DATAが低レベルＬになったらクロ
ック端子CLKに低レベルＬを印加し、データ端子DATAが
低レベルなら、スタートビットを検出したと判定する。
このA/D変換器ADCは、スタートビットを出力した後、ク
ロック端子CLKのレベルが高レベルから低レベルに変化
するのに同期して、入力アナログ信号のレベルを１ビッ
トずつデジタル信号に変換し、そのビットデータをデー
タ端子DATAにセットする。

ステートビットを検出し、ステートカウンタ（SCNT）
の値が１〜８の間から、各ループ処理毎にそれぞれ１
回、第4h図に示す１ビットA/D変換処理を行なう。ま
ず、A/D変換器ADCのクロック端子CLKに高レベルＨをセ
ットし、キャリーフラグ（CY）を０にクリアし、クロッ
ク端子CLKに低レベルＬを印加する。このタイミングでA
/D変換器ADCから１ビットのデジタルデータがデータ端
子DATAに出力されるので、その端子のレベルをチェック
する。高レベルＨならキャリーフラグ（CY）の内容を反
転（補数をとる）し、低レベルＬならそのままとし、こ
のキャリーフラグ（CY）を含めて、アキュームレータ
（Ａ）の内容をビットシフトする。８回これを繰り返す
と、すなわちスタートビットを検出してから８回のルー
プ処理を行なうと、８ビット全てのA/D変換が完了し、
アキュームレータ（Ａ）にその８ビットデータが残る。

A/D変換が終了すると、ステートカウンタ（SCNT）の
値が９になる。ステートカウンタが９なら、A/D変換を
禁止（ADCの端子CSにＨを印加）し、アキュームレータ
（Ａ）に残った８ビットデータを所定のメモリ領域にス
トアする。ファンクションカウンタ（FCNT）の内容に応
じて、次の処理を選択する。ファンクションカウンタ
（FCNT）の値が0,1,2,3および４の場合、それぞれ、Ｃ
電流比例演算、Ｔ電流比例演算、Ｂ電圧比例演算、Ｄ電
圧比例演算およびバイアス電圧配列演算と感光体電位補
正演算を行なう。

第4i図および第4m図を参照して、Ｃ電流補正演算を説
明する。設定値レジスタ（Ｓ）にＣ電源出力電流の設定
値SCをロードし、ギャップレジスタ（Ｇ）に参照値GCを
ロードし、比例ゲインレジスタ（Ｋ）に比例ゲイン（K
C）をロードし、サブルーチン＜PWM＞に進む。＜PWM＞
では、設定値レジスタ（Ｓ）の内容から検出値レジスタ
（Ｖ）（A/D変換されたフィードバックデータを保持す
る）の内容を減算し、この結果を偏差レジスタ（Ｅ）に
格納する。

偏差レジスタ（Ｅ）の内容の絶対値をギャップレジス
タ（Ｇ）の内容と比較し、設定値と検出値との偏差が所
定以上の場合には、偏差レジスタ（Ｅ）の内容に比例ゲ
インレジスタ（Ｋ）の内容を乗じてその結果をパルス幅
カウンタ操作量レジスタ（TE）に格納し、パルス幅カウ
ンタ設定値レジスタ（TM）の内容を加算する。なお、設
定値と検出値との偏差が所定（Ｇ）以下の場合には、制
御の行きすぎによるハンチングの発生を防止するため、
レジスタ（TM）の内容は変更しない。

サブルーチン＜PWM＞を抜けたら、パルス幅カウンタ
設定値レジスタ（TM）の内容を、Ｃ電源のパルス幅レジ
スタ（TC）に格納する。Ｔ電流比例演算,B電圧比例演算
およびＤ電圧比例演算は、設定値SCがそれぞれST,（S
B）およびSDに変わり、参照値GCがそれぞれGT,GBおよび
GDに変わり、比例ゲインKCがそれぞれKT,KBおよびKDに
変わる他は、Ｃ電流補正演算と同一である。

但し、ここで注意を要するのは、地汚れのない現像を
するためには、設定値STおよびSDが予め定めた固定値で
あるのに対して、設定値SCおよび（SB）を変化させる必
要があることである。すなわち、たとえばＢ電源出力
（バイアス電圧）は、バイアスコントロールデータ（第
2a図に示すb0,b1およびb2である３ビットデータ）およ
び感光体ドラム１の残留電位に応じて変更する必要があ
る。現像バイアス電圧（Ｂ電源出力）は、一般に、第５
図に示すように、感光体の残留電位（VR）に比例して増
加させる必要が（現像特性を一定に保つため）があり、
また例えば操作パネルから濃度調整を行なう場合には、
その電圧値を１ノッチ分の所定値だけステップ状に増加
又は減小させる必要がある。

つまり、バイアス電圧の出力電圧OUTB（設定値）は、
感光体ドラム１の残留電位を顕像パターン検知センサ５
で検知した検知レベルに基づく電圧補正量を（Vp）、感
光体の特性で定まる定数をＤ、電圧調整量を（Ｂ）とす
れば、次式のように設定される。

OUTB＝（Vp）×Ｄ＋（Ｂ）［Ｖ］残留電位補正演算では、第4n図に示すように、まず入
力ポートP20〜P27の状態を保持する入力バッファ（INBU
FF）の内容をアキュームレータ（Ａ）に移し、それと07
H（16進）との論理積をとることにより下位３ビットす
なわちバイアスコントロールデータを抽出し、これをバ
イアス電圧データテーブルの先頭アドレスTABLEに加算
してテーブル参照アドレスを生成し、そのアドレスのテ
ーブルデータを読んでそれをレジスタ（Ｂ）に格納し、
残留電位データをレジスタ（Ｖ）に格納し、（Ｖ）×Ｐ
＋（Ｂ）を演算して結果を設定値レジスタ（SB）に格納
する。なお、バイアス電圧データテーブルは、アドレス
TABLEから始まる８バイトの連続するメモリ領域であ
り、それぞれのアドレスに、電圧の調整量（Ｂ）に対応
する８ビットデータが小さいものから順に格納されてい
る。

次に、ACカウンタ（ACNT）の内容をチェックし、これ
が０ならACドライバ出力を反転する。すなわち、（ACPO
SI）がＬで（ACNEGA）がＨであれば（ACPOSI）をＨにセ
ットして（ACNEGA）をＬにセットする。ACカウンタの値
が０以外なら、ACドライバ出力の状態は変更しない。第
4b図に示すように、タイマ割込みにおいてはACカウンタ
（ACNT）の内容を＋１するとともにその内容をＩ（この
例では12）になったらACカウンタを０にクリアするの
で、ACカウンタは12回のタイマ割込みに１回の割合いで
０になる。したがって、ACドライバ出力（ACPOSI）およ
び（ACNEGA）はタイマ割込みの12周期に１回の割合いで
反転する。つまり、トランスT4の一次巻線側の印加電力
の極性がタイマ割込みの12周期に１回の割合いで変化す
るから、その12周期毎にＤ電源出力の極性が変化し、こ
れがＤ電源から出力される交流電圧の周波数に対応す
る。

この例では、マイクロコンピュータCPUの発振源とし
て11MHzの水晶を使用しており、これを発振する基本ク
ロックパルスを分周して、内部タイマには43.6μsecの
クロックパルスを計数させている。またこの内部タイマ
は計数値が256になると割込みを発生してフラグTFを立
てるが、ここではタイマに254（Ｎ）をプリセットして
いるので、87.2μsec毎にタイマフラグTFがセットされ
る。

従って上記ループ処理は87.2μsecにつき１回の割合
で実行するので、トランスT1,T2,T3およびT4の一次側巻
線を付勢するパルス電力のオン／オフ周期が87.2μsec
になる。第3a図および第3b図に示すマイクロコンピュー
タCPUの動作についてみると、１つの電源系統のフィー
ドバック信号をサンプリングするA/D変換処理は、スタ
ートビットのチェックを含めてそれぞれ９周期、すなわ
ち784.8μsecに１回行なわれ、その後の１周期で１つの
電源系統の設定値演算処理が行なわれる。

この例では４つの電源系統があり、更に感光体残留電
位のサンプリングとバイアス電圧の補正処理を行なうの
で上記処理を５回繰り返すことになり、50処理周期すな
わち4.36msecで全体の処理を１回行なうことになる。つ
まり、負荷に変化が生じた場合等には、最大でも4.36ms
ec経過後には、それを補正するための処理を行なうこと
ができる。Ｄ電源の交流周期は、タイマ割込みの24周期
に相当するので、この例では略2.01msecになる。

なお、上記実施例では１つのマイクロコンピュータを
用いて複数の電源系統を時分割制御しているが、従来よ
り一般に行なわれているように、鋸歯状波発生器，アナ
ログ比較器，基準電圧発生器等を用いてアナログ方式で
パルス幅制御を行なってもよい。しかし、実施例のよう
にすれば、１つの制御装置で多数の電源を制御できるの
で回路構成が簡単になり、しかもデジタル制御であるた
めノイズの影響を受けにくくなり、調整作業が簡単にな
る。

なお上記実施例においては、一形式の複写機の場合に
ついて説明したが、例えば記録紙（電荷担持体）を移動
させるファクシミリ等においては、記録紙の移動に応じ
たタイミングパルスを発生してそれを測定した結果に応
じて電圧および電流を設定すればよい。

一方、感光体残留電位を検知するための顕像パターン
は、次のようにして形成される。

帯電−全面イレース後、またはコピーサイクル終了時
における光除電後の感光体電位は、本来０ボルト付近と
なるが、感光体の経時変化に伴なう劣化により、全面イ
レースもしくは光除電後も、たとえば第６図に示すよう
に、感光体表面電位が０ボルトにならず、残留電位が検
出される。

しかも、この感光体残留電位は、先に述べたように、
コピーサイクル（複写枚数）の増加に比例して増大（第
５図参照）し、コピーの地肌汚れ発生の原因となる。

ところで、この感光体残留電位を利用し、たとえば第
７図（ａ）に示すように、この感光体の非画像領域に対
して、現像バイアス電圧を、その画像形成領域よりも低
い電圧（好ましくは0V）に変化させることにより、上記
非画像領域に対して、上記感光体残留電位に応じた量の
トナーを付着させることができる（第７図（ｂ））。

したがって、この感光体残留電位により付着したトナ
ー像を顕像パターンとし、この顕像パターンを、たとえ
ば第８図に示すような顕像パターン検知センサ５で検知
することによって、その出力電圧レベルに基づいて感光
体残留電位を知ることができる。

そこで、たとえば、第2a図に示したように、顕像パタ
ーン検知センサ５の出力レベル（VSR）を、その基準レ
ベル（VSG）、（たとえば第８図に示すように感光体の
顕像パターンの形成しない部分の出力レベル）と比較し
て、第９図に示すように、現像バイアス電圧を、出力レ
ベル（VSR）と基準レベル（VSG）との比に基づいて、ス
テップ状に増加させることにより、感光体の画像形成領
域における地肌汚れの発生を防止することができる。

しかしながら、先に述べたように、トナー飛散などに
よりイレーサの照射光量が低下すると、感光体残留電位
が、それ自体の経時劣化による残留電位と、イレーサの
光量不足による残留電位とを重畳した値となり、感光体
のみの残留電位とならなくなる。

そこで、この顕像パターンの形成に先立って、感光体
のみの残留電位よりは高く、イレース後に感光体のみの
残留電位が生じる程度の、通常画像形成時の帯電電位よ
りも低い電位で、上記感光体を帯電し、この電位をイレ
ースしたのちの残留電位により上記顕像パターンを形成
する。

すなわち、このようにして得られる感光体残留電位
は、イレーサにより除電される帯電電位が通常のコピー
時の帯電電位よりも低いので、たとえば第10図に示すよ
うに、イレーサが光量不足となった場合でも、この帯電
電位を完全に除去することができ、感光体表面には、感
光体のみの除電不能な電位のみが残留することになる。
したがって、この残留電位によって形成される顕像パタ
ーンは正確な感光体残留電位のみによって形成されるこ
とになり、感光体電位の補正量が適正化される。

次に、上述のようにして顕像パターンを形成する制御
動作の一例を第11図に基づいて説明する。

複写機のコピーサイクルは、画像域タイミング外から
スタートする。先ず、コピーサイクルがこの画像域タイ
ミング外にあるか否かが判断され、画像域タイミング外
の状態で、感光体にトナーを付着させないために、感光
体残留電位よりも高い高バイアス値の現像バイアスを、
バイアス出力用メモリー（OUTBメモリー）にセットす
る。

次に、コピー枚数（感光体ドラム１のコピーサイクル
数の累計値）が、所定コピー枚数に達しているか否かを
判断する。ここで、感光体残留電位は、通常1000枚〜10
000枚のコピーでバイアス電圧の１ノッチ分しか上昇し
ないので、この感光体残留電位の上昇分を見込んで現像
バイアスを補正するタイミングを予め実験的に求め、こ
のときのコピー枚数（上記上昇率におけるタイミングで
は500枚〜1000枚）を、上記の所定コピー枚数とする。
このときのコピー枚数が所定コピー枚数に達していなけ
れば、バイアス出力用メモリーに対応した内容がポート
DB2に出力され（OUTBメモリー→DB2）高バイアスの電圧
が現像スリーブに供給される。

ここで、所定コピー枚数以上であれば顕像パターンを
形成するための主帯電をオンし、感光体を通常コピー時
の帯電電圧よりも低い電圧で帯電される。こののち、イ
レーサをオンして感光体表面の電荷を消去する。これに
より感光体表面には、感光体の劣化による電位のみが残
留される。

次いで、この顕像パターンバイアス（最低バイアス）
の値をバイアス出力メモリーにセット（前のメモリーの
内容と変更する）し、顕像パターンバイアス（第７図
（ａ）参照）を現像器４の現像スリーブに供給し、感光
体にその残留電位に応じた黒色トナーを付着させて顕像
パターンを形成する（第７図（ｂ）参照）。

次いで、この顕像パターンを、顕像パターン検知セン
サ５で読み取り（第８図）、新たな補正バイアス量Vp₁
×Ｄを演算し、この演算値を、それまでの補正バイアス
量Vp₀×Ｄに置き換える。この新たな補正バイアス量Vp₁
×Ｄは、その直後から、補正バイアス量Vp₀×Ｄとして
扱われるように設定される。

次いで、上記顕像パターン主帯電およびイレーサをオ
フしたのち、上記の所定コピー枚数のメモリーをリセッ
トし、画像タイミングの判定ステップへ戻す。

そして、コピーサイクルが画像域タイミング内となる
と、オペレーターにより操作されたノッチ選択のデータ
に基づいて、電圧調整量Ｂを選択してこれに補正バイア
ス量Vp₀×Ｄを加算し、画像域のバイアスを設定して現
像バイアスとして供給する。

ところで、上記実施例では感光体残留電位の上昇に伴
なう地汚れ発生を防止するために、現像器の現像バイア
ス電圧を補正する例を示したが、帯電器の帯電グリッド
電圧、もしくは露光器の露光電圧のいずれか、あるいは
それらを組合せて補正するようにしてもよい。ここで、
帯電グリッド電圧、現像バイアス電圧、および露光電圧
は、たとえば第９図に示すように、感光体残留電位の上
昇率、すなわち、顕像パターン検知センサ５の顕像パタ
ーン検知時の検知レベル（VSR）と、感光体の非現像域
検知時の検知レベル（VSG）との比に応じてステップ状
に上昇させて補正される。

（効果）本発明による感光体電位制御方法は、上述のように顕
像パターンの形成に先立って、感光体のみの残留電位よ
りは高く、イレース後に感光体のみの残留電位が生じる
程度の、通常画像形成時の帯電電位よりも低い電位で上
記感光体を帯電し、この電位をイレースしたのちの残留
電位により上記顕像パターンを形成するようにしたこと
により、感光体電位の補正量を適正化することができる
ので、感光体残留電位によるコピーの地汚れを防止する
ことができる。

【図面の簡単な説明】

第１図は本発明を実施する複写機のドラムの周辺と電源
装置との接続を示すブロック図、第2a図は第１図に示す
高圧電源ユニットの回路構成を示す電気回路図、第2b図
は第2a図に示す装置の動作タイミングを示すタイミング
チャート、第2c図は第2b図の一部を拡大して示すタイミ
ングチャート、第3a図および第3b図は第2a図に示すマイ
クロコンピュータの概略動作を示すフローチャート、第
4a図，第4c図，第4e図，第4f図，第4g図，第4h図，第4i
図，第4j図，第4k図，第4l図，第4m図および第4n図はそ
れぞれ第3a図又は第3b図に示す処理の詳細を示すフロー
チャート、第4b図はタイマ割込み処理を示すフローチャ
ート、第4d図はタイミングパルスを示す波形図、第５図
は感光体残留電位とバイアス電圧との関係を示すグラ
フ、第６図は感光体表面電位と経時変化との関係を示す
グラフ、第７図（ａ），（ｂ）は現像バイアスおよび残
留電位とトナー付着量との関係を示すグラフ、第８図は
上記顕像パターン検知センサの概略図、第９図は感光体
残留電位の上昇率と帯電グリッド電圧，現像バイアス電
圧，露光電圧との関係を示すグラフ，第10図は感光体表
面電位とイレーサ光量との関係を示すグラフ、第11図は
顕像パターンの形成動作を示すフローチャートである。１……感光体ドラム、２……帯電器、３……イレーサ、
４……現像器、５……顕像パターン検出器、６……転写
器、７……分離器、９……光除電器、100……複写プロ
セスユニット、200……高圧電源ユニット。

Claims

【特許請求の範囲】

【請求項１】感光体の残留電位により顕像パターンを形
成するとともに、この顕像パターンの濃度を光学的に検
出した検知レベルにより上記感光体の残留電位を計測
し、この検知レベルに基づいて、画像形成条件を制御す
る感光体電位制御方法であって、上記顕像パターンの形成に先立って、感光体のみの残留
電位よりは高く、イレース後に感光体のみの残留電位が
生じる程度の、通常画像形成時の帯電電位よりも低い電
位で上記感光体を帯電し、この電位をイレースしたのち
の残留電位により上記顕像パターンを形成するようにし
たことを特徴とする感光体電位制御方法。